KR20140041496A - 적층된 페이스-다운 접속된 다이들을 구비한 멀티-칩 모듈 - Google Patents

적층된 페이스-다운 접속된 다이들을 구비한 멀티-칩 모듈 Download PDF

Info

Publication number
KR20140041496A
KR20140041496A KR1020137031094A KR20137031094A KR20140041496A KR 20140041496 A KR20140041496 A KR 20140041496A KR 1020137031094 A KR1020137031094 A KR 1020137031094A KR 20137031094 A KR20137031094 A KR 20137031094A KR 20140041496 A KR20140041496 A KR 20140041496A
Authority
KR
South Korea
Prior art keywords
conductive
logic
substrate
chip
logic chips
Prior art date
Application number
KR1020137031094A
Other languages
English (en)
Inventor
벨가셈 하바
일리야스 모하메드
피유시 사발리아
Original Assignee
테세라, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 테세라, 인코포레이티드 filed Critical 테세라, 인코포레이티드
Publication of KR20140041496A publication Critical patent/KR20140041496A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48235—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15158—Shape the die mounting substrate being other than a cuboid
    • H01L2924/15159—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15184—Fan-in arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/206—Length ranges
    • H01L2924/20645—Length ranges larger or equal to 500 microns less than 600 microns
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10159—Memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Wire Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

마이크로전자 조립체(10)는 제1 및 제2 표면(21, 22)들을 갖는 기판(20), 제1 표면 위에 놓인 적어도 2개의 논리 칩(30)들, 및 접점(44)들을 상부에 가진 전방 표면(45)을 갖는 메모리 칩(40)을 포함할 수 있고, 메모리 칩의 전방 표면은 각각의 논리 칩의 후방 표면(36)과 대면한다. 각각의 논리 칩(30)의 신호 접점(34)들은 논리 칩들 사이에서 신호들의 전송을 위해 기판(20)의 전도성 구조체(62)를 통해 다른 논리 칩(30)들의 신호 접점(34)들에 직접 전기적으로 접속될 수 있다. 논리 칩(30)들은 주어진 프로세스 스레드의 일 세트의 명령들을 동시에 실행하도록 구성될 수 있다. 메모리 칩(40)의 접점(44)들은 전도성 구조체(62)를 통해 논리 칩(30)들 중 적어도 하나의 신호 접점(34)들에 직접 전기적으로 접속될 수 있다.

Description

적층된 페이스-다운 접속된 다이들을 구비한 멀티-칩 모듈{Multi-chip module with stacked face-down connected dies}
관련 출원에 대한 상호 참조
본 출원은, 그 개시 내용이 본 명세서에 참고로 포함된, 2011년 4월 22일자로 출원된 미국 특허 출원 제13/092,376호의 출원일의 이익을 주장한다.
본 발명은 적층된 마이크로전자 조립체들(stacked microelectronic assemblies) 및 그러한 조립체들을 제조하는 방법과, 그러한 조립체들에 유용한 구성요소들에 관한 것이다.
반도체 칩들(semiconductor chips)은 통상적으로 개별, 사전패키징된(prepackaged) 유닛으로 제공된다. 표준 칩은 큰 전방 면이 칩의 내부 회로에 접속되는 접점들을 갖는 편평한 직사각형 본체를 가진다. 각각의 개별 칩은 전형적으로 패키지 내에 실장되고, 이는 이어서 인쇄 회로 보드와 같은 회로 패널 상에 실장되고 칩의 접점들을 회로 패널의 전도체들에 접속시킨다. 많은 통상적인 설계들에서, 칩 패키지는 칩 자체의 면적보다 상당히 더 큰 회로 패널의 면적을 점유한다.
전방 면을 갖는 편평한 칩과 관련하여 본 개시 내용에 사용되는 바와 같이, "칩의 면적"은 전방 면의 면적을 지칭하는 것으로 이해되어야 한다. "플립 칩(flip chip)" 설계들에서, 칩의 전방 면은 패키지 기판의 면, 즉 칩 캐리어(chip carrier)와 대면하고, 칩 상의 접점들은 솔더 볼(solder ball) 또는 다른 접속 요소에 의해 칩 캐리어의 접점들에 직접 접합된다. 이어서, 칩 캐리어는 칩의 전방 면 위에 놓인 단자들을 통해 회로 패널에 접합될 수 있다. "플립 칩" 설계는, 예를 들어 그 개시 내용이 본 명세서에 참고로 포함된, 공히 양도된 미국 특허 제5,148,265호; 제5,148,266호; 및 제5,679,977호의 소정의 실시예들에 개시된 바와 같이, 비교적 조밀한 배열을 제공하며, 각각의 칩은 칩의 전방 면의 면적과 동일하거나 약간 더 큰 회로 패널의 면적을 점유한다.
소정의 혁신적인 실장 기술들은 통상적인 플립-칩 접합의 조밀함에 근접하거나 동일한 조밀함을 제공한다. 칩 자체의 면적과 동일하거나 약간 더 큰 회로 패널의 면적 내에 단일 칩을 수용할 수 있는 패키지들은 "칩-크기형 패키지(chip-sized package)"로서 통상 지칭된다.
마이크로전자 조립체에 의해 점유되는 회로 패널의 평면의 면적을 최소화하는 것 외에도, 낮은 전체 높이 또는 회로 패널의 평면에 직각인 치수를 제공하는 칩 패키지를 제조하는 것도 또한 바람직하다. 그러한 얇은 마이크로전자 패키지들은 이웃하는 구조체들에 매우 근접하여 내부에 실장된 패키지들을 갖는 회로 패널의 배치를 허용하여, 회로 패널을 통합하는 전체 크기의 제품을 제조하게 한다.
다양한 제안이 단일 패키지 또는 모듈 내에 복수의 논리 및/또는 메모리 칩들을 제공하기 위해 제기되었다. 통상적인 "멀티-칩 모듈(multi-chip module)"에서, 논리 및/또는 메모리 칩들의 전부는 단일 패키지 기판 상에 나란히 실장되고, 이는 이어서 회로 패널에 실장될 수 있다. 이러한 접근법은 칩들에 의해 점유되는 회로 패널의 총합 면적(aggregate area)의 단지 제한된 감소만을 제공한다. 총합 면적은 모듈 내의 개별 칩들의 총 표면적보다 훨씬 더 크다.
또한, 복수의 칩들을 "적층" 배열, 즉 복수의 칩들이 포개져 배치되는 배열로 패키징하는 것이 제안되었다. 적층된 배열에서, 몇몇 칩들은 칩들의 총 면적보다 작은 회로 패널의 면적 내에 실장될 수 있다. 소정의 적층된 칩 배열들이, 예를 들어 그 개시 내용이 본 명세서에 참고로 포함된 전술된 미국 특허 제5,679,977호; 제5,148,265호; 및 미국 특허 제5,347,159호의 소정의 실시예들에 개시되어 있다. 역시 본 명세서에 참고로 포함된 미국 특허 제4,941,033호는 칩들이 포개져 적층되고 칩들과 연관된 소위 "배선 필름들(wiring films)" 상의 전도체들에 의해 서로와 상호접속되는 배열을 개시한다.
멀티-칩 패키지들에서 이루어진 진전에도 불구하고, 그러한 패키지들의 성능을 개선하고 크기를 최소화하기 위한 개선에 대한 필요성이 여전히 존재한다. 본 발명의 이들 특성들은 이하 기술되는 마이크로전자 조립체들의 구성에 의해 달성된다.
본 발명의 일 태양에 따르면, 마이크로전자 조립체는 제1 표면 및 제1 표면으로부터 수직 방향으로 이격된 제2 표면을 갖는 상호접속 기판(interconnection substrate), 기판의 제1 표면 위에 놓인 적어도 2개의 논리 칩들(logic chips), 및 접점들을 상부에 가진 전방 표면을 갖는 메모리 칩(memory chip)을 포함할 수 있다. 상호접속 기판은 전도성 구조체를 상부에 가질 수 있다. 상호접속 기판은 구성요소와의 접속을 위해 제2 표면에서 노출된 단자들을 가질 수 있다. 각각의 논리 칩은 상호접속 기판의 제1 표면과 대면하는 각각의 논리 칩의 전방 표면에서 복수의 신호 접점들을 가질 수 있다. 각각의 논리 칩의 신호 접점들은 논리 칩들 사이에서 신호들의 전송을 위해 기판의 전도성 구조체를 통해 다른 논리 칩들의 신호 접점들에 직접 전기적으로 접속될 수 있다. 신호들은 데이터 또는 명령들 중 적어도 하나를 나타낼 수 있다. 논리 칩들은 주어진 프로세스 스레드(thread of process)의 일 세트의 명령들을 동시에 실행하도록 구성될 수 있다. 각각의 논리 칩은 전방 표면 반대편의 후방 표면을 가질 수 있다. 메모리 칩의 전방 표면은 적어도 2개의 논리 칩들 각각의 후방 표면과 대면할 수 있다. 메모리 칩의 접점들은 기판의 전도성 구조체를 통해 적어도 2개의 논리 칩들 중 적어도 하나의 신호 접점들에 직접 전기적으로 접속될 수 있다.
특정 실시예에서, 마이크로전자 조립체는 또한 수직 방향에 직각인 수평 방향으로 적어도 2개의 논리 칩들 중 제1 논리 칩과 제2 논리 칩 사이에 위치된 중간 인터포저 기판(interposer substrate)을 포함할 수 있다. 중간 인터포저 기판은 중간 인터포저 기판의 대향하는 제1 표면과 제2 표면 사이에서 관통하여 연장하는 적어도 하나의 전도성 비아(conductive via)를 가질 수 있다. 기판의 전도성 구조체는 적어도 하나의 전도성 비아를 포함할 수 있다. 일 실시예에서, 마이크로전자 조립체는 또한 수직 방향으로 메모리 칩의 전방 표면으로부터 연장하고 수직 방향에 직각인 수평 방향으로 적어도 2개의 논리 칩들 중 제1 논리 칩과 제2 논리 칩 사이에 위치된 적어도 하나의 솔더 접속부(solder connect)를 포함할 수 있다. 기판의 전도성 구조체는 적어도 하나의 솔더 접속부를 포함할 수 있다.
예시적인 실시예에서, 마이크로전자 조립체는 또한 수직 방향으로 상호접속 기판으로부터 연장하고 수직 방향에 직각인 수평 방향으로 적어도 2개의 논리 칩들 중 제1 논리 칩과 제2 논리 칩 사이에 위치된 적어도 하나의 전도성 필라(conductive pillar)를 포함할 수 있다. 기판의 전도성 구조체는 적어도 하나의 전도성 필라를 포함할 수 있다. 각각의 전도성 필라는 전도성 매스(conductive mass)에 의해 메모리 칩의 전방 표면에서 노출된 각자의 전도성 요소에 전기적으로 접속될 수 있다. 특정 실시예에서, 마이크로전자 조립체는 또한 수직 방향으로 메모리 칩의 전방 표면으로부터 연장하고 수직 방향에 직각인 수평 방향으로 적어도 2개의 논리 칩들 중 제1 논리 칩과 제2 논리 칩 사이에 위치된 적어도 하나의 전도성 포스트(conductive post)를 포함할 수 있다. 기판의 전도성 구조체는 적어도 하나의 전도성 포스트를 포함할 수 있다. 각각의 전도성 포스트는 전도성 매스에 의해 제1 표면에서 노출된 각자의 전도성 요소에 전기적으로 접속될 수 있다.
일 실시예에서, 마이크로전자 조립체는 또한 수직 방향으로 상호접속 기판으로부터 연장하는 적어도 하나의 전도성 필라 및 수직 방향으로 메모리 칩의 전방 표면으로부터 연장하는 적어도 하나의 전도성 포스트를 포함할 수 있다. 전도성 필라들 및 포스트들 각각은 수직 방향에 직각인 수평 방향으로 적어도 2개의 논리 칩들 중 제1 논리 칩과 제2 논리 칩 사이에 위치될 수 있다. 기판의 전도성 구조체는 전도성 필라들 및 포스트들을 포함할 수 있다. 각각의 전도성 필라는 전도성 매스에 의해 각자의 전도성 포스트에 전기적으로 접속될 수 있다. 예시적인 실시예에서, 상호접속 기판은 수직 방향으로 제1 표면 위로 연장하는 적어도 하나의 융기된 표면을 포함할 수 있다. 적어도 하나의 융기된 표면은 수직 방향에 직각인 수평 방향으로 적어도 2개의 논리 칩들 중 제1 논리 칩과 제2 논리 칩 사이에 위치될 수 있다. 기판의 전도성 구조체는 적어도 하나의 융기된 표면의 적어도 하나의 전도성 접점을 포함할 수 있다.
특정 실시예에서, 적어도 하나의 융기된 표면은 상호접속 기판의 제1 표면 위에 놓인 복수의 적층된 유전체 층들(dielectric layers)을 포함할 수 있다. 일 실시예에서, 마이크로전자 조립체는 또한 실질적으로 평면인 주 표면을 갖는 봉지재(encapsulant)를 포함할 수 있다. 봉지재는 수직 방향에 직각인 수평 방향으로 적어도 2개의 논리 칩들 중 제1 논리 칩과 제2 논리 칩 사이에서 연장할 수 있다. 봉지재의 주 표면은 제1 및 제2 논리 칩들 각각의 후방 표면과 실질적으로 동일 평면 상에 있을 수 있다. 예시적인 실시예에서, 봉지재는 주 표면과 주 표면 반대편의 제2 표면 사이에서 관통하여 연장하는 적어도 하나의 전도성 비아를 가질 수 있다. 기판의 전도성 구조체는 적어도 하나의 전도성 비아를 포함할 수 있다.
본 발명의 다른 태양에 따르면, 마이크로전자 조립체는 제1 표면 및 제1 표면으로부터 수직 방향으로 이격된 제2 표면을 갖는 상호접속 기판, 기판의 제1 표면 위에 놓인 적어도 2개의 논리 칩들, 및 접점들을 상부에 가진 전방 표면 및 전방 표면 반대편의 후방 표면을 갖는 메모리 칩을 포함할 수 있다. 상호접속 기판은 전도성 구조체를 상부에 가질 수 있다. 상호접속 기판은 구성요소와의 접속을 위해 제2 표면에서 노출된 단자들을 가질 수 있다. 논리 칩들은 500 마이크로미터 이하의 간격만큼 떨어져 있는 인접한 평행한 에지들을 가질 수 있다. 각각의 논리 칩은 상호접속 기판의 제1 표면과 대면하는 각각의 논리 칩의 전방 표면에서 복수의 신호 접점들을 가질 수 있다. 각각의 논리 칩의 신호 접점들은 논리 칩들 사이에서 신호들의 전송을 위해 기판의 전도성 구조체를 통해 다른 논리 칩들의 신호 접점들에 직접 전기적으로 접속될 수 있다. 신호들은 데이터 또는 명령들 중 적어도 하나를 나타낼 수 있다. 논리 칩들은 주어진 프로세스 스레드의 일 세트의 명령들을 동시에 실행하도록 구성될 수 있다. 각각의 논리 칩은 전방 표면 반대편의 후방 표면을 가질 수 있다. 메모리 칩의 전방 표면은 적어도 2개의 논리 칩들 중 적어도 하나의 후방 표면과 대면할 수 있다. 메모리 칩의 접점들은 기판의 전도성 구조체를 통해 적어도 2개의 논리 칩들 중 적어도 하나의 신호 접점들에 직접 전기적으로 접속될 수 있다.
예시적인 실시예에서, 마이크로전자 요소는 또한 메모리 칩의 전방 표면으로부터 상호접속 기판의 제1 표면으로 연장하는 적어도 하나의 와이어 본드(wire bond)를 포함할 수 있다. 적어도 하나의 와이어 본드는 수직 방향에 직각인 수평 방향으로 적어도 2개의 논리 칩들 중 제1 논리 칩과 제2 논리 칩 사이에 위치될 수 있다. 기판의 전도성 구조체는 적어도 하나의 와이어 본드를 포함할 수 있다. 일 실시예에서, 상호접속 기판은 10 ppm/℃ 미만의 유효 CTE를 가질 수 있다. 특정 실시예에서, 마이크로전자 요소는 또한 상호접속 기판의 제2 표면과 마주하는 표면을 갖는 제2 기판을 포함할 수 있다. 제2 기판은 상호접속 기판의 단자들과 전기적으로 접속되는 접점들을 가질 수 있다. 제2 기판은 10 ppm/℃ 이상의 유효 CTE를 가질 수 있고, 상호접속 기판과 마주하는 표면 반대편의 표면 상에 제2 단자들을 가질 수 있다.
일 실시예에서, 상호접속 기판은 7 ppm/℃ 미만의 유효 CTE를 가질 수 있다. 예시적인 실시예에서, 적어도 2개의 논리 칩들은 실질적으로 동일한 구조를 가질 수 있다. 특정 실시예에서, 기판의 전도성 구조체는 제1 표면에 실질적으로 평행한 방향으로 연장하는 복수의 전기 전도성 트레이스들을 포함할 수 있다. 일 실시예에서, 마이크로전자 요소는 또한 논리 칩들 중 적어도 하나의 후방 표면 위에 적어도 부분적으로 놓이는 열 확산기(heat spreader)를 포함할 수 있다. 예시적인 실시예에서, 열 확산기는 메모리 칩 위에 적어도 부분적으로 놓일 수 있다. 특정 실시예에서, 메모리 칩은 수직 방향에 직각인 수평 방향으로 제1 폭을 가질 수 있고, 적어도 2개의 논리 칩들 중 제1 및 제2 논리 칩들은 수평 방향으로 조합된 제2 폭을 가질 수 있다. 제1 폭은 제2 폭보다 작을 수 있다.
특정 실시예에서, 열 확산기는 열 확산기의 하부 표면을 넘어 연장하는 받침대 부분(pedestal portion)을 포함할 수 있다. 받침대 부분은 제1 및 제2 논리 칩들 중 적어도 하나의 후방 표면과 접촉할 수 있다. 일 실시예에서, 메모리 칩은 열 확산기의 상부 표면 위에 적어도 부분적으로 놓일 수 있다. 예시적인 실시예에서, 기판의 전도성 구조체는 열 확산기 내의 개구를 통해 연장하는 리드(lead)를 포함할 수 있다. 특정 실시예에서, 마이크로전자 조립체는 또한 상기 열 확산기를 포함하는 복수의 열 확산기들을 포함할 수 있다. 복수의 열 확산기들 각각은 논리 칩들 중 적어도 하나의 후방 표면 위에 적어도 부분적으로 놓일 수 있다. 기판의 전도성 구조체는 복수의 열 확산기들 중 2개의 인접한 열 확산기들의 에지들 사이에서 연장하는 리드를 포함할 수 있다.
본 발명의 추가 태양들은 본 발명의 전술한 태양들에 따른 마이크로전자 구조체들, 본 발명의 전술한 태양들에 따른 복합 칩들(composite chips), 또는 다른 전자 소자들과 함께 둘 모두를 통합하는 시스템들을 제공한다. 예를 들어, 시스템은 단일 하우징 내에 배치될 수 있고, 이는 휴대용 하우징일 수 있다. 본 발명의 이러한 태양에서의 바람직한 실시예들에 따른 시스템들은 비교가능한 통상적인 시스템들보다 더욱 조밀할 수 있다.
본 발명의 또 다른 태양에 따르면, 마이크로전자 조립체를 제조하는 방법은 상호접속 기판을 제공하는 단계, 적어도 2개의 논리 칩들의 신호 접점들을 논리 칩들 사이에서 신호들의 전송을 위해 기판의 전도성 구조체를 통해 서로 전기적으로 접속시키는 단계, 및 메모리 칩의 전방 표면에서 노출된 접점들을 기판의 전도성 구조체를 통해 적어도 2개의 논리 칩들 중 적어도 하나의 신호 접점들에 전기적으로 접속시키는 단계를 포함할 수 있다. 상호접속 기판은 제1 표면, 제1 표면으로부터 수직 방향으로 이격된 제2 표면, 및 구성요소와의 접속을 위해 제2 표면에서 노출된 단자들을 가질 수 있다. 신호들은 데이터 또는 명령들 중 적어도 하나를 나타낼 수 있다. 논리 칩들은 주어진 프로세스 스레드의 일 세트의 명령들을 동시에 실행하도록 구성될 수 있다. 각각의 논리 칩은 상호접속 기판의 제1 표면과 대면하는 전방 표면을 가질 수 있다. 메모리 칩의 전방 표면은 적어도 2개의 논리 칩들 각각의 후방 표면과 대면할 수 있다.
일 실시예에서, 방법은 또한 수직 방향에 직각인 수평 방향으로 적어도 2개의 논리 칩들 사이에 봉지재를 제공하는 단계를 포함할 수 있다. 특정 실시예에서, 메모리 칩의 전방 표면에서 노출된 접점들을 전기적으로 접속시키는 단계는 봉지재의 주 표면과 기판의 제1 표면 사이에서 봉지재를 통해 수직 방향으로 연장하는 개구들을 형성하는 단계, 기판의 전도성 구조체의 접점들과 접촉하고 개구들 내에서 연장하는 전도성 비아들을 형성하는 단계, 및 메모리 칩의 접점들을 전도성 비아들과 전기적으로 접속시키는 단계를 포함할 수 있다. 기판의 전도성 구조체의 접점들은 개구들 내에서 노출될 수 있다. 개구들은 수평 방향으로 적어도 2개의 논리 칩들 중 제1 논리 칩과 제2 논리 칩 사이에 위치될 수 있다.
예시적인 실시예에서, 제1 및 제2 논리 칩들은 제1 및 제2 논리 칩들의 각자의 전방 표면 반대편의 후방 표면을 각각 가질 수 있다. 봉지재를 제공하는 단계는 봉지재의 주 표면을 평탄화하여 주 표면이 제1 및 제2 논리 칩들 각각의 후방 표면과 실질적으로 동일 평면 상에 있도록 하는 단계를 포함할 수 있다. 일 실시예에서, 평탄화하는 단계는 봉지재의 주 표면과 제1 및 제2 논리 칩들 각각의 후방 표면을 래핑(lapping)함으로써 수행될 수 있다.
<도 1>
도 1은 본 발명의 실시예에 따른 적층된 마이크로전자 조립체의 도식적인 단면도.
<도 2>
도 2는 페이스-업(face-up) 메모리 칩과 상호접속 기판 사이의 와이어 본드 접속부를 예시하는, 도 1의 일부분의 확대된 부분 단면도.
<도 3a>
도 3a는 페이스-다운(face-down) 메모리 칩과 상호접속 기판 사이의 전기 접속부를 예시하는, 도 1의 일부분의 확대된 부분 단면도.
<도 3b 내지 도 3e>
도 3b 내지 도 3e는 도 3a의 대안적인 실시예들의 확대된 부분 단면도들.
<도 4>
도 4는 메모리 칩들과 논리 칩들 사이에 위치된 히트 싱크(heat sink)를 갖는 다른 실시예에 따른 적층된 마이크로전자 조립체의 도식적인 단면도.
<도 5a>
도 5a는 페이스-다운 메모리 칩과 상호접속 기판 사이의 전기 접속부를 예시하는, 도 4의 일부분의 확대된 부분 단면도.
<도 5b>
도 5b는 도 5a의 대안적인 실시예의 확대된 부분 단면도.
<도 6>
도 6은 논리 칩들 사이에서 연장하는 평탄화된 봉지재를 갖는 또 다른 실시예에 따른 적층된 마이크로전자 조립체의 도식적인 단면도.
<도 7a>
도 7a는 페이스-다운 메모리 칩과 상호접속 기판 사이의 전기 접속부를 예시하는, 도 6의 일부분의 확대된 부분 단면도.
<도 7b>
도 7b는 도 7a의 대안적인 실시예의 확대된 부분 단면도.
<도 8>
도 8은 도 1 내지 도 7b에 도시된 마이크로전자 조립체들에 대응할 수 있는 하향 평면도.
<도 9>
도 9는 제2 기판을 갖는 또 다른 실시예에 따른 적층된 마이크로전자 조립체의 도식적인 단면도.
<도 10>
도 10은 본 발명의 일 실시예에 따른 시스템의 개략도.
도 1을 참조하면, 본 발명의 실시예에 따른 마이크로전자 조립체(10)는 상호접속 기판(20), 기판(20)의 제1 표면(21) 위에 놓인 논리 칩(30)들, 메모리 칩(40)들 - 각각의 메모리 칩은 논리 칩들 중 적어도 하나의 후방 표면(36) 위에 적어도 부분적으로 놓임 - , 및 각각의 메모리 칩의 표면 위에 놓인 적어도 하나의 열 확산기(50)를 포함한다.
도 1에서, 제1 표면(21)에 평행한 방향은 본 명세서에서 "수평" 또는 "측"방향으로 지칭되고, 반면에 전방 표면에 직각인 방향은 본 명세서에서 상향 또는 하향 방향으로 지칭되며 또한 본 명세서에서 "수직" 방향으로 지칭된다. 본 명세서에서 지칭되는 방향들은 지칭되는 구조체의 좌표계 내에 있다. 따라서, 이들 방향들은 수직 또는 중력 좌표계에 대해 임의의 배향으로 놓일 수 있다. 하나의 특징부가 다른 특징부보다 "표면 위로" 더 큰 높이에 배치된다는 기재는 하나의 특징부가 다른 특징부보다 그 표면으로부터 멀어지는 동일한 직교 방향으로 더 큰 거리에 있다는 것을 의미한다. 반대로, 하나의 특징부가 다른 특징부보다 "표면 위로" 더 작은 높이에 배치된다는 기재는 하나의 특징부가 다른 특징부보다 그 표면으로부터 멀어지는 동일한 직교 방향으로 더 작은 거리에 있다는 것을 의미한다.
상호접속 기판(20)은 제1 표면(21)과, 제1 표면에 실질적으로 직각인 수직 방향(V)으로 제1 표면으로부터 이격된 제2 표면(22) 사이에서 두께(T)를 가질 수 있다. 두께(T)는 전형적으로 200 ㎛ 미만이고, 상당히 더 작을 수 있는데, 예를 들어 130 ㎛, 70 ㎛ 또는 심지어 더 작을 수 있다.
상호접속 기판(20)은 제2 표면(22)으로부터 중간 표면(25)까지 연장하는 인터포저 부분(interposer portion)(24)을 가질 수 있다. 인터포저 부분(24)은 바람직하게는 10*10-6/℃ (또는 ppm/℃) 미만의 열 팽창 계수(coefficient of thermal expansion, "CTE")를 갖는다. 특정 실시예에서, 인터포저 부분(24)은 7*10-6/℃ (또는 ppm/℃) 미만의 CTE를 가질 수 있다. 인터포저 부분(24)은 바람직하게는 반도체, 유리 또는 세라믹과 같은 재료로 본질적으로 구성된다.
상호접속 기판(20)은 인터포저 부분(24)의 중간 표면(25) 위에 놓일 수 있는 하나 이상의 유전체 층(60)들을 가질 수 있다. 유전체 층(60)들은 인터포저 부분(24)의 중간 표면(25)으로부터 상호접속 기판(20)의 제1 표면(21)까지 연장할 수 있어서, 유전체 층(60)들의 노출된 표면이 상호접속 기판의 제1 표면을 한정한다. 그러한 유전체 층(60)들은 상호접속 기판(20)의 전도성 요소들을 서로로부터 그리고 인터포저 부분(24)으로부터 전기적으로 절연시킬 수 있다. 유전체 층(60)들은 무기 또는 유기 유전체 재료 또는 둘 모두를 포함할 수 있다. 일례에서, 유전체 층(60)들은 전착된 컨포멀 코팅(electrodeposited conformal coating) 또는 다른 유전체 재료, 예를 들어 광이미지화가능(photoimageable) 중합체 재료, 예컨대 솔더 마스크(solder mask) 재료를 포함할 수 있다.
본 명세서에 기술된 실시예들에서, 유전체 층(60)들은 인터포저 부분(24)에 접합될 수 있고, 인터포저 부분의 두께보다 실질적으로 작은 두께를 가질 수 있어서, 상호접속 기판(20)은, 유전체 층의 CTE가 인터포저 부분의 CTE보다 실질적으로 높은 경우에도, 인터포저 부분의 CTE와 대략 동일한 유효 CTE를 가질 수 있다. 일례에서, 상호접속 기판(20)은 10*10-6/℃ (또는 ppm/℃) 미만의 유효 CTE를 가질 수 있다. 특정 예에서, 상호접속 기판(20)은 7*10-6/℃ (또는 ppm/℃) 미만의 유효 CTE를 가질 수 있다.
전기 접점(23)들은 상호접속 기판(20)의 제1 표면(21)에서 노출된다. 본 개시 내용에 사용되는 바와 같이, 전기 전도성 요소가 구조체의 표면에서 "노출된다"는 기재는 전기 전도성 요소가 구조체의 외측으로부터 표면을 향해 표면에 직각인 방향으로 이동하는 크로싱 교점(theoretical point)과의 접촉에 이용가능하다는 것을 가리킨다. 따라서, 구조체의 표면에서 노출되는 단자 또는 다른 전도성 요소는 그러한 표면으로부터 돌출할 수 있거나; 그러한 표면과 동일 높이일 수 있거나; 그러한 표면에 비해 오목하게 되어 구조체 내의 구멍 또는 만입부를 통해 노출될 수 있다.
전기 단자(26)들은 회로 보드와 같은 다른 구성요소와의 상호접속을 위해 기판(20)의 제2 표면(22)에서 노출된다. 전기 단자(26)들은 전도성 매스(27)들을 통해 다른 구성요소에 전기적으로 접속될 수 있다.
전도성 매스(27)들은 비교적 낮은 용융 온도를 갖는 가용성 금속, 예컨대 솔더, 주석, 또는 복수의 금속들을 포함하는 공융(eutectic) 혼합물을 포함할 수 있다. 대안적으로, 전도성 매스(27)들은 습윤가능한 금속, 예컨대 솔더 또는 다른 가용성 금속의 용융 온도보다 높은 용융 온도를 갖는 구리 또는 다른 귀금속 또는 비-귀금속을 포함할 수 있다. 그러한 습윤가능한 금속은 대응하는 특징부, 예컨대 회로 보드의 가용성 금속 특징부와 결합되어, 마이크로전자 조립체(10)를 그러한 회로 보드에 외부적으로 상호접속시킬 수 있다. 특정 실시예에서, 전도성 매스(27)들은 매체 내에 산재된 전도성 재료, 예를 들어 전도성 페이스트(paste), 예컨대 금속-충전된 페이스트, 솔더-충전된 페이스트 또는 등방성 전도성 접착제 또는 이방성 전도성 접착제를 포함할 수 있다.
복수의 전기 전도성 트레이스(62)들이 각자의 유전체 층(60)의 표면을 따라, 기판(20)의 제1 표면(21)을 따라, 및/또는 인접한 유전체 층들 사이에서 연장할 수 있다. 트레이스(62)들 중 일부는 접점(23)들 중 하나 이상에 전기적으로 접속될 수 있다. 상호접속 기판(20)의 인터포저 부분(24)은 트레이스(62)들 중 하나 이상과 각자의 전기 단자(26)들 사이에서 연장하는 전도성 비아(28)들을 포함한다.
논리 칩(30)들은 제1, 제2 및 제3 논리 칩(31, 32, 33)들을 포함한다. 논리 칩(30)들 각각은 상호접속 기판(20)의 제1 표면(21) 위에 놓일 수 있다. 각각의 논리 칩(30)은 상호접속 기판(20)의 제1 표면(21)과 대면하는 그의 전방 표면(35)에서 복수의 전도성 접점(34)들을 가질 수 있어서, 각각의 논리 칩(30)은 상호접속 기판의 제1 표면에 관하여 페이스-다운(face-down)으로 배향된다. 각각의 논리 칩(30)의 접점(34)들은 논리 칩의 전방 표면(35) 위에 놓이는 유전체 층(도시 안됨)의 표면에서 노출될 수 있다. 그러한 유전체 층들 중 하나 이상은 논리 칩(30)의 "패시베이션 층(passivation layer)"으로 지칭될 수 있다. 각각의 논리 칩(30)은 그의 전방 표면(35) 반대편의 후방 표면(36)을 가질 수 있다.
특정 실시예에서, 각각의 논리 칩(30)은 상호접속 기판(20)의 제1 표면(21)에서 노출된 접점(23)들에 플립-칩 실장될 수 있다. 각각의 논리 칩(30)의 접점(34)들은 전도성 매스(27)들과 관련하여 전술된 솔더 볼 또는 임의의 다른 재료와 같은 전도성 매스(70)들에 의해 접점(23)들에 전기적으로 접속될 수 있다.
복수의 능동형 반도체 소자들(예컨대, 트랜지스터, 다이오드 등)이 전방 표면(35)에 및/또는 그 아래에 위치되는 각각의 논리 칩(30)의 능동형 반도체 영역 내에 배치될 수 있다. 논리 칩(30)들은 트레이스(62)들을 통해 서로 전기적으로 접속될 수 있다. 논리 칩(30)들은 실질적으로 동일한 구조를 가질 수 있고, 단일 프로세서, 예컨대 멀티-코어(multi-core) 프로세서로서 기능하도록 구성될 수 있고/있거나 그러한 논리 칩들은 주어진 프로세스 스레드의 일 세트의 명령들을 동시에 실행하도록 구성될 수 있다. 본 명세서에 사용되는 바와 같이, "실질적으로 동일한 구조"를 갖는 것으로 고려되는 논리 칩(30)들은 서로 동일한 구조를 가질 수 있거나, 그러한 논리 칩(30)들은 서로에 대해 작은 변동을 가질 수 있다.
특정 실시예에서, 논리 칩(30)들 각각의 접점(34)들은 신호 접점들일 수 있다. 그러한 실시예에서, 각각의 논리 칩(30)의 신호 접점(34)들은 논리 칩들 사이에서 데이터 또는 명령들 중 적어도 하나를 나타내는 신호들의 전송을 위해 기판의 전도성 구조체(예컨대, 복수의 전기 전도성 트레이스(62)들, 제1 표면(21)에서 노출된 전기 접점(23)들 등)를 통해 다른 논리 칩들의 신호 접점들에 직접 전기적으로 접속될 수 있다.
메모리 칩(40)들은 제1 및 제2 메모리 칩(41, 42)들을 포함할 수 있다. 메모리 칩(40)들 각각은 논리 칩(30)들 중 적어도 하나의 후방 표면(36) 위에 적어도 부분적으로 놓일 수 있다. 각각의 메모리 칩(40)은 그의 전방 표면(45)에서 복수의 전도성 접점(44)들을 가질 수 있다. 각각의 메모리 칩(40)의 접점(44)들은 예를 들어 하나 또는 2개의 평행한 열로 배열될 수 있다. 일 열의 접점(44)들이 제1 메모리 칩(41)에 도시된 바와 같이 전방 표면(45)의 에지를 따라, 또는 제2 메모리 칩(42)에 도시된 바와 같이 전방 표면(45)의 중심을 따라 연장할 수 있다. 각각의 메모리 칩(40)은 그의 전방 표면(45) 반대편의 후방 표면(46)을 가질 수 있다.
제1 메모리 칩(41)의 후방 표면(46)은 제1 논리 칩(31)의 후방 표면(36)과 대면할 수 있어서, 제1 메모리 칩은 기판(20)의 제1 표면(21)에 관하여 페이스-업(face-up)으로 배향될 수 있다. 논리 칩(30)의 후방 표면(36) 위에 놓여 페이스-업으로 실장되는 예시적인 메모리 칩(40)이 또한 도 8에서 보여질 수 있다.
제2 메모리 칩(42)의 전방 표면(45)은 제2 및 제3 논리 칩(32, 33)들의 후방 표면(36)들과 대면할 수 있어서, 제2 메모리 칩은 기판(20)의 제1 표면(21)에 관하여 페이스-다운으로 배향될 수 있다. 2개의 인접한 논리 칩(30)들의 후방 표면(36)들 위에 놓여 페이스-다운으로 실장되는 예시적인 메모리 칩(40)이 또한 도 8에서 보여질 수 있다. 도 8에 도시된 특정 실시예에서, 복수의 메모리 칩(40)들이 2개의 인접한 논리 칩(30)들의 후방 표면(36)들 위에 놓여 페이스-다운으로 실장될 수 있다. 도 8에 도시된 일 실시예에서, 단일 메모리 칩(40')이 4개의 인접한 논리 칩(30)들의 후방 표면(36) 위에 놓여 페이스-다운으로 실장될 수 있다.
일례에서, 제1 메모리 칩(41)은 제1 메모리 칩의 후방 표면(46)과 제1 논리 칩의 후방 표면(36) 사이에서 연장하는 접착제 층(72)에 의해 제1 논리 칩(31)에 부착될 수 있다.
특정 실시예에서, 제2 메모리 칩(42)은 제2 메모리 칩의 전방 표면(45)과 제2 및 제3 논리 칩들의 후방 표면(36)들 사이에서 연장하는 접착제 층(72)들에 의해 제2 및 제3 논리 칩(32, 33)들에 부착될 수 있다. 그러한 실시예에서, 접착제 층(72)들은 제2 메모리 칩(42)의 전방 표면(45)을 따라 그의 측방향 에지(47)들 부근에서 연장할 수 있어서, 접착제 층들은 제2 메모리 칩의 접점(44)들과 접촉하지 않는다.
각각의 메모리 칩(40)의 접점(44)들은 메모리 칩의 전방 표면(45) 위에 놓이는 유전체 층(도시 안됨)의 표면에서 노출될 수 있다. 그러한 유전체 층들 중 하나 이상은 메모리 칩(40)의 "패시베이션 층"으로 지칭될 수 있다. 각각의 메모리 칩(40)은 복수의 전기 전도성 트레이스(62)들을 통해 논리 칩(30)들 중 적어도 하나에 전기적으로 접속될 수 있다.
메모리 칩(40)들 각각은 메모리 저장 요소를 포함할 수 있다. 본 명세서에 사용되는 바와 같이, "메모리 저장 요소"는, 예컨대 전기적 인터페이스를 통한 데이터의 전송을 위해, 데이터를 저장하고 그로부터 검색하는 데 사용가능한 회로와 함께, 어레이로 배열되는 다수의 메모리 셀들을 지칭한다.
일부 실시예들에서, 복수의 전기 전도성 트레이스(62)들, 상호접속 기판(20)의 제1 표면(21)에서 노출된 전기 접점(23)들, 전도성 매스(70)들, 및 상호접속 기판(20)의 제1 표면(21) 위에 놓이거나 상호접속 기판 내에서 연장하는 다른 전도성 요소들이 상호접속 기판의 전도성 구조체인 것으로 고려될 수 있다. 그러한 실시예들에서, 논리 칩(30)들은 기판의 전도성 구조체를 통해 서로 직접 전기적으로 접속될 수 있고, 메모리 칩(40)들 중 적어도 하나는 기판의 전도성 구조체를 통해 논리 칩(30)들 중 적어도 하나에 직접 전기적으로 접속될 수 있다.
열 확산기(50)는, 예를 들어 티타늄, 텅스텐, 구리 또는 금과 같은 금속을 비롯한 임의의 열 전도성 재료로 제조될 수 있다. 열 확산기(50)는 상호접속 기판(20)의 제1 표면(21)의 면적에 걸쳐 열을 확산시킬 수 있으며, 이는 그러한 열 확산기가 없는 마이크로전자 조립체에 비해 개선된 열 성능을 생성할 수 있다. 열 확산기(50)는 상호접속 기판(20)의 제1 표면(21)의 대부분의 위에 놓일 수 있다. 본 명세서에 기술된 임의의 실시예들에서, 상호접속 기판(20)의 제1 표면(21)의 적어도 일부분의 면적에 걸쳐 열을 확산시키도록 함께 기능할 수 있는 복수의 열 확산기(50)들이 존재할 수 있다.
열 확산기(50)는 논리 칩(30)들 중 적어도 하나의 후방 표면(36) 위에 적어도 부분적으로 놓일 수 있다. 열 확산기(50)는 제1 메모리 칩(41)의 전방 표면(45) 및 제2 메모리 칩(42)의 후방 표면(46) 위에 적어도 부분적으로 놓일 수 있다. 도 1에 도시된 바와 같이, 열 확산기(50)는 제1 메모리 칩(41)의 전방 표면(45) 및 제2 메모리 칩(42)의 후방 표면(46)과 직접 접촉할 수 있다. 열 확산기(50)의 하부 표면(51)은 간극 또는 리세스(53)를 가질 수 있어서, 열 확산기는 페이스-업 제1 메모리 칩(41)의 접점(44)들과 직접 접촉하지 않는다.
열 확산기(50)는 메모리 칩(40)들 및 논리 칩(30)들 위에 놓일 수 있고, 이들과 직접적으로, 또는 그들 사이에 배치되는 솔더, 열 전도성 접착제, 또는 서멀 그리스(thermal grease)와 같은 추가의 열 전도성 재료에 의해 간접적으로 열 연통될 수 있다. 열 확산기(50)가 하나의 메모리 칩(40)(예컨대, 제2 메모리 칩(42)) 및 2개의 논리 칩(30)들(예컨대, 제2 및 제3 논리 칩(32, 33)들)과 접촉하는 예시적인 실시예에서, 메모리 칩은 기판(20)의 제1 표면(21)에 실질적으로 평행한 수평 방향(H)으로 제1 폭(W1)을 가질 수 있고, 논리 칩들은 수평 방향으로 조합된 제2 폭(W2)을 가질 수 있으며, 제1 폭은 제2 폭보다 작다. 그러한 실시예에서, 폭(W2)보다 작은 폭(W1)을 갖는 것은 메모리 칩(40)의 측방향 에지(47)를 넘어 연장하는 2개의 논리 칩(30)들 중 하나 또는 둘 모두의 후방 표면(36)의 부분들을 제공할 수 있어서, 열이 논리 칩들의 후방 표면들로부터, 논리 칩과 접촉하도록 하부 표면(51)을 넘어 연장하는 열 확산기(50)의 하나 이상의 받침대 부분(56)들로 직접적으로 전달될 수 있거나, 열이 논리 칩들의 후방 표면들로부터 열 확산기(50)의 하부 표면(51)으로, 그들 사이에 배치된 열 접착제(57)를 통해 간접적으로 전달될 수 있다. 폭(W1)을 갖는 메모리 칩(40)과 조합된 폭(W2)을 갖는 2개의 인접한 논리 칩(30)들 사이의 그러한 관계가 또한 도 8에서 보여질 수 있다.
도 2는 도 1에 도시된, 제1 메모리 칩(41)의 접점(44)들과 상호접속 기판(20)의 제1 표면(21)에서 노출된 접점(23)들 사이의 전기 접속부의 추가의 상세 사항을 도시한다. 접점(44)들 중 일부 또는 전부는 접점(23)들에, 그들 사이에서 연장하는 각자의 와이어 본드(63)들에 의해 전기적으로 접속될 수 있다. 그러한 와이어 본드(63)들은 수평 방향(H)으로 제1 및 제2 논리 칩(31, 32)들의 측방향 에지(37)들 사이에 위치될 수 있다. 제1 메모리 칩(41)은 와이어 본드(63)들 중 적어도 하나를 통해 복수의 전기 전도성 트레이스(62)들에 접속될 수 있다. 그들 사이에서 연장하는 각자의 와이어 본드(63)들에 의해 기판(20)의 접점(23)들에 전기적으로 접속되는 메모리 칩(41)의 접점(44)들을 갖는 예시적인 실시예에서, 와이어 본드들은 500 마이크로미터 이하의 간격만큼 떨어져 있는 인접한 평행한 에지(37)들을 갖는 인접한 논리 칩(31, 32)들 사이에서 연장할 수 있다.
인접한 논리 칩(30)들의 측방향 에지(37)들 사이에서, 메모리 칩(40)의 일 열의 접점(44)들로부터 상호접속 기판(20)의 제1 표면(21)으로 연장하는 와이어 본드(63)들의 예시적인 실시예가 또한 도 8에서 보여질 수 있다. 도 8에 도시된 특정 실시예에서, 복수의 메모리 칩(40)들과 상호접속 기판(20)의 제1 표면(21) 사이에서 연장하는 와이어 본드(63)들은 2개의 인접한 논리 칩(30)들의 측방향 에지(37)들 사이에서 연장할 수 있다.
도 3a는 도 1에 도시된, 제2 메모리 칩(42)의 접점(44)들과 상호접속 기판(20)의 제1 표면(21)에서 노출된 접점(23)들 사이의 전기 접속부의 추가의 상세 사항을 도시한다. 접점(44)들 중 일부 또는 전부는 접점(23)들에, 그들 사이에서 연장하는 각자의 전도성 포스트(64)들에 의해 전기적으로 접속될 수 있다. 그러한 전도성 포스트(64)들은 수평 방향(H)으로 제2 및 제3 논리 칩(32, 33)들의 측방향 에지(37)들 사이에 위치될 수 있다. 제2 메모리 칩(42)은 전도성 포스트(64)들 중 적어도 하나를 통해 복수의 전기 전도성 트레이스(62)들에 접속될 수 있다.
전도성 포스트(64)들(및 본 명세서에 기술된 임의의 다른 전도성 포스트들)은 절두 원추형(도 3a에 도시된 바와 같음) 또는 원통형을 비롯한 임의의 형상을 가질 수 있다. 전도성 포스트(64)들이 절두 원추형 형상을 갖는 실시예들에서, 포스트(64)들의 단면 직경은 접점(44)들과 접점(23)들 사이의 어느 한 방향으로 테이퍼 형성될 수 있다.
도 3b는 도 1에 도시된, 제2 메모리 칩(42)의 접점(44)들과 상호접속 기판(20)의 제1 표면(21)에서 노출된 접점(23)들 사이의 전기 접속부의 대안적인 실시예를 도시한다. 도 3b에 도시된 바와 같이, 도 1의 전도성 포스트(64)들 중 일부 또는 전부는 적어도 하나의 중간 인터포저 기판(80) 및 각자의 전도성 매스(74)들을 통해 연장하는 각자의 전도성 비아(83)들에 의해 대체될 수 있다.
중간 인터포저 기판(80)은 제2 메모리 칩(42)의 전방 표면(45)과 대면하는 제1 표면(81) 및 수직 방향(V)으로 그로부터 반대편의 제2 표면(82)을 가질 수 있고, 수평 방향(H)으로 제2 및 제3 논리 칩(32, 33)들의 대향하는 측방향 에지(37)들 사이에 위치될 수 있다. 기판(80)은 10*10-6/℃ (또는 ppm/℃) 미만의 열 팽창 계수("CTE")를 가질 수 있다. 기판(80)은 제1 표면(81)과 제2 표면(82) 사이에서 수직 방향(V)으로 제2 및 제3 논리 칩(32, 33)들과 실질적으로 동일한 두께(T')를 가질 수 있다.
기판(80)은 제1 표면(81)과 제2 표면(82) 사이에서 연장하는 적어도 하나의 전도성 비아(83)를 가질 수 있다. 각각의 비아(83)는 제1 표면(81)에서 노출된 각자의 접점(84) 및 제2 표면(82)에서 노출된 각자의 접점(85)에 전기적으로 접속될 수 있다. 각각의 접점(84)은 전도성 매스(75)에 의해 제2 메모리 칩(42)의 각자의 접점(44)과 접속될 수 있다. 각각의 접점(85)은 전도성 매스(74)에 의해 상호접속 기판(20)의 제1 표면(21)에서 노출된 각자의 접점(23)과 접속될 수 있다. 전도성 매스(74, 75)들은 전도성 매스(27)들과 관련하여 전술된 솔더 볼 또는 임의의 다른 재료일 수 있다.
접점(44)들 및 접점(23)들 중 일부 또는 전부의 사이의 전기 접속부들은 전도성 비아(83)들 중 각자의 비아들을 포함할 수 있다. 제2 메모리 칩(42)은 전도성 비아(83)들 중 적어도 하나를 통해 복수의 전기 전도성 트레이스(62)들에 접속될 수 있다.
도 3c는 도 1에 도시된, 제2 메모리 칩(42)의 접점(44)들과 상호접속 기판(20)의 제1 표면(21)에서 노출된 접점(23)들 사이의 전기 접속부의 다른 대안적인 실시예를 도시한다. 도 3c에 도시된 바와 같이, 도 1의 전도성 포스트(64)들 중 일부 또는 전부는 각자의 긴 전도성 매스(76)들에 의해 대체될 수 있다. 긴 전도성 매스(76)들은 전도성 매스(27)들과 관련하여 전술된 긴 솔더 접속부 또는 임의의 다른 재료일 수 있다.
도 3d는 도 1에 도시된, 제2 메모리 칩(42)의 접점(44)들과 상호접속 기판(20)의 제1 표면(21)에서 노출된 접점(23)들 사이의 전기 접속부의 또 다른 대안적인 실시예를 도시한다. 도 3d에 도시된 바와 같이, 도 1의 전도성 포스트(64)들 중 일부 또는 전부는 각자의 전도성 포스트(86)들 및 전도성 필라(87)들에 의해 대체될 수 있다. 전형적으로, 전도성 포스트(86)들 및 필라(87)들은 전형적으로 구리, 구리 합금, 니켈 또는 금, 또는 이들의 조합으로 본질적으로 구성되는 중실형 금속 범프(solid metal bump) 또는 돌출부이다. 일례에서, 포스트(86)들, 필라(87)들, 또는 포스트들과 필라들 둘 모두는 포토레지스트 마스크(photoresist mask)와 같은 제거가능한 층 내의 개구들 내로 도금함으로써 형성될 수 있다. 다른 예에서, 포스트(86)들, 필라(87)들, 또는 포스트들과 필라들 둘 모두는 상호접속 기판(20)의 제1 표면(21) 및/또는 제2 메모리 칩(42)의 전방 표면(45) 위에 놓이는 하나 이상의 금속 층들을 에칭함으로써 형성될 수 있다.
전도성 포스트(86)들 각각은 수직 방향(V)으로 제2 메모리 칩(42)의 전방 표면(45)에서 노출된 각자의 전도성 접점(44)으로부터 연장할 수 있고, 수평 방향(H)으로 제2 및 제3 논리 칩(32, 33)들의 대향하는 측방향 에지(37)들 사이에 위치될 수 있다. 전도성 필라(87)들 각각은 수직 방향(V)으로 상호접속 기판(20)의 제1 표면(21)으로부터 연장하는 각자의 전도성 접점(23)으로부터 연장할 수 있고, 수평 방향(H)으로 제2 및 제3 논리 칩(32, 33)들의 대향하는 측방향 에지(37)들 사이에 위치될 수 있다.
전도성 포스트(86)들과 전도성 필라(87)들의 대응하는 것들은 각자의 전도성 매스(77)들에 의해 서로 전기적으로 접속될 수 있다. 전도성 매스(77)들은 전도성 매스(27)들과 관련하여 전술된 긴 솔더 접속부 또는 임의의 다른 재료일 수 있다. 제2 메모리 칩(42)은 적어도 하나의 전도성 포스트(86) 및 전도성 필라(87)를 통해 복수의 전기 전도성 트레이스(62)들에 접속될 수 있다.
전도성 포스트(86)들 및 전도성 필라(87)들은 절두 원추형 또는 원통형(도 3d에 도시된 바와 같음)을 비롯한 임의의 형상을 가질 수 있다. 일부 경우에, 전도성 포스트(86)는 그것이 접속되는 전도성 필라(87)와 본질적으로 동일할 수 있다. 전도성 포스트(86)들 및 전도성 필라(87)들이 절두 원추형 형상을 갖는 실시예들에서, 포스트들 및/또는 필라들의 단면 직경은 접점(44)들과 접점(23)들 사이의 어느 한 방향으로 테이퍼 형성될 수 있다.
일 실시예에서, 제2 메모리 칩(42)의 접점(44)들 중 일부 또는 전부는 전도성 포스트(86)들 및 전도성 매스들에 의해, 하지만 전도성 필라(87)들은 포함하지 않고서, 주 표면(61)에서 노출된 대응하는 접점(23)들에 전기적으로 접속될 수 있다. 그러한 실시예에서, 각각의 전도성 포스트(86)는 전도성 매스에 의해 대응하는 접점(23)과 직접 접속될 수 있다.
다른 실시예에서, 제2 메모리 칩(42)의 접점(44)들 중 일부 또는 전부는 전도성 필라(87)들 및 전도성 매스들에 의해, 하지만 전도성 포스트(86)들은 포함하지 않고서, 상호접속 기판(20)의 제1 표면(21)에서 노출된 대응하는 접점(23)들에 전기적으로 접속될 수 있다. 그러한 실시예에서, 각각의 전도성 필라(87)는 전도성 매스에 의해 제2 메모리 칩(42)의 대응하는 접점(44)과 직접 접속될 수 있다.
도 3e는 도 1에 도시된, 제2 메모리 칩(42)의 접점(44)들과 상호접속 기판(20)의 제1 표면(21)에서 노출된 접점(23)들 사이의 전기 접속부의 또 다른 대안적인 실시예를 도시한다. 도 3e에 도시된 바와 같이, 도 1의 전도성 포스트(64)들 중 일부 또는 전부는 각자의 전도성 포스트(88)들 및 상호접속 기판(20)의 적어도 하나의 융기된 표면(66)에 의해 대체될 수 있다.
각각의 융기된 표면(66)은 수직 방향(V)으로 상호접속 기판의 제1 표면(21) 위로 연장하는 상호접속 기판(20)의 각자의 융기된 부분(29)의 상향으로 마주하는 표면일 수 있다. 각각의 융기된 표면(66)은 수평 방향(H)으로 제2 및 제3 논리 칩(32, 33)들의 대향하는 측방향 에지(37)들 사이에 위치될 수 있다. 도 3e에 도시된 바와 같이, 각각의 융기된 부분(29)은 인터포저 부분(24)의 융기된 섹션(24')을 포함할 수 있고, 유전체 층(60)들은 인터포저 부분 및 그의 융기된 섹션 위에 놓여 침착될 수 있다.
각각의 융기된 표면(66)은 복수의 전기 전도성 트레이스(62)들과 전기적으로 접속되는, 그 융기된 표면에서 노출된 적어도 하나의 전도성 접점(23)을 가질 수 있다. 제2 메모리 칩(42)은 적어도 하나의 융기된 표면(66)의 적어도 하나의 전도성 접점(23)을 통해 복수의 트레이스(62)들에 전기적으로 접속될 수 있다.
전도성 포스트(88)들 각각은 수직 방향(V)으로 제2 메모리 칩(42)의 전방 표면(45)에서 노출된 각자의 전도성 접점(44)으로부터 연장할 수 있고, 수평 방향(H)으로 제2 및 제3 논리 칩(32, 33)들의 대향하는 측방향 에지(37)들 사이에 위치될 수 있다. 각각의 전도성 포스트(88)는 전도성 매스(78)에 의해 융기된 표면(66)의 각자의 접점(23)과 접속될 수 있다. 전도성 매스(78)들은 전도성 매스(27)들과 관련하여 전술된 솔더 볼 또는 임의의 다른 재료일 수 있다.
각각의 융기된 부분(29)이 인터포저 부분(24)의 융기된 섹션(24')을 포함하는 실시예들에서, 융기된 섹션은 융기된 섹션들을 형성하는 것이 요구되는 인터포저 부분(24)의 초기 표면의 위치들에 포토레지스트 층과 같은 마스크 층을 적용함으로써 형성될 수 있고, 인터포저 부분은 이어서 마스크 층에 의해 보호되지 않은 위치들에서 에칭될 수 있어서, 보호된 융기된 섹션들이 중간 표면(25) 위로 연장한다. 후속하여, 마스크 층은 제거될 수 있고, 유전체 층(60)들은 인터포저 부분(24) 및 그의 융기된 섹션(24') 위에 놓여 침착될 수 있다.
(도시 안된) 특정 실시예에서, 각각의 융기된 부분(29)은 유전체 층(60)과 관련하여 전술된 임의의 재료와 같은 유전체 재료로부터 제조될 수 있다. 그러한 실시예에서, 각각의 융기된 부분(29)은 상호접속 기판(20)의 제1 표면(21) 위에 놓이는 복수의 적층된 유전체 층들을 포함할 수 있다. 일례에서, 각각의 융기된 부분(29)은 유전체 빌드-업(build-up) 공정을 사용하여 형성될 수 있다.
이제 도 4를 참조하면, 본 발명의 실시예에 따른 마이크로전자 조립체(110)는 상호접속 기판(120), 기판(120)의 제1 표면(121) 위에 놓인 논리 칩(130)들, 메모리 칩(140)들 - 각각의 메모리 칩은 논리 칩들 중 적어도 하나의 후방 표면(136) 위에 적어도 부분적으로 놓임 - , 및 각각의 논리 칩의 표면 위에 놓인 열 확산기(150)를 포함한다. 하나 이상의 유전체 층(160)들이 기판(120)의 제1 표면(121) 위에 놓일 수 있다.
인터포저 부분(124) 및 그의 중간 표면(125) 위에 놓인 하나 이상의 유전체 층(160)들을 갖는 상호접속 기판(120)은 도 1과 관련하여 전술된 상호접속 기판(20), 인터포저 부분(24) 및 유전체 층(60)들과 동일하다.
논리 칩(130)들은, 제1 논리 칩(131)이 도 4의 우측에 위치되고 제2 및 제3 논리 칩(132, 133)들이 도 4의 좌측에 위치된 것을 제외하고는, 도 1과 관련하여 전술된 논리 칩(30)들과 동일하다.
열 확산기(150)는, 열 확산기가 논리 칩(130)들 위에 놓이고 메모리 칩(140)들 아래에 놓인 것을 제외하고는, 도 1과 관련하여 전술된 열 확산기(50)와 동일하다. 도 4에 도시된 것과 같이, 열 확산기(150)는 논리 칩(130)들의 후방 표면(136)들과 직접 접촉할 수 있다. 특정 실시예에서, 열 접착제(도시 안됨)가 열 확산기(150)의 하부 표면(151)과 논리 칩(130)들의 후방 표면(136)들 사이에 배치될 수 있다. 일례에서, 열 확산기(150)는 논리 칩(130)들 중 적어도 하나의 후방 표면(136) 위에 적어도 부분적으로 놓일 수 있다.
메모리 칩(140)들은, 제1 메모리 칩(141)이 도 4의 우측에 위치되고 제2 메모리 칩(142)이 도 4의 좌측에 위치된 것을 제외하고는, 도 1과 관련하여 전술된 메모리 칩(40)들과 동일하다.
메모리 칩(140)들 각각은 논리 칩(130)들 중 적어도 하나의 후방 표면(136)과 열 확산기(150)의 상부 표면(152) 위에 적어도 부분적으로 놓일 수 있다. 제1 메모리 칩(141)의 후방 표면(146)은 열 확산기(150)의 상부 표면(152)과 대면할 수 있어서, 제1 메모리 칩은 기판(120)의 제1 표면(121)에 관하여 페이스-업으로 배향될 수 있다. 제2 메모리 칩(142)의 전방 표면(145)은 열 확산기(150)의 상부 표면(152)과 대면할 수 있어서, 제2 메모리 칩은 기판(120)의 제1 표면(121)에 관하여 페이스-다운으로 배향될 수 있다.
일례에서, 제1 메모리 칩(141)은 제1 메모리 칩의 후방 표면(146)과 열 확산기의 상부 표면(152) 사이에서 연장하는 접착제 층(172)에 의해 열 확산기(150)에 부착될 수 있다. 특정 실시예에서, 제2 메모리 칩(142)은 제2 메모리 칩의 전방 표면(145)과 열 확산기의 상부 표면(152) 사이에서 연장하는 접착제 층(172)들에 의해 열 확산기(150)에 부착될 수 있다. 그러한 실시예에서, 접착제 층(172)들은 제2 메모리 칩(142)의 전방 표면(145)을 따라 그의 측방향 에지(147)들 부근에서 연장할 수 있어서, 접착제 층들은 제2 메모리 칩의 접점(144)들과 접촉하지 않는다.
도 1의 마이크로전자 조립체(10)와 유사하게, 제1 메모리 칩(141)의 접점(144)들 중 일부 또는 전부는 그들 사이에서 연장하는 각자의 와이어 본드(163)들에 의해 접점(123)들에 전기적으로 접속될 수 있다. 그러한 와이어 본드(163)들은 수평 방향(H)으로 제1 및 제2 논리 칩(131, 132)들의 측방향 에지(137)들 사이에 위치될 수 있고, 그러한 와이어 본드들은 상부 표면(152)과 하부 표면(151) 사이에서 열 확산기(150)를 통해 연장하는 개구(153)를 통해 연장할 수 있다. 제1 메모리 칩(141)은 와이어 본드(163)들 중 적어도 하나를 통해 복수의 전기 전도성 트레이스(162)들에 접속될 수 있다. (도시 안된) 일 실시예에서, 와이어 본드(163)들은 단일 열 확산기 내의 개구(153)를 통해 연장하기보다는 2개의 인접한 열 확산기(150)들의 측방향 에지들 사이에서 연장할 수 있다.
도 5a는 도 4에 도시된, 제2 메모리 칩(142)의 접점(144)들과 상호접속 기판(120)의 제1 표면(121)에서 노출된 접점(123)들 사이의 전기 접속부의 추가의 상세 사항을 도시한다. 도 1의 마이크로전자 조립체(10)와 유사하게, 접점(144)들 중 일부 또는 전부는 그들 사이에서 연장하는 각자의 전도성 포스트(164)들에 의해 접점(123)들에 전기적으로 접속될 수 있다. 그러한 전도성 포스트(164)들은 수평 방향(H)으로 제2 및 제3 논리 칩(132, 133)들의 측방향 에지(137)들 사이에 위치될 수 있고, 그러한 전도성 포스트들은 상부 표면(152)과 하부 표면(151) 사이에서 열 확산기(150)를 통해 연장하는 개구(154)를 통해 연장할 수 있다. 제2 메모리 칩(142)은 전도성 포스트(164)들 중 적어도 하나를 통해 복수의 전기 전도성 트레이스(162)들에 접속될 수 있다. (도시 안된) 일 실시예에서, 전도성 포스트(164)들은 단일 열 확산기 내의 개구(154)를 통해 연장하기보다는 2개의 인접한 열 확산기(150)들의 측방향 에지들 사이에서 연장할 수 있다.
(도시 안된) 특정 실시예에서, 전도성 포스트(164)들 중 일부 또는 전부는 각자의 개구(154)의 내부 표면(155)의 윤곽과 일치할 수 있어서, 각각의 전도성 포스트 및 그의 각자의 개구는 관통 히트 싱크 전도성 비아(through heat sink conductive via)인 것으로 고려될 수 있다. 열 확산기(150)의 개구를 통해 연장하는 전도성 비아를 갖는 그러한 실시예에서, 유전체 층은 전도성 비아와 개구의 내부 표면 사이에서 연장하여 열 확산기로부터 전도성 비아를 분리 및 절연시킬 수 있다. 일례에서, 열 확산기는 그의 대향하는 상부 표면과 하부 표면 사이에서 관통하여 연장하는 적어도 하나의 관통 히트 싱크 전도성 비아를 가질 수 있어서, 적어도 하나의 메모리 칩(140)은 전도성 비아를 통해 복수의 트레이스(162)들에 전기적으로 접속될 수 있다.
일부 실시예들에서, 열 확산기(150) 내의 개구(153)를 통해 연장하는 와이어 본드(163)들 또는 열 확산기 내의 개구(154)를 통해 연장하는 전도성 포스트(164)들은 열 확산기 내의 개구를 통해 연장하는 리드인 것으로 고려될 수 있고, 기판(120)의 전도성 구조체는 그러한 리드를 포함하는 것으로 고려될 수 있다. 본 명세서에 사용되는 바와 같이, "리드"는 제1 메모리 칩(141)의 접점(144)들 중 하나로부터 열 확산기(150) 내의 개구(153)를 통해 상호접속 기판(120)의 제1 표면(121)에서 노출된 전도성 접점(123)들 중 하나로 연장하는 와이어 본드(163)를 포함하는 리드와 같은, 2개의 전기 전도성 요소들 사이에서 연장하는 전기 접속부의 일부분 또는 전체 전기 접속부이다.
도 5b는 도 4에 도시된, 제2 메모리 칩(142)의 접점(144)들과 상호접속 기판(120)의 제1 표면(121)에서 노출된 접점(123)들 사이의 전기 접속부의 대안적인 실시예를 도시한다. 도 5b에 도시된 바와 같이, 도 4의 전도성 포스트(164)들 중 일부 또는 전부는 각자의 전도성 포스트(186)들 및 전도성 매스(177)들에 의해 대체될 수 있다.
도 3d와 관련하여 기술된 전도성 포스트(86)들과 유사하게, 전도성 포스트(186)들 각각은 수직 방향(V)으로 제2 메모리 칩(142)의 전방 표면(145)에서 노출된 각자의 전도성 접점(144)으로부터 연장할 수 있고, 수평 방향(H)으로 제2 및 제3 논리 칩(132, 133)들의 대향하는 측방향 에지(137)들 사이에 위치될 수 있다.
그러한 전도성 포스트(186)들은 또한 상부 표면(152)과 하부 표면(151) 사이에서 열 확산기(150)를 통해 연장하는 개구(154)를 통해 연장될 수 있다. 제2 메모리 칩(142)은 전도성 포스트(186)들 중 적어도 하나를 통해 복수의 전기 전도성 트레이스(162)들에 접속될 수 있다.
각각의 전도성 포스트(186)는 전도성 매스(177)에 의해 각자의 접점(123)과 접속될 수 있다. 전도성 매스(177)들은 전도성 매스(27)들과 관련하여 전술된 솔더 볼 또는 임의의 다른 재료일 수 있다.
도 5a와 관련하여 전술된 전도성 포스트(164)들과 유사하게, (도시 안된) 특정 실시예에서, 전도성 포스트(186)들 중 일부 또는 전부는 각자의 개구(154)의 내부 표면(155)의 윤곽과 일치할 수 있어서, 각각의 전도성 포스트 및 그의 각자의 개구는 관통 히트 싱크 전도성 비아인 것으로 고려될 수 있다. 열 확산기(150)의 개구를 통해 연장하는 전도성 포스트(164)를 갖는 그러한 실시예에서, 유전체 층은 전도성 포스트와 개구의 내부 표면 사이에서 연장하여 열 확산기로부터 전도성 포스트를 분리 및 절연시킬 수 있다.
이제 도 6을 참조하면, 본 발명의 실시예에 따른 마이크로전자 조립체(210)는, 마이크로전자 조립체(210)가 상호접속 기판(20)의 제1 표면(21) 위에 놓인 평탄화된 봉지재(290)를 포함하고 조립체(210)가 메모리 칩(40)들의 접점(44)들과 제1 표면(21)에서 노출된 접점(23)들 사이의 대안적인 전기 접속부들을 포함하는 것을 제외하고는, 도 1과 관련하여 전술된 마이크로전자 조립체(10)와 동일하다. 열 확산기가 도 6에 도시되어 있지 않지만, 도 1에 도시된 열 확산기(50)와 같은 열 확산기가 논리 칩(30)들 및/또는 메모리 칩(40)들 위에 놓여 마이크로전자 조립체(210) 내에 포함될 수 있다.
평탄화된 봉지재(290)는 수평 방향(H)으로 논리 칩(30)들 사이에서 연장할 수 있어서, 평탄화된 봉지재는 논리 칩들의 측방향 에지(37)들을 실질적으로 둘러싼다. 평탄화된 봉지재(290)는 논리 칩(30)들 각각의 후방 표면(36)과 평탄화된 주 표면(291)을 가질 수 있다.
평탄화된 봉지재(290)는 주 표면(291)과 그로부터 반대편의 제2 표면(292) 사이에서 관통하여 연장하는 적어도 하나의 전도성 비아(264)를 포함할 수 있다. 그러한 전도성 비아(264)들은 수평 방향(H)으로 논리 칩(30)들 중 인접한 논리 칩들의 측방향 에지(37)들 사이에 위치될 수 있다. 메모리 칩(40)들 중 적어도 하나는 적어도 하나의 전도성 비아(264)를 통해 복수의 트레이스(62)들에 전기적으로 접속될 수 있다.
특정 실시예에서, 전도성 비아(264)들 중 적어도 하나는 평탄화된 봉지재(290)를 통해 연장하는 개구(254) 내에 전도성 금속을 침착시킴으로써 형성될 수 있다. 전도성 비아(264)들을 형성하기 위한 전도성 금속의 침착은 개구(254)의 내부 표면(255) 상으로의 금속의 도금에 의해 이루어질 수 있다. 전도성 비아(264)들은 중실형일 수 있거나, 전도성 비아들은 유전체 재료로 충전될 수 있는 내부 공극(void)을 포함할 수 있다. 다른 예에서, 전도성 비아들은 예컨대 스크리닝(screening), 스텐실링(stenciling) 또는 분배 공정에 의해 봉지재(290) 내의 개구 내로 전도성 소결 재료를 침착시키고, 후속하여 소결 재료를 경화시켜서 개구들 내에 공극-없는 전도성 매트릭스를 형성함으로써 형성될 수 있다. 또 다른 예에서, 스크리닝, 스텐실링 또는 분배 공정은 솔더 페이스트 또는 은-충전된 페이스트 등과 같은 전도성 페이스트를 개구들 내에 침착시키는 데 사용될 수 있다.
또 다른 예에서, 전도성 비아(264)들은 논리 칩(30)들 또는 메모리 칩(40)들이 상호접속 기판(20)에 부착되기 전에 형성될 수 있다. 그러한 실시예에서, 금속 층이 상호접속 기판(20)의 제1 표면(21) 상으로 침착되어 유전체 층(60)들 위에 놓일 수 있다. 포토레지스트 층과 같은 마스크 층이 전도성 비아(264)들을 형성하는 것이 요구되는 금속 층의 위치들에 적용될 수 있다. 이어서, 금속 층은 마스크 층에 의해 보호되지 않은 위치들에서 에칭 제거되어, 제1 표면(21)으로부터 연장하는 전도성 비아(264)들을 남길 수 있다. 후속하여, 마스크 층이 제거될 수 있고, 봉지재(290)가 적용되어 전도성 비아(264)들의 측방향 표면들 및 논리 칩(30)들의 측방향 에지(37)들 주위로 연장할 수 있다.
도 6에 도시되는 바와 같이, 제1 메모리 칩(41)의 접점(44)들 중 일부 또는 전부가 그들 사이에서 연장하는 각자의 와이어 본드(263)들에 의해 전도성 비아(264)들에 전기적으로 접속될 수 있어서, 제1 메모리 칩은 와이어 본드들 및 전도성 비아들을 통해 복수의 전기 전도성 트레이스(62)들에 접속될 수 있다. 각각의 와이어 본드(263)는 접점(44)으로부터 각자의 전도성 비아(264)의 상부 표면(265)으로 연장할 수 있다. 각각의 상부 표면(265)은 평탄화된 봉지재(290)의 주 표면(291)에서 노출될 수 있다.
도 7a는 도 6에 도시된, 제2 메모리 칩(42)의 접점(44)들과 상호접속 기판(20)의 제1 표면(21)에서 노출된 접점(23)들 사이의 전기 접속부의 추가의 상세 사항을 도시한다. 도 7a에 도시된 바와 같이, 각각의 전도성 비아(264)는 접점(23)과 평탄화된 봉지재(290)의 주 표면(291)에서 노출된 전도성 패드(pad)(266) 사이에서 연장할 수 있다. 전도성 매스(275)가 각각의 전도성 패드(266)와 제2 메모리 칩(42)의 대응하는 접점(44) 사이에서 연장할 수 있다.
도 7b는 도 6 및 도 7a에 도시된, 제2 메모리 칩(42)의 접점(44)들과 상호접속 기판(20)의 제1 표면(21)에서 노출된 접점(23)들 사이에서 연장하는 전도성 비아(264)의 대안적인 실시예를 도시한다. 도 7b에 도시된 바와 같이, 접점(23)과 평탄화된 봉지재(290)의 주 표면(291)에서 노출된 전도성 패드(266) 사이에서 연장하는 전도성 비아(264')는 도 7a에 도시된 전도성 비아(264)의 절두 원추형 형상보다는 원통형 형상을 가질 수 있다.
도 8은 도 1 내지 도 7b에 도시된 마이크로전자 조립체들에 대응할 수 있는 하향 평면도이다. 도 8에 도시된 바와 같이, 마이크로전자 조립체(310)는 상호접속 기판(20)의 제1 표면(21) 위에 놓인 복수의 논리 칩(30)들 및 논리 칩들의 후방 표면(36) 위에 놓인 메모리 칩(40)들을 포함할 수 있다. 각각의 메모리 칩(40)은 메모리 칩이 그 위에 놓이는 논리 칩(30)들에 대해 임의의 종방향 배향을 가질 수 있다. 각각의 메모리 칩(40)은 적어도 하나의 논리 칩(30)의 후방 표면(36) 위에 적어도 부분적으로 놓이는 것이 바람직하다.
이제 도 9를 참조하면, 본 발명의 일 실시예에 따른 마이크로전자 구조체(400)는 마이크로전자 조립체(410) 및 제2 기판(401)을 포함할 수 있고, 이 경우 마이크로전자 조립체(410)는 전술된 마이크로전자 조립체(10, 110, 210 또는 310)들 중 임의의 것일 수 있다. 일례에서, 제2 기판(401)은 10 ppm/℃ 이상의 유효 CTE를 가질 수 있다.
특정 실시예에서, 제2 기판(401)은 마이크로전자 조립체(410)가 추가로 통합되는 패키지의 기판일 수 있다. 예시적인 실시예에서, 제2 기판(401)은 마더보드(motherboard)와 같은 회로 패널일 수 있다. 일 실시예에서, 제2 기판(401)은 회로 패널 또는 다른 구성요소에 추가로 접속될 수 있는 모듈 기판일 수 있다.
제2 기판(401)은 제1 표면(402) 및 제1 표면 반대편의 제2 표면(403)을 가질 수 있다. 제2 기판(401)의 제1 표면(402)은 상호접속 기판(420)의 제2 표면(422)과 마주할 수 있다. 제2 기판(401)은 제1 표면(402)에서 노출된 전도성 접점(404)들 및 회로 보드와 같은 다른 구성요소와의 접속을 위해 제2 표면(403)에서 노출된 전기 단자(405)들을 가질 수 있다. 특정 실시예에서, 전기 단자(405)들은 상호접속 기판(420)과 마주하는 제1 표면(402)의 반대편에 있는 제2 표면(403) 상에 있을 수 있다.
각각의 전도성 접점(404)은 전도성 매스(427)에 의해 상호접속 기판(420)의 각자의 전기 단자(426)와 전기적으로 접속될 수 있다. 전기 단자(405)들은 전도성 매스(406)들을 통해 다른 구성요소에 전기적으로 접속될 수 있다. 전도성 매스(406, 427)들은 전도성 매스(27)들과 관련하여 전술된 솔더 볼 또는 임의의 다른 재료일 수 있다.
전술된 마이크로전자 조립체들은 도 10에 도시된 바와 같이 다양한 전자 시스템의 구성에 이용될 수 있다. 예를 들어, 본 발명의 추가의 실시예에 따른 시스템(500)은 다른 전자 구성요소(508, 510)들과 함께 전술된 바와 같은 마이크로전자 조립체(506)를 포함한다. 마이크로전자 조립체(506)는 전술된 마이크로전자 조립체(10, 110, 210 또는 310)들 중 임의의 것일 수 있거나, 마이크로전자 조립체(506)는 전술된 마이크로전자 구조체(400)일 수 있다. 도시된 예에서, 구성요소(508)는 반도체 칩이고, 반면에 구성요소(510)는 디스플레이 스크린이지만, 임의의 다른 구성요소들이 사용될 수 있다. 물론, 단지 2개의 추가적인 구성요소들이 예시의 명확함을 위해 도 10에서 도시되어 있지만, 시스템은 임의의 수의 그러한 구성요소들을 포함할 수 있다. 마이크로전자 조립체(506)는 전술된 조립체들 중 임의의 것일 수 있다. 추가의 변형에서, 임의의 수의 그러한 마이크로전자 조립체들이 사용될 수 있다.
마이크로전자 조립체(506) 및 구성요소(508, 510)들은 점선으로 개략적으로 도시된 공통 하우징(501) 내에 실장되고, 원하는 회로를 형성하기 위해 필요한 대로 서로와 전기적으로 상호접속된다. 도시된 예시적인 시스템에서, 시스템은 회로 보드 또는 가요성 인쇄 회로 보드와 같은 회로 패널(502)을 포함하고, 회로 패널은 구성요소들을 서로와 상호접속시키는 다수의 전도체(504)들 - 이들 중 단지 하나가 도 10에 도시됨 - 을 포함한다. 그러나, 이는 단지 예시적인 것이며; 전기 접속부들을 형성하기 위한 임의의 적합한 구조체가 사용될 수 있다.
하우징(501)은, 예를 들어 휴대 전화 또는 개인 휴대 정보 단말기(personal digital assistant)에서 사용가능한 유형의 휴대용 하우징으로서 도시되어 있고, 스크린(510)은 하우징의 표면에서 노출된다. 구조체(506)가 이미징 칩(imaging chip)과 같은 감광 요소(light-sensitive element)를 포함하는 경우, 렌즈(511) 또는 다른 광학 장치가 또한 광을 구조체로 경로설정하기 위해 제공될 수 있다. 역시, 도 10에 도시된 단순화된 시스템은 단지 예시적인 것이며; 데스크톱 컴퓨터, 라우터(router) 등과 같은 고정식 구조체로서 통상적으로 간주되는 시스템들을 비롯한 다른 시스템들이 상기 논의된 구조체들을 사용하여 제조될 수 있다.
본 명세서에 개시된 개구들 및 전도성 요소들은, 그 개시 내용이 본 명세서에 참고로 포함된, 공계류 중이고 공히 양도된, 2010년 7월 23일자로 출원된 미국 특허 출원 제12/842,587호, 제12/842,612호, 제12/842,651호, 제12/842,669호, 제12/842,692호 및 제12/842,717호와, 공개된 미국 특허 출원 공개 제2008/0246136호에 더욱 상세하게 개시된 것들과 같은 공정들에 의해 형성될 수 있다.
본 명세서의 발명이 특정 실시예들과 관련하여 기술되었지만, 이들 실시예들은 단지 본 발명의 원리 및 응용을 예시하는 것으로 이해되어야 한다. 따라서, 많은 변형이 예시적인 실시예들에 대해 이루어질 수 있고 다른 배열이 첨부된 특허청구범위에 의해 한정되는 바와 같은 본 발명의 사상 및 범주로부터 벗어남이 없이 안출될 수 있다는 것을 이해하여야 한다.
다양한 종속항들 및 그에 기재된 특징부들이 최초 특허청구범위에 제시된 것과 상이한 방식으로 조합될 수 있다는 것이 이해될 것이다. 또한, 개별 실시예들과 관련하여 기술된 특징부들이 기술된 실시예들 중 다른 것과 공유될 수 있다는 것이 이해될 것이다.
본 발명은 마이크로전자 조립체들 및 마이크로전자 조립체들을 제조하는 방법들을 포함하지만 그에 제한되지 않는 넓은 산업상 이용가능성을 지니고 있다.

Claims (31)

  1. 마이크로전자 조립체(microelectronic assembly)로서,
    제1 표면, 제1 표면으로부터 수직 방향으로 이격된 제2 표면, 상부의 전도성 구조체, 및 구성요소와의 접속을 위해 제2 표면에서 노출된 단자들을 갖는 상호접속 기판(interconnection substrate);
    기판의 제1 표면 위에 놓인 적어도 2개의 논리 칩들(logic chips) - 각각의 논리 칩은 상호접속 기판의 제1 표면과 대면하는 각각의 논리 칩의 전방 표면에서 복수의 신호 접점들을 갖고, 각각의 논리 칩의 신호 접점들은 데이터 또는 명령들 중 적어도 하나를 나타내는 신호들의 논리 칩들 사이에서의 전송을 위해 기판의 전도성 구조체를 통해 다른 논리 칩들의 신호 접점들에 직접 전기적으로 접속되며, 논리 칩들은 주어진 프로세스 스레드(thread of process)의 일 세트의 명령들을 동시에 실행하도록 구성되고, 각각의 논리 칩은 전방 표면 반대편의 후방 표면을 가짐 - ; 및
    접점들을 상부에 가진 전방 표면을 갖는 메모리 칩(memory chip) - 메모리 칩의 전방 표면은 적어도 2개의 논리 칩들 각각의 후방 표면과 대면하고, 메모리 칩의 접점들은 기판의 전도성 구조체를 통해 적어도 2개의 논리 칩들 중 적어도 하나의 신호 접점들에 직접 전기적으로 접속됨 - 을 포함하는, 마이크로전자 조립체.
  2. 제1항에 있어서, 수직 방향에 직각인 수평 방향으로 적어도 2개의 논리 칩들 중 제1 논리 칩과 제2 논리 칩 사이에 위치된 중간 인터포저 기판(interposer substrate)을 추가로 포함하고, 중간 인터포저 기판은 중간 인터포저 기판의 대향하는 제1 표면과 제2 표면 사이에서 관통하여 연장하는 적어도 하나의 전도성 비아(conductive via)를 가지며, 기판의 전도성 구조체는 적어도 하나의 전도성 비아를 포함하는, 마이크로전자 조립체.
  3. 제1항에 있어서, 수직 방향으로 메모리 칩의 전방 표면으로부터 연장하고 수직 방향에 직각인 수평 방향으로 적어도 2개의 논리 칩들 중 제1 논리 칩과 제2 논리 칩 사이에 위치된 적어도 하나의 솔더 접속부(solder connect)를 추가로 포함하고, 기판의 전도성 구조체는 적어도 하나의 솔더 접속부를 포함하는, 마이크로전자 조립체.
  4. 제1항에 있어서, 수직 방향으로 상호접속 기판으로부터 연장하고 수직 방향에 직각인 수평 방향으로 적어도 2개의 논리 칩들 중 제1 논리 칩과 제2 논리 칩 사이에 위치된 적어도 하나의 전도성 필라(conductive pillar)를 추가로 포함하고, 기판의 전도성 구조체는 적어도 하나의 전도성 필라를 포함하며, 각각의 전도성 필라는 전도성 매스(conductive mass)에 의해 메모리 칩의 전방 표면에서 노출된 각자의 전도성 요소에 전기적으로 접속되는, 마이크로전자 조립체.
  5. 제1항에 있어서, 수직 방향으로 메모리 칩의 전방 표면으로부터 연장하고 수직 방향에 직각인 수평 방향으로 적어도 2개의 논리 칩들 중 제1 논리 칩과 제2 논리 칩 사이에 위치된 적어도 하나의 전도성 포스트(conductive post)를 추가로 포함하고, 기판의 전도성 구조체는 적어도 하나의 전도성 포스트를 포함하며, 각각의 전도성 포스트는 전도성 매스에 의해 제1 표면에서 노출된 각자의 전도성 요소에 전기적으로 접속되는, 마이크로전자 조립체.
  6. 제1항에 있어서, 수직 방향으로 상호접속 기판으로부터 연장하는 적어도 하나의 전도성 필라 및 수직 방향으로 메모리 칩의 전방 표면으로부터 연장하는 적어도 하나의 전도성 포스트를 추가로 포함하고, 전도성 필라들 및 포스트들 각각은 수직 방향에 직각인 수평 방향으로 적어도 2개의 논리 칩들 중 제1 논리 칩과 제2 논리 칩 사이에 위치되며, 기판의 전도성 구조체는 전도성 필라들 및 포스트들을 포함하고, 각각의 전도성 필라는 전도성 매스에 의해 각자의 전도성 포스트에 전기적으로 접속되는, 마이크로전자 조립체.
  7. 제1항에 있어서, 상호접속 기판은 수직 방향으로 제1 표면 위로 연장하는 적어도 하나의 융기된 표면을 포함하고, 적어도 하나의 융기된 표면은 수직 방향에 직각인 수평 방향으로 적어도 2개의 논리 칩들 중 제1 논리 칩과 제2 논리 칩 사이에 위치되며, 기판의 전도성 구조체는 적어도 하나의 융기된 표면의 적어도 하나의 전도성 접점을 포함하는, 마이크로전자 조립체.
  8. 제7항에 있어서, 적어도 하나의 융기된 표면은 상호접속 기판의 제1 표면 위에 놓인 복수의 적층된 유전체 층들(dielectric layers)을 포함하는, 마이크로전자 조립체.
  9. 제1항에 있어서, 실질적으로 평면인 주 표면을 갖는 봉지재(encapsulant)를 추가로 포함하고, 봉지재는 수직 방향에 직각인 수평 방향으로 적어도 2개의 논리 칩들 중 제1 논리 칩과 제2 논리 칩 사이에서 연장하며, 봉지재의 주 표면은 제1 및 제2 논리 칩들 각각의 후방 표면과 실질적으로 동일 평면 상에 있는, 마이크로전자 조립체.
  10. 제9항에 있어서, 봉지재는 주 표면과 주 표면 반대편의 제2 표면 사이에서 관통하여 연장하는 적어도 하나의 전도성 비아를 갖고, 기판의 전도성 구조체는 적어도 하나의 전도성 비아를 포함하는, 마이크로전자 조립체.
  11. 마이크로전자 조립체로서,
    제1 표면, 제1 표면으로부터 수직 방향으로 이격된 제2 표면, 상부의 전도성 구조체, 및 구성요소와의 접속을 위해 제2 표면에서 노출된 단자들을 갖는 상호접속 기판;
    기판의 제1 표면 위에 놓인 적어도 2개의 논리 칩들 - 논리 칩들은 500 마이크로미터 이하의 간격만큼 떨어져 있는 인접한 평행한 에지들을 갖고, 각각의 논리 칩은 상호접속 기판의 제1 표면과 대면하는 각각의 논리 칩의 전방 표면에서 복수의 신호 접점들을 가지며, 각각의 논리 칩의 신호 접점들은 데이터 또는 명령들 중 적어도 하나를 나타내는 신호들의 논리 칩들 사이에서의 전송을 위해 기판의 전도성 구조체를 통해 다른 논리 칩들의 신호 접점들에 직접 전기적으로 접속되고, 논리 칩들은 주어진 프로세스 스레드의 일 세트의 명령들을 동시에 실행하도록 구성되며, 각각의 논리 칩은 전방 표면 반대편의 후방 표면을 가짐 - ; 및
    접점들을 상부에 가진 전방 표면 및 전방 표면 반대편의 후방 표면을 갖는 메모리 칩 - 메모리 칩의 전방 표면은 적어도 2개의 논리 칩들 중 적어도 하나의 후방 표면과 대면하고, 메모리 칩의 접점들은 기판의 전도성 구조체를 통해 적어도 2개의 논리 칩들 중 적어도 하나의 신호 접점들에 직접 전기적으로 접속됨 - 을 포함하는, 마이크로전자 조립체.
  12. 제11항에 있어서, 메모리 칩의 전방 표면으로부터 상호접속 기판의 제1 표면으로 연장하는 적어도 하나의 와이어 본드(wire bond)를 추가로 포함하고, 적어도 하나의 와이어 본드는 수직 방향에 직각인 수평 방향으로 적어도 2개의 논리 칩들 중 제1 논리 칩과 제2 논리 칩 사이에 위치되며, 기판의 전도성 구조체는 적어도 하나의 와이어 본드를 포함하는, 마이크로전자 조립체.
  13. 제1항 또는 제11항에 있어서, 상호접속 기판은 10 ppm/℃ 미만의 유효 CTE를 갖는, 마이크로전자 조립체.
  14. 제13항에 있어서, 상호접속 기판의 제2 표면과 마주하는 표면을 갖는 제2 기판을 추가로 포함하고, 제2 기판은 상호접속 기판의 단자들과 전기적으로 접속되는 접점들을 가지며, 제2 기판은 10 ppm/℃ 이상의 유효 CTE를 갖고 상호접속 기판과 마주하는 표면 반대편의 표면 상에 제2 단자들을 갖는, 마이크로전자 조립체.
  15. 제1항 또는 제11항에 있어서, 상호접속 기판은 7 ppm/℃ 미만의 유효 CTE를 갖는, 마이크로전자 조립체.
  16. 제1항 또는 제11항에 있어서, 적어도 2개의 논리 칩들은 실질적으로 동일한 구조를 갖는, 마이크로전자 조립체.
  17. 제1항 또는 제11항에 있어서, 기판의 전도성 구조체는 제1 표면에 실질적으로 평행한 방향으로 연장하는 복수의 전기 전도성 트레이스들을 포함하는, 마이크로전자 조립체.
  18. 제1항 또는 제11항에 있어서, 논리 칩들 중 적어도 하나의 후방 표면 위에 적어도 부분적으로 놓이는 열 확산기(heat spreader)를 추가로 포함하는, 마이크로전자 조립체.
  19. 제18항에 있어서, 열 확산기는 메모리 칩 위에 적어도 부분적으로 놓이는, 마이크로전자 조립체.
  20. 제19항에 있어서, 메모리 칩은 수직 방향에 직각인 수평 방향으로 제1 폭을 갖고, 적어도 2개의 논리 칩들 중 제1 및 제2 논리 칩들은 수평 방향으로 조합된 제2 폭을 가지며, 제1 폭은 제2 폭보다 작은, 마이크로전자 조립체.
  21. 제20항에 있어서, 열 확산기는 열 확산기의 하부 표면을 넘어 연장하는 받침대 부분(pedestal portion)을 포함하고, 받침대 부분은 제1 및 제2 논리 칩들 중 적어도 하나의 후방 표면과 접촉하는, 마이크로전자 조립체.
  22. 제18항에 있어서, 메모리 칩은 열 확산기의 상부 표면 위에 적어도 부분적으로 놓이는, 마이크로전자 조립체.
  23. 제22항에 있어서, 기판의 전도성 구조체는 열 확산기 내의 개구를 통해 연장하는 리드(lead)를 포함하는, 마이크로전자 조립체.
  24. 제22항에 있어서, 상기 열 확산기를 포함하는 복수의 열 확산기들을 추가로 포함하고, 복수의 열 확산기들 각각은 논리 칩들 중 적어도 하나의 후방 표면 위에 적어도 부분적으로 놓이며, 기판의 전도성 구조체는 복수의 열 확산기들 중 2개의 인접한 열 확산기들의 에지들 사이에서 연장하는 리드를 포함하는, 마이크로전자 조립체.
  25. 제1항 또는 제11항에 따른 구조체 및 구조체에 전기적으로 접속된 하나 이상의 다른 전자 구성요소들을 포함하는, 시스템.
  26. 제25항에 있어서, 하우징을 추가로 포함하고, 상기 구조체 및 상기 다른 전자 구성요소들은 상기 하우징에 실장되는, 시스템.
  27. 마이크로전자 조립체를 제조하는 방법으로서,
    제1 표면, 제1 표면으로부터 수직 방향으로 이격된 제2 표면, 상부의 전도성 구조체, 및 구성요소와의 접속을 위해 제2 표면에서 노출된 단자들을 갖는 상호접속 기판을 제공하는 단계;
    적어도 2개의 논리 칩들의 신호 접점들을 데이터 또는 명령들 중 적어도 하나를 나타내는 신호들의 논리 칩들 사이에서의 전송을 위해 기판의 전도성 구조체를 통해 서로 전기적으로 접속시키는 단계 - 논리 칩들은 주어진 프로세스 스레드의 일 세트의 명령들을 동시에 실행하도록 구성되고, 각각의 논리 칩은 상호접속 기판의 제1 표면과 대면하는 전방 표면을 가짐 - ; 및
    메모리 칩의 전방 표면에서 노출된 접점들을 기판의 전도성 구조체를 통해 적어도 2개의 논리 칩들 중 적어도 하나의 신호 접점들에 전기적으로 접속시키는 단계 - 메모리 칩의 전방 표면은 적어도 2개의 논리 칩들 각각의 후방 표면과 대면함 - 를 포함하는, 방법.
  28. 제27항에 있어서, 수직 방향에 직각인 수평 방향으로 적어도 2개의 논리 칩들 사이에 봉지재를 제공하는 단계를 추가로 포함하는, 방법.
  29. 제28항에 있어서, 메모리 칩의 전방 표면에서 노출된 접점들을 전기적으로 접속시키는 단계는 봉지재의 주 표면과 기판의 제1 표면 사이에서 봉지재를 통해 수직 방향으로 연장하는 개구들을 형성하여 기판의 전도성 구조체의 접점들이 개구들 내에서 노출되도록 하는 단계 - 개구들은 수평 방향으로 적어도 2개의 논리 칩들 중 제1 논리 칩과 제2 논리 칩 사이에 위치됨 - ; 및 기판의 전도성 구조체의 접점들과 접촉하고 개구들 내에서 연장하는 전도성 비아들을 형성하는 단계; 및 메모리 칩의 접점들을 전도성 비아들과 전기적으로 접속시키는 단계를 포함하는, 방법.
  30. 제29항에 있어서, 제1 및 제2 논리 칩들은 제1 및 제2 논리 칩들의 각자의 전방 표면 반대편의 후방 표면을 각각 갖고, 봉지재를 제공하는 단계는 봉지재의 주 표면을 평탄화하여 주 표면이 제1 및 제2 논리 칩들 각각의 후방 표면과 실질적으로 동일 평면 상에 있도록 하는 단계를 포함하는, 방법.
  31. 제30항에 있어서, 평탄화하는 단계는 봉지재의 주 표면과 제1 및 제2 논리 칩들 각각의 후방 표면을 래핑(lapping)함으로써 수행되는, 방법.
KR1020137031094A 2011-04-22 2012-04-18 적층된 페이스-다운 접속된 다이들을 구비한 멀티-칩 모듈 KR20140041496A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/092,376 2011-04-22
US13/092,376 US8841765B2 (en) 2011-04-22 2011-04-22 Multi-chip module with stacked face-down connected dies
PCT/US2012/034034 WO2012145370A1 (en) 2011-04-22 2012-04-18 Multi-chip module with stacked face-down connected dies

Publications (1)

Publication Number Publication Date
KR20140041496A true KR20140041496A (ko) 2014-04-04

Family

ID=46045116

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137031094A KR20140041496A (ko) 2011-04-22 2012-04-18 적층된 페이스-다운 접속된 다이들을 구비한 멀티-칩 모듈

Country Status (7)

Country Link
US (3) US8841765B2 (ko)
EP (1) EP2700099A1 (ko)
JP (1) JP2014512691A (ko)
KR (1) KR20140041496A (ko)
CN (1) CN103620772A (ko)
TW (1) TWI545722B (ko)
WO (1) WO2012145370A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016093520A3 (ko) * 2014-12-11 2016-07-28 엘지이노텍 주식회사 배선용 인터포저 및 이를 구비하는 전자 모듈

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101195786B1 (ko) 2008-05-09 2012-11-05 고쿠리츠 다이가쿠 호진 큐슈 코교 다이가쿠 칩 사이즈 양면 접속 패키지의 제조 방법
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US8841765B2 (en) * 2011-04-22 2014-09-23 Tessera, Inc. Multi-chip module with stacked face-down connected dies
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8803269B2 (en) * 2011-05-05 2014-08-12 Cisco Technology, Inc. Wafer scale packaging platform for transceivers
US9449941B2 (en) * 2011-07-07 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Connecting function chips to a package to form package-on-package
US8404520B1 (en) 2011-10-17 2013-03-26 Invensas Corporation Package-on-package assembly with wire bond vias
WO2013118501A1 (ja) * 2012-02-07 2013-08-15 株式会社ニコン 撮像ユニットおよび撮像装置
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US8698323B2 (en) 2012-06-18 2014-04-15 Invensas Corporation Microelectronic assembly tolerant to misplacement of microelectronic elements therein
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9408313B2 (en) * 2012-12-28 2016-08-02 Unimicron Technology Corp. Packaging substrate and method of fabricating the same
FR3001577A1 (fr) * 2013-01-30 2014-08-01 St Microelectronics Crolles 2 Structure integree a dissipation thermique amelioree
US8884427B2 (en) 2013-03-14 2014-11-11 Invensas Corporation Low CTE interposer without TSV structure
CN103258806B (zh) * 2013-05-08 2016-01-27 日月光半导体制造股份有限公司 具桥接结构的半导体封装构造及其制造方法
CN103354226B (zh) * 2013-06-21 2016-02-24 华进半导体封装先导技术研发中心有限公司 堆叠封装器件
US9607938B2 (en) 2013-06-27 2017-03-28 STATS ChipPAC Pte. Ltd. Integrated circuit packaging system with embedded pad on layered substrate and method of manufacture thereof
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
JP2015050314A (ja) * 2013-08-31 2015-03-16 イビデン株式会社 結合型プリント配線板及びその製造方法
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
FR3018953B1 (fr) 2014-03-19 2017-09-15 St Microelectronics Crolles 2 Sas Puce de circuit integre montee sur un interposeur
KR20150135611A (ko) * 2014-05-22 2015-12-03 에스케이하이닉스 주식회사 멀티 칩 패키지 및 제조 방법
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
TWI569403B (zh) * 2014-05-30 2017-02-01 旺宏電子股份有限公司 包含多晶片疊層的三維多晶片封裝
US9373604B2 (en) * 2014-08-20 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures for wafer level package and methods of forming same
US9484285B2 (en) 2014-08-20 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures for wafer level package and methods of forming same
US9659896B2 (en) 2014-08-20 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures for wafer level package and methods of forming same
US9373585B2 (en) * 2014-09-17 2016-06-21 Invensas Corporation Polymer member based interconnect
US9786631B2 (en) 2014-11-26 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Device package with reduced thickness and method for forming same
US9679862B2 (en) * 2014-11-28 2017-06-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device having conductive bumps of varying heights
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
KR20160080965A (ko) * 2014-12-30 2016-07-08 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9693488B2 (en) * 2015-02-13 2017-06-27 Deere & Company Electronic assembly with one or more heat sinks
US9860987B2 (en) * 2015-02-13 2018-01-02 Deere & Company Electronic assembly with one or more heat sinks
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9666514B2 (en) * 2015-04-14 2017-05-30 Invensas Corporation High performance compliant substrate
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
CN104900612B (zh) * 2015-06-09 2017-10-27 华进半导体封装先导技术研发中心有限公司 一种具有凹陷型散热片底座的封装体堆叠散热结构及其制作方法
TWI582902B (zh) * 2015-07-15 2017-05-11 恆勁科技股份有限公司 基板結構及其製作方法
CN106356351B (zh) 2015-07-15 2019-02-01 凤凰先驱股份有限公司 基板结构及其制作方法
US10692847B2 (en) * 2015-08-31 2020-06-23 Intel Corporation Inorganic interposer for multi-chip packaging
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
CN105514071B (zh) * 2016-01-22 2019-01-25 中芯长电半导体（江阴）有限公司 一种扇出型芯片的封装方法及封装结构
WO2017171889A1 (en) * 2016-04-02 2017-10-05 Intel Corporation Systems, methods, and apparatuses for implementing a thermal solution for 3d packaging
US9761564B1 (en) * 2016-06-30 2017-09-12 Micron Technology, Inc. Layout of transmission vias for memory device
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US9698132B1 (en) * 2016-08-17 2017-07-04 Motorola Mobility Llc Chip package stack up for heat dissipation
KR102619666B1 (ko) 2016-11-23 2023-12-29 삼성전자주식회사 이미지 센서 패키지
WO2018098647A1 (zh) * 2016-11-30 2018-06-07 深圳修远电子科技有限公司 集成电路多芯片层叠封装结构以及方法
US10163750B2 (en) 2016-12-05 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure for heat dissipation
CN108288616B (zh) * 2016-12-14 2023-04-07 成真股份有限公司 芯片封装
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US10062634B2 (en) 2016-12-21 2018-08-28 Micron Technology, Inc. Semiconductor die assembly having heat spreader that extends through underlying interposer and related technology
US10181447B2 (en) 2017-04-21 2019-01-15 Invensas Corporation 3D-interconnect
CN110720125B (zh) 2017-06-02 2021-02-05 超极存储器股份有限公司 半导体模块
US10453821B2 (en) * 2017-08-04 2019-10-22 Samsung Electronics Co., Ltd. Connection system of semiconductor packages
CN107564824B (zh) * 2017-08-21 2019-12-24 华进半导体封装先导技术研发中心有限公司 一种芯片封装结构及封装方法
US10608642B2 (en) * 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
US10560765B2 (en) * 2018-04-25 2020-02-11 Western Digital Technologies, Inc. Node with combined optical and electrical switching
CN108962301B (zh) * 2018-05-24 2022-04-12 济南德欧雅安全技术有限公司 一种存储装置
JP2020021908A (ja) * 2018-08-03 2020-02-06 キオクシア株式会社 半導体装置およびその製造方法
EP3627544A1 (de) * 2018-09-20 2020-03-25 Heraeus Deutschland GmbH & Co. KG Substratanordnung zum verbinden mit zumindest einem elektronikbauteil und verfahren zum herstellen einer substratanordnung
US10748874B2 (en) 2018-10-24 2020-08-18 Micron Technology, Inc. Power and temperature management for functional blocks implemented by a 3D stacked integrated circuit
JP7251951B2 (ja) 2018-11-13 2023-04-04 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
US11024702B2 (en) * 2019-03-04 2021-06-01 Cyntec Co., Ltd. Stacked electronic structure
US11538731B2 (en) * 2019-03-28 2022-12-27 Intel Corporation Thermal solutions for package on package (PoP) architectures
CN112542445A (zh) * 2019-09-05 2021-03-23 芯盟科技有限公司 半导体结构及其形成方法和芯片及其形成方法
KR102359904B1 (ko) 2019-09-16 2022-02-08 삼성전자주식회사 반도체 패키지
US11057112B1 (en) 2020-01-08 2021-07-06 Applied Optoelectronics, Inc. Monitor photodiode (MPD) submount for vertical mounting and alignment of monitoring photodiodes
US11177887B2 (en) * 2020-01-08 2021-11-16 Applied Optoelectronics, Inc. Substrate with stepped profile for mounting transmitter optical subassemblies and an optical transmitter or transceiver implementing same
WO2022259923A1 (ja) * 2021-06-11 2022-12-15 株式会社村田製作所 半導体装置

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02174255A (ja) 1988-12-27 1990-07-05 Mitsubishi Electric Corp 半導体集積回路装置
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5679977A (en) 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5148266A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
JP3533284B2 (ja) * 1996-04-24 2004-05-31 新光電気工業株式会社 半導体装置用基板及びその製造方法並びに半導体装置
US5790384A (en) 1997-06-26 1998-08-04 International Business Machines Corporation Bare die multiple dies for direct attach
JP3938617B2 (ja) * 1997-09-09 2007-06-27 富士通株式会社 半導体装置及び半導体システム
CA2218307C (en) 1997-10-10 2006-01-03 Gennum Corporation Three dimensional packaging configuration for multi-chip module assembly
US6281042B1 (en) * 1998-08-31 2001-08-28 Micron Technology, Inc. Structure and method for a high performance electronic packaging assembly
US6586835B1 (en) * 1998-08-31 2003-07-01 Micron Technology, Inc. Compact system module with built-in thermoelectric cooling
JP3608476B2 (ja) * 2000-06-09 2005-01-12 松下電工株式会社 半導体チップ実装回路基板及び回路基板への半導体チップの実装方法
JP2002057272A (ja) * 2000-08-04 2002-02-22 ▲せき▼品精密工業股▲ふん▼有限公司 スタックト・ダイ・パッケージ構造
US6680212B2 (en) * 2000-12-22 2004-01-20 Lucent Technologies Inc Method of testing and constructing monolithic multi-chip modules
JP4126891B2 (ja) * 2001-08-03 2008-07-30 セイコーエプソン株式会社 半導体装置の製造方法
US6856007B2 (en) * 2001-08-28 2005-02-15 Tessera, Inc. High-frequency chip packages
US7176506B2 (en) * 2001-08-28 2007-02-13 Tessera, Inc. High frequency chip packages with connecting elements
US6613606B1 (en) * 2001-09-17 2003-09-02 Magic Corporation Structure of high performance combo chip and processing method
JP2003234451A (ja) * 2002-02-06 2003-08-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2004006482A (ja) * 2002-05-31 2004-01-08 Renesas Technology Corp 半導体装置およびその製造方法
JP2004063767A (ja) 2002-07-29 2004-02-26 Renesas Technology Corp 半導体装置
JP2004158739A (ja) * 2002-11-08 2004-06-03 Toshiba Corp 樹脂封止型半導体装置およびその製造方法
JP4865197B2 (ja) * 2004-06-30 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4216825B2 (ja) * 2005-03-22 2009-01-28 株式会社日立製作所 半導体パッケージ
US8067267B2 (en) 2005-12-23 2011-11-29 Tessera, Inc. Microelectronic assemblies having very fine pitch stacking
US7638868B2 (en) * 2006-08-16 2009-12-29 Tessera, Inc. Microelectronic package
US8124429B2 (en) * 2006-12-15 2012-02-28 Richard Norman Reprogrammable circuit board with alignment-insensitive support for multiple component contact types
JP5559452B2 (ja) * 2006-12-20 2014-07-23 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2008177241A (ja) * 2007-01-16 2008-07-31 Toshiba Corp 半導体パッケージ
CN101232004A (zh) * 2007-01-23 2008-07-30 联华电子股份有限公司 芯片堆叠封装结构
CN101675516B (zh) 2007-03-05 2012-06-20 数字光学欧洲有限公司 具有通过过孔连接到前侧触头的后侧触头的芯片
KR100885918B1 (ko) * 2007-04-19 2009-02-26 삼성전자주식회사 반도체 디바이스 스택 패키지, 이를 이용한 전기장치 및 그패키지의 제조방법
JP2008294423A (ja) * 2007-04-24 2008-12-04 Nec Electronics Corp 半導体装置
US7928562B2 (en) 2008-07-22 2011-04-19 International Business Machines Corporation Segmentation of a die stack for 3D packaging thermal management
JP2010164412A (ja) * 2009-01-15 2010-07-29 Torex Semiconductor Ltd 加速度センサ装置および加速度センサ装置の製造方法
KR20100112446A (ko) * 2009-04-09 2010-10-19 삼성전자주식회사 적층형 반도체 패키지 및 그 제조 방법
US20110024899A1 (en) * 2009-07-28 2011-02-03 Kenji Masumoto Substrate structure for cavity package
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8598695B2 (en) 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8847376B2 (en) 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
US8697569B2 (en) 2010-07-23 2014-04-15 Tessera, Inc. Non-lithographic formation of three-dimensional conductive elements
US8841765B2 (en) * 2011-04-22 2014-09-23 Tessera, Inc. Multi-chip module with stacked face-down connected dies
US8436457B2 (en) * 2011-10-03 2013-05-07 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
KR102107147B1 (ko) * 2013-02-01 2020-05-26 삼성전자주식회사 패키지 온 패키지 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016093520A3 (ko) * 2014-12-11 2016-07-28 엘지이노텍 주식회사 배선용 인터포저 및 이를 구비하는 전자 모듈

Also Published As

Publication number Publication date
US20120267777A1 (en) 2012-10-25
TWI545722B (zh) 2016-08-11
JP2014512691A (ja) 2014-05-22
US9484333B2 (en) 2016-11-01
EP2700099A1 (en) 2014-02-26
US8956916B2 (en) 2015-02-17
WO2012145370A1 (en) 2012-10-26
TW201248830A (en) 2012-12-01
US20140357021A1 (en) 2014-12-04
US20150236002A1 (en) 2015-08-20
US8841765B2 (en) 2014-09-23
CN103620772A (zh) 2014-03-05

Similar Documents

Publication Publication Date Title
US9484333B2 (en) Multi-chip module with stacked face-down connected dies
US11710718B2 (en) Structures and methods for low temperature bonding using nanoparticles
US9818713B2 (en) Structures and methods for low temperature bonding using nanoparticles
US8786070B2 (en) Microelectronic package with stacked microelectronic elements and method for manufacture thereof
TWI610405B (zh) 在嵌入晶圓級球狀柵格陣列（ｅ－ｗｌｂ）及嵌入平板位準球狀柵格陣列（ｅ－ｐｌｂ）中嵌入晶圓級晶片刻劃封裝（ｗｌｃｓｐ）組件的方法
CN112514062A (zh) 具有在芯片与封装衬底之间提供电源连接的芯片互连桥的多芯片封装结构
US20170062383A1 (en) Package Structures and Methods of Making the Same
US20170077018A1 (en) Low cost hybrid high density package
KR20140028015A (ko) 플립-칩, 페이스-업 및 페이스-다운 와이어본드 조합 패키지
US8951845B2 (en) Methods of fabricating a flip chip package for dram with two underfill materials
US9324681B2 (en) Pin attachment
US11973056B2 (en) Methods for low temperature bonding using nanoparticles
US9859234B2 (en) Methods and structures to repair device warpage
US9601398B2 (en) Thin wafer handling and known good die test method
CN117238880A (zh) 半导体封装及其制造方法
CN117476565A (zh) 半导体封装件

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid