JP2019033245A - Semiconductor package connection system - Google Patents

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タエ リー、ユン
キム、ハン
Kim Han
ジュン キム、ヒュン
Hyun Jun Kim
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Abstract

To provide a semiconductor package connection system, more specifically a system in which a plurality of semiconductor packages are connected using a printing circuit board.SOLUTION: The semiconductor package connection system includes: a printing circuit board having a first side and a second side facing the first side; a first semiconductor package arranged at the first side of the printing circuit board and connected to the printing circuit board through a first electric connection structure; and a second semiconductor package arranged at the second side of the printing circuit board and connected to the printing circuit board through a second electric connection structure. The first semiconductor package includes an application processor (AP) and a power management integrated circuit (PMIC) arranged side by side with each other. The second semiconductor package includes a memory (a Memory).SELECTED DRAWING: Figure 9

Description

本発明は、半導体パッケージ連結システム、より具体的には、複数の半導体パッケージを印刷回路基板を用いて連結したシステムに関する。   The present invention relates to a semiconductor package connection system, and more specifically to a system in which a plurality of semiconductor packages are connected using a printed circuit board.

近年、スマート機器の発展に伴い、各部品の仕様も高くなっている。特に、スマート機器の核心ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）であるＡＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓ）の仕様が急激に発展している。このような高い仕様を満たすべく、近年、ＡＰパッケージとメモリーパッケージをＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）方式により配置している。   In recent years, with the development of smart devices, the specifications of each part have also increased. In particular, the specification of AP (Application Process), which is the core IC (Integrated Circuit) of smart devices, is rapidly developing. In order to satisfy such high specifications, in recent years, an AP package and a memory package are arranged by a POP (Package on Package) method.

一方、最近は、ＡＰパッケージのサイズが減少するとともに、メモリーのＩ／Ｏ数が増加している。これにより、ＡＰパッケージのファン‐アウト領域だけでは、メモリーパッケージと連結されるボールを全て配置することができない。したがって、メモリーパッケージとＡＰパッケージとの間にインターポーザを配置してこれらを連結するか、またはＡＰパッケージのトップ面に別のバックサイド再配線層を形成するなどしてメモリーパッケージを連結させている。   On the other hand, recently, as the size of the AP package decreases, the number of memory I / Os increases. As a result, all the balls connected to the memory package cannot be arranged only by the fan-out area of the AP package. Therefore, an interposer is disposed between the memory package and the AP package and connected to each other, or another memory is connected by forming another backside rewiring layer on the top surface of the AP package.

また、かかるＡＰパッケージ及びメモリーパッケージとは別に、印刷回路基板上にＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）を配置してパワーを管理している。   In addition to the AP package and the memory package, a power management IC (PMIC) is disposed on the printed circuit board to manage power.

本発明の様々な目的のうちの一つは、別のインターポーザやバックサイド再配線層を用いることなく、ＡＰとメモリーを短い経路で連結することができ、ＰＭＩＣも最適の設計で配置することができる半導体パッケージ連結システムを提供することにある。   One of the various objects of the present invention is that the AP and the memory can be connected through a short path without using a separate interposer or backside redistribution layer, and the PMIC can be arranged in an optimal design. An object of the present invention is to provide a semiconductor package connection system that can be used.

本発明により提案する様々な解決手段の一つは、ＡＰとＰＭＩＣが並んで（Ｓｉｄｅ‐ｂｙ‐Ｓｉｄｅ）配置されるように１つのパッケージとして構成して印刷回路基板の一側に実装し、印刷回路基板の他側にはメモリーパッケージを実装することである。   One of the various solutions proposed by the present invention is that the AP and the PMIC are arranged side by side (Side-by-Side), configured as one package and mounted on one side of the printed circuit board. The memory package is mounted on the other side of the circuit board.

本発明の様々な効果の一効果として、別のインターポーザやバックサイド再配線層を用いることなく、ＡＰとメモリーを短い経路で連結することができ、ＰＭＩＣも最適の設計で配置することができる半導体パッケージ連結システムを提供することができる。   As one of the various effects of the present invention, a semiconductor in which AP and memory can be connected through a short path without using a separate interposer or backside redistribution layer, and PMIC can also be arranged with an optimal design. A package connection system can be provided.

電子機器システムの例を概略的に示すブロック図である。It is a block diagram which shows the example of an electronic device system roughly. 電子機器の一例を概略的に示した斜視図である。It is the perspective view which showed an example of the electronic device schematically. ファン‐イン半導体パッケージのパッケージング前後を概略的に示した断面図である。It is sectional drawing which showed roughly before and after packaging of a fan-in semiconductor package. ファン‐イン半導体パッケージのパッケージング過程を概略的に示した断面図である。It is sectional drawing which showed schematically the packaging process of a fan-in semiconductor package. ファン‐イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。It is sectional drawing which showed schematically the case where a fan-in semiconductor package was mounted on the interposer board | substrate and was finally mounted in the main board of the electronic device. ファン‐イン半導体パッケージがインターポーザ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。It is sectional drawing which showed schematically the case where a fan-in semiconductor package was incorporated in the interposer board | substrate and was finally mounted in the main board of an electronic device. ファン‐アウト半導体パッケージの概略的な形態を示した断面図である。It is sectional drawing which showed the schematic form of the fan-out semiconductor package. ファン‐アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。It is sectional drawing which showed roughly the case where the fan-out semiconductor package is mounted in the main board of the electronic device. 一例による半導体パッケージ連結システムを概略的に示した断面図である。1 is a cross-sectional view schematically illustrating a semiconductor package connection system according to an example. 図９の半導体パッケージ連結システムの第１半導体パッケージの様々な例を概略的に示した断面図である。FIG. 10 is a cross-sectional view schematically illustrating various examples of a first semiconductor package of the semiconductor package connection system of FIG. 9. 図９の半導体パッケージ連結システムの第１半導体パッケージの様々な例を概略的に示した断面図である。FIG. 10 is a cross-sectional view schematically illustrating various examples of a first semiconductor package of the semiconductor package connection system of FIG. 9. 図９の半導体パッケージ連結システムの第１半導体パッケージの様々な例を概略的に示した断面図である。FIG. 10 is a cross-sectional view schematically illustrating various examples of a first semiconductor package of the semiconductor package connection system of FIG. 9. 図９の半導体パッケージ連結システムの第１半導体パッケージの様々な例を概略的に示した断面図である。FIG. 10 is a cross-sectional view schematically illustrating various examples of a first semiconductor package of the semiconductor package connection system of FIG. 9. 図９の半導体パッケージ連結システムの第２半導体パッケージの様々な例を概略的に示した断面図である。FIG. 10 is a cross-sectional view schematically illustrating various examples of a second semiconductor package of the semiconductor package connection system of FIG. 9. 図９の半導体パッケージ連結システムの第２半導体パッケージの様々な例を概略的に示した断面図である。FIG. 10 is a cross-sectional view schematically illustrating various examples of a second semiconductor package of the semiconductor package connection system of FIG. 9. 図９の半導体パッケージ連結システムの第２半導体パッケージの様々な例を概略的に示した断面図である。FIG. 10 is a cross-sectional view schematically illustrating various examples of a second semiconductor package of the semiconductor package connection system of FIG. 9. 図９の半導体パッケージ連結システムの第２半導体パッケージの様々な例を概略的に示した断面図である。FIG. 10 is a cross-sectional view schematically illustrating various examples of a second semiconductor package of the semiconductor package connection system of FIG. 9. 図９の半導体パッケージ連結システムの第２半導体パッケージの様々な例を概略的に示した断面図である。FIG. 10 is a cross-sectional view schematically illustrating various examples of a second semiconductor package of the semiconductor package connection system of FIG. 9. 図９の半導体パッケージ連結システムの第２半導体パッケージの様々な例を概略的に示した断面図である。FIG. 10 is a cross-sectional view schematically illustrating various examples of a second semiconductor package of the semiconductor package connection system of FIG. 9. 図９の半導体パッケージ連結システムの印刷回路基板の様々な例を概略的に示した断面図である。FIG. 10 is a cross-sectional view schematically illustrating various examples of a printed circuit board of the semiconductor package connection system of FIG. 9. 図９の半導体パッケージ連結システムの印刷回路基板の様々な例を概略的に示した断面図である。FIG. 10 is a cross-sectional view schematically illustrating various examples of a printed circuit board of the semiconductor package connection system of FIG. 9. 本発明の配置による半導体パッケージ連結システムの様々な効果を概略的に示した断面図である。FIG. 5 is a cross-sectional view schematically illustrating various effects of a semiconductor package connection system according to an arrangement of the present invention. 本発明の配置を満たさない半導体パッケージ連結システムの相対的な問題点を概略的に示した断面図である。It is sectional drawing which showed roughly the relative problem of the semiconductor package connection system which does not satisfy | fill the arrangement | positioning of this invention.

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または共著表示や簡略化表示）がされることがある。   Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the embodiments of the present invention can be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. In addition, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Therefore, the shape and size of elements in the drawings may be enlarged / reduced (or co-authored or simplified) for a clearer explanation.

電子機器
図１は電子機器システムの例を概略的に示すブロック図である。 Electronic Device FIG. 1 is a block diagram schematically showing an example of an electronic device system.

図面を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／または電気的に連結されている。これらは、後述する他の部品とも結合されて、様々な信号ライン１０９０を形成する。   Referring to the drawing, the electronic device 1000 houses a main board 1010. The main board 1010 is physically and / or electrically connected to a chip-related component 1020, a network-related component 1030, and other components 1040. These are also combined with other components described below to form various signal lines 1090.

チップ関連部品１０２０としては、揮発性メモリー（例えば、ＤＲＡＭ）、不揮発性メモリー（例えば、ＲＯＭ）、フラッシュメモリーなどのメモリーチップ；セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのアプリケーションプロセッサチップ；アナログ‐デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ‐ｓｐｅｃｉｆｉｃ ＩＣ）などのロジッグチップなどが含まれるが、これらに限定されるものではなく、これら以外にも、その他の形態のチップ関連部品が含まれ得ることはいうまでもない。また、これら部品１０２０が互いに組み合わされてもよいことはいうまでもない。   Chip-related components 1020 include memory chips such as volatile memory (for example, DRAM), nonvolatile memory (for example, ROM), flash memory, etc .; central processor (for example, CPU), graphic processor (for example, GPU), digital signal Application processor chips such as processors, encryption processors, microprocessors, microcontrollers; logic chips such as analog-to-digital converters and application-specific ICs (ASICs) are included, but are not limited to these. However, it goes without saying that other forms of chip-related parts may be included. Needless to say, these components 1020 may be combined with each other.

ネットワーク関連部品１０３０としては、Ｗｉ‐Ｆｉ（ＩＥＥＥ ８０２．１１ファミリなど）、ＷｉＭＡＸ（ＩＥＥＥ ８０２．１６ファミリなど）、ＩＥＥＥ ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ‐ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これらに限定されるものではなく、これら以外にも、その他の多数の無線または有線標準やプロトコルのうち任意のものが含まれ得る。また、ネットワーク関連部品１０３０が、チップ関連部品１０２０とともに互いに組み合わされてもよいことはいうまでもない。   Network-related components 1030 include Wi-Fi (IEEE 802.11 family, etc.), WiMAX (IEEE 802.16 family, etc.), IEEE 802.20, LTE (long term evolution), Ev-DO, HSPA +, HSDPA +, HSUPA + , EDGE, GSM (registered trademark), GPS, GPRS, CDMA, TDMA, DECT, Bluetooth (registered trademark), 3G, 4G, 5G, and any other specified as follows In addition to, but not limited to, any of a number of other wireless or wired standards and protocols may be included. Needless to say, the network-related component 1030 may be combined with the chip-related component 1020.

その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ‐Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルター、ＭＬＣＣ（Ｍｕｌｔｉ‐Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）などが含まれるが、これらに限定されるものではなく、これら以外にも、その他の様々な用途のために用いられる受動部品などが含まれ得る。また、その他の部品１０４０が、チップ関連部品１０２０及び／またはネットワーク関連部品１０３０とともに互いに組み合わされてもよいことはいうまでもない。   Other components 1040 include high frequency inductors, ferrite inductors, power inductors, ferrite beads, LTCC (Low Temperature Co-Firing Ceramics), EMI (Electro Magnetic Interference) filters, MLCC (Multi-Layer Ceramic Condensers) and the like. However, the present invention is not limited thereto, and besides these, passive components used for various other purposes may be included. It goes without saying that other components 1040 may be combined with each other together with the chip-related component 1020 and / or the network-related component 1030.

電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／または電気的に連結されているか連結されていない他の部品を含むことができる。他の部品としては、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、電池１０８０、オーディオコーデック（不図示）、ビデオコーデック（不図示）、電力増幅器（不図示）、羅針盤（不図示）、加速度計（不図示）、ジャイロスコープ（不図示）、スピーカー（不図示）、大容量記憶装置（例えば、ハードディスクドライブ）（不図示）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）（不図示）、及びＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）（不図示）などが挙げられる。但し、これらに限定されるものではなく、これら以外にも、電子機器１０００の種類に応じて様々な用途のために用いられるその他の部品などが含まれ得ることはいうまでもない。   Depending on the type of electronic device 1000, the electronic device 1000 may include other components that are physically and / or electrically connected to the main board 1010. Other components include, for example, camera 1050, antenna 1060, display 1070, battery 1080, audio codec (not shown), video codec (not shown), power amplifier (not shown), compass (not shown), accelerometer ( (Not shown), gyroscope (not shown), speaker (not shown), mass storage device (for example, hard disk drive) (not shown), CD (compact disk) (not shown), and DVD (digital versatile disk) ( (Not shown). However, the present invention is not limited to these, and it goes without saying that other components used for various purposes may be included depending on the type of electronic device 1000.

電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、携帯情報端末（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピューター（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、オートモチーブ（Ａｕｔｏｍｏｔｉｖｅ）などであることができる。但し、これらに限定されるものではなく、これら以外にも、データを処理する任意の他の電子機器であってもよいことはいうまでもない。   The electronic device 1000 includes a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a network system, and a computer. Monitor, tablet, laptop, netbook, television, video game, smart watch, automotive, etc. be able to. However, the present invention is not limited thereto, and it goes without saying that any other electronic device that processes data may be used.

図２は電子機器の一例を概略的に示した斜視図である。   FIG. 2 is a perspective view schematically showing an example of an electronic device.

図面を参照すると、半導体パッケージは、上述のような種々の電子機器において様々な用途に適用される。例えば、スマートフォン１１００の本体１１０１の内部にはメインボード１１１０が収容されており、メインボード１１１０には種々の部品１１２０が物理的及び／または電気的に連結されている。また、カメラ１１３０のように、メインボード１１１０に物理的及び／または電気的に連結されているか連結されていない他の部品が本体１１０１内に収容されている。部品１１２０の一部はチップ関連部品であることができ、半導体パッケージ１００は、例えば、そのうちアプリケーションプロセッサであることができるが、これに限定されるものではない。電子機器が必ずしもスマートフォン１１００に限定されるものではなく、上述のように、他の電子機器であってもよいことはいうまでもない。   Referring to the drawings, the semiconductor package is applied to various uses in various electronic devices as described above. For example, a main board 1110 is accommodated in the main body 1101 of the smartphone 1100, and various components 1120 are physically and / or electrically connected to the main board 1110. Further, like the camera 1130, other components that are physically and / or electrically connected to the main board 1110 or not connected are accommodated in the main body 1101. A part of the component 1120 can be a chip-related component, and the semiconductor package 100 can be an application processor, for example, but is not limited thereto. Needless to say, the electronic device is not necessarily limited to the smartphone 1100 and may be another electronic device as described above.

半導体パッケージ
一般に、半導体チップには、数多くの微細電気回路が集積されているが、それ自体が半導体完成品としての役割をすることはできず、外部からの物理的または化学的衝撃により損傷する可能性がある。したがって、半導体チップ自体をそのまま用いるのではなく、半導体チップをパッケージングして、パッケージ状態で電子機器などに用いている。 Semiconductor package In general, a semiconductor chip has a large number of fine electrical circuits integrated, but it cannot itself serve as a finished semiconductor product and can be damaged by external physical or chemical impacts. There is sex. Therefore, the semiconductor chip itself is not used as it is, but the semiconductor chip is packaged and used in an electronic device or the like in a packaged state.

半導体パッケージングが必要な理由は、電気的連結という観点から、半導体チップと電子機器のメインボードの回路幅が異なるためである。具体的に、半導体チップは、接続パッドのサイズ及び接続パッド間の間隔が非常に微細であるのに対し、電子機器に用いられるメインボードは、部品実装パッドのサイズ及び部品実装パッド間の間隔が半導体チップのスケールより著しく大きい。したがって、半導体チップをこのようなメインボード上にそのまま取り付けることは困難であり、相互間の回路幅の差を緩和することができるパッケージング技術が要求される。   The reason why semiconductor packaging is necessary is that the circuit widths of the semiconductor chip and the main board of the electronic device are different from the viewpoint of electrical connection. Specifically, in the semiconductor chip, the size of the connection pads and the interval between the connection pads are very fine, whereas the main board used in the electronic device has the size of the component mounting pads and the interval between the component mounting pads. It is significantly larger than the scale of a semiconductor chip. Therefore, it is difficult to mount the semiconductor chip on such a main board as it is, and a packaging technique that can alleviate the difference in circuit width between them is required.

かかるパッケージング技術により製造される半導体パッケージは、構造及び用途によって、ファン‐イン半導体パッケージ（Ｆａｎ‐ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とファン‐アウト半導体パッケージ（Ｆａｎ‐ｏｕｔ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とに区分されることができる。   A semiconductor package manufactured by the packaging technology can be classified into a fan-in semiconductor package and a fan-out semiconductor package according to the structure and application. .

以下では、図面を参照して、ファン‐イン半導体パッケージとファン‐アウト半導体パッケージについてより詳細に説明する。   Hereinafter, the fan-in semiconductor package and the fan-out semiconductor package will be described in more detail with reference to the drawings.

（ファン‐イン半導体パッケージ）
図３はファン‐イン半導体パッケージのパッケージング前後を概略的に示した断面図である。 (Fan-in semiconductor package)
FIG. 3 is a cross-sectional view schematically showing the fan-in semiconductor package before and after packaging.

図４はファン‐イン半導体パッケージのパッケージング過程を概略的に示した断面図である。   FIG. 4 is a cross-sectional view schematically illustrating a packaging process of a fan-in semiconductor package.

図面を参照すると、半導体チップ２２２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などを含む本体２２２１と、本体２２２１の一面上に形成された、アルミニウム（Ａｌ）などの導電性物質を含む接続パッド２２２２と、本体２２２１の一面上に形成され、接続パッド２２２２の少なくとも一部を覆う酸化膜または窒化膜などのパッシベーション膜２２２３と、を含む、例えば、ベア（Ｂａｒｅ）状態の集積回路（ＩＣ）であることができる。この際、接続パッド２２２２が非常に小さいため、集積回路（ＩＣ）は、電子機器のメインボードなどはもちろん、中間レベルの印刷回路基板（ＰＣＢ）にも実装されにくい。   Referring to the drawing, a semiconductor chip 2220 includes a main body 2221 containing silicon (Si), germanium (Ge), gallium arsenide (GaAs), and the like, and a conductive material such as aluminum (Al) formed on one surface of the main body 2221. A connection pad 2222 containing a substance and a passivation film 2223 such as an oxide film or a nitride film formed on one surface of the main body 2221 and covering at least a part of the connection pad 2222, for example, integration in a bare state It can be a circuit (IC). At this time, since the connection pads 2222 are very small, the integrated circuit (IC) is difficult to be mounted not only on a main board of an electronic device but also on an intermediate level printed circuit board (PCB).

そのため、接続パッド２２２２を再配線するために、半導体チップ２２２０上に半導体チップ２２２０のサイズに応じて連結部材２２４０を形成する。連結部材２２４０は、半導体チップ２２２０上に感光性絶縁樹脂（ＰＩＤ）などの絶縁物質で絶縁層２２４１を形成し、接続パッド２２２２をオープンさせるビアホール２２４３ｈを形成した後、配線パターン２２４２及びビア２２４３を形成することで形成することができる。その後、連結部材２２４０を保護するパッシベーション層２２５０を形成し、開口部２２５１を形成した後、アンダーバンプ金属層２２６０などを形成する。すなわち、一連の過程を経て、例えば、半導体チップ２２２０、連結部材２２４０、パッシベーション層２２５０、及びアンダーバンプ金属層２２６０を含むファン‐イン半導体パッケージ２２００が製造される。   Therefore, in order to redistribute the connection pads 2222, a connecting member 2240 is formed on the semiconductor chip 2220 according to the size of the semiconductor chip 2220. The connecting member 2240 forms an insulating layer 2241 with an insulating material such as a photosensitive insulating resin (PID) on the semiconductor chip 2220, forms a via hole 2243h for opening the connection pad 2222, and then forms a wiring pattern 2242 and a via 2243. By doing so, it can be formed. Thereafter, a passivation layer 2250 that protects the connecting member 2240 is formed, an opening 2251 is formed, and then an under bump metal layer 2260 and the like are formed. That is, through a series of processes, for example, the fan-in semiconductor package 2200 including the semiconductor chip 2220, the connecting member 2240, the passivation layer 2250, and the under bump metal layer 2260 is manufactured.

このように、ファン‐イン半導体パッケージは、半導体チップの接続パッド、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子の全てを素子の内側に配置したパッケージ形態である。ファン‐イン半導体パッケージは、電気的特性に優れており、安価で生産することができる。したがって、スマートフォンに内蔵される多くの素子がファン‐イン半導体パッケージの形態で製作されており、具体的には、小型で、且つ速い信号伝達を実現するように開発が行われている。   As described above, the fan-in semiconductor package is a package form in which all connection pads of a semiconductor chip, for example, I / O (Input / Output) terminals are arranged inside the element. Fan-in semiconductor packages have excellent electrical characteristics and can be produced at low cost. Therefore, many elements built in a smartphone are manufactured in the form of a fan-in semiconductor package, and specifically, development has been made to realize a small and fast signal transmission.

しかしながら、ファン‐イン半導体パッケージは、Ｉ／Ｏ端子の全てを半導体チップの内側に配置しなければならないため、空間的な制約が多い。したがって、このような構造は、多数のＩ／Ｏ端子を有する半導体チップや、サイズが小さい半導体チップに適用するには困難な点がある。また、このような欠点により、電子機器のメインボードにファン‐イン半導体パッケージを直接実装して用いることができない。これは、再配線工程により半導体チップのＩ／Ｏ端子のサイズ及び間隔を拡大したとしても、電子機器のメインボードに直接実装可能な程度のサイズ及び間隔を有するわけではないためである。   However, the fan-in semiconductor package has many spatial restrictions because all of the I / O terminals must be arranged inside the semiconductor chip. Therefore, such a structure is difficult to apply to a semiconductor chip having a large number of I / O terminals or a semiconductor chip having a small size. In addition, due to such drawbacks, the fan-in semiconductor package cannot be directly mounted on the main board of the electronic device. This is because even if the size and interval of the I / O terminals of the semiconductor chip are increased by the rewiring process, the size and interval are not so large that they can be directly mounted on the main board of the electronic device.

図５はファン‐イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。   FIG. 5 is a cross-sectional view schematically showing a case where the fan-in semiconductor package is mounted on the interposer substrate and finally mounted on the main board of the electronic device.

図６はファン‐イン半導体パッケージがインターポーザ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。   FIG. 6 is a cross-sectional view schematically showing a case where the fan-in semiconductor package is built in the interposer substrate and finally mounted on the main board of the electronic device.

図面を参照すると、ファン‐イン半導体パッケージ２２００は、半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がインターポーザ基板２３０１によりさらに再配線され、最終的には、インターポーザ基板２３０１上にファン‐イン半導体パッケージ２２００が実装された状態で電子機器のメインボード２５００に実装されることができる。この際、半田ボール２２７０などはアンダーフィル樹脂２２８０などにより固定されることができ、外側はモールディング材２２９０などで覆われることができる。または、ファン‐イン半導体パッケージ２２００は、別のインターポーザ基板２３０２内に内蔵（Ｅｍｂｅｄｄｅｄ）されてもよく、内蔵された状態で、インターポーザ基板２３０２により半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がさらに再配線され、最終的に電子機器のメインボード２５００に実装されることができる。   Referring to the drawing, in the fan-in semiconductor package 2200, the connection pads 2222 of the semiconductor chip 2220, that is, the I / O terminals are further redistributed by the interposer substrate 2301. The semiconductor package 2200 can be mounted on the main board 2500 of the electronic device in a mounted state. At this time, the solder balls 2270 and the like can be fixed with the underfill resin 2280 and the outside can be covered with the molding material 2290 and the like. Alternatively, the fan-in semiconductor package 2200 may be embedded (embedded) in another interposer substrate 2302, and in the embedded state, the interposer substrate 2302 allows connection pads 2222 of the semiconductor chip 2220, that is, I / O terminals. Can be further rewired and finally mounted on the main board 2500 of the electronic device.

このように、ファン‐イン半導体パッケージは電子機器のメインボードに直接実装されて用いられることが困難であるため、別のインターポーザ基板上に実装された後、さらにパッケージング工程を経て電子機器のメインボードに実装されるか、またはインターポーザ基板内に内蔵された状態で電子機器のメインボードに実装されて用いられている。   As described above, since the fan-in semiconductor package is difficult to be used by being directly mounted on the main board of the electronic device, after being mounted on another interposer substrate, the main package of the electronic device is further subjected to a packaging process. It is mounted on a board or mounted on a main board of an electronic device in a state of being built in an interposer substrate.

（ファン‐アウト半導体パッケージ）
図７はファン‐アウト半導体パッケージの概略的な形態を示した断面図である。 (Fan-out semiconductor package)
FIG. 7 is a cross-sectional view showing a schematic form of a fan-out semiconductor package.

図面を参照すると、ファン‐アウト半導体パッケージ２１００は、例えば、半導体チップ２１２０の外側が封止材２１３０により保護されており、半導体チップ２１２０の接続パッド２１２２が連結部材２１４０により半導体チップ２１２０の外側まで再配線される。この際、連結部材２１４０上にはパッシベーション層２１５０がさらに形成されることができ、パッシベーション層２１５０の開口部にはアンダーバンプ金属層２１６０がさらに形成されることができる。アンダーバンプ金属層２１６０上には半田ボール２１７０がさらに形成されることができる。半導体チップ２１２０は、本体２１２１、接続パッド２１２２、パッシベーション膜（不図示）などを含む集積回路（ＩＣ）であることができる。連結部材２１４０は、絶縁層２１４１と、絶縁層２１４１上に形成された再配線層２１４２と、接続パッド２１２２と再配線層２１４２などを電気的に連結するビア２１４３と、を含むことができる。   Referring to the drawing, in the fan-out semiconductor package 2100, for example, the outside of the semiconductor chip 2120 is protected by a sealing material 2130, and the connection pads 2122 of the semiconductor chip 2120 are reconnected to the outside of the semiconductor chip 2120 by the connecting member 2140. Wired. At this time, a passivation layer 2150 may be further formed on the connection member 2140, and an under bump metal layer 2160 may be further formed in the opening of the passivation layer 2150. A solder ball 2170 may be further formed on the under bump metal layer 2160. The semiconductor chip 2120 can be an integrated circuit (IC) including a main body 2121, connection pads 2122, a passivation film (not shown), and the like. The connection member 2140 may include an insulating layer 2141, a rewiring layer 2142 formed on the insulating layer 2141, and a via 2143 that electrically connects the connection pad 2122 and the rewiring layer 2142.

このように、ファン‐アウト半導体パッケージは、半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態である。上述のように、ファン‐イン半導体パッケージは、半導体チップのＩ／Ｏ端子の全てを半導体チップの内側に配置させなければならず、そのため、素子のサイズが小さくなると、ボールのサイズ及びピッチを減少させなければならないため、標準化されたボールレイアウトを用いることができない。これに対し、ファン‐アウト半導体パッケージは、このように半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態であるため、半導体チップのサイズが小さくなっても標準化されたボールレイアウトをそのまま用いることができる。したがって、後述のように、別のインターポーザ基板がなくても電子機器のメインボード上実装されることができる。   As described above, the fan-out semiconductor package has a form in which the I / O terminals are redistributed to the outside of the semiconductor chip by the connecting member formed on the semiconductor chip. As mentioned above, fan-in semiconductor packages require that all of the I / O terminals of the semiconductor chip be placed inside the semiconductor chip, so that as the device size decreases, the ball size and pitch are reduced. Standard ball layout cannot be used. On the other hand, since the fan-out semiconductor package has a configuration in which the I / O terminals are redistributed to the outside of the semiconductor chip by the connecting member formed on the semiconductor chip as described above. Even if the size is reduced, the standardized ball layout can be used as it is. Therefore, as will be described later, it can be mounted on the main board of the electronic device without a separate interposer substrate.

図８はファン‐アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。   FIG. 8 is a cross-sectional view schematically showing a case where the fan-out semiconductor package is mounted on the main board of the electronic device.

図面を参照すると、ファン‐アウト半導体パッケージ２１００は半田ボール２１７０などを介して電子機器のメインボード２５００に実装されることができる。すなわち、上述のように、ファン‐アウト半導体パッケージ２１００は、半導体チップ２１２０上に半導体チップ２１２０のサイズを超えるファン‐アウト領域まで接続パッド２１２２を再配線できる連結部材２１４０を形成するため、標準化されたボールレイアウトをそのまま用いることができる。その結果、別のインターポーザ基板などがなくても電子機器のメインボード２５００に実装されることができる。   Referring to the drawing, the fan-out semiconductor package 2100 can be mounted on the main board 2500 of the electronic device via the solder balls 2170 or the like. That is, as described above, the fan-out semiconductor package 2100 has been standardized to form the connecting member 2140 on the semiconductor chip 2120 that can redistribute the connection pads 2122 up to the fan-out area exceeding the size of the semiconductor chip 2120. The ball layout can be used as it is. As a result, it can be mounted on the main board 2500 of the electronic device without a separate interposer substrate.

このように、ファン‐アウト半導体パッケージは、別のインターポーザ基板がなくても電子機器のメインボードに実装されることができるため、インターポーザ基板を用いるファン‐イン半導体パッケージに比べてその厚さを薄く実現することができて、小型化及び薄型化が可能である。また、熱特性及び電気的特性に優れるため、モバイル製品に特に好適である。また、印刷回路基板（ＰＣＢ）を用いる一般的なＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）タイプに比べて、よりコンパクトに実現することができ、反り現象の発生による問題を解決することができる。   As described above, since the fan-out semiconductor package can be mounted on the main board of the electronic device without a separate interposer substrate, the thickness of the fan-out semiconductor package is smaller than that of the fan-in semiconductor package using the interposer substrate. It can be realized and can be reduced in size and thickness. Moreover, since it is excellent in thermal characteristics and electrical characteristics, it is particularly suitable for mobile products. Further, it can be realized more compactly than a general POP (Package on Package) type using a printed circuit board (PCB), and the problem caused by the warping phenomenon can be solved.

一方、ファン‐アウト半導体パッケージは、このように半導体チップを電子機器のメインボードなどに実装するための、そして外部からの衝撃から半導体チップを保護するためのパッケージ技術を意味するものであり、これとはスケール、用途などが異なって、ファン‐イン半導体パッケージが内蔵されるインターポーザ基板などの印刷回路基板（ＰＣＢ）とは異なる概念である。   On the other hand, a fan-out semiconductor package means a package technology for mounting a semiconductor chip on a main board of an electronic device as described above and for protecting the semiconductor chip from an external shock. Is a different concept from a printed circuit board (PCB) such as an interposer board in which a fan-in semiconductor package is built, with a different scale and application.

半導体パッケージ連結システム
図９は一例による半導体パッケージ連結システムを概略的に示した断面図である。 FIG. 9 is a cross-sectional view schematically illustrating a semiconductor package connection system according to an example.

図面を参照すると、一例による半導体パッケージ連結システム５００は、印刷回路基板３００と、印刷回路基板３００の第１側に配置された第１半導体パッケージ１００と、印刷回路基板３００の第２側に配置された第２半導体パッケージ２００と、印刷回路基板３００の第２側に配置された受動部品３５０と、を含む。第１半導体パッケージ１００は、アプリケーションプロセッサ（ＡＰ）１２０Ａ及び電力管理集積回路（ＰＭＩＣ）１２０Ｂを含んでおり、ＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂは並んで配置される。第２半導体パッケージ２００はメモリー２２０を含む。第１半導体パッケージ１００は、第１電気接続構造体１７０を介して印刷回路基板３００と電気的に連結される。第２半導体パッケージ２００は、第２連結構造体２７０を介して印刷回路基板３００と電気的に連結される。   Referring to the drawings, a semiconductor package connection system 500 according to an example is disposed on a printed circuit board 300, a first semiconductor package 100 disposed on a first side of the printed circuit board 300, and a second side of the printed circuit board 300. A second semiconductor package 200 and a passive component 350 disposed on the second side of the printed circuit board 300. The first semiconductor package 100 includes an application processor (AP) 120A and a power management integrated circuit (PMIC) 120B, and the AP 120A and the PMIC 120B are arranged side by side. The second semiconductor package 200 includes a memory 220. The first semiconductor package 100 is electrically connected to the printed circuit board 300 through the first electrical connection structure 170. The second semiconductor package 200 is electrically connected to the printed circuit board 300 through the second connection structure 270.

第１半導体パッケージ１００のＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂは、パッケージ１００内の再配線層を介して電気的に連結される。例えば、ＰＭＩＣ１２０Ｂの出力電力は、再配線層を介してＡＰ１２０ＡのパワーＩ／Ｏに伝達される。メモリーを含む第２半導体パッケージ２００は、印刷回路基板３００を基準として第１半導体パッケージ１００の反対側に配置されており、印刷回路基板３００の回路及びビアを介して第１半導体パッケージ１００と電気的に連結され、これによりＡＰ１２０Ａと信号を送受する。すなわち、第１半導体パッケージ１００及び第２半導体パッケージ２００は、印刷回路基板３００を挟んで互いに向かい合うように配置されており、この際、ＡＰ１２０Ａ及びメモリー２２０が印刷回路基板３００を挟んで互いに向かい合うように配置されることが好ましい。ＰＭＩＣ１２０Ｂの出力電力は、印刷回路基板３００を介してメモリー２２０とも連結されることができる。第１半導体パッケージ１００及び／または第２半導体パッケージ２００は、印刷回路基板３００を介して受動部品３５０とも電気的に連結されることができる。   The AP 120A and the PMIC 120B of the first semiconductor package 100 are electrically connected via a redistribution layer in the package 100. For example, the output power of the PMIC 120B is transmitted to the power I / O of the AP 120A via the rewiring layer. The second semiconductor package 200 including a memory is disposed on the opposite side of the first semiconductor package 100 with respect to the printed circuit board 300, and is electrically connected to the first semiconductor package 100 via the circuits and vias of the printed circuit board 300. Thus, a signal is transmitted to and received from the AP 120A. That is, the first semiconductor package 100 and the second semiconductor package 200 are disposed to face each other with the printed circuit board 300 interposed therebetween. At this time, the AP 120A and the memory 220 face each other with the printed circuit board 300 interposed therebetween. Preferably they are arranged. The output power of the PMIC 120B may be connected to the memory 220 through the printed circuit board 300. The first semiconductor package 100 and / or the second semiconductor package 200 may be electrically connected to the passive component 350 through the printed circuit board 300.

このような構造の半導体パッケージ連結システム５００の場合、通常、メモリー２２０が非常に多数のＩ／Ｏを有しているが、これを含む第２半導体パッケージ２００を印刷回路基板３００を介して第１半導体パッケージ１００と連結するため、メモリー２２０のＩ／Ｏ数に影響されない。また、別のＰＯＰ構造を適用する必要がなく、バックサイド再配線層やインターポーザ基板も不要である。したがって、薄型化が可能であるだけでなく、信号経路の単純化も可能である。また、ＡＰ１２０ＡとＰＭＩＣ１２０Ｂが１つのパッケージ１００内に並んで（Ｓｉｄｅ‐ｂｙ‐Ｓｉｄｅ）配置されるため、パワーの経路も最小化することができ、発熱が激しいＡＰ１２０ＡとＰＭＩＣ１２０Ｂを１つのパッケージ１００内に配置するため、パッケージ１００上に放熱部材などを設計することで、効果的にＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの熱を同時に放出させることができる。   In the semiconductor package connection system 500 having such a structure, the memory 220 usually has a large number of I / Os. The second semiconductor package 200 including the I / O is included in the first via the printed circuit board 300. Since it is connected to the semiconductor package 100, it is not affected by the number of I / Os in the memory 220. Further, it is not necessary to apply another POP structure, and a backside rewiring layer and an interposer substrate are not necessary. Therefore, not only can the thickness be reduced, but also the signal path can be simplified. In addition, since the AP 120A and the PMIC 120B are arranged side by side (Side-by-Side) in one package 100, the power path can be minimized, and the AP 120A and the PMIC 120B that generate intense heat are placed in the single package 100. In order to arrange them, the heat of the AP 120A and the PMIC 120B can be effectively released simultaneously by designing a heat dissipation member or the like on the package 100.

一方、第１半導体パッケージ１００は、後述のように、ＰＬＰ（Ｐａｎｅｌ Ｌｅｖｅｌ Ｐａｃｋａｇｅ）方式、ＷＬＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ）方式などで設計することができ、第２半導体パッケージ２００は、ＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）方式、ＷＬＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ）方式、ＰＬＰ（Ｐａｎｅｌ Ｌｅｖｅｌ Ｐａｃｋａｇｅ）方式などで設計することができる。   Meanwhile, as described later, the first semiconductor package 100 can be designed by a PLP (Panel Level Package) method, a WLP (Wafer Level Package) method, and the like, and the second semiconductor package 200 is a CSP (Chip Scale Package). It can be designed by a method, a WLP (Wafer Level Package) method, a PLP (Panel Level Package) method, or the like.

また、受動部品３５０は、それぞれ独立して、ＭＬＣＣ（Ｍｕｌｔｉ Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）、ＬＩＣＣ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃｈｉｐ Ｃａｐａｃｉｔｏｒ）、インダクタ、ビーズ、その他の各種公知のフィルターなどであることができる。受動部品３５０の数は特に限定されず、図面に示したものより多くてもよく、より少なくてもよい。   In addition, each of the passive components 350 can be independently an MLCC (Multi Layer Ceramic Capacitor), a LICC (Low Inductance Chip Capacitor), an inductor, a bead, and other various known filters. The number of the passive components 350 is not particularly limited, and may be larger or smaller than that shown in the drawing.

また、印刷回路基板３００は電子機器のメインボードなどであることができ、場合によっては、サブボードであってもよい。印刷回路基板３００は、複数のビルドアップ層、複数の回路層、及び電気的連結のための複数層のビアを含むことができる。その複数層のビアは、第１半導体パッケージ１００と第２半導体パッケージ２００の電気的経路を最小化するために、スタック‐ビアタイプであることができるが、これに限定されるものではない。場合によっては、コア基板が内部に配置されることもできる。印刷回路基板３００には、上述の構成要素以外に、他の部品やモジュール、パッケージなどがさらに実装され得ることはいうまでもない。   The printed circuit board 300 may be a main board of an electronic device, and may be a sub board in some cases. The printed circuit board 300 may include a plurality of buildup layers, a plurality of circuit layers, and a plurality of layers of vias for electrical connection. The multi-layer via may be a stack-via type in order to minimize the electrical path between the first semiconductor package 100 and the second semiconductor package 200, but is not limited thereto. In some cases, the core substrate may be disposed inside. It goes without saying that other components, modules, packages, and the like can be further mounted on the printed circuit board 300 in addition to the above-described components.

図１０ａから図１０ｄは、図９の半導体パッケージ連結システムの第１半導体パッケージの様々な例を概略的に示した断面図である。   10a to 10d are cross-sectional views schematically illustrating various examples of the first semiconductor package of the semiconductor package connection system of FIG.

図１０ａを参照すると、第１半導体パッケージ１００Ａは、接続パッド１２０ＡＰが配置された活性面及びその反対側の非活性面を有するＡＰ１２０Ａと、接続パッド１２０ＢＰが配置された活性面及びその反対側の非活性面を有するＰＭＩＣ１２０Ｂと、ＡＰ１２０ＡとＰＭＩＣ１２０Ｂのそれぞれの少なくとも一部を封止する封止材１３０と、ＡＰ１２０Ａの活性面及びＰＭＩＣ１２０Ｂの活性面上に配置されており、絶縁層１４１、絶縁層１４１に形成された再配線層１４２、及びビア１４３を含む連結部材１４０と、連結部材１４０上に配置されたパッシベーション層１５０と、パッシベーション層１５０の開口部上に配置され、連結部材１４０の再配線層１４２と電気的に連結されたアンダーバンプ金属層１６０と、アンダーバンプ金属層１６０を介して連結部材１４０の再配線層１４２と電気的に連結された電気接続構造体１７０と、を含むことができる。パッシベーション層１５０上には、必要に応じて、キャパシターやインダクタなどの受動部品１５５がさらに配置されることができる。   Referring to FIG. 10a, a first semiconductor package 100A includes an AP 120A having an active surface on which a connection pad 120AP is disposed and an inactive surface opposite thereto, and an active surface on which the connection pad 120BP is disposed and a non-active surface on the opposite side. The PMIC 120B having an active surface, the sealing material 130 for sealing at least a part of each of the AP 120A and the PMIC 120B, and the active surface of the AP 120A and the active surface of the PMIC 120B are disposed on the insulating layer 141 and the insulating layer 141. The formed rewiring layer 142 and the connecting member 140 including the via 143, the passivation layer 150 disposed on the connecting member 140, and the rewiring layer 142 of the connecting member 140 disposed on the opening of the passivation layer 150. An under bump metal layer 160 electrically connected to the under bump; A rewiring layer 142 and electrically connected to electrical connection structure 170 of the connecting member 140 through the metal layer 160 may include a. A passive component 155 such as a capacitor or an inductor can be further disposed on the passivation layer 150 as necessary.

ＡＰ１２０ＡとＰＭＩＣ１２０Ｂはそれぞれ、数百〜数百万個以上の素子が１つのチップ内に集積化されている集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）であることができる。この場合、それぞれの本体を成す母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などが用いられることができる。本体には様々な回路が形成されていることができる。それぞれの接続パッド１２０ＡＰ、１２０ＢＰは、ＡＰ１２０ＡとＰＭＩＣ１２０Ｂを他の構成要素と電気的に連結させるためのものであって、その形成物質としては、アルミニウム（Ａｌ）などの導電性物質を特に制限せずに用いることができる。それぞれの本体上には接続パッド１２０ＡＰ、１２０ＢＰを露出させるパッシベーション膜が形成されることができる。パッシベーション膜は、酸化膜または窒化膜などであってもよく、または酸化膜と窒化膜の二重層であってもよい。その他の必要な位置にそれぞれ絶縁膜などがさらに配置されてもよく、必要に応じて、絶縁層と再配線層が形成されてもよい。   Each of the AP 120A and the PMIC 120B can be an integrated circuit (IC: Integrated Circuit) in which several hundred to several million elements or more are integrated in one chip. In this case, silicon (Si), germanium (Ge), gallium arsenide (GaAs), or the like can be used as a base material forming each main body. Various circuits can be formed on the main body. Each of the connection pads 120AP and 120BP is for electrically connecting the AP 120A and the PMIC 120B to other components, and the forming material is not particularly limited to a conductive material such as aluminum (Al). Can be used. A passivation film exposing the connection pads 120AP and 120BP may be formed on each main body. The passivation film may be an oxide film or a nitride film, or may be a double layer of an oxide film and a nitride film. An insulating film or the like may be further disposed at other necessary positions, and an insulating layer and a rewiring layer may be formed as necessary.

封止材１３０はＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂを保護する。封止形態は特に制限されず、ＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの少なくとも一部を囲む形態であればよい。例えば、封止材１３０はＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの非活性面と側面を覆うとともに、活性面の少なくとも一部を覆うことができる。封止材１３０は絶縁物質を含む。絶縁物質としては、無機フィラー及び絶縁樹脂を含む材料、例えば、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらに無機フィラーなどの補強材が含まれた樹脂、具体的に、ＡＢＦ、ＦＲ‐４、ＢＴ樹脂などを用いることができる。また、ＥＭＣなどの公知のモールディング物質を用いてもよいことはいうまでもない。必要に応じて、フォトリソグラフィ工程が可能なＰＩＥ（Ｐｈｏｔｏ Ｉｍａｇａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ）樹脂を用いてもよい。また、反りの制御や剛性維持のための目的で、熱硬化性樹脂や熱可塑性樹脂などの絶縁樹脂が無機フィラー及び／またはガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された材料を用いてもよい。   The sealing material 130 protects the AP 120A and the PMIC 120B. The sealing form is not particularly limited, and may be a form surrounding at least a part of the AP 120A and the PMIC 120B. For example, the sealing material 130 may cover at least part of the active surface while covering the non-active surfaces and side surfaces of the AP 120A and the PMIC 120B. The sealing material 130 includes an insulating material. As the insulating substance, a material containing an inorganic filler and an insulating resin, for example, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a resin containing a reinforcing material such as an inorganic filler, specifically, ABF, FR-4, BT resin, etc. can be used. Needless to say, a known molding substance such as EMC may be used. If necessary, PIE (Photo Imageable Dielectric) resin capable of photolithography may be used. In addition, insulating resin such as thermosetting resin or thermoplastic resin is impregnated into core material such as inorganic filler and / or glass fiber (Glass Fiber, Glass Close, Glass Fabric) for the purpose of warpage control and rigidity maintenance. The material made may be used.

連結部材１４０は、ＡＰ１２０Ａの接続パッド１２０ＡＰとＰＭＩＣ１２０Ｂの接続パッド１２０ＢＰを再配線し、これらを電気的に連結させる。連結部材１４０により、様々な機能を有する数十〜数百個の接続パッド１２０ＡＰ、１２０ＢＰがそれぞれ再配線されることができ、電気接続構造体１７０を介して、その機能に応じて外部と物理的及び／または電気的に連結されることができる。連結部材１４０は、絶縁層１４１と、絶縁層１４１上に配置された再配線層１４２と、絶縁層１４１を貫通して再配線層１４２と連結されたビア１４３と、を含む。連結部材１４０は単層で構成されてもよく、図面に示されたものよりも多数の複数層に設計されてもよい。   The connecting member 140 redistributes the connection pads 120AP of the AP 120A and the connection pads 120BP of the PMIC 120B, and electrically connects them. By the connecting member 140, several tens to several hundreds of connection pads 120AP and 120BP having various functions can be redistributed, and externally and physically depending on the function via the electrical connection structure 170. And / or can be electrically coupled. The connecting member 140 includes an insulating layer 141, a rewiring layer 142 disposed on the insulating layer 141, and a via 143 that penetrates the insulating layer 141 and is connected to the rewiring layer 142. The connecting member 140 may be composed of a single layer, and may be designed with a plurality of layers more than those shown in the drawings.

絶縁層１４１の物質としては絶縁物質を用いることができる。この際、絶縁物質としては、上述のような絶縁物質の他にも、ＰＩＤ樹脂などの感光性絶縁物質を用いることもできる。すなわち、絶縁層１４１は感光性絶縁層であることができる。絶縁層１４１が感光性の性質を有する場合、絶縁層１４１をより薄く形成することができ、ビア１４３のファインピッチをより容易に達成することができる。絶縁層１４１は、絶縁樹脂及び無機フィラーを含む感光性絶縁層であることができる。絶縁層１４１が多層である場合、これらの物質は互いに同一であってもよく、必要に応じて、互いに異なってもよい。絶縁層１４１が多層である場合、これらは工程によって一体化され、その境界が不明確であり得る。   An insulating material can be used as the material of the insulating layer 141. At this time, a photosensitive insulating material such as a PID resin can be used as the insulating material in addition to the insulating material as described above. That is, the insulating layer 141 can be a photosensitive insulating layer. When the insulating layer 141 has a photosensitive property, the insulating layer 141 can be formed thinner, and the fine pitch of the vias 143 can be achieved more easily. The insulating layer 141 can be a photosensitive insulating layer containing an insulating resin and an inorganic filler. When the insulating layer 141 is a multilayer, these materials may be the same as each other, or may be different from each other as necessary. When the insulating layer 141 is a multilayer, they are integrated by a process, and the boundary may be unclear.

再配線層１４２は、実質的に接続パッド１２０ＡＰ、１２０ＢＰを再配線する役割を担うものであって、これらを電気的に連結させることができる。その形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。再配線層１４２は、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グラウンド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グラウンド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、電気接続構造体パッドなどを含むことができる。   The rewiring layer 142 substantially plays a role of rewiring the connection pads 120AP and 120BP, and can electrically connect them. The forming material is copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium (Ti), or an alloy thereof. A conductive substance such as can be used. The rewiring layer 142 can perform various functions according to the design of the corresponding layer. For example, a ground (Group: GND) pattern, a power (PoWeR: PWR) pattern, a signal (Signal: S) pattern, and the like can be included. Here, the signal (S) pattern includes various signals excluding a ground (GND) pattern, a power (PWR) pattern, and the like, for example, a data signal. Also, via pads, electrical connection structure pads, and the like can be included.

ビア１４３は、互いに異なる層に形成された再配線層１４２、接続パッド１２０ＡＰ、１２０ＢＰなどを電気的に連結させ、その結果、パッケージ１００Ａ内に電気的経路を形成させる。ビア１４３の形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。ビア１４３は、導電性物質で完全に充填されていてもよく、または導電性物質がビアの壁に沿って形成されたものであってもよい。また、その形状としては、テーパ状、円筒状など、当該技術分野において公知の全ての形状が適用可能である。   The via 143 electrically connects the rewiring layer 142 and the connection pads 120AP and 120BP formed in different layers, and as a result, forms an electrical path in the package 100A. As a forming material of the via 143, copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium (Ti), or these A conductive substance such as an alloy of the above can be used. The via 143 may be completely filled with a conductive material, or the conductive material may be formed along the via wall. Moreover, as the shape, all shapes known in the technical field such as a tapered shape and a cylindrical shape are applicable.

連結部材１４０のＰＭＩＣ１２０Ｂの活性面と連結された領域には、必要に応じて、放熱部材１４０Ｂが形成されることができる。放熱部材１４０Ｂは、非常に短い距離で密に形成された複数層の放熱ビアを含むことができるが、これに限定されるものではなく、放熱ビアに代えて、金属ブロックなどを含んでもよいことはいうまでもない。放熱部材１４０Ｂを形成する場合、発熱が激しいＰＭＩＣ１２０Ｂの熱をより効果的に印刷回路基板３００に伝達することができるため、優れた放熱効果を奏することができる。   A heat radiating member 140B may be formed in a region connected to the active surface of the PMIC 120B of the connecting member 140 as necessary. The heat radiating member 140B can include a plurality of layers of heat radiating vias formed densely at a very short distance. However, the heat radiating member 140B is not limited thereto, and may include a metal block or the like instead of the heat radiating vias. Needless to say. When the heat radiating member 140B is formed, the heat of the PMIC 120B that generates a great amount of heat can be more effectively transmitted to the printed circuit board 300, so that an excellent heat radiating effect can be achieved.

パッシベーション層１５０は、連結部材１４０を外部からの物理的、化学的損傷などから保護することができる。パッシベーション層１５０は、連結部材１４０の再配線層１４２の少なくとも一部を露出させる開口部を有することができる。このような開口部は、パッシベーション層１５０に数十〜数千個が形成されることができる。パッシベーション層１５０は、絶縁樹脂及び無機フィラーを含み、且つガラス繊維は含まないことができる。例えば、パッシベーション層１５０はＡＢＦであることができるが、これに限定されるものではない。   The passivation layer 150 can protect the connection member 140 from external physical and chemical damage. The passivation layer 150 may have an opening that exposes at least a part of the rewiring layer 142 of the connecting member 140. Several tens to thousands of such openings may be formed in the passivation layer 150. The passivation layer 150 includes an insulating resin and an inorganic filler, and may not include glass fibers. For example, the passivation layer 150 may be ABF, but is not limited thereto.

アンダーバンプ金属層１６０は電気接続構造体１７０の接続信頼性を向上させ、その結果、パッケージ１００Ａのボードレベル信頼性を改善する。アンダーバンプ金属層１６０は、パッシベーション層１５０の開口部を介して露出した連結部材１４０の再配線層１４２と連結される。アンダーバンプ金属層１６０は、パッシベーション層１５０の開口部に公知の導電性物質、すなわち、金属を用いて公知のメタル化（Ｍｅｔａｌｌｉｚａｔｉｏｎ）方法により形成することができるが、これに限定されるものではない。   The under bump metal layer 160 improves the connection reliability of the electrical connection structure 170, and as a result, improves the board level reliability of the package 100A. The under bump metal layer 160 is connected to the rewiring layer 142 of the connecting member 140 exposed through the opening of the passivation layer 150. The under bump metal layer 160 may be formed in the opening of the passivation layer 150 by a known metallization method using a known conductive material, that is, a metal, but is not limited thereto. .

電気接続構造体１７０は、第１半導体パッケージ１００Ａを外部と物理的及び／または電気的に連結させるための付加的な構成である。例えば、第１半導体パッケージ１００Ａは電気接続構造体１７０を介して印刷回路基板３００に実装されることができる。電気接続構造体１７０は、導電性物質、例えば、半田（ｓｏｌｄｅｒ）などで形成されることができるが、これは一例に過ぎず、材質が特にこれに限定されるものではない。電気接続構造体１７０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであることができる。電気接続構造体１７０は多重層または単一層からなることができる。多重層からなる場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層からなる場合には、スズ‐銀半田や銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。   The electrical connection structure 170 is an additional configuration for physically and / or electrically connecting the first semiconductor package 100A to the outside. For example, the first semiconductor package 100A can be mounted on the printed circuit board 300 through the electrical connection structure 170. The electrical connection structure 170 may be formed of a conductive material such as solder, but this is only an example, and the material is not particularly limited thereto. The electrical connection structure 170 may be a land, a ball, a pin, or the like. The electrical connection structure 170 may consist of multiple layers or a single layer. If it consists of multiple layers, it can contain copper pillars and solder, and if it consists of a single layer, it can contain tin-silver solder or copper, but this is just an example. It is not limited to.

電気接続構造体１７０の数、間隔、配置形態などは特に限定されず、通常の技術者であれば、設計事項に応じて十分に変形可能である。例えば、電気接続構造体１７０の数は、接続パッド１２０ＡＰ、１２０ＢＰの数に応じて数十〜数千個であることができ、それ以上またはそれ以下の数を有してもよい。   The number, interval, arrangement form, and the like of the electrical connection structures 170 are not particularly limited, and can be sufficiently deformed by a normal engineer according to design matters. For example, the number of the electrical connection structures 170 may be several tens to several thousand, depending on the number of the connection pads 120AP and 120BP, and may have more or less.

電気接続構造体１７０の少なくとも１つはファン‐アウト領域に配置される。ファン‐アウト領域とは、ＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂが配置されている領域を外れた領域を意味する。ファン‐アウト（ｆａｎ‐ｏｕｔ）パッケージは、ファン‐イン（ｆａｎ‐ｉｎ）パッケージに比べて優れた信頼性を有し、多数のＩ／Ｏ端子が実現可能であって、３Ｄ接続（３Ｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージなどに比べて、パッケージの厚さを薄く製造することができ、価格競争力に優れる。   At least one of the electrical connection structures 170 is located in the fan-out area. The fan-out area means an area outside the area where the AP 120A and the PMIC 120B are arranged. The fan-out package has higher reliability than the fan-in package, can realize a large number of I / O terminals, and has a 3D connection. Is easy. Further, compared to a BGA (ball grid array) package, an LGA (land grid array) package, etc., the thickness of the package can be reduced, and the price competitiveness is excellent.

図１０ｂを参照すると、第１半導体パッケージ１００Ｂは貫通孔１１０Ｈを有するコア部材１１０をさらに含む。コア部材１１０の貫通孔１１０ＨにはＡＰ１２０ＡとＰＭＩＣ１２０Ｂが並んで配置される。コア部材１１０は、具体的な材料に応じてパッケージ１００Ｂの剛性をより改善させることができ、封止材１３０の厚さ均一性を確保するなどの役割を担うことができる。ＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの側面の周囲はコア部材１１０によって囲まれることができる。但し、これは一例に過ぎず、他の形態に多様に変形され得ることができ、その形態に応じて他の機能を担うことができる。   Referring to FIG. 10b, the first semiconductor package 100B further includes a core member 110 having a through hole 110H. In the through hole 110H of the core member 110, the AP 120A and the PMIC 120B are arranged side by side. The core member 110 can further improve the rigidity of the package 100B according to a specific material, and can play a role such as ensuring the thickness uniformity of the sealing material 130. The periphery of the side surfaces of the AP 120 </ b> A and the PMIC 120 </ b> B can be surrounded by the core member 110. However, this is only an example and can be variously modified to other forms, and can have other functions depending on the form.

コア部材１１０の材料は特に限定されず、例えば、絶縁物質を用いることができる。この際、絶縁物質としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらの樹脂が無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ‐ｕｐ Ｆｉｌｍ）、ＦＲ‐４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などを用いることができる。必要に応じて、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いてもよい。それ以外の他の構成は上述のものと実質的に同一であるため、詳細な説明は省略する。   The material of the core member 110 is not particularly limited, and for example, an insulating substance can be used. At this time, as an insulating material, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a core material such as glass fiber (Glass Fiber, Glass Close, or Glass Fabric) is impregnated with these resins together with an inorganic filler. For example, prepreg, ABF (Ajinomoto Build-up Film), FR-4, BT (Bismaleimide Triazine), and the like can be used. If necessary, a photosensitive insulating (PID) resin may be used. Other configurations are substantially the same as those described above, and thus detailed description thereof is omitted.

図１０ｃを参照すると、第１半導体パッケージ１００Ｃは、コア部材１１０が、連結部材１４０と接する第１絶縁層１１１ａと、連結部材１４０と接して第１絶縁層１１１ａに埋め込まれた第１配線層１１２ａと、第１絶縁層１１１ａの第１配線層１１２ａが埋め込まれた側の反対側に配置された第２配線層１１２ｂと、第１絶縁層１１１ａ上に配置されて第２配線層１１２ｂを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３配線層１１２ｃと、を含む。第１〜第３配線層１１２ａ、１１２ｂ、１１２ｃは接続パッド１２０ＡＰ、１２０ＢＰと電気的に連結される。第１及び第２配線層１１２ａ、１１２ｂと第２及び第３配線層１１２ｂ、１１２ｃは、それぞれ第１及び第２絶縁層１１１ａ、１１１ｂを貫通する第１及び第２ビア１１３ａ、１１３ｂを介して電気的に連結される。   Referring to FIG. 10C, the first semiconductor package 100C includes a first insulating layer 111a in which the core member 110 is in contact with the connecting member 140, and a first wiring layer 112a that is in contact with the connecting member 140 and embedded in the first insulating layer 111a. A second wiring layer 112b disposed on the opposite side of the first insulating layer 111a to the side where the first wiring layer 112a is embedded, and a second wiring layer 112b disposed on the first insulating layer 111a and covering the second wiring layer 112b. 2 insulation layer 111b and 3rd wiring layer 112c arrange | positioned on the 2nd insulation layer 111b. The first to third wiring layers 112a, 112b, and 112c are electrically connected to the connection pads 120AP and 120BP. The first and second wiring layers 112a and 112b and the second and third wiring layers 112b and 112c are electrically connected via first and second vias 113a and 113b that penetrate the first and second insulating layers 111a and 111b, respectively. Connected.

第１配線層１１２ａを第１絶縁層１１１ａ内に埋め込む場合、第１配線層１１２ａの厚さによって生じる段差が最小化されるため、連結部材１４０の絶縁距離が一定となる。すなわち、連結部材１４０の再配線層１４２から第１絶縁層１１１ａの下面までの距離と、連結部材１４０の再配線層１４２からＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの接続パッド１２０ＡＰ、１２０ＢＰまでの距離との差は、第１配線層１１２ａの厚さより小さくできる。したがって、連結部材１４０の高密度配線設計が容易となる。   When the first wiring layer 112a is embedded in the first insulating layer 111a, the step generated by the thickness of the first wiring layer 112a is minimized, so that the insulating distance of the connecting member 140 is constant. That is, the difference between the distance from the rewiring layer 142 of the connecting member 140 to the lower surface of the first insulating layer 111a and the distance from the rewiring layer 142 of the connecting member 140 to the connection pads 120AP and 120BP of the AP 120A and the PMIC 120B is as follows. It can be made smaller than the thickness of one wiring layer 112a. Therefore, the high density wiring design of the connecting member 140 is facilitated.

コア部材１１０の第１配線層１１２ａの下面は、ＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの接続パッド１２０ＡＰ、１２０ＢＰの下面より上側に位置することができる。また、連結部材１４０の再配線層１４２とコア部材１１０の第１配線層１１２ａとの間の距離は、連結部材１４０の再配線層１４２とＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの接続パッド１２０ＡＰ、１２０ＢＰとの間の距離より大きくできる。これは、第１配線層１１２ａが絶縁層１１１の内部に入り込むことができるためである。このように、第１配線層１１２ａが第１絶縁層の内部に入り込んで第１絶縁層１１１ａの下面と第１配線層１１２ａの下面が段差を有する場合、封止材１３０の形成物質がブリードして第１配線層１１２ａを汚染させることを防止することができる。コア部材１１０の第２配線層１１２ｂは、ＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの活性面と非活性面との間に位置することができる。コア部材１１０は、ＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの厚さに対応する厚さに形成することができ、これにより、コア部材１１０の内部に形成された第２配線層１１２ｂが、ＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの活性面と非活性面との間のレベルに配置されることができる。   The lower surface of the first wiring layer 112a of the core member 110 may be positioned above the lower surfaces of the connection pads 120AP and 120BP of the AP 120A and the PMIC 120B. The distance between the rewiring layer 142 of the connecting member 140 and the first wiring layer 112a of the core member 110 is the distance between the rewiring layer 142 of the connecting member 140 and the connection pads 120AP and 120BP of the AP 120A and the PMIC 120B. Can be bigger. This is because the first wiring layer 112 a can enter the insulating layer 111. Thus, when the first wiring layer 112a enters the first insulating layer and the lower surface of the first insulating layer 111a and the lower surface of the first wiring layer 112a have a step, the forming material of the sealing material 130 bleeds. Thus, it is possible to prevent the first wiring layer 112a from being contaminated. The second wiring layer 112b of the core member 110 may be located between the active surface and the non-active surface of the AP 120A and the PMIC 120B. The core member 110 can be formed to have a thickness corresponding to the thickness of the AP 120A and the PMIC 120B, whereby the second wiring layer 112b formed inside the core member 110 can be separated from the active surface of the AP 120A and the PMIC 120B. It can be placed at a level between the active surfaces.

コア部材１１０の配線層１１２ａ、１１２ｂ、１１２ｃの厚さは、連結部材１４０の再配線層１４２の厚さより厚くできる。コア部材１１０はＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂ以上の厚さを有することができるため、配線層１１２ａ、１１２ｂ、１１２ｃも、そのスケールに応じてより大きいサイズに形成することができる。これに対し、連結部材１４０の再配線層１４２は、薄型化のために配線層１１２ａ、１１２ｂ、１１２ｃに比べて小さいサイズに形成することができる。   The wiring layers 112 a, 112 b, and 112 c of the core member 110 can be made thicker than the rewiring layer 142 of the connecting member 140. Since the core member 110 can have a thickness equal to or greater than that of the AP 120A and the PMIC 120B, the wiring layers 112a, 112b, and 112c can be formed in a larger size depending on the scale. On the other hand, the rewiring layer 142 of the connecting member 140 can be formed in a smaller size than the wiring layers 112a, 112b, and 112c in order to reduce the thickness.

絶縁層１１１ａ、１１１ｂの材料は特に限定されず、例えば、絶縁物質を用いることができる。この際、絶縁物質としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらの樹脂が無機フィラーと混合されるか、または無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ‐ｕｐ Ｆｉｌｍ）、ＦＲ‐４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などを用いることができる。必要に応じて、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いてもよい。   The material of the insulating layers 111a and 111b is not particularly limited, and for example, an insulating material can be used. In this case, as the insulating material, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or the resin is mixed with an inorganic filler, or glass fiber (Glass Fiber, Glass Close, A resin impregnated in a core material such as Glass Fabric, for example, a prepreg, ABF (Ajinomoto Build-up Film), FR-4, BT (Bismaleimide Triazine), or the like can be used. If necessary, a photosensitive insulating (PID) resin may be used.

配線層１１２ａ、１１２ｂ、１１２ｃは、ＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの接続パッド１２０ＡＰ、１２０ＢＰを再配線する役割を担うことができる。配線層１１２ａ、１１２ｂ、１１２ｃの形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。配線層１１２ａ、１１２ｂ、１１２ｃは、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グラウンド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グラウンド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、ワイヤーパッド、電気接続構造体パッドなどを含むことができる。   The wiring layers 112a, 112b, and 112c can play a role of rewiring the connection pads 120AP and 120BP of the AP 120A and the PMIC 120B. As the forming material of the wiring layers 112a, 112b, and 112c, copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium ( Ti) or a conductive material such as an alloy thereof can be used. The wiring layers 112a, 112b, and 112c can have various functions depending on the design design of the corresponding layer. For example, a ground (Group: GND) pattern, a power (PoWeR: PWR) pattern, a signal (Signal: S) pattern, and the like can be included. Here, the signal (S) pattern includes various signals excluding a ground (GND) pattern, a power (PWR) pattern, and the like, for example, a data signal. Also, via pads, wire pads, electrical connection structure pads, and the like can be included.

ビア１１３ａ、１１３ｂは、互いに異なる層に形成された配線層１１２ａ、１１２ｂ、１１２ｃを電気的に連結させ、その結果、コア部材１１０内に電気的経路を形成させる。ビア１１３ａ、１１３ｂも形成物質としては導電性物質を用いることができる。ビア１１３ａ、１１３ｂは、導電性物質で完全に充填されていてもよく、または導電性物質がビアホールの壁面に沿って形成されたものであってもよい。また、テーパ状だけでなく、円筒状など、公知の全ての形状が適用可能である。第１ビア１１３ａのための孔を形成する時に、第１配線層１１２ａの一部パッドがストッパー（ｓｔｏｐｐｅｒ）の役割を担うことができるため、第１ビア１１３ａは、上面の幅が下面の幅より大きいテーパ状を有することが工程上有利である。この場合、第１ビア１１３ａは第２配線層１１２ｂのパッドパターンと一体化されることができる。また、第２ビア１１３ｂのための孔を形成する時に、第２配線層１１２ｂの一部パッドがストッパー（ｓｔｏｐｐｅｒ）の役割を担うことができるため、第２ビア１１３ｂは、上面の幅が下面の幅より大きいテーパ状であることが工程上有利である。この場合、第２ビア１１３ｂは第３配線層１１２ｃのパッドパターンと一体化されることができる。それ以外の他の構成は上述のものと実質的に同一であるため、詳細な説明は省略する。   The vias 113a and 113b electrically connect the wiring layers 112a, 112b, and 112c formed in different layers, and as a result, form an electrical path in the core member 110. For the vias 113a and 113b, a conductive material can be used as a forming material. The vias 113a and 113b may be completely filled with a conductive material, or the conductive material may be formed along the wall surface of the via hole. Moreover, not only a taper shape but all well-known shapes, such as a cylindrical shape, are applicable. When forming a hole for the first via 113a, a part of the pad of the first wiring layer 112a can serve as a stopper, so that the width of the upper surface of the first via 113a is larger than the width of the lower surface. It is advantageous in the process to have a large taper shape. In this case, the first via 113a can be integrated with the pad pattern of the second wiring layer 112b. In addition, when forming a hole for the second via 113b, a part of the pad of the second wiring layer 112b can serve as a stopper, so that the width of the upper surface of the second via 113b is lower. It is advantageous in the process that the taper is larger than the width. In this case, the second via 113b can be integrated with the pad pattern of the third wiring layer 112c. Other configurations are substantially the same as those described above, and thus detailed description thereof is omitted.

図１０ｄを参照すると、第１半導体パッケージ１００Ｄは、コア部材１１０が、第１絶縁層１１１ａと、第１絶縁層１１１ａの両面に配置された第１配線層１１２ａ及び第２配線層１１２ｂと、第１絶縁層１１１ａ上に配置されて第１配線層１１２ａを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３配線層１１２ｃと、第１絶縁層１１１ａ上に配置されて第２配線層１１２ｂを覆う第３絶縁層１１１ｃと、第３絶縁層１１１ｃ上に配置された第４配線層１１２ｄと、を含む。第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは接続パッド１２０ＡＰ、１２０ＢＰと電気的に連結される。コア部材１１０がさらに多数の配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを含むため、連結部材１４０をさらに簡素化することができる。したがって、連結部材１４０の形成過程で発生する不良による収率低下を改善することができる。一方、第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、第１〜第３絶縁層１１１ａ、１１１ｂ、１１１ｃをそれぞれ貫通する第１〜第３ビア１１３ａ、１１３ｂ、１１３ｃを介して電気的に連結されることができる。   Referring to FIG. 10d, the first semiconductor package 100D includes a core member 110 having a first insulating layer 111a, a first wiring layer 112a and a second wiring layer 112b disposed on both surfaces of the first insulating layer 111a, A second insulating layer 111b disposed on the first insulating layer 111a and covering the first wiring layer 112a; a third wiring layer 112c disposed on the second insulating layer 111b; and a first insulating layer 111a. A third insulating layer 111c covering the second wiring layer 112b and a fourth wiring layer 112d disposed on the third insulating layer 111c are included. The first to fourth wiring layers 112a, 112b, 112c, and 112d are electrically connected to the connection pads 120AP and 120BP. Since the core member 110 includes a larger number of wiring layers 112a, 112b, 112c, and 112d, the connecting member 140 can be further simplified. Therefore, it is possible to improve the yield reduction due to the defect that occurs in the process of forming the connecting member 140. On the other hand, the first to fourth wiring layers 112a, 112b, 112c, and 112d are electrically connected via the first to third vias 113a, 113b, and 113c that penetrate the first to third insulating layers 111a, 111b, and 111c, respectively. Can be linked to.

第１絶縁層１１１ａは、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃより厚さを厚くできる。第１絶縁層１１１ａは、基本的に剛性を維持するためにその厚さが相対的に厚く、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、より多数の配線層１１２ｃ、１１２ｄを形成するために導入されたものであることができる。第１絶縁層１１１ａは、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃと異なる絶縁物質を含むことができる。例えば、第１絶縁層１１１ａは、芯材、フィラー、及び絶縁樹脂を含む、例えば、プリプレグであってもよく、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、フィラー及び絶縁樹脂を含むＡＢＦまたはＰＩＤであることができるが、これに限定されるものではない。同一の観点から、第１絶縁層１１１ａを貫通する第１ビア１１３ａは、第２及び第３絶縁層１１１ｂ、１１１ｃを貫通する第２及び第３ビア１１３ｂ、１１３ｃより直径を大きくできる。   The first insulating layer 111a can be thicker than the second insulating layer 111b and the third insulating layer 111c. The first insulating layer 111a is basically relatively thick in order to maintain rigidity, and the second insulating layer 111b and the third insulating layer 111c form a larger number of wiring layers 112c and 112d. Can be introduced. The first insulating layer 111a may include an insulating material different from the second insulating layer 111b and the third insulating layer 111c. For example, the first insulating layer 111a may include, for example, a prepreg that includes a core material, a filler, and an insulating resin, and the second insulating layer 111b and the third insulating layer 111c may include an ABF that includes a filler and an insulating resin. Although it can be PID, it is not limited to this. From the same point of view, the first via 113a penetrating the first insulating layer 111a can have a larger diameter than the second and third vias 113b and 113c penetrating the second and third insulating layers 111b and 111c.

コア部材１１０の第３配線層１１２ｃの下面は、ＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの接続パッド１２０ＡＰ、１２０ＢＰの下面より下側に位置することができる。また、連結部材１４０の再配線層１４２とコア部材１１０の第３配線層１１２ｃとの間の距離は、連結部材１４０の再配線層１４２とＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの接続パッド１２０ＡＰ、１２０ＢＰとの間の距離より小さくできる。これは、第３配線層１１２ｃが第２絶縁層１１１ｂ上に突出した形態で配置されることができるのに対し、ＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの接続パッド１２０ＡＰ、１２０ＢＰ上には、薄いパッシベーション膜がさらに形成されることができるためである。コア部材１１０の第１配線層１１２ａ及び第２配線層１１２ｂは、ＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの活性面と非活性面との間に位置することができる。コア部材１１０は、ＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの厚さに対応するように形成することができるため、コア部材１１０の内部に形成された第１配線層１１２ａ及び第２配線層１１２ｂは、ＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂの活性面と非活性面との間のレベルに配置されることができる。   The lower surface of the third wiring layer 112c of the core member 110 may be positioned below the lower surfaces of the connection pads 120AP and 120BP of the AP 120A and the PMIC 120B. The distance between the rewiring layer 142 of the connecting member 140 and the third wiring layer 112c of the core member 110 is the distance between the rewiring layer 142 of the connecting member 140 and the connection pads 120AP and 120BP of the AP 120A and the PMIC 120B. Can be smaller. This is because the third wiring layer 112c can be disposed on the second insulating layer 111b so that a thin passivation film is further formed on the connection pads 120AP and 120BP of the AP 120A and the PMIC 120B. It is because it can be. The first wiring layer 112a and the second wiring layer 112b of the core member 110 may be located between the active surface and the non-active surface of the AP 120A and the PMIC 120B. Since the core member 110 can be formed so as to correspond to the thickness of the AP 120A and the PMIC 120B, the first wiring layer 112a and the second wiring layer 112b formed inside the core member 110 have the activity of the AP 120A and the PMIC 120B. It can be placed at a level between the surface and the non-active surface.

コア部材１１０の配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄの厚さは、連結部材１４０の再配線層１４２の厚さより厚くできる。コア部材１１０はＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂ以上の厚さを有することができるため、配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄもより大きいサイズに形成することができる。これに対し、連結部材１４０の再配線層１４２は、薄型化のために相対的に小さいサイズに形成することができる。それ以外の他の構成は上述のものと実質的に同一であるため、詳細な説明は省略する。   The wiring layers 112a, 112b, 112c, and 112d of the core member 110 can be thicker than the rewiring layer 142 of the connecting member 140. Since the core member 110 can have a thickness equal to or greater than that of the AP 120A and the PMIC 120B, the wiring layers 112a, 112b, 112c, and 112d can be formed in a larger size. On the other hand, the rewiring layer 142 of the connecting member 140 can be formed in a relatively small size in order to reduce the thickness. Other configurations are substantially the same as those described above, and thus detailed description thereof is omitted.

図１１ａから図１１ｆは、図９の半導体パッケージ連結システムの第２半導体パッケージの様々な例を概略的に示した断面図である。   11a to 11f are cross-sectional views schematically showing various examples of the second semiconductor package of the semiconductor package connection system of FIG.

図１１ａを参照すると、第２半導体パッケージ２００Ａは、複数のメモリー２２１、２２２が連結部材２４０上にスタックされ、封止材２３０により封止されたものであることができる。すなわち、第２半導体パッケージ２００Ａは、再配線層２４２を有する連結部材２４０と、連結部材２４０上に配置され、再配線層２４２とワイヤボンディング２２１Ｗを介して電気的に連結された第１メモリー２２１と、第１メモリー２２１上に配置され、再配線層２４２とワイヤボンディング２２２Ｗを介して電気的に連結された第２メモリー２２２と、第１メモリー２２１と第２メモリー２２２のそれぞれの少なくとも一部を封止する封止材２３０と、連結部材２４０上に配置されたパッシベーション層２５０と、パッシベーション層２５０の開口部に形成されて再配線層２４２と電気的に連結されたアンダーバンプ金属層２６０と、アンダーバンプ金属層２６０を介して再配線層２４２と電気的に連結された電気接続構造体２７０と、を含むことができる。連結部材２４０はインターポーザの形態で製造されることができるが、これに限定されるものではない。それ以外の他の構成は上述のものと実質的に同一であるため、詳細な説明は省略する。   Referring to FIG. 11 a, the second semiconductor package 200 </ b> A may have a plurality of memories 221 and 222 stacked on the connection member 240 and sealed with a sealing material 230. That is, the second semiconductor package 200A includes a connection member 240 having a redistribution layer 242 and a first memory 221 disposed on the connection member 240 and electrically connected to the redistribution layer 242 via the wire bonding 221W. The second memory 222 disposed on the first memory 221 and electrically connected to the redistribution layer 242 via the wire bonding 222W, and at least a part of each of the first memory 221 and the second memory 222 are sealed. A sealing material 230 to be stopped, a passivation layer 250 disposed on the connecting member 240, an under bump metal layer 260 formed in the opening of the passivation layer 250 and electrically connected to the rewiring layer 242, An electrical connection structure 270 electrically connected to the rewiring layer 242 via the bump metal layer 260; It can contain. The connecting member 240 may be manufactured in the form of an interposer, but is not limited thereto. Other configurations are substantially the same as those described above, and thus detailed description thereof is omitted.

図１１ｂを参照すると、第２半導体パッケージ２００Ｂは、貫通孔２１０Ｈを有するコア部材２１０と、貫通孔２１０Ｈに配置され、第１接続パッド２２１Ｐが配置された活性面及び活性面の反対側に配置された非活性面を有する第１メモリー２２１と、貫通孔２１０Ｈの第１メモリー２２１上に配置され、第２接続パッド２２２Ｐが配置された活性面及び活性面の反対側に配置された非活性面を有する第２メモリー２２２と、コア部材２１０、第１メモリー２２１、及び第２メモリー２２２の少なくとも一部を封止する封止材２３０と、コア部材２１０、第１メモリー２２１、及び第２メモリー２２２の活性面上に配置された連結部材２４０と、を含む。また、第２半導体パッケージ２００Ｂは、連結部材２４０上に配置されたパッシベーション層２５０と、パッシベーション層２５０の開口部上に配置されて連結部材２４０の再配線層２４２と電気的に連結されたアンダーバンプ金属層２６０と、アンダーバンプ金属層２６０を介して連結部材２４０の再配線層２４２と電気的に連結された電気接続構造体２７０と、をさらに含むことができる。   Referring to FIG. 11b, the second semiconductor package 200B is disposed on the core member 210 having the through hole 210H, the active surface disposed in the through hole 210H, and on the opposite side of the active surface where the first connection pads 221P are disposed. A first memory 221 having a non-active surface, an active surface disposed on the first memory 221 of the through-hole 210H, and a non-active surface disposed on the opposite side of the active surface. The second memory 222, the core member 210, the first memory 221, and the sealing material 230 that seals at least part of the second memory 222, the core member 210, the first memory 221, and the second memory 222. And a connecting member 240 disposed on the active surface. The second semiconductor package 200B includes a passivation layer 250 disposed on the connection member 240, and an under bump disposed on the opening of the passivation layer 250 and electrically connected to the rewiring layer 242 of the connection member 240. It may further include a metal layer 260 and an electrical connection structure 270 electrically connected to the rewiring layer 242 of the connection member 240 through the under bump metal layer 260.

連結部材２４０は、第１接続パッド２２１Ｐ及び第２接続パッド２２２Ｐと電気的に連結された再配線層２４２を含む。第２メモリー２２２は、活性面が第１メモリー２２１の非活性面に付着され、且つ第２接続パッド２２２Ｐが露出するように、第１メモリー２２１上にずれて配置される。ずれて配置されるということは、第１メモリー２２１と第２メモリー２２２のそれぞれの側面が互いに一致しないことを意味する。連結部材２４０の再配線層２４２は、第１ビア２４３ａ及び第２ビア２４３ｂを介して第１接続パッド２２１Ｐ及び第２接続パッド２２２Ｐとそれぞれ連結される。第２ビア２４３ｂは第１ビア２４３ａより高い。   The connection member 240 includes a redistribution layer 242 that is electrically connected to the first connection pad 221P and the second connection pad 222P. The second memory 222 is disposed on the first memory 221 so that the active surface is attached to the non-active surface of the first memory 221 and the second connection pads 222P are exposed. Displacement means that the side surfaces of the first memory 221 and the second memory 222 do not coincide with each other. The rewiring layer 242 of the connecting member 240 is connected to the first connection pad 221P and the second connection pad 222P through the first via 243a and the second via 243b, respectively. The second via 243b is higher than the first via 243a.

一方、近年、メモリー容量を拡張するために、複数のメモリーチップを多段にスタックする技術が開発されている。例えば、複数のメモリーチップを２段（または３段）にスタックし、スタックしたメモリーチップをインターポーザ基板上に実装した後、モールディング材でモールディングしてパッケージ形態として用いることが挙げられる。この際、スタックしたメモリーチップは、ワイヤボンディングによってインターポーザ基板と電気的に連結する。ところが、このような構造では、インターポーザ基板の厚さがかなり厚いため、薄型化に限界がある。また、インターポーザ基板がシリコンをベースとして製造される場合には、コストがかなり高いという問題がある。また、スタックしたメモリーチップを支持する補強材が別に含まれないと、反りによる信頼性の問題が発生し得る。また、ワイヤボンディングによってインターポーザ基板と電気的に連結されてＩ／Ｏが再配線されるため、信号経路がかなり長くて、信号ロスが頻繁に発生し得るという問題がある。   On the other hand, in recent years, a technique for stacking a plurality of memory chips in multiple stages has been developed in order to expand the memory capacity. For example, a plurality of memory chips may be stacked in two stages (or three stages), and the stacked memory chips may be mounted on an interposer substrate and then molded with a molding material to be used as a package form. At this time, the stacked memory chips are electrically connected to the interposer substrate by wire bonding. However, in such a structure, since the thickness of the interposer substrate is considerably thick, there is a limit to reducing the thickness. Further, when the interposer substrate is manufactured based on silicon, there is a problem that the cost is considerably high. In addition, if a reinforcing material that supports the stacked memory chips is not included, reliability problems due to warping may occur. Further, since the I / O is rewired by being electrically connected to the interposer substrate by wire bonding, there is a problem that a signal path is considerably long and signal loss can frequently occur.

これに対し、一例による第２半導体パッケージ２００Ｂは、コア部材２１０を導入するとともに、コア部材２１０の貫通孔２１０Ｈに複数のスタックされたメモリー２２１、２２２を配置する。また、インターポーザ基板を導入せず、その代わりに再配線層２４２を含む第２連結部材２４０を形成する。特に、複数のスタックされたメモリー２２１、２２２は、ワイヤボンディングではなく、互いに異なる高さを有する多段ビア２４３ａ、２４３ｂを介して第２連結部材２４０の再配線層２４２に連結される。これにより、第２連結部材２４０の厚さを最小化することができることはいうまでもなく、さらには、バックサイドの封止厚さやスタックされたチップの厚さも最小化することができる。また、スタックされたメモリー２２１、２２２から電気接続構造体２７０までの信号経路を最小化することができるため、信号ロスを減少させ、信号電気特性を向上させることができる。また、コア部材２１０により反りの制御も可能であるため、信頼性を向上させることができる。   On the other hand, in the second semiconductor package 200B according to an example, the core member 210 is introduced and a plurality of stacked memories 221 and 222 are disposed in the through holes 210H of the core member 210. Further, the interposer substrate is not introduced, and instead, the second connection member 240 including the rewiring layer 242 is formed. In particular, the plurality of stacked memories 221 and 222 are connected to the redistribution layer 242 of the second connection member 240 through multi-stage vias 243a and 243b having different heights instead of wire bonding. Thereby, it goes without saying that the thickness of the second connecting member 240 can be minimized, and further, the sealing thickness of the back side and the thickness of the stacked chips can be minimized. In addition, since the signal path from the stacked memories 221 and 222 to the electrical connection structure 270 can be minimized, signal loss can be reduced and signal electrical characteristics can be improved. Further, since the warp can be controlled by the core member 210, the reliability can be improved.

コア部材２１０の貫通孔２１０Ｈには、スタックされた第１及び第２メモリー２２１、２２２が配置される。コア部材２１０は、具体的な材料に応じてパッケージ２００Ｂの剛性をより改善させることができ、封止材２３０の厚さ均一性の確保などの役割を担うことができる。スタックされた第１及び第２メモリー２２１、２２２の側面の周囲はコア部材２１０によって囲まれることができる。但し、これは一例に過ぎず、他の形態に多様に変形可能であり、その形態に応じて他の機能を担うことができる。   Stacked first and second memories 221 and 222 are disposed in the through hole 210 </ b> H of the core member 210. The core member 210 can further improve the rigidity of the package 200 </ b> B according to a specific material, and can play a role such as ensuring the thickness uniformity of the sealing material 230. The side surfaces of the stacked first and second memories 221 and 222 may be surrounded by the core member 210. However, this is merely an example, and various modifications can be made to other forms, and other functions can be performed depending on the form.

コア部材２１０の材料は特に限定されず、例えば、絶縁物質を用いることができる。この際、絶縁物質としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらの樹脂が無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ‐ｕｐ Ｆｉｌｍ）、ＦＲ‐４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などを用いることができる。必要に応じて、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いてもよい。   The material of the core member 210 is not particularly limited, and for example, an insulating substance can be used. At this time, as an insulating material, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a core material such as glass fiber (Glass Fiber, Glass Close, or Glass Fabric) is impregnated with these resins together with an inorganic filler. For example, prepreg, ABF (Ajinomoto Build-up Film), FR-4, BT (Bismaleimide Triazine), and the like can be used. If necessary, a photosensitive insulating (PID) resin may be used.

メモリー２２１、２２２はそれぞれ、数百〜数百万個以上の素子が１つのチップ内に集積化されている集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）であることができる。集積回路は、例えば、揮発性メモリー（例えば、ＤＲＡＭ）、不揮発性メモリー（例えば、ＲＯＭ）、フラッシュメモリーなどのメモリーであることができるが、これに限定されるものではない。メモリー２２１、２２２はそれぞれ、接続パッド２２１Ｐ、２２２Ｐが配置された面が活性面となり、それと向かい合う反対側の面が非活性面となる。メモリー２２１、２２２は活性ウエハーをベースとして形成されることができ、この場合、それぞれの本体を成す母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などが用いられることができる。本体には様々な回路が形成されていることができる。接続パッド２２１Ｐ、２２２Ｐは、メモリー２２１、２２２をそれぞれ他の構成要素と電気的に連結させるためのものであって、その形成物質としては、アルミニウム（Ａｌ）などの導電性物質を特に制限せずに用いることができる。必要に応じて、本体上には接続パッド２２１Ｐ、２２２Ｐを露出させるパッシベーション膜が形成されることができる。パッシベーション膜は、酸化膜または窒化膜などであってもよく、または酸化膜と窒化膜の二重層であってもよい。その他の必要な位置に絶縁膜などがさらに配置されてもよい。   Each of the memories 221 and 222 may be an integrated circuit (IC) in which hundreds to millions of elements or more are integrated in one chip. The integrated circuit can be, for example, a volatile memory (eg, DRAM), a non-volatile memory (eg, ROM), a flash memory, or the like, but is not limited thereto. In each of the memories 221, 222, the surface on which the connection pads 221P, 222P are arranged is an active surface, and the opposite surface facing the active surface is an inactive surface. The memories 221 and 222 can be formed on the basis of an active wafer. In this case, silicon (Si), germanium (Ge), gallium arsenide (GaAs), or the like is used as a base material constituting each body. Can do. Various circuits can be formed on the main body. The connection pads 221P and 222P are for electrically connecting the memories 221 and 222 to other components, respectively, and the formation material is not particularly limited to a conductive material such as aluminum (Al). Can be used. If necessary, a passivation film exposing the connection pads 221P and 222P may be formed on the main body. The passivation film may be an oxide film or a nitride film, or may be a double layer of an oxide film and a nitride film. An insulating film or the like may be further arranged at other necessary positions.

メモリー２２１、２２２は、それぞれ互いに異なる高さを有するビア２４３ａ、２４３ｂを介して第２連結部材２４０の再配線層２４２と連結される。この際、第１ビア２４３ａは封止材２３０を貫通しないが、第２ビア２４３ｂは封止材２３０を貫通する。すなわち、第１ビア２４３ａは封止材２３０と接さず、第２ビア２４３ｂは封止材２３０と接することができる。第２メモリー２２２の活性面は、第１メモリー２２１の非活性面と向かい合う第１側部、第１メモリー２２１の非活性面と向かい合う中央部、及び第２メモリー２２２の活性面の中心部を基準として第１側部と対称をなし、少なくとも一部が第１メモリー２２１の非活性面を外れる第２側部で構成されることができる。この際、第２接続パッド２２２Ｐは、第２メモリー２２２の活性面の第２側部に配置されることができる。すなわち、メモリー２２１、２２２が階段（ｓｔｅｐ）状にずれて配置され、第２接続パッド２２２Ｐが第２メモリー２２２の活性面の第２側部に配置されることにより、互いに異なる高さを有する多段ビア２４３ａ、２４３ｂの適用が可能である。   The memories 221 and 222 are connected to the rewiring layer 242 of the second connecting member 240 through vias 243a and 243b having different heights. At this time, the first via 243 a does not penetrate the sealing material 230, but the second via 243 b penetrates the sealing material 230. That is, the first via 243 a can be in contact with the sealing material 230, and the second via 243 b can be in contact with the sealing material 230. The active surface of the second memory 222 is based on the first side portion that faces the inactive surface of the first memory 221, the central portion that faces the inactive surface of the first memory 221, and the central portion of the active surface of the second memory 222. The first side portion may be symmetrical, and at least a part of the first memory portion 221 may be configured as a second side portion that is off the inactive surface. At this time, the second connection pad 222 </ b> P may be disposed on the second side of the active surface of the second memory 222. That is, the memories 221 and 222 are arranged in a step-like manner and the second connection pads 222P are arranged on the second side portion of the active surface of the second memory 222, thereby providing multi-stages having different heights. The vias 243a and 243b can be applied.

メモリー２２１、２２２は接着部材２８０を介して付着されることができる。接着部材２８０は、公知のテープ、接着剤、粘着剤など、メモリー２２１、２２２を付着させることができるものであればその材質などが特に限定されず、何れも適用可能である。場合によっては、接着部材２８０が省略されてもよいことはいうまでもない。一方、メモリー２２１、２２２の配置形態は、図面に示したような形態に限定されるものではない。すなわち、メモリー２２１、２２２がずれて配置され、且つ多段ビア２４３ａ、２４３ｂが適用可能な形態であれば、平面図に示した形態と異なる形態でこれらが配置されてもよい。   The memories 221 and 222 can be attached via an adhesive member 280. The material of the adhesive member 280 is not particularly limited as long as it can attach the memories 221 and 222, such as a known tape, an adhesive, and an adhesive, and any of them can be applied. Needless to say, the adhesive member 280 may be omitted in some cases. On the other hand, the arrangement form of the memories 221 and 222 is not limited to the form shown in the drawings. In other words, as long as the memories 221 and 222 are displaced and the multistage vias 243a and 243b are applicable, they may be arranged in a form different from the form shown in the plan view.

封止材２３０はメモリー２２１、２２２を保護する。封止形態は特に制限されず、メモリー２２１、２２２の少なくとも一部を囲む形態であればよい。例えば、封止材２３０はメモリー２２１、２２２の非活性面と側面を覆うことができ、活性面の少なくとも一部を覆うことができる。また、コア部材２１０を覆うことができ、貫通孔２１０Ｈの少なくとも一部を満たすことができる。封止材２３０は絶縁物質を含む。絶縁物質としては、無機フィラー及び絶縁樹脂を含む材料、例えば、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらに無機フィラーなどの補強材が含まれた樹脂、具体的に、ＡＢＦ、ＦＲ‐４、ＢＴ樹脂などを用いることができる。また、ＥＭＣなどの公知のモールディング物質を用いてもよいことはいうまでもない。必要に応じて、フォトリソグラフィ工程が可能なＰＩＥ（Ｐｈｏｔｏ Ｉｍａｇａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ）樹脂を用いてもよい。また、反りの制御や剛性維持のための目的で、熱硬化性樹脂や熱可塑性樹脂などの絶縁樹脂が無機フィラー及び／またはガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された材料を用いてもよい。   The sealing material 230 protects the memories 221 and 222. The sealing form is not particularly limited as long as it encloses at least part of the memories 221 and 222. For example, the sealing material 230 can cover the non-active surfaces and side surfaces of the memories 221 and 222 and can cover at least a part of the active surfaces. Further, the core member 210 can be covered, and at least a part of the through hole 210H can be filled. The sealing material 230 includes an insulating material. As the insulating substance, a material containing an inorganic filler and an insulating resin, for example, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a resin containing a reinforcing material such as an inorganic filler, specifically, ABF, FR-4, BT resin, etc. can be used. Needless to say, a known molding substance such as EMC may be used. If necessary, PIE (Photo Imageable Dielectric) resin capable of photolithography may be used. In addition, insulating resin such as thermosetting resin or thermoplastic resin is impregnated into core material such as inorganic filler and / or glass fiber (Glass Fiber, Glass Close, Glass Fabric) for the purpose of warpage control and rigidity maintenance. The material made may be used.

連結部材２４０はメモリー２２１、２２２の接続パッド２２１Ｐ、２２２Ｐを再配線し、これらを電気的に連結させる。連結部材２４０により、様々な機能を有する数十〜数百個の接続パッド２２１Ｐ、２２２Ｐがそれぞれ再配線されることができ、電気接続構造体２７０を介して、その機能に応じて外部と物理的及び／または電気的に連結されることができる。連結部材２４０は、絶縁層２４１と、絶縁層２４１上に配置された再配線層２４２と、絶縁層２４１を貫通して再配線層２４２と連結されたビア２４３ａ、２４３ｂと、を含む。連結部材２４０は単層で構成されてもよく、図面のものより多数の複数層に設計されてもよい。   The connecting member 240 rewires the connection pads 221P and 222P of the memories 221 and 222 and electrically connects them. By the connecting member 240, several tens to several hundreds of connection pads 221P and 222P having various functions can be redistributed, respectively, and externally and physically through the electrical connection structure 270 according to the function. And / or can be electrically coupled. The connecting member 240 includes an insulating layer 241, a rewiring layer 242 disposed on the insulating layer 241, and vias 243 a and 243 b that pass through the insulating layer 241 and are connected to the rewiring layer 242. The connecting member 240 may be composed of a single layer, and may be designed in a plurality of layers that are larger than those in the drawing.

絶縁層２４１の物質としては絶縁物質を用いることができる。この際、絶縁物質としては、上述のような絶縁物質の他にも、ＰＩＤ樹脂などの感光性絶縁物質を用いることもできる。すなわち、絶縁層２４１は感光性絶縁層であることができる。絶縁層２４１が感光性の性質を有する場合、絶縁層２４１をより薄く形成することができ、ビア２４３のファインピッチをより容易に達成することができる。絶縁層２４１は、絶縁樹脂及び無機フィラーを含む感光性絶縁層であることができる。絶縁層２４１が多層である場合、これらの物質は互いに同一であってもよく、必要に応じて互いに異なってもよい。絶縁層２４１が多層である場合、これらは工程によって一体化され、その境界が不明確であり得る。   An insulating material can be used as the material of the insulating layer 241. At this time, a photosensitive insulating material such as a PID resin can be used as the insulating material in addition to the insulating material as described above. That is, the insulating layer 241 can be a photosensitive insulating layer. When the insulating layer 241 has a photosensitive property, the insulating layer 241 can be formed thinner, and the fine pitch of the vias 243 can be achieved more easily. The insulating layer 241 can be a photosensitive insulating layer including an insulating resin and an inorganic filler. When the insulating layer 241 has a multilayer structure, these materials may be the same as each other or different from each other as necessary. When the insulating layer 241 is a multilayer, they are integrated by a process, and the boundary may be unclear.

再配線層２４２は、実質的に接続パッド２２１Ｐ、２２２Ｐを再配線する役割を果たすことができ、これらを電気的に連結させることができる。その形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。再配線層２４２は、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グラウンド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グラウンド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、電気接続構造体パッドなどを含むことができる。   The rewiring layer 242 can substantially play a role of rewiring the connection pads 221P and 222P, and can electrically connect them. The forming material is copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium (Ti), or an alloy thereof. A conductive substance such as can be used. The redistribution layer 242 can have various functions according to the design of the corresponding layer. For example, a ground (Group: GND) pattern, a power (PoWeR: PWR) pattern, a signal (Signal: S) pattern, and the like can be included. Here, the signal (S) pattern includes various signals excluding a ground (GND) pattern, a power (PWR) pattern, and the like, for example, a data signal. Also, via pads, electrical connection structure pads, and the like can be included.

ビア２４３ａ、２４３ｂは、互いに異なる層に形成された再配線層２４２、接続パッド２２１Ｐ、２２２Ｐなどを電気的に連結させ、その結果、パッケージ２００Ｂ内に電気的経路を形成させる。ビア２４３ａ、２４３ｂの形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。ビア２４３ａ、２４３ｂは、導電性物質で完全に充填されていてもよく、または導電性物質がビアの壁に沿って形成されたものであってもよい。また、その形状としては、テーパ状、円筒状など、当該技術分野において公知の全ての形状が適用可能である。   The vias 243a and 243b electrically connect the redistribution layer 242 and the connection pads 221P and 222P formed in different layers, and as a result, form an electrical path in the package 200B. As the formation material of the vias 243a and 243b, copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium (Ti), Alternatively, a conductive material such as an alloy of these can be used. The vias 243a, 243b may be completely filled with a conductive material, or the conductive material may be formed along the via wall. Moreover, as the shape, all shapes known in the technical field such as a tapered shape and a cylindrical shape are applicable.

パッシベーション層２５０は、連結部材２４０を外部からの物理的、化学的損傷などから保護することができる。パッシベーション層２５０は、連結部材２４０の再配線層２４２の少なくとも一部を露出させる開口部を有することができる。このような開口部は、パッシベーション層２５０に数十〜数千個が形成されることができる。パッシベーション層２５０は、絶縁樹脂及び無機フィラーを含み、且つガラス繊維は含まないことができる。例えば、パッシベーション層２５０はＡＢＦであることができるが、これに限定されるものではない。   The passivation layer 250 can protect the connecting member 240 from external physical and chemical damage. The passivation layer 250 may have an opening that exposes at least a part of the rewiring layer 242 of the connecting member 240. Dozens to thousands of such openings may be formed in the passivation layer 250. The passivation layer 250 includes an insulating resin and an inorganic filler, and may not include glass fibers. For example, the passivation layer 250 may be ABF, but is not limited thereto.

アンダーバンプ金属層２６０は、電気接続構造体２７０の接続信頼性を向上させ、その結果、パッケージ２００Ｂのボードレベル信頼性を改善させる。アンダーバンプ金属層２６０は、パッシベーション層２５０の開口部を介して露出した連結部材２４０の再配線層２４２と連結される。アンダーバンプ金属層２６０は、パッシベーション層２５０の開口部に公知の導電性物質、すなわち、金属を用いて公知のメタル化（Ｍｅｔａｌｌｉｚａｔｉｏｎ）方法により形成することができるが、これに限定されるものではない。   The under bump metal layer 260 improves the connection reliability of the electrical connection structure 270, and as a result, improves the board level reliability of the package 200B. The under bump metal layer 260 is connected to the rewiring layer 242 of the connecting member 240 exposed through the opening of the passivation layer 250. The under bump metal layer 260 may be formed in the opening of the passivation layer 250 by a known metallization method using a known conductive material, that is, a metal, but is not limited thereto. .

電気接続構造体２７０は、第２半導体パッケージ２００Ｂを外部と物理的及び／または電気的に連結させるための付加的な構成である。例えば、第２半導体パッケージ２００Ｂは電気接続構造体２７０を介して印刷回路基板３００に実装されることができる。電気接続構造体２７０は、導電性物質、例えば、半田（ｓｏｌｄｅｒ）などで形成されることができるが、これは一例に過ぎず、材質が特にこれに限定されるものではない。電気接続構造体２７０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであることができる。電気接続構造体２７０は多重層または単一層からなることができる。多重層からなる場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層からなる場合には、スズ‐銀半田や銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。   The electrical connection structure 270 is an additional configuration for physically and / or electrically connecting the second semiconductor package 200B to the outside. For example, the second semiconductor package 200B can be mounted on the printed circuit board 300 through the electrical connection structure 270. The electrical connection structure 270 may be formed of a conductive material such as solder, but this is only an example, and the material is not particularly limited thereto. The electrical connection structure 270 may be a land, a ball, a pin, or the like. The electrical connection structure 270 can consist of multiple layers or a single layer. If it consists of multiple layers, it can contain copper pillars and solder, and if it consists of a single layer, it can contain tin-silver solder or copper, but this is just an example. It is not limited to.

電気接続構造体２７０の数、間隔、配置形態などは特に限定されず、通常の技術者であれば、設計事項に応じて十分に変形可能である。例えば、電気接続構造体２７０の数は、接続パッド２２１Ｐ、２２２Ｐの数に応じて数十〜数千個であることができ、それ以上またはそれ以下の数を有してもよい。   The number, interval, arrangement form, and the like of the electrical connection structures 270 are not particularly limited, and can be sufficiently deformed by a normal engineer according to design matters. For example, the number of the electrical connection structures 270 may be several tens to several thousand, depending on the number of the connection pads 221P and 222P, and may have a number of more or less.

電気接続構造体２７０の少なくとも１つはファン‐アウト領域に配置される。ファン‐アウト領域とは、ＡＰ２２０Ａ及びＰＭＩＣ２２０Ｂが配置されている領域を外れた領域を意味する。ファン‐アウト（ｆａｎ‐ｏｕｔ）パッケージは、ファン‐イン（ｆａｎ‐ｉｎ）パッケージに比べて優れた信頼性を有し、多数のＩ／Ｏ端子が実現可能であり、３Ｄ接続（３Ｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージなどに比べて、パッケージの厚さを薄く製造することができ、価格競争力に優れる。それ以外の他の構成は上述のものと実質的に同一であるため、詳細な説明は省略する。   At least one of the electrical connection structures 270 is disposed in the fan-out area. The fan-out area means an area outside the area where the AP 220A and the PMIC 220B are arranged. The fan-out package has superior reliability compared to the fan-in package, can realize a large number of I / O terminals, and has a 3D connection (3D interconnection). Easy. Further, compared to a BGA (Ball Grid Array) package, an LGA (Land Grid Array) package, etc., the thickness of the package can be reduced, and the price competitiveness is excellent. Other configurations are substantially the same as those described above, and thus detailed description thereof is omitted.

図１１ｃを参照すると、第２半導体パッケージ２００Ｃは、コア部材２１０が、連結部材２４０と接する第１絶縁層２１１ａと、連結部材２４０と接して第１絶縁層２１１ａに埋め込まれた第１配線層２１２ａと、第１絶縁層２１１ａの第１配線層２１２ａが埋め込まれた側の反対側に配置された第２配線層２１２ｂと、第１絶縁層２１１ａ上に配置されて第２配線層２１２ｂを覆う第２絶縁層２１１ｂと、第２絶縁層２１１ｂ上に配置された第３配線層２１２ｃと、を含む。第１〜第３配線層２１２ａ、２１２ｂ、２１２ｃは接続パッド２２１Ｐ、２２２Ｐと電気的に連結される。第１及び第２配線層２１２ａ、２１２ｂ及び第２及び第３配線層２１２ｂ、２１２ｃはそれぞれ、第１及び第２絶縁層２１１ａ、２１１ｂを貫通する第１及び第２ビア２１３ａ、２１３ｂを介して電気的に連結される。   Referring to FIG. 11C, in the second semiconductor package 200C, the core member 210 has a first insulating layer 211a in contact with the connecting member 240 and a first wiring layer 212a in contact with the connecting member 240 and embedded in the first insulating layer 211a. A second wiring layer 212b disposed on the opposite side of the first insulating layer 211a to the side where the first wiring layer 212a is embedded, and a second wiring layer 212b disposed on the first insulating layer 211a and covering the second wiring layer 212b. A second insulating layer 211b, and a third wiring layer 212c disposed on the second insulating layer 211b. The first to third wiring layers 212a, 212b, and 212c are electrically connected to the connection pads 221P and 222P. The first and second wiring layers 212a and 212b and the second and third wiring layers 212b and 212c are electrically connected through first and second vias 213a and 213b that penetrate the first and second insulating layers 211a and 211b, respectively. Connected.

第１配線層２１２ａを第１絶縁層２１１ａ内に埋め込む場合、第１配線層２１２ａの厚さによって生じる段差が最小化されるため、連結部材２４０の絶縁距離が一定になる。すなわち、連結部材２４０の再配線層２４２から第１絶縁層２１１ａの下面までの距離と、連結部材２４０の再配線層２４２からメモリー２２１の接続パッド２２１Ｐまでの距離との差は、第１配線層２１２ａの厚さより小さくできる。したがって、連結部材２４０の高密度配線設計が容易となる。   When the first wiring layer 212a is embedded in the first insulating layer 211a, a step caused by the thickness of the first wiring layer 212a is minimized, so that the insulating distance of the connecting member 240 is constant. That is, the difference between the distance from the rewiring layer 242 of the connecting member 240 to the lower surface of the first insulating layer 211a and the distance from the rewiring layer 242 of the connecting member 240 to the connection pad 221P of the memory 221 is the first wiring layer. The thickness can be smaller than 212a. Therefore, the high density wiring design of the connecting member 240 is facilitated.

コア部材２１０の第１配線層２１２ａの下面は、メモリー２２１、２２２の接続パッド２２１Ｐ、２２２Ｐの下面より上側に位置することができる。また、連結部材２４０の再配線層２４２とコア部材２１０の第１配線層２１２ａとの間の距離は、連結部材２４０の再配線層２４２とメモリー２２１の接続パッド２２１Ｐとの間の距離より大きくができる。これは、第１配線層２１２ａが絶縁層２１１の内部に入り込むことができるためである。このように、第１配線層２１２ａが第１絶縁層の内部に入り込んで第１絶縁層２１１ａの下面と第１配線層２１２ａの下面が段差を有する場合、封止材２３０の形成物質がブリードして第１配線層２１２ａを汚染させることを防止することができる。   The lower surface of the first wiring layer 212a of the core member 210 can be positioned above the lower surfaces of the connection pads 221P and 222P of the memories 221 and 222. Further, the distance between the rewiring layer 242 of the connecting member 240 and the first wiring layer 212a of the core member 210 is larger than the distance between the rewiring layer 242 of the connecting member 240 and the connection pad 221P of the memory 221. it can. This is because the first wiring layer 212 a can enter the insulating layer 211. As described above, when the first wiring layer 212a enters the inside of the first insulating layer and the lower surface of the first insulating layer 211a and the lower surface of the first wiring layer 212a have a step, the forming material of the sealing material 230 bleeds. Thus, contamination of the first wiring layer 212a can be prevented.

コア部材２１０の配線層２１２ａ、２１２ｂ、２１２ｃの厚さは、連結部材２４０の再配線層２４２の厚さより厚くできる。コア部材２１０はメモリー２２１、２２２以上の厚さを有することができるため、配線層２１２ａ、２１２ｂ、２１２ｃも、そのスケールに応じてより大きいサイズに形成することができる。これに対し、連結部材２４０の再配線層２４２は、薄型化のために配線層２１２ａ、２１２ｂ、２１２ｃより小さいサイズに形成することができる。   The wiring layers 212a, 212b, and 212c of the core member 210 can be made thicker than the rewiring layer 242 of the connecting member 240. Since the core member 210 can have a thickness equal to or greater than that of the memories 221, 222, the wiring layers 212a, 212b, 212c can also be formed in a larger size depending on the scale. On the other hand, the rewiring layer 242 of the connecting member 240 can be formed in a size smaller than the wiring layers 212a, 212b, and 212c in order to reduce the thickness.

絶縁層２１１ａ、２１１ｂの材料は特に限定されず、例えば、絶縁物質を用いることができる。この際、絶縁物質としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらの樹脂が無機フィラーと混合されるか、または無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ‐ｕｐ Ｆｉｌｍ）、ＦＲ‐４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などを用いることができる。必要に応じて、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いてもよい。   The material of the insulating layers 211a and 211b is not particularly limited, and for example, an insulating material can be used. In this case, as the insulating material, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or the resin is mixed with an inorganic filler, or glass fiber (Glass Fiber, Glass Close, A resin impregnated in a core material such as Glass Fabric, for example, a prepreg, ABF (Ajinomoto Build-up Film), FR-4, BT (Bismaleimide Triazine), or the like can be used. If necessary, a photosensitive insulating (PID) resin may be used.

配線層２１２ａ、２１２ｂ、２１２ｃは、メモリー２２１、２２２の接続パッド２２１Ｐ、２２２Ｐを再配線する役割を担うことができる。配線層２１２ａ、２１２ｂ、２１２ｃの形成材料としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。配線層２１２ａ、２１２ｂ、２１２ｃは、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グラウンド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グラウンド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、ワイヤーパッド、電気接続構造体パッドなどを含むことができる。   The wiring layers 212a, 212b, and 212c can play a role of rewiring the connection pads 221P and 222P of the memories 221 and 222. The wiring layers 212a, 212b, and 212c are formed of copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium ( Ti) or a conductive material such as an alloy thereof can be used. The wiring layers 212a, 212b, and 212c can have various functions according to the design design of the corresponding layer. For example, a ground (Group: GND) pattern, a power (PoWeR: PWR) pattern, a signal (Signal: S) pattern, and the like can be included. Here, the signal (S) pattern includes various signals excluding a ground (GND) pattern, a power (PWR) pattern, and the like, for example, a data signal. Also, via pads, wire pads, electrical connection structure pads, and the like can be included.

ビア２１３ａ、２１３ｂは、互いに異なる層に形成された配線層２１２ａ、２１２ｂ、２１２ｃを電気的に連結させ、その結果、コア部材２１０内に電気的経路を形成させる。ビア２１３ａ、２１３ｂも形成物質としては導電性物質を用いることができる。ビア２１３ａ、２１３ｂは、導電性物質で完全に充填されていてもよく、または導電性物質がビアホールの壁面に沿って形成されたものであってもよい。また、テーパ状だけでなく、円筒状など、公知の全ての形状が適用可能である。第１ビア２１３ａのための孔を形成する時に、第１配線層２１２ａの一部パッドがストッパー（ｓｔｏｐｐｅｒ）の役割を担うことができるため、第１ビア２１３ａは、上面の幅が下面の幅より大きいテーパ状を有することが工程上有利である。この場合、第１ビア２１３ａは第２配線層２１２ｂのパッドパターンと一体化されることができる。また、第２ビア２１３ｂのための孔を形成する時に、第２配線層２１２ｂの一部パッドがストッパー（ｓｔｏｐｐｅｒ）の役割を担うことができるため、第２ビア２１３ｂは、上面の幅が下面の幅より大きいテーパ状を有することが工程上有利である。この場合、第２ビア２１３ｂは第３配線層２１２ｃのパッドパターンと一体化されることができる。それ以外の他の構成は上述のものと実質的に同一であるため、詳細な説明は省略する。   The vias 213a and 213b electrically connect the wiring layers 212a, 212b, and 212c formed in different layers, and as a result, form an electrical path in the core member 210. For the vias 213a and 213b, a conductive material can be used as a forming material. The vias 213a and 213b may be completely filled with a conductive material, or the conductive material may be formed along the wall surface of the via hole. Moreover, not only a taper shape but all well-known shapes, such as a cylindrical shape, are applicable. When forming a hole for the first via 213a, a part of the pad of the first wiring layer 212a can serve as a stopper, so that the width of the upper surface of the first via 213a is larger than the width of the lower surface. It is advantageous in the process to have a large taper shape. In this case, the first via 213a can be integrated with the pad pattern of the second wiring layer 212b. In addition, when forming a hole for the second via 213b, a part of the pad of the second wiring layer 212b can serve as a stopper, so that the width of the upper surface of the second via 213b is lower. It is advantageous in the process to have a taper shape larger than the width. In this case, the second via 213b can be integrated with the pad pattern of the third wiring layer 212c. Other configurations are substantially the same as those described above, and thus detailed description thereof is omitted.

図１１ｄを参照すると、第２半導体パッケージ２００Ｄは、コア部材２１０が、第１絶縁層２１１ａと、第１絶縁層２１１ａの両面に配置された第１配線層２１２ａ及び第２配線層２１２ｂと、第１絶縁層２１１ａ上に配置されて第１配線層２１２ａを覆う第２絶縁層２１１ｂと、第２絶縁層２１１ｂ上に配置された第２配線層２１２ｃと、第１絶縁層２１１ａ上に配置されて第２配線層２１２ｂを覆う第３絶縁層２１１ｃと、第３絶縁層２１１ｃ上に配置された第４配線層２１２ｄと、を含む。第１〜第４配線層２１２ａ、２１２ｂ、２１２ｃ、２１２ｄは接続パッド２２１Ｐ、２２２Ｐと電気的に連結される。コア部材２１０がさらに多数の配線層２１２ａ、２１２ｂ、２１２ｃ、２１２ｄを含むため、連結部材２４０をさらに簡素化することができる。したがって、連結部材２４０の形成過程で発生する不良による収率低下を改善することができる。一方、第１〜第４配線層２１２ａ、２１２ｂ、２１２ｃ、２１２ｄは、第１〜第３絶縁層２１１ａ、２１１ｂ、２１１ｃをそれぞれ貫通する第１〜第３ビア２１３ａ、２１３ｂ、２１３ｃを介して電気的に連結されることができる。   Referring to FIG. 11d, the second semiconductor package 200D includes a first insulating layer 211a, a first wiring layer 212a and a second wiring layer 212b disposed on both surfaces of the first insulating layer 211a, and a second semiconductor package 200D. A second insulating layer 211b disposed on the first insulating layer 211a and covering the first wiring layer 212a; a second wiring layer 212c disposed on the second insulating layer 211b; and a first insulating layer 211a. A third insulating layer 211c covering the second wiring layer 212b and a fourth wiring layer 212d disposed on the third insulating layer 211c are included. The first to fourth wiring layers 212a, 212b, 212c, and 212d are electrically connected to the connection pads 221P and 222P. Since the core member 210 includes a larger number of wiring layers 212a, 212b, 212c, and 212d, the connecting member 240 can be further simplified. Accordingly, it is possible to improve the yield reduction due to the failure that occurs in the process of forming the connecting member 240. On the other hand, the first to fourth wiring layers 212a, 212b, 212c, and 212d are electrically connected through the first to third vias 213a, 213b, and 213c that penetrate the first to third insulating layers 211a, 211b, and 211c, respectively. Can be linked to.

第１絶縁層２１１ａは第２絶縁層２１１ｂ及び第３絶縁層２１１ｃより厚さを厚くできる。第１絶縁層２１１ａは、基本的に剛性を維持するためにその厚さが相対的に厚くてもよく、第２絶縁層２１１ｂ及び第３絶縁層２１１ｃは、より多数の配線層２１２ｃ、２１２ｄを形成するために導入されたものであることができる。第１絶縁層２１１ａは、第２絶縁層２１１ｂ及び第３絶縁層２１１ｃと異なる絶縁物質を含むことができる。例えば、第１絶縁層２１１ａは、芯材、フィラー、及び絶縁樹脂を含む、例えば、プリプレグであってもよく、第２絶縁層２１１ｂ及び第３絶縁層２１１ｃは、フィラー及び絶縁樹脂を含むＡＢＦまたはＰＩＤであることができるが、これに限定されるものではない。同一の観点から、第１絶縁層２１１ａを貫通する第１ビア２１３ａは、第２及び第３絶縁層２１１ｂ、２１１ｃを貫通する第２及び第３ビア２１３ｂ、２１３ｃより直径を大きくできる。   The first insulating layer 211a can be thicker than the second insulating layer 211b and the third insulating layer 211c. The first insulating layer 211a may basically be relatively thick in order to maintain rigidity, and the second insulating layer 211b and the third insulating layer 211c include a larger number of wiring layers 212c and 212d. It may have been introduced to form. The first insulating layer 211a may include an insulating material different from that of the second insulating layer 211b and the third insulating layer 211c. For example, the first insulating layer 211a may include, for example, a prepreg that includes a core material, a filler, and an insulating resin, and the second insulating layer 211b and the third insulating layer 211c may include an ABF that includes a filler and an insulating resin. Although it can be PID, it is not limited to this. From the same point of view, the first via 213a that penetrates the first insulating layer 211a can have a larger diameter than the second and third vias 213b and 213c that penetrate the second and third insulating layers 211b and 211c.

コア部材２１０の第３配線層２１２ｃの下面は、メモリー２２２の接続パッド２２１Ｐの下面より下側に位置することができる。また、連結部材２４０の再配線層２４２とコア部材２１０の第３配線層２１２ｃとの間の距離は、連結部材２４０の再配線層２４２とメモリー２２１、２２２の接続パッド２２１Ｐ、２２２Ｐとの間の距離より小さくできる。これは、第３配線層２１２ｃが第２絶縁層２１１ｂ上に突出した形態で配置されることができるのに対し、メモリー２２１の接続パッド２２１Ｐ上には薄いパッシベーション膜がさらに形成されることができるためである。   The lower surface of the third wiring layer 212c of the core member 210 can be positioned below the lower surface of the connection pad 221P of the memory 222. The distance between the rewiring layer 242 of the connecting member 240 and the third wiring layer 212c of the core member 210 is the distance between the rewiring layer 242 of the connecting member 240 and the connection pads 221P and 222P of the memories 221 and 222. Can be smaller than the distance. This is because the third wiring layer 212c can be disposed on the second insulating layer 211b so that a thin passivation film can be further formed on the connection pad 221P of the memory 221. Because.

コア部材２１０の配線層２１２ａ、２１２ｂ、２１２ｃ、２１２ｄの厚さは、連結部材２４０の再配線層２４２の厚さより厚くできる。コア部材２１０はメモリー２２１、２２２以上の厚さを有することができるため、配線層２１２ａ、２１２ｂ、２１２ｃ、２１２ｄもより大きいサイズに形成することができる。これに対し、連結部材２４０の再配線層２４２は、薄型化のために相対的に小さいサイズに形成することができる。それ以外の他の構成は上述のものと実質的に同一であるため、詳細な説明は省略する。   The wiring layers 212a, 212b, 212c, and 212d of the core member 210 can be thicker than the rewiring layer 242 of the connecting member 240. Since the core member 210 can have a thickness greater than or equal to the memories 221, 222, the wiring layers 212a, 212b, 212c, 212d can also be formed in a larger size. On the other hand, the rewiring layer 242 of the connecting member 240 can be formed in a relatively small size for thinning. Other configurations are substantially the same as those described above, and thus detailed description thereof is omitted.

図１１ｅを参照すると、第２半導体パッケージ２００Ｅは、図１１ｂに示した第２半導体パッケージ２００Ｂにおいて、第１メモリー２２１に比べて第２メモリー２２２の水平断面積がより広い。すなわち、第１メモリー２２１の非活性面に比べて第２メモリー２２２の活性面がより広い。この際、第２メモリー２２２の活性面は、少なくとも一部が第１メモリー２２１の非活性面を外れる第１側部、第１メモリー２２１の非活性面と向かい合う中心部、及び中心部を基準として第１側部と対称をなし、少なくとも一部が第１メモリー２２１の非活性面を外れる第２側部で構成されており、第２接続パッド２２２Ｐは第２メモリー２２２の活性面の第１及び第２側部の両方に配置されることができる。すなわち、メモリー２２１、２２２が互いに異なる水平断面積を有する形態でずれて配置され、第２接続パッド２２２Ｐが第２メモリー２２２の活性面の第１及び第２側部に配置されることによっても、多段ビア２４３Ａ、２４３Ｂの適用が可能である。それ以外の他の構成は上述のものと実質的に同一であるため、詳細な説明は省略する。一方、図１１ｃ及び図１１ｄに示したコア部材２１０がこれにも適用可能であることはいうまでもない。   Referring to FIG. 11E, the second semiconductor package 200E has a larger horizontal cross-sectional area of the second memory 222 than the first memory 221 in the second semiconductor package 200B shown in FIG. 11B. That is, the active surface of the second memory 222 is wider than the inactive surface of the first memory 221. At this time, at least a part of the active surface of the second memory 222 is based on the first side portion that deviates from the inactive surface of the first memory 221, the central portion that faces the inactive surface of the first memory 221, and the central portion. The first side portion is symmetrical and at least a part of the second memory portion 221 is configured to be out of the inactive surface of the first memory 221, and the second connection pad 222P is connected to the first and second active surfaces of the second memory 222. It can be arranged on both of the second sides. That is, the memories 221 and 222 are arranged to be shifted in a form having different horizontal cross sections, and the second connection pads 222P are arranged on the first and second sides of the active surface of the second memory 222, Multi-stage vias 243A and 243B can be applied. Other configurations are substantially the same as those described above, and thus detailed description thereof is omitted. On the other hand, it goes without saying that the core member 210 shown in FIGS. 11c and 11d is also applicable to this.

図１１ｆを参照すると、第２半導体パッケージ２００Ｆは、図１１ｂに示した第２半導体パッケージ２００Ｂにおいて、貫通孔２１０Ｈに第１メモリー２２１と並んで配置され、第３接続パッド２２３Ｐが配置された活性面及び活性面の反対側に配置された非活性面を有する第３メモリー２２３と、貫通孔２１０Ｈの第３メモリー２２３上に配置され、第４接続パッド２２４Ｐが配置された活性面及び活性面の反対側に配置された非活性面を有する第４メモリー２２４と、をさらに含む。第４メモリー２２４は、活性面が第３メモリー２２３の非活性面に付着され、且つ第４接続パッド２２４Ｐが露出するように、一種の階段（ｓｔｅｐ）状に第３メモリー２２３上にずれて配置される。第２連結部材２４０の再配線層２４２は第１及び第２ビア２４３ａ、２４３ｂを介して第３及び第４接続パッド２２３Ｐ、２２４Ｐとそれぞれ連結される。このように、メモリー２２１、２２２、２２３、２２４が２段並列に連結される構造でも多段ビア２４３ａ、２４３ｂの適用が可能である。第１〜第４メモリー２２１、２２２、２２３、２２４は第１及び第２接着部材２８０ａ、２８０ｂを介して連結されることができる。それ以外の他の構成は上述のものと実質的に同一であるため、詳細な説明は省略する。一方、図１１ｃ及び図１１ｄに示したコア部材２１０がこれにも適用可能であることはいうまでもない。   Referring to FIG. 11f, the second semiconductor package 200F is an active surface in which the third connection pads 223P are arranged in the through holes 210H along with the first memory 221 in the second semiconductor package 200B shown in FIG. 11b. A third memory 223 having a non-active surface disposed on the opposite side of the active surface, and an active surface disposed on the third memory 223 of the through-hole 210H and the fourth connection pad 224P disposed on the opposite side of the active surface. And a fourth memory 224 having a non-active surface disposed on the side. The fourth memory 224 is arranged on the third memory 223 in a kind of step so that the active surface is attached to the non-active surface of the third memory 223 and the fourth connection pad 224P is exposed. Is done. The rewiring layer 242 of the second connecting member 240 is connected to the third and fourth connection pads 223P and 224P through the first and second vias 243a and 243b, respectively. As described above, the multistage vias 243a and 243b can be applied even in a structure in which the memories 221, 222, 223, and 224 are connected in parallel in two stages. The first to fourth memories 221, 222, 223, and 224 may be connected through first and second adhesive members 280a and 280b. Other configurations are substantially the same as those described above, and thus detailed description thereof is omitted. On the other hand, it goes without saying that the core member 210 shown in FIGS. 11c and 11d is also applicable to this.

図１２ａ及び図１２ｂは、図９の半導体パッケージ連結システムの印刷回路基板の様々な例を概略的に示した断面図である。   12a and 12b are cross-sectional views schematically illustrating various examples of the printed circuit board of the semiconductor package connection system of FIG.

図１２ａを参照すると、印刷回路基板３００Ａは、両側にパッシベーション層３３０、３４０が形成されたコアレス基板３２０の形態であることができる。より具体的に、印刷回路基板３００Ａは、複数のビルドアップ層が積層されて形成された絶縁層３２１と、それぞれのビルドアップ層に形成された複数の回路層３２２と、それぞれのビルドアップ層を貫通して回路層３２２を連結する複数のビア層３２３と、を含むコアレス基板３２０の両側にパッシベーション層３３０、３４０が形成された形態であることができる。絶縁層３２１のビルドアップ層の材料としては、無機フィラーとともにエポキシ、ポリイミドなどの公知の絶縁物質が用いられることができ、回路層３２２及びビア層３２３の材料としては、銅（Ｃｕ）などの公知の導電性物質が用いられることができる。パッシベーション層３３０、３４０の材料としては、半田レジストなどが用いられることができる。但し、これに限定されるものではない。印刷回路基板３００Ａの内部には、必要に応じて、各種部品が内蔵されていてもよい。   Referring to FIG. 12a, the printed circuit board 300A may be in the form of a coreless substrate 320 having passivation layers 330 and 340 formed on both sides. More specifically, the printed circuit board 300A includes an insulating layer 321 formed by laminating a plurality of buildup layers, a plurality of circuit layers 322 formed on each buildup layer, and each buildup layer. Passivation layers 330 and 340 may be formed on both sides of the coreless substrate 320 including a plurality of via layers 323 that penetrate and connect the circuit layers 322. As a material for the build-up layer of the insulating layer 321, a known insulating material such as epoxy or polyimide can be used together with an inorganic filler, and as a material for the circuit layer 322 and the via layer 323, a known material such as copper (Cu) is used. The conductive material can be used. As a material for the passivation layers 330 and 340, a solder resist or the like can be used. However, it is not limited to this. Various components may be incorporated in the printed circuit board 300A as necessary.

図１２ｂを参照すると、印刷回路基板３００Ｂは、コア部材３１０の両側にビルドアップ部材３２０ａ、３２０ｂが配置されており、ビルドアップ部材３２０ａ、３２０ｂ上にそれぞれパッシベーション層３３０、３４０が配置されたコア基板の形態であることができる。コア部材３１０は、コア層３１１と、コア層３１１の両面に形成された回路層３１２と、コア層３１１を貫通する貫通配線３１３と、を含むことができる。それぞれのビルドアップ部材３２０ａ、３２０ｂは、ビルドアップ層３２１ａ、３２１ｂと、ビルドアップ層３２１ａ、３２１ｂに形成された回路層３２２ａ、３２２ｂと、ビルドアップ層３２１ａ、３２１bを貫通するビア層３２３ａ、３２３ｂと、を含むことができる。より多数の層が形成されてもよいことはいうまでもない。コア層３１１は銅張積層板（ＣＣＬ）などを介して導入されることができ、プリプレグなどで構成されることができるが、これに限定されるものではない。それ以外の他の構成は上述のものと実質的に同一であるため、詳細な説明は省略する。   Referring to FIG. 12b, the printed circuit board 300B includes a core board in which build-up members 320a and 320b are disposed on both sides of the core member 310, and passivation layers 330 and 340 are disposed on the build-up members 320a and 320b, respectively. It can be in the form of The core member 310 can include a core layer 311, a circuit layer 312 formed on both surfaces of the core layer 311, and a through wiring 313 that penetrates the core layer 311. Each buildup member 320a, 320b includes buildup layers 321a, 321b, circuit layers 322a, 322b formed in the buildup layers 321a, 321b, and via layers 323a, 323b penetrating the buildup layers 321a, 321b. , Can be included. It goes without saying that a larger number of layers may be formed. The core layer 311 can be introduced through a copper clad laminate (CCL) or the like, and can be composed of a prepreg or the like, but is not limited thereto. Other configurations are substantially the same as those described above, and thus detailed description thereof is omitted.

図１３は、本発明の配置による半導体パッケージ連結システムの様々な効果を概略的に示した断面図である。   FIG. 13 is a cross-sectional view schematically illustrating various effects of the semiconductor package connection system according to the arrangement of the present invention.

図面を参照すると、一例による半導体パッケージ連結システム５００Ａの場合、印刷回路基板３００Ａを基準として上述の第１半導体パッケージ１００ＢのＡＰ１２０Ａの直下に上述の第２半導体パッケージ２００Ｆのメモリー２２０が配置されるため、信号（Ｓ）の伝達経路を最小化することができる。また、上述の第１半導体パッケージ１００ＢのＡＰ１２０ＡとＰＭＩＣ１２０Ｂが並んで１つのパッケージ１００Ｂにパッケージングされているため、パワー（Ｐ）の伝達経路も最適化することができる。また、発熱が激しいＡＰ１２０Ａ及びＰＭＩＣ１２０Ｂを含む第１半導体パッケージ１００Ｂ上に、公知の樹脂層６１０を用いてシールドカン６２０を付着し、その上にヒートパイプ６３０を配置することで、発熱が激しいＡＰ１２０ＡとＰＭＩＣ１２０Ｂの熱を同時に効果的に下げることができる。   Referring to the drawing, in the case of the semiconductor package connection system 500A according to an example, the memory 220 of the second semiconductor package 200F is disposed immediately below the AP 120A of the first semiconductor package 100B with reference to the printed circuit board 300A. The transmission path of the signal (S) can be minimized. Further, since the AP 120A and the PMIC 120B of the first semiconductor package 100B described above are packaged in one package 100B, the power (P) transmission path can also be optimized. Further, by attaching a shield can 620 using a known resin layer 610 on the first semiconductor package 100B including the AP 120A and the PMIC 120B that generate intense heat, the heat pipe 630 is disposed on the shield can 620, and the The heat of the PMIC 120B can be effectively reduced at the same time.

図１４は、本発明の配置を満たさない半導体パッケージ連結システムの相対的な問題点を概略的に示した断面図である。   FIG. 14 is a cross-sectional view schematically showing a relative problem of a semiconductor package connection system that does not satisfy the arrangement of the present invention.

図面を参照すると、本発明を満たさない半導体パッケージ連結システム４００の場合、ＡＰパッケージ４１０上にインターポーザ４２０を媒介としてメモリーパッケージ４３０がＰＯＰの形態で配置されており、このようなＰＯＰ構造が印刷回路基板４４０の一側に配置される。また、印刷回路基板４４０の他側にはＰＭＩＣパッケージ４５０と受動部品４６０が配置される。このような構造では、ＡＰとＰＭＩＣが離れているため、放熱のためには複雑な構造が要求され、さらには、信号（Ｓ）及びパワー（Ｐ）の伝達経路が長くなるという問題がある。   Referring to the drawing, in the case of the semiconductor package connection system 400 that does not satisfy the present invention, the memory package 430 is arranged in the form of a POP on the AP package 410 through the interposer 420, and such a POP structure is a printed circuit board. 440 is disposed on one side. A PMIC package 450 and a passive component 460 are disposed on the other side of the printed circuit board 440. In such a structure, since the AP and the PMIC are separated from each other, a complicated structure is required for heat dissipation, and further, there is a problem that the transmission path of the signal (S) and the power (P) becomes long.

以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。   As mentioned above, although embodiment of this invention was described in detail, the scope of the present invention is not limited to this, and various correction and deformation | transformation are within the range which does not deviate from the technical idea of this invention described in the claim. It will be apparent to those having ordinary knowledge in the art.

１０００ 電子機器
１０１０ メインボード
１０２０ チップ関連部品
１０３０ ネットワーク関連部品
１０４０ その他の部品
１０５０ カメラ
１０６０ アンテナ
１０７０ ディスプレイ
１０８０ 電池
１０９０ 信号ライン
１１００ スマートフォン
１１０１ 本体
１１１０ メインボード
１１２０ 部品
１１３０ カメラ
２２００ ファン‐イン半導体パッケージ
２２２０ 半導体チップ
２２２１ 本体
２２２２ 接続パッド
２２２３ パッシベーション膜
２２４０ 連結部材
２２４１ 絶縁層
２２４２ 配線パターン
２２４３ ビア
２２５０ パッシベーション層
２２６０ アンダーバンプ金属層
２２７０ 半田ボール
２２８０ アンダーフィル樹脂
２２９０ モールディング材
２５００ メインボード
２３０１ インターポーザ基板
２３０２ インターポーザ基板
２１００ ファン‐アウト半導体パッケージ
２１２０ 半導体チップ
２１２１ 本体
２１２２ 接続パッド
２１４０ 連結部材
２１４１ 絶縁層
２１４２ 再配線層
２１４３ ビア
２１５０ パッシベーション層
２１６０ アンダーバンプ金属層
２１７０ 半田ボール
１００、２００ 半導体パッケージ
３００ 印刷回路基板
３５０ 受動部品
５００ 半導体パッケージ連結システム
１１０ コア部材
１１１ａ〜１１１ｄ 絶縁層
１１２ａ〜１１２ｄ 配線層
１１３ａ〜１１３ｃ ビア
１２０Ａ ＡＰ
１２０ＡＰ 接続パッド
１２０Ｂ ＰＭＩＣ
１２０ＢＰ 接続パッド
１３０ 封止材
１４０ 連結部材
１４１ 絶縁層
１４２ 再配線層
１４３ ビア
１５０ パッシベーション層
１６０ アンダーバンプ金属層
１７０ 電気接続構造体
１５５ 受動部品
２１０ コア部材
２１１ａ〜２１１ｄ 絶縁層
２１２ａ〜２１２ｄ 配線層
２１３ａ〜２１３ｃ ビア
２２１〜２２４ メモリー
２２１Ｐ〜２２４Ｐ 接続パッド
２３０ 封止材
２４０ 連結部材
２４１ 絶縁層
２４２ 再配線層
２４３ ビア
２５０ パッシベーション層
２６０ アンダーバンプ金属層
２７０ 電気接続構造体
２８０ 接着部材 1000 Electronic Equipment 1010 Main Board 1020 Chip Related Parts 1030 Network Related Parts 1040 Other Parts 1050 Camera 1060 Antenna 1070 Display 1080 Battery 1090 Signal Line 1100 Smartphone 1101 Main Body 1110 Main Board 1120 Parts 1130 Camera 2200 Fan-in Semiconductor Package 2220 Semiconductor Chip 2221 Main body 2222 Connection pad 2223 Passivation film 2240 Connecting member 2241 Insulating layer 2242 Wiring pattern 2243 Via 2250 Passivation layer 2260 Under bump metal layer 2270 Solder ball 2280 Underfill resin 2290 Molding material 2500 Main board 2301 Interposer substrate 2302 Inter User board 2100 Fan-out semiconductor package 2120 Semiconductor chip 2121 Main body 2122 Connection pad 2140 Connecting member 2141 Insulating layer 2142 Redistribution layer 2143 Via 2150 Passivation layer 2160 Under bump metal layer 2170 Solder ball 100, 200 Semiconductor package 300 Printed circuit board 350 Passive component 500 Semiconductor package connection system 110 Core member 111a to 111d Insulating layer 112a to 112d Wiring layer 113a to 113c Via 120A AP
120AP connection pad 120B PMIC
120BP connection pad 130 sealing material 140 connecting member 141 insulating layer 142 redistribution layer 143 via 150 passivation layer 160 under bump metal layer 170 electrical connection structure 155 passive component 210 core member 211a to 211d insulating layer 212a to 212d wiring layer 213a to 213c Via 221 to 224 Memory 221P to 224P Connection pad 230 Sealing material 240 Connection member 241 Insulating layer 242 Redistribution layer 243 Via 250 Passivation layer 260 Under bump metal layer 270 Electrical connection structure 280 Adhesive member

Claims (18)

第１側、及び前記第１側と向かい合う第２側を有する印刷回路基板と、
前記印刷回路基板の第１側に配置され、前記印刷回路基板と第１電気接続構造体を介して連結された第１半導体パッケージと、
前記印刷回路基板の第２側に配置され、前記印刷回路基板と第２電気接続構造体を介して連結された第２半導体パッケージと、を含み、
前記第１半導体パッケージは、互いに並んで配置されたアプリケーションプロセッサ（ＡＰ）及び電力管理集積回路（ＰＭＩＣ）を含み、
前記第２半導体パッケージはメモリー（Ｍｅｍｏｒｙ）を含む、半導体パッケージ連結システム。 A printed circuit board having a first side and a second side facing the first side;
A first semiconductor package disposed on a first side of the printed circuit board and connected to the printed circuit board via a first electrical connection structure;
A second semiconductor package disposed on a second side of the printed circuit board and connected to the printed circuit board via a second electrical connection structure;
The first semiconductor package includes an application processor (AP) and a power management integrated circuit (PMIC) arranged side by side,
The semiconductor package connection system, wherein the second semiconductor package includes a memory. 前記第１半導体パッケージ及び前記第２半導体パッケージは、前記印刷回路基板を挟んで互いに向かい合うように配置されている、請求項１に記載の半導体パッケージ連結システム。   2. The semiconductor package connection system according to claim 1, wherein the first semiconductor package and the second semiconductor package are arranged to face each other with the printed circuit board interposed therebetween. 前記アプリケーションプロセッサ（ＡＰ）及び前記メモリー（Ｍｅｍｏｒｙ）は、前記印刷回路基板を挟んで互いに向かい合うように配置されている、請求項２に記載の半導体パッケージ連結システム。   3. The semiconductor package connection system according to claim 2, wherein the application processor (AP) and the memory (Memory) are arranged to face each other with the printed circuit board interposed therebetween. 前記第１半導体パッケージは、
互いに並んで配置され、それぞれ接続パッドが配置された活性面及び前記活性面の反対側の非活性面を有する前記アプリケーションプロセッサ（ＡＰ）及び前記電力管理集積回路（ＰＭＩＣ）と、
前記アプリケーションプロセッサ（ＡＰ）及び前記電力管理集積回路（ＰＭＩＣ）のそれぞれの少なくとも一部を封止する封止材と、
前記アプリケーションプロセッサ（ＡＰ）及び前記電力管理集積回路（ＰＭＩＣ）のそれぞれの活性面上に配置され、前記アプリケーションプロセッサ（ＡＰ）及び前記電力管理集積回路（ＰＭＩＣ）のそれぞれの接続パッドを電気的に連結する再配線層を含む連結部材と、
前記連結部材の前記アプリケーションプロセッサ（ＡＰ）及び前記電力管理集積回路（ＰＭＩＣ）が配置された側の反対側に配置され、前記再配線層を前記印刷回路基板と電気的に連結させる前記第１電気接続構造体と、を含む、請求項１から３のいずれか一項に記載の半導体パッケージ連結システム。 The first semiconductor package includes:
The application processor (AP) and the power management integrated circuit (PMIC), which are arranged side by side, each having an active surface on which connection pads are disposed and a non-active surface opposite to the active surface;
A sealing material for sealing at least a part of each of the application processor (AP) and the power management integrated circuit (PMIC);
Arranged on active surfaces of the application processor (AP) and the power management integrated circuit (PMIC), and electrically connect connection pads of the application processor (AP) and the power management integrated circuit (PMIC). A connecting member including a rewiring layer to be
The first electric circuit is disposed on a side opposite to the side where the application processor (AP) and the power management integrated circuit (PMIC) are disposed, and electrically connects the rewiring layer to the printed circuit board. The semiconductor package connection system according to claim 1, further comprising a connection structure. 前記第１半導体パッケージは、
貫通孔を有するコア部材をさらに含み、
前記アプリケーションプロセッサ（ＡＰ）及び前記電力管理集積回路（ＰＭＩＣ）は、前記貫通孔内に互いに並んで配置されている、請求項４に記載の半導体パッケージ連結システム。 The first semiconductor package includes:
A core member having a through hole;
The semiconductor package connection system according to claim 4, wherein the application processor (AP) and the power management integrated circuit (PMIC) are arranged side by side in the through hole. 前記コア部材は、
前記連結部材と接する第１絶縁層と、
前記連結部材と接して前記第１絶縁層に埋め込まれた第１配線層と、
前記第１絶縁層の前記第１配線層が埋め込まれた側の反対側に配置された第２配線層と、を含み、
前記第１及び第２配線層は、前記アプリケーションプロセッサ（ＡＰ）及び前記電力管理集積回路（ＰＭＩＣ）のそれぞれの接続パッドと電気的に連結されている、請求項５に記載の半導体パッケージ連結システム。 The core member is
A first insulating layer in contact with the connecting member;
A first wiring layer embedded in the first insulating layer in contact with the connecting member;
A second wiring layer disposed on the opposite side of the first insulating layer to the side where the first wiring layer is embedded,
6. The semiconductor package connection system according to claim 5, wherein the first and second wiring layers are electrically connected to connection pads of the application processor (AP) and the power management integrated circuit (PMIC). 前記コア部材は、
前記第１絶縁層上に配置されて前記第２配線層を覆う第２絶縁層と、
前記第２絶縁層上に配置された第３配線層と、をさらに含み、
前記第３配線層は、前記アプリケーションプロセッサ（ＡＰ）及び前記電力管理集積回路（ＰＭＩＣ）のそれぞれの接続パッドと電気的に連結されている、請求項６に記載の半導体パッケージ連結システム。 The core member is
A second insulating layer disposed on the first insulating layer and covering the second wiring layer;
A third wiring layer disposed on the second insulating layer, and
The semiconductor package connection system according to claim 6, wherein the third wiring layer is electrically connected to connection pads of the application processor (AP) and the power management integrated circuit (PMIC). 前記コア部材は、
第１絶縁層と、
前記第１絶縁層の両面に配置された第１配線層及び第２配線層と、を含み、
前記第１及び第２配線層は、前記アプリケーションプロセッサ（ＡＰ）及び前記電力管理集積回路（ＰＭＩＣ）のそれぞれの接続パッドと電気的に連結されている、請求項５に記載の半導体パッケージ連結システム。 The core member is
A first insulating layer;
A first wiring layer and a second wiring layer disposed on both surfaces of the first insulating layer,
6. The semiconductor package connection system according to claim 5, wherein the first and second wiring layers are electrically connected to connection pads of the application processor (AP) and the power management integrated circuit (PMIC). 前記コア部材は、
前記第１絶縁層上に配置されて前記第１配線層を覆う第２絶縁層と、
前記第２絶縁層上に配置された第３配線層と、
前記第１絶縁層上に配置されて前記第２配線層を覆う第３絶縁層と、
前記第３絶縁層上に配置された第４配線層と、をさらに含み、
前記第３及び第４配線層は、前記アプリケーションプロセッサ（ＡＰ）及び前記電力管理集積回路（ＰＭＩＣ）のそれぞれの接続パッドと電気的に連結されている、請求項８に記載の半導体パッケージ連結システム。 The core member is
A second insulating layer disposed on the first insulating layer and covering the first wiring layer;
A third wiring layer disposed on the second insulating layer;
A third insulating layer disposed on the first insulating layer and covering the second wiring layer;
A fourth wiring layer disposed on the third insulating layer, and
9. The semiconductor package connection system according to claim 8, wherein the third and fourth wiring layers are electrically connected to connection pads of the application processor (AP) and the power management integrated circuit (PMIC). 前記第２半導体パッケージは、
再配線層を有する連結部材と、
前記連結部材上に配置され、前記再配線層と電気的に連結された第１メモリーと、
前記第１メモリー上に配置され、前記再配線層と電気的に連結された第２メモリーと、
前記第１及び第２メモリーの少なくとも一部を封止する封止材と、
前記連結部材の前記第１及び第２メモリーが配置された側の反対側に配置され、前記再配線層を前記印刷回路基板と電気的に連結させる前記第２電気接続構造体と、を含む、請求項１から９のいずれか一項に記載の半導体パッケージ連結システム。 The second semiconductor package is:
A connecting member having a rewiring layer;
A first memory disposed on the connecting member and electrically connected to the rewiring layer;
A second memory disposed on the first memory and electrically connected to the redistribution layer;
A sealing material for sealing at least a part of the first and second memories;
The second electrical connection structure disposed on the opposite side of the coupling member to the side where the first and second memories are disposed, and electrically coupling the rewiring layer to the printed circuit board; The semiconductor package connection system according to claim 1. 前記第１及び第２メモリーは、それぞれ前記再配線層とワイヤボンディングを介して連結されている、請求項１０に記載の半導体パッケージ連結システム。   The semiconductor package connection system according to claim 10, wherein the first and second memories are connected to the redistribution layer via wire bonding, respectively. 前記第１及び第２メモリーは、それぞれ前記再配線層とビアを介して連結されている、請求項１０に記載の半導体パッケージ連結システム。   The semiconductor package connection system according to claim 10, wherein the first and second memories are connected to the redistribution layer through vias, respectively. 前記第２半導体パッケージは、
貫通孔を有するコア部材をさらに含み、
前記第１及び第２メモリーは前記貫通孔内に配置されている、請求項１０に記載の半導体パッケージ連結システム。 The second semiconductor package is:
A core member having a through hole;
The semiconductor package connection system according to claim 10, wherein the first and second memories are disposed in the through hole. 前記コア部材は、
前記連結部材と接する第１絶縁層と、
前記連結部材と接して前記第１絶縁層に埋め込まれた第１配線層と、
前記第１絶縁層の前記第１配線層が埋め込まれた側の反対側に配置された第２配線層と、を含み、
前記第１及び第２配線層は前記第１及び第２メモリーと電気的に連結されている、請求項１３に記載の半導体パッケージ連結システム。 The core member is
A first insulating layer in contact with the connecting member;
A first wiring layer embedded in the first insulating layer in contact with the connecting member;
A second wiring layer disposed on the opposite side of the first insulating layer to the side where the first wiring layer is embedded,
The semiconductor package connection system according to claim 13, wherein the first and second wiring layers are electrically connected to the first and second memories. 前記コア部材は、
前記第１絶縁層上に配置されて前記第２配線層を覆う第２絶縁層と、
前記第２絶縁層上に配置された第３配線層と、をさらに含み、
前記第３配線層は前記第１及び第２メモリーと電気的に連結されている、請求項１４に記載の半導体パッケージ連結システム。 The core member is
A second insulating layer disposed on the first insulating layer and covering the second wiring layer;
A third wiring layer disposed on the second insulating layer, and
The semiconductor package connection system according to claim 14, wherein the third wiring layer is electrically connected to the first and second memories. 前記コア部材は、
第１絶縁層と、
前記第１絶縁層の両面に配置された第１配線層及び第２配線層と、を含み、
前記第１及び第２配線層は前記第１及び第２メモリーと電気的に連結されている、請求項１３に記載の半導体パッケージ連結システム。 The core member is
A first insulating layer;
A first wiring layer and a second wiring layer disposed on both surfaces of the first insulating layer,
The semiconductor package connection system according to claim 13, wherein the first and second wiring layers are electrically connected to the first and second memories. 前記コア部材は、
前記第１絶縁層上に配置されて前記第１配線層を覆う第２絶縁層と、
前記第２絶縁層上に配置された第３配線層と、
前記第１絶縁層上に配置されて前記第２配線層を覆う第３絶縁層と、
前記第３絶縁層上に配置された第４配線層と、をさらに含み、
前記第３及び第４配線層は前記第１及び第２メモリーと電気的に連結されている、請求項１６に記載の半導体パッケージ連結システム。 The core member is
A second insulating layer disposed on the first insulating layer and covering the first wiring layer;
A third wiring layer disposed on the second insulating layer;
A third insulating layer disposed on the first insulating layer and covering the second wiring layer;
A fourth wiring layer disposed on the third insulating layer, and
17. The semiconductor package connection system according to claim 16, wherein the third and fourth wiring layers are electrically connected to the first and second memories. 前記印刷回路基板の第２側に配置された複数の受動部品をさらに含む、請求項１から１７のいずれか一項に記載の半導体パッケージ連結システム。   The semiconductor package connection system according to claim 1, further comprising a plurality of passive components disposed on a second side of the printed circuit board.
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