JP6598890B2 - Fan-out semiconductor package module - Google Patents

Fan-out semiconductor package module Download PDF

Info

Publication number
JP6598890B2
JP6598890B2 JP2018017867A JP2018017867A JP6598890B2 JP 6598890 B2 JP6598890 B2 JP 6598890B2 JP 2018017867 A JP2018017867 A JP 2018017867A JP 2018017867 A JP2018017867 A JP 2018017867A JP 6598890 B2 JP6598890 B2 JP 6598890B2
Authority
JP
Japan
Prior art keywords
fan
semiconductor package
package module
hole
disposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018017867A
Other languages
Japanese (ja)
Other versions
JP2019016770A (en
Inventor
ホ ベク、ヨン
ファン ジュン、ジュ
シク フル、ヤン
チュル ゴン、ジュン
キム、ハン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2019016770A publication Critical patent/JP2019016770A/en
Application granted granted Critical
Publication of JP6598890B2 publication Critical patent/JP6598890B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2401—Structure
    • H01L2224/24011—Deposited, e.g. MCM-D type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process
    • H01L2924/37001—Yield

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

本発明は、半導体チップを複数の受動部品とともに一つのパッケージ内に実装してモジュール化した半導体パッケージモジュールに関するものである。   The present invention relates to a semiconductor package module in which a semiconductor chip is mounted in a single package together with a plurality of passive components to form a module.

モバイル用ディスプレイの大型化に伴い、電池容量を増加させる必要性が台頭している。電池容量の増加に応じて、電池が占める面積も大きくなり、プリント回路基板（ＰＣＢ）のサイズを縮小することが求められている。これに伴う部品の実装面積の減少により、モジュール化への関心が持続的に高まっているのが実情である。   As mobile displays become larger, the need to increase battery capacity has emerged. As the battery capacity increases, the area occupied by the battery also increases, and it is required to reduce the size of the printed circuit board (PCB). The actual situation is that interest in modularization has been continuously increasing due to the reduction of the mounting area of components.

一方、複数の部品を実装する従来の技術としては、ＣＯＢ（Ｃｈｉｐ ｏｎ Ｂｏａｒｄ）技術を挙げることができる。ＣＯＢは、プリント回路基板上に個別の受動素子及び半導体パッケージを表面実装技術（ＳＭＴ）を用いて実装する方式である。この方式には、価格的なメリットがあるが、部品間の最小間隔を維持する必要があるため広い実装面積が求められ、部品間の電磁波干渉（ＥＭＩ）が大きく、半導体チップと受動部品との間の距離が遠いことが原因で電気ノイズが増加するという問題がある。   On the other hand, as a conventional technique for mounting a plurality of components, a COB (Chip on Board) technique can be cited. COB is a system in which individual passive elements and semiconductor packages are mounted on a printed circuit board using surface mounting technology (SMT). Although this method has an advantage in price, it is necessary to maintain a minimum distance between components, so a large mounting area is required, electromagnetic interference (EMI) between components is large, and a semiconductor chip and a passive component are There is a problem that electrical noise increases due to a long distance between them.

本発明のいくつかの目的のうちの一つは、半導体チップ及び複数の受動部品の実装面積を最小限に抑えることができ、半導体チップと受動部品との間の電気的経路を最小化することができることである。その一方で、歩留まりの問題を解決することができ、さらにめっきなどによるＥＭＩ遮蔽及び放熱効果に優れる新たな構造のファン−アウト半導体パッケージモジュールを提供することである。   One of several objects of the present invention is to minimize the mounting area of the semiconductor chip and the plurality of passive components, and to minimize the electrical path between the semiconductor chip and the passive components. It is possible to do. On the other hand, it is to provide a fan-out semiconductor package module having a new structure that can solve the problem of yield and is excellent in EMI shielding and heat dissipation effect by plating or the like.

本発明により提案するいくつかの解決手段のうちの一つは、複数の受動部品及び半導体チップをともに一つのパッケージ内に実装してモジュール化し、且つパッケージング過程において受動部品と半導体チップを二段階に分けて封止することである。また、かかる構造のパッケージモジュールにめっきなどを用いて、ＥＭＩ遮蔽及び放熱を図ることである。   One of several solutions proposed by the present invention is that a plurality of passive components and a semiconductor chip are both mounted in a single package to form a module, and the passive component and the semiconductor chip are divided into two stages in the packaging process. It is to divide and seal. Another object of the present invention is to use EMI shielding and heat dissipation for the package module having such a structure.

例えば、本発明により提案する一例によるファン−アウト半導体パッケージモジュールは、互いに離隔している第１貫通孔及び第２貫通孔を有するコア部材と、上記第１貫通孔内に配置され、接続パッドが配置された活性面、及び上記活性面の反対側に配置された非活性面を有する半導体チップと、上記第２貫通孔内に配置された複数の第１受動部品と、上記コア部材及び上記第１受動部品のそれぞれの少なくとも一部を封止し、上記第２貫通孔内の少なくとも一部を満たす第１封止材と、上記半導体チップの非活性面の少なくとも一部を封止し、上記第１貫通孔内の少なくとも一部を満たす第２封止材と、上記コア部材、上記半導体チップの活性面、及び上記第１受動部品上に配置され、上記接続パッド、及び上記第１受動部品と電気的に連結される再配線層を含む連結部材と、を含む。   For example, a fan-out semiconductor package module according to an example proposed by the present invention includes a core member having a first through hole and a second through hole that are spaced apart from each other, a core member disposed in the first through hole, and a connection pad. A semiconductor chip having an active surface disposed and a non-active surface disposed on the opposite side of the active surface; a plurality of first passive components disposed in the second through hole; the core member; Sealing at least a part of each of the one passive component, sealing a first sealing material filling at least a part of the second through-hole, and at least a part of the inactive surface of the semiconductor chip; A second sealing material that fills at least a portion of the first through hole, the core member, the active surface of the semiconductor chip, and the first passive component, the connection pad, and the first passive component And electrically Comprising a connecting member comprising a rewiring layer to be sintered, the.

本発明のいくつかの効果のうちの一効果は、半導体チップ及び複数の受動部品の実装面積を最小限に抑えることができ、半導体チップと受動部品との間の電気的経路を最小化することができることである。その一方で、歩留まりの問題を解決することができ、さらにめっきなどによるＥＭＩ遮蔽及び放熱効果に優れる新たな構造のファン−アウト半導体パッケージモジュールを提供することができることである。   One of several effects of the present invention is that the mounting area of the semiconductor chip and the plurality of passive components can be minimized, and the electrical path between the semiconductor chip and the passive components is minimized. It is possible to do. On the other hand, it is possible to solve the problem of yield and to provide a fan-out semiconductor package module having a new structure which is excellent in EMI shielding and heat dissipation effect by plating or the like.

電子機器システムの例を概略的に示したブロック図である。It is the block diagram which showed the example of the electronic device system roughly. 電子機器の一例を概略的に示した斜視図である。It is the perspective view which showed an example of the electronic device schematically. ファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図である。It is sectional drawing which showed roughly before and after packaging of a fan-in semiconductor package. ファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。It is sectional drawing which showed the packaging process of the fan-in semiconductor package roughly. ファン−イン半導体パッケージがプリント回路基板上に実装されて、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。It is sectional drawing which showed schematically the case where a fan-in semiconductor package was mounted on the printed circuit board, and was finally mounted in the main board of an electronic device. ファン−イン半導体パッケージがプリント回路基板内に内蔵されて、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。It is sectional drawing which showed schematically the case where a fan-in semiconductor package was incorporated in the printed circuit board, and was finally mounted in the main board of an electronic device. ファン−アウト半導体パッケージの概略的な形態を示した断面図である。It is sectional drawing which showed the schematic form of the fan-out semiconductor package. ファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。It is sectional drawing which showed roughly the case where a fan-out semiconductor package is mounted in the main board of an electronic device. ファン−アウト半導体パッケージモジュールの一例を概略的に示した断面図である。It is sectional drawing which showed schematically an example of the fan-out semiconductor package module. 図９のファン−アウト半導体パッケージモジュールをＩ−Ｉ'線に沿って切って見た場合の概略的な平面図である。FIG. 10 is a schematic plan view of the fan-out semiconductor package module of FIG. 9 viewed along the line II ′. 図９のファン−アウト半導体パッケージモジュールに用いられるパネルの一例を概略的に示す断面図である。FIG. 10 is a cross-sectional view schematically illustrating an example of a panel used in the fan-out semiconductor package module of FIG. 9. 図９のファン−アウト半導体パッケージモジュールの一製造方法を概略的に示した工程図である。FIG. 10 is a process diagram schematically showing a method of manufacturing the fan-out semiconductor package module of FIG. 9. 図９のファン−アウト半導体パッケージモジュールの一製造方法を概略的に示した工程図である。FIG. 10 is a process diagram schematically showing a method of manufacturing the fan-out semiconductor package module of FIG. 9. 図９のファン−アウト半導体パッケージモジュールの一製造方法を概略的に示した工程図である。FIG. 10 is a process diagram schematically showing a method of manufacturing the fan-out semiconductor package module of FIG. 9. 図９のファン−アウト半導体パッケージモジュールの一製造方法を概略的に示した工程図である。FIG. 10 is a process diagram schematically showing a method of manufacturing the fan-out semiconductor package module of FIG. 9. ファン−アウト半導体パッケージモジュールの他の一例を概略的に示す断面図である。It is sectional drawing which shows schematically another example of a fan-out semiconductor package module. ファン−アウト半導体パッケージモジュールの他の一例を概略的に示す断面図である。It is sectional drawing which shows schematically another example of a fan-out semiconductor package module. ファン−アウト半導体パッケージモジュールの他の一例を概略的に示す断面図である。It is sectional drawing which shows schematically another example of a fan-out semiconductor package module. ファン−アウト半導体パッケージモジュールの他の一例を概略的に示す断面図である。It is sectional drawing which shows schematically another example of a fan-out semiconductor package module. ファン−アウト半導体パッケージモジュールの他の一例を概略的に示す断面図である。It is sectional drawing which shows schematically another example of a fan-out semiconductor package module. ファン−アウト半導体パッケージモジュールの他の一例を概略的に示す断面図である。It is sectional drawing which shows schematically another example of a fan-out semiconductor package module. ファン−アウト半導体パッケージモジュールの他の一例を概略的に示す断面図である。It is sectional drawing which shows schematically another example of a fan-out semiconductor package module. 本発明によるファン−アウト半導体パッケージモジュールを電子機器に適用する場合の効果を概略的に示す平面図である。It is a top view which shows roughly the effect at the time of applying the fan-out semiconductor package module by this invention to an electronic device. ファン−アウト半導体パッケージモジュールの他の一例を概略的に示す断面図である。It is sectional drawing which shows schematically another example of a fan-out semiconductor package module.

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかしながら、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（又は強調表示や簡略化表示）がされることがある。   Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the embodiments of the present invention can be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. In addition, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Accordingly, the shape and size of the elements in the drawings may be enlarged or reduced (or highlighted or simplified) for a clearer description.

電子機器
図１は電子機器システムの例を概略的に示すブロック図である。 Electronic Device FIG. 1 is a block diagram schematically showing an example of an electronic device system.

図面を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／又は電気的に連結されている。これらは、後述する他の部品とも結合されて、様々な信号ライン１０９０を形成する。   Referring to the drawing, the electronic device 1000 houses a main board 1010. A chip-related component 1020, a network-related component 1030, and other components 1040 are physically and / or electrically connected to the main board 1010. These are also combined with other components described below to form various signal lines 1090.

チップ関連部品１０２０としては、揮発性メモリー（例えば、ＤＲＡＭ）、不揮発性メモリー（例えば、ＲＯＭ）、フラッシュメモリーなどのメモリーチップ；セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラーなどのアプリケーションプロセッサチップ；アナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ＩＣ）などのロジックチップなどが含まれるが、これらに限定されるものではなく、これら以外にも、その他の形態のチップ関連部品が含まれ得ることは言うまでもない。また、これら部品１０２０が互いに組み合わされてもよいことは言うまでもない。   Chip-related components 1020 include memory chips such as volatile memory (for example, DRAM), nonvolatile memory (for example, ROM), flash memory, etc .; central processor (for example, CPU), graphic processor (for example, GPU), digital signal Application processor chips such as processors, cryptographic processors, microprocessors and microcontrollers; including but not limited to logic chips such as analog-to-digital converters and application-specific ICs (ASICs) Needless to say, other forms of chip-related parts may be included. Needless to say, these components 1020 may be combined with each other.

ネットワーク関連部品１０３０としては、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ ８０２．１１ファミリなど）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ ８０２．１６ファミリなど）、ＩＥＥＥ ８０２．２０、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これらに限定されるものではなく、これら以外にも、その他の多数の無線又は有線標準やプロトコルのうち任意のものが含まれ得る。また、ネットワーク関連部品１０３０が、チップ関連部品１０２０とともに互いに組み合わされてもよいことは言うまでもない。   Examples of the network-related component 1030 include Wi-Fi (registered trademark) (such as IEEE 802.11 family), WiMAX (registered trademark) (such as IEEE 802.16 family), IEEE 802.20, LTE (long term evolution), Ev. -DO, HSPA +, HSDPA +, HSUPA +, EDGE, GSM (registered trademark), GPS, GPRS, CDMA, TDMA, DECT, Bluetooth (registered trademark) (Bluetooth (registered trademark)), 3G, 4G, 5G and later Including, but not limited to, any other wireless and wired protocols designated as those, and any other of many other wireless or wired standards and protocols. obtain. Needless to say, the network-related components 1030 may be combined with the chip-related components 1020.

その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−Ｆｉｒｉｎｇ Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルター、ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃｏｎｄｅｎｓｅｒ）などが含まれるが、これらに限定されるものではなく、これら以外にも、その他の様々な用途のために用いられる受動部品などが含まれ得る。また、その他の部品１０４０が、チップ関連部品１０２０及び／又はネットワーク関連部品１０３０とともに互いに組み合わされてもよいことは言うまでもない。   Other components 1040 include high frequency inductors, ferrite inductors, power inductors, ferrite beads, LTCC (Low Temperature Co-Firing Ceramics), EMI (Electro Magnetic Interference) filters, MLCC (Multi-Layer Ceramic Condensers) and the like. However, the present invention is not limited thereto, and besides these, passive components used for various other purposes may be included. Further, it goes without saying that other components 1040 may be combined with each other together with the chip-related component 1020 and / or the network-related component 1030.

電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／又は電気的に連結されているか連結されていない他の部品を含むことができる。他の部品としては、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、電池１０８０、オーディオコーデック（不図示）、ビデオコーデック（不図示）、電力増幅器（不図示）、羅針盤（不図示）、加速度計（不図示）、ジャイロスコープ（不図示）、スピーカー（不図示）、大容量記憶装置（例えば、ハードディスクドライブ）（不図示）、ＣＤ（ｃｏｍｐａｃｔ ｄｉｓｋ）（不図示）、及びＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ）（不図示）などが挙げられる。但し、これらに限定されるものではなく、これら以外にも、電子機器１０００の種類に応じて様々な用途のために用いられるその他の部品などが含まれ得ることは言うまでもない。   Depending on the type of electronic device 1000, the electronic device 1000 may include other components that are physically and / or electrically connected to the main board 1010. Other components include, for example, camera 1050, antenna 1060, display 1070, battery 1080, audio codec (not shown), video codec (not shown), power amplifier (not shown), compass (not shown), accelerometer ( (Not shown), gyroscope (not shown), speaker (not shown), mass storage device (for example, hard disk drive) (not shown), CD (compact disk) (not shown), and DVD (digital versatile disk) ( (Not shown). However, the present invention is not limited to these, and it goes without saying that other parts used for various purposes may be included depending on the type of the electronic device 1000.

電子機器１０００は、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、携帯情報端末（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ ｓｙｓｔｅｍ）、コンピューター（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ ｗａｔｃｈ）、オートモーティブ（Ａｕｔｏｍｏｔｉｖｅ）などであることができる。但し、これらに限定されるものではなく、これら以外にも、データを処理する任意の他の電子機器であってもよいことは言うまでもない。   The electronic device 1000 includes a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a network system, and a computer. A monitor, a tablet, a laptop, a laptop, a netbook, a television, a video game, a smart watch, an automotive, etc. Can do. However, it is not limited to these, and it goes without saying that any other electronic device that processes data may be used.

図２は電子機器の一例を概略的に示した斜視図である。   FIG. 2 is a perspective view schematically showing an example of an electronic device.

図面を参照すると、半導体パッケージは、上述のような種々の電子機器において様々な用途に適用される。例えば、スマートフォン１１００の本体１１０１の内部にはメインボード１１１０が収容されており、メインボード１１１０には種々の部品１１２０が物理的及び／又は電気的に連結されている。また、カメラ１１３０のように、メインボード１１１０に物理的及び／又は電気的に連結されているか連結されていない他の部品が本体１１０１内に収容されている。部品１１２０の一部はチップ関連部品であることができ、半導体パッケージ１１２１であってもよいが、これに限定されるものではない。電子機器が必ずしもスマートフォン１１００に限定されるものではなく、上述のように、他の電子機器であってもよいことは言うまでもない。   Referring to the drawings, the semiconductor package is applied to various uses in various electronic devices as described above. For example, a main board 1110 is accommodated in the main body 1101 of the smartphone 1100, and various components 1120 are physically and / or electrically connected to the main board 1110. Further, like the camera 1130, other components that are physically and / or electrically connected to the main board 1110 are not accommodated in the main body 1101. A part of the component 1120 may be a chip-related component and may be the semiconductor package 1121, but is not limited thereto. Needless to say, the electronic device is not necessarily limited to the smartphone 1100 and may be another electronic device as described above.

半導体パッケージ
一般に、半導体チップには、数多くの微細電気回路が集積されているが、それ自体が半導体完成品としての役割を果たすことはできず、外部からの物理的又は化学的衝撃により損傷する可能性がある。したがって、半導体チップ自体をそのまま用いるのではなく、半導体チップをパッケージングして、パッケージ状態で電子機器などに用いている。 Semiconductor package In general, a semiconductor chip contains a large number of fine electrical circuits, but it cannot itself serve as a finished semiconductor product and can be damaged by external physical or chemical impacts. There is sex. Therefore, the semiconductor chip itself is not used as it is, but the semiconductor chip is packaged and used in an electronic device or the like in a packaged state.

半導体パッケージングが必要な理由は、電気的連結という観点から、半導体チップと電子機器のメインボードの回路幅が異なるためである。具体的に、半導体チップは、接続パッドのサイズ及び接続パッド間の間隔が非常に微細であるのに対し、電子機器に用いられるメインボードは、部品実装パッドのサイズ及び部品実装パッド間の間隔が半導体チップのスケールより著しく大きい。したがって、半導体チップをこのようなメインボード上にそのまま取り付けることは困難であり、相互間の回路幅の差を緩和することができるパッケージング技術が要求される。   The reason why semiconductor packaging is necessary is that the circuit widths of the semiconductor chip and the main board of the electronic device are different from the viewpoint of electrical connection. Specifically, in the semiconductor chip, the size of the connection pads and the interval between the connection pads are very fine, whereas the main board used in the electronic device has the size of the component mounting pads and the interval between the component mounting pads. It is significantly larger than the scale of a semiconductor chip. Therefore, it is difficult to mount the semiconductor chip on such a main board as it is, and a packaging technique that can alleviate the difference in circuit width between them is required.

このようなパッケージング技術により製造される半導体パッケージは、構造及び用途によって、ファン−イン半導体パッケージ（Ｆａｎ−ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とファン−アウト半導体パッケージ（Ｆａｎ−ｏｕｔ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）とに区分されることができる。   A semiconductor package manufactured by such packaging technology is classified into a fan-in semiconductor package and a fan-out semiconductor package according to the structure and application. Can do.

以下では、図面を参照して、ファン−イン半導体パッケージとファン−アウト半導体パッケージについてより詳細に説明する。   Hereinafter, the fan-in semiconductor package and the fan-out semiconductor package will be described in more detail with reference to the drawings.

（ファン−イン半導体パッケージ）
図３はファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図である。 (Fan-in semiconductor package)
FIG. 3 is a cross-sectional view schematically showing before and after packaging of the fan-in semiconductor package.

図４はファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。   FIG. 4 is a cross-sectional view schematically illustrating a packaging process of a fan-in semiconductor package.

図面を参照すると、半導体チップ２２２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）などを含む本体２２２１と、本体２２２１の一面上に形成された、アルミニウム（Ａｌ）などの導電性物質を含む接続パッド２２２２と、本体２２２１の一面上に形成され、接続パッド２２２２の少なくとも一部を覆う酸化膜又は窒化膜などのパッシベーション膜２２２３と、を含む、例えば、ベア（Ｂａｒｅ）状態の集積回路（ＩＣ）であることができる。この際、接続パッド２２２２が非常に小さいため、集積回路（ＩＣ）は、回路幅の差が大きい電子機器のメインボードなどはもちろん、回路幅の差がメインボードよりは小さい中間レベルのプリント回路基板（ＰＣＢ）にも実装されにくい。   Referring to the drawing, a semiconductor chip 2220 includes a main body 2221 containing silicon (Si), germanium (Ge), gallium arsenide (GaAs), and the like, and a conductive material such as aluminum (Al) formed on one surface of the main body 2221. For example, an integration in a bare state includes a connection pad 2222 containing a substance and a passivation film 2223 formed on one surface of the main body 2221 and covering at least a part of the connection pad 2222 such as an oxide film or a nitride film. It can be a circuit (IC). At this time, since the connection pad 2222 is very small, the integrated circuit (IC) is not only a main board of an electronic device having a large difference in circuit width, but also an intermediate level printed circuit board in which the difference in circuit width is smaller than that of the main board. It is difficult to mount on (PCB).

そのため、接続パッド２２２２を再配線するために、半導体チップ２２２０上に半導体チップ２２２０のサイズに応じて連結部材２２４０を形成する。連結部材２２４０は、半導体チップ２２２０上に感光性絶縁樹脂（ＰＩＤ）などの絶縁物質で絶縁層２２４１を形成し、接続パッド２２２２をオープンさせるビアホール２２４３ｈを形成した後、再配線層２２４２及びビア２２４３を形成することで形成することができる。その後、連結部材２２４０を保護するパッシベーション層２２５０を形成し、開口部２２５１を形成した後、アンダーバンプ金属層２２６０などを形成する。すなわち、一連の過程を経て、例えば、半導体チップ２２２０、連結部材２２４０、パッシベーション層２２５０、及びアンダーバンプ金属層２２６０を含むファン−イン半導体パッケージ２２００が製造される。   Therefore, in order to redistribute the connection pads 2222, a connecting member 2240 is formed on the semiconductor chip 2220 according to the size of the semiconductor chip 2220. The connecting member 2240 forms an insulating layer 2241 with an insulating material such as a photosensitive insulating resin (PID) on the semiconductor chip 2220, forms a via hole 2243h for opening the connection pad 2222, and then forms the rewiring layer 2242 and the via 2243. It can be formed by forming. Thereafter, a passivation layer 2250 that protects the connecting member 2240 is formed, an opening 2251 is formed, and then an under bump metal layer 2260 and the like are formed. That is, through a series of processes, for example, the fan-in semiconductor package 2200 including the semiconductor chip 2220, the connecting member 2240, the passivation layer 2250, and the under bump metal layer 2260 is manufactured.

このように、ファン−イン半導体パッケージは、半導体チップの接続パッド、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子の全てを素子の内側に配置したパッケージ形態である。ファン−イン半導体パッケージは、電気的特性に優れており、安価で生産することができる。したがって、スマートフォンに内蔵される多くの素子がファン−イン半導体パッケージの形態で製作されており、具体的には、小型で、且つ速い信号伝達を実現するように開発が行われている。   As described above, the fan-in semiconductor package is a package form in which all the connection pads of the semiconductor chip, for example, I / O (Input / Output) terminals are arranged inside the element. The fan-in semiconductor package has excellent electrical characteristics and can be produced at low cost. Therefore, many elements built in a smartphone are manufactured in the form of a fan-in semiconductor package, and specifically, development is performed so as to realize a small and fast signal transmission.

しかしながら、ファン−イン半導体パッケージは、Ｉ／Ｏ端子の全てを半導体チップの内側に配置しなければならないため、空間的な制約が多い。したがって、このような構造は、多数のＩ／Ｏ端子を有する半導体チップや、サイズが小さい半導体チップに適用するには困難な点がある。また、このような欠点により、電子機器のメインボードにファン−イン半導体パッケージを直接実装して用いることができない。これは、再配線工程により半導体チップのＩ／Ｏ端子のサイズ及び間隔を拡大したとしても、電子機器のメインボードに直接実装可能な程度のサイズ及び間隔まで拡大することができるわけではないためである。   However, the fan-in semiconductor package has many spatial restrictions because all of the I / O terminals must be arranged inside the semiconductor chip. Therefore, such a structure is difficult to apply to a semiconductor chip having a large number of I / O terminals or a semiconductor chip having a small size. Further, due to such drawbacks, the fan-in semiconductor package cannot be directly mounted on the main board of the electronic device. This is because even if the size and interval of the I / O terminal of the semiconductor chip is increased by the rewiring process, it cannot be increased to a size and interval that can be directly mounted on the main board of the electronic device. is there.

図５はファン−イン半導体パッケージがプリント回路基板上に実装されて、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。   FIG. 5 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is mounted on a printed circuit board and finally mounted on a main board of an electronic device.

図６はファン−イン半導体パッケージがプリント回路基板内に内蔵されて、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。   FIG. 6 is a cross-sectional view schematically showing a case where the fan-in semiconductor package is built in the printed circuit board and finally mounted on the main board of the electronic device.

図面を参照すると、ファン−イン半導体パッケージ２２００においては、半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がプリント回路基板２３０１によりさらに再配線されて、最終的には、プリント回路基板２３０１上にファン−イン半導体パッケージ２２００が実装された状態で電子機器のメインボード２５００に実装可能となる。この際、半田ボール２２７０などはアンダーフィル樹脂２２８０などにより固定されることができ、外側はモールディング材２２９０などで覆うことができる。又は、ファン−イン半導体パッケージ２２００は、別のプリント回路基板２３０２内に内蔵（Ｅｍｂｅｄｄｅｄ）されてもよい。その場合、プリント回路基板２３０２内に内蔵された状態の半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子が、プリント回路基板２３０２によりさらに再配線されるため、最終的に電子機器のメインボード２５００に実装可能となる。   Referring to the drawing, in the fan-in semiconductor package 2200, the connection pads 2222 of the semiconductor chip 2220, that is, the I / O terminals are further redistributed by the printed circuit board 2301, and finally on the printed circuit board 2301. The fan-in semiconductor package 2200 is mounted on the main board 2500 of the electronic device. At this time, the solder balls 2270 and the like can be fixed by the underfill resin 2280 and the outside can be covered with the molding material 2290 and the like. Alternatively, the fan-in semiconductor package 2200 may be embedded in another printed circuit board 2302 (Embedded). In that case, since the connection pads 2222 of the semiconductor chip 2220 built in the printed circuit board 2302, that is, the I / O terminals are further rewired by the printed circuit board 2302, the main board of the electronic device is finally obtained. 2500 can be mounted.

このように、ファン−イン半導体パッケージは電子機器のメインボードに直接実装されて用いられることが困難であるため、別のプリント回路基板上に実装された後、さらにパッケージング工程を経て電子機器のメインボードに実装されるか、又はプリント回路基板内に内蔵された状態で電子機器のメインボードに実装されて用いられている。   As described above, since the fan-in semiconductor package is difficult to be used by being directly mounted on the main board of the electronic device, after being mounted on another printed circuit board, the electronic device is further subjected to a packaging process. It is mounted on a main board or mounted on a main board of an electronic device in a state of being embedded in a printed circuit board.

（ファン−アウト半導体パッケージ）
図７はファン−アウト半導体パッケージの概略的な形態を示した断面図である。 (Fan-out semiconductor package)
FIG. 7 is a cross-sectional view showing a schematic form of a fan-out semiconductor package.

図面を参照すると、ファン−アウト半導体パッケージ２１００は、例えば、半導体チップ２１２０の外側が封止材２１３０により保護されており、半導体チップ２１２０の接続パッド２１２２が連結部材２１４０により半導体チップ２１２０の外側まで再配線される。この際、連結部材２１４０上にはパッシベーション層２１５０をさらに形成することができ、パッシベーション層２１５０の開口部にはアンダーバンプ金属層２１６０をさらに形成することができる。アンダーバンプ金属層２１６０上には半田ボール２１７０をさらに形成することができる。半導体チップ２１２０は、本体２１２１、接続パッド２１２２、パッシベーション膜（不図示）などを含む集積回路（ＩＣ）であることができる。連結部材２１４０は、絶縁層２１４１と、絶縁層２１４１上に形成された再配線層２１４２と、接続パッド２１２２と再配線層２１４２などを電気的に連結するビア２１４３と、を含むことができる。   Referring to the drawing, in the fan-out semiconductor package 2100, for example, the outside of the semiconductor chip 2120 is protected by the sealing material 2130, and the connection pads 2122 of the semiconductor chip 2120 are reconnected to the outside of the semiconductor chip 2120 by the connecting member 2140. Wired. At this time, a passivation layer 2150 can be further formed on the connecting member 2140, and an under bump metal layer 2160 can be further formed in the opening of the passivation layer 2150. A solder ball 2170 may be further formed on the under bump metal layer 2160. The semiconductor chip 2120 can be an integrated circuit (IC) including a main body 2121, connection pads 2122, a passivation film (not shown), and the like. The connection member 2140 may include an insulating layer 2141, a rewiring layer 2142 formed on the insulating layer 2141, and a via 2143 that electrically connects the connection pad 2122 and the rewiring layer 2142.

このように、ファン−アウト半導体パッケージは、半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態である。上述のように、ファン−イン半導体パッケージは、半導体チップのＩ／Ｏ端子の全てを半導体チップの内側に配置させなければならず、そのため、素子のサイズが小さくなると、ボールのサイズ及びピッチを減少させなければならないため、標準化されたボールレイアウトを用いることができない。これに対し、ファン−アウト半導体パッケージは、このように半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態であるため、半導体チップのサイズが小さくなっても標準化されたボールレイアウトをそのまま用いることができる。したがって、後述のように、上記のような別のプリント回路基板を用いることなく、電子機器のメインボード上に半導体チップ２１２０を実装することができる。   As described above, the fan-out semiconductor package has a form in which the I / O terminals are redistributed to the outside of the semiconductor chip by the connecting member formed on the semiconductor chip. As described above, the fan-in semiconductor package requires that all of the I / O terminals of the semiconductor chip be placed inside the semiconductor chip, so that as the element size is reduced, the ball size and pitch are reduced. Standard ball layout cannot be used. On the other hand, the fan-out semiconductor package has a configuration in which the I / O terminals are redistributed and arranged to the outside of the semiconductor chip by the connecting member formed on the semiconductor chip in this way. Even if the size is reduced, the standardized ball layout can be used as it is. Therefore, as described later, the semiconductor chip 2120 can be mounted on the main board of the electronic device without using another printed circuit board as described above.

図８はファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。   FIG. 8 is a cross-sectional view schematically showing a case where the fan-out semiconductor package is mounted on the main board of the electronic device.

図面を参照すると、ファン−アウト半導体パッケージ２１００は半田ボール２１７０などを介して電子機器のメインボード２５００に実装することができる。すなわち、上述のように、ファン−アウト半導体パッケージ２１００は、半導体チップ２１２０上に半導体チップ２１２０のサイズを超えるファン−アウト領域まで接続パッド２１２２を再配線できる連結部材２１４０を形成するため、標準化されたボールレイアウトをそのまま用いることができる。その結果、別のプリント回路基板などがなくても、半導体チップ２１２０を電子機器のメインボード２５００に実装することができる。   Referring to the drawing, the fan-out semiconductor package 2100 can be mounted on a main board 2500 of an electronic device via solder balls 2170 or the like. That is, as described above, the fan-out semiconductor package 2100 has been standardized to form the connecting member 2140 on the semiconductor chip 2120 that can redistribute the connection pads 2122 up to the fan-out region exceeding the size of the semiconductor chip 2120. The ball layout can be used as it is. As a result, the semiconductor chip 2120 can be mounted on the main board 2500 of the electronic device without a separate printed circuit board.

このように、ファン−アウト半導体パッケージは、別のプリント回路基板がなくても電子機器のメインボードに実装することができるため、プリント回路基板を用いるファン−イン半導体パッケージに比べて厚さがより小さいパッケージ寸法を実現することができ、小型化及び薄型化が可能である。また、熱特性及び電気的特性に優れるため、モバイル製品に特に好適である。また、プリント回路基板（ＰＣＢ）を用いる一般的なＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）タイプに比べて、よりコンパクトに実現することができ、反り現象の発生による問題を解決することができる。   Thus, since the fan-out semiconductor package can be mounted on the main board of an electronic device without a separate printed circuit board, the thickness is larger than that of a fan-in semiconductor package using a printed circuit board. Small package dimensions can be realized, and miniaturization and thinning are possible. Moreover, since it is excellent in thermal characteristics and electrical characteristics, it is particularly suitable for mobile products. Further, it can be realized more compactly than a general POP (Package on Package) type using a printed circuit board (PCB), and the problem due to the occurrence of a warp phenomenon can be solved.

一方、ファン−アウト半導体パッケージは、このように半導体チップを電子機器のメインボードなどに実装するための、そして外部からの衝撃から半導体チップを保護するためのパッケージ技術を意味するものである。他方、ファン−イン半導体パッケージが内蔵されるプリント回路基板などのプリント回路基板（ＰＣＢ）を用いる実装方式は、ファン−アウト半導体パッケージに基づく実装方式とはスケール、用途などが異なる実装方式である。   On the other hand, the fan-out semiconductor package means a packaging technique for mounting a semiconductor chip on a main board of an electronic device as described above and for protecting the semiconductor chip from an external shock. On the other hand, a mounting method using a printed circuit board (PCB) such as a printed circuit board in which a fan-in semiconductor package is built is a mounting method that differs in scale, application, and the like from a mounting method based on a fan-out semiconductor package.

（ファン−アウト半導体パッケージモジュール）
図９はファン−アウト半導体パッケージモジュールの一例を概略的に示した断面図である。 (Fan-out semiconductor package module)
FIG. 9 is a cross-sectional view schematically showing an example of a fan-out semiconductor package module.

図１０は図９のファン−アウト半導体パッケージモジュールをＩ−Ｉ'線に沿って切って見た場合の概略的な平面図である。   FIG. 10 is a schematic plan view of the fan-out semiconductor package module of FIG. 9 taken along the line II ′.

図面を参照すると、一例によるファン−アウト半導体パッケージモジュール１００Ａは、第１〜第６貫通孔１１０ＨＡ、１１０ＨＢ、１１０ＨＣ、１１０ＨＤ、１１０ＨＥ、１１０ＨＦを有するコア部材１１０と、第１貫通孔１１０ＨＡ内に配置され、接続パッド１２２が配置された活性面、及び活性面の反対側に配置された非活性面を有する半導体チップ１２０と、第２貫通孔１１０ＨＢ内に配置された複数の第１受動部品１２５Ａと、第３貫通孔１１０ＨＣ内に配置された複数の第２受動部品１２５Ｂと、第４貫通孔１１０ＨＤ内に配置された複数の第３受動部品１２５Ｃと、第５貫通孔１１０ＨＥ内に配置された複数の第４受動部品１２５Ｄと、第６貫通孔１１０ＨＦ内に配置された第５受動部品１２５Ｅと、コア部材１１０及び第１〜第５受動部品１２５Ａ、１２５Ｂ、１２５Ｃ、１２５Ｄ、１２５Ｅのそれぞれの少なくとも一部を封止し、第２〜第６貫通孔１１０ＨＢ、１１０ＨＣ、１１０ＨＤ、１１０ＨＥ、１１０ＨＦ内のそれぞれの少なくとも一部を満たす第１封止材１３１と、半導体チップ１２０の非活性面の少なくとも一部を封止し、第１貫通孔１１０ＨＡ内の少なくとも一部を満たす第２封止材１３２と、コア部材１１０、半導体チップ１２０の活性面、及び第１〜第５受動部品１２５Ａ、１２５Ｂ、１２５Ｃ、１２５Ｄ、１２５Ｅ上に配置され、接続パッド１２２、及び第１〜第５受動部品１２５Ａ、１２５Ｂ、１２５Ｃ、１２５Ｄ、１２５Ｅと電気的に連結された再配線層１４２を含む連結部材１４０と、連結部材１４０上に配置されたパッシベーション層１５０と、パッシベーション層１５０の開口部に形成され、再配線層１４２と電気的に連結されたアンダーバンプ金属層１６０と、アンダーバンプ金属層１６０上に配置され、アンダーバンプ金属層１６０を介して再配線層１４２と電気的に連結された電気接続構造体１７０と、を含む。   Referring to the drawing, a fan-out semiconductor package module 100A according to an example is disposed in a core member 110 having first to sixth through holes 110HA, 110HB, 110HC, 110HD, 110HE, and 110HF, and the first through hole 110HA. A semiconductor chip 120 having an active surface on which the connection pads 122 are disposed, and a non-active surface disposed on the opposite side of the active surface, and a plurality of first passive components 125A disposed in the second through holes 110HB, A plurality of second passive components 125B arranged in the third through-hole 110HC, a plurality of third passive components 125C arranged in the fourth through-hole 110HD, and a plurality of components arranged in the fifth through-hole 110HE The fourth passive component 125D, the fifth passive component 125E disposed in the sixth through hole 110HF, the core member 110, and the first Sealing at least a part of each of the fifth passive components 125A, 125B, 125C, 125D, and 125E and filling at least a part of each of the second through sixth through holes 110HB, 110HC, 110HD, 110HE, and 110HF. 1 sealing material 131, the 2nd sealing material 132 which seals at least one part of the inactive surface of the semiconductor chip 120, and fills at least one part in the 1st through-hole 110HA, the core member 110, and the semiconductor chip 120 The active surface and the first to fifth passive components 125A, 125B, 125C, 125D, 125E are electrically connected to the connection pad 122 and the first to fifth passive components 125A, 125B, 125C, 125D, 125E. A connecting member 140 including a rewiring layer 142 connected to each other, and a passivation disposed on the connecting member 140 150, an under bump metal layer 160 formed in the opening of the passivation layer 150 and electrically connected to the rewiring layer 142, and disposed on the under bump metal layer 160, and re-transmitted through the under bump metal layer 160. An electrical connection structure 170 electrically connected to the wiring layer 142.

最近は、モバイル用ディスプレイの大型化に伴い、電池容量を増加させる必要性が台頭している。電池容量の増加に応じて、電池が占める面積も大きくなり、プリント回路基板（ＰＣＢ）のサイズを縮小することが求められている。これに伴う部品の実装面積の減少により、モジュール化への関心が持続的に高まっているのが実情である。一方、複数の部品を実装する従来の技術としては、ＣＯＢ（Ｃｈｉｐ ｏｎ Ｂｏａｒｄ）技術を挙げることができる。ＣＯＢは、プリント回路基板上に個別の受動素子及び半導体パッケージを表面実装技術（ＳＭＴ）を用いて実装する方式である。この方式には、価格的なメリットはあるが、部品間の最小間隔を維持する必要があるため広い実装面積が求められており、部品間の電磁波干渉（ＥＭＩ）が大きく、半導体チップと受動部品との間の距離が遠いことが原因で電気ノイズが増加するという問題がある。   Recently, with the increase in size of mobile displays, the need to increase battery capacity has emerged. As the battery capacity increases, the area occupied by the battery also increases, and it is required to reduce the size of the printed circuit board (PCB). The actual situation is that interest in modularization has been continuously increasing due to the reduction of the mounting area of components. On the other hand, as a conventional technique for mounting a plurality of components, a COB (Chip on Board) technique can be cited. COB is a system in which individual passive elements and semiconductor packages are mounted on a printed circuit board using surface mounting technology (SMT). Although this method has a merit in price, a large mounting area is required because it is necessary to maintain a minimum distance between components, and electromagnetic interference (EMI) between components is large, and a semiconductor chip and a passive component are required. There is a problem in that electrical noise increases due to a long distance between the two.

これに対し、一例によるファン−アウト半導体パッケージモジュール１００Ａは、複数の受動部品１２５Ａ、１２５Ｂ、１２５Ｃ、１２５Ｄ、１２５Ｅが半導体チップ１２０とともに一つのパッケージ内に配置されてモジュール化されている。したがって、部品間の間隔を最小限に抑えることができるため、メインボードなどのプリント回路基板における実装面積を最小化することができる。また、半導体チップ１２０と受動部品１２５Ａ、１２５Ｂ、１２５Ｃ、１２５Ｄ、１２５Ｅとの間の電気的経路を最小限に抑えることができるためノイズの問題を改善させることができる。特に、一回の封止ではなく、二段階以上の封止過程を経ることにより、受動部品１２５Ａ、１２５Ｂ、１２５Ｃ、１２５Ｄ、１２５Ｅの実装による実装歩留まりや異物の影響などを最小限に抑えることができる。   On the other hand, the fan-out semiconductor package module 100A according to an example is a module in which a plurality of passive components 125A, 125B, 125C, 125D, and 125E are arranged in one package together with the semiconductor chip 120. Therefore, since the interval between components can be minimized, the mounting area on a printed circuit board such as a main board can be minimized. In addition, since the electrical path between the semiconductor chip 120 and the passive components 125A, 125B, 125C, 125D, and 125E can be minimized, the noise problem can be improved. In particular, it is possible to minimize the mounting yield and the influence of foreign matters due to the mounting of the passive components 125A, 125B, 125C, 125D, and 125E by performing a sealing process of two or more stages instead of a single sealing. it can.

具体的には、受動部品１２５Ａ、１２５Ｂ、１２５Ｃ、１２５Ｄ、１２５Ｅの場合は表面実装が比較的容易であるが、半導体チップ１２０の場合は、表面実装のために、高精度及びクリーンな環境が要求されるなど、比較的困難である。したがって、受動部品１２５Ａ、１２５Ｂ、１２５Ｃ、１２５Ｄ、１２５Ｅを実装及び封止する工程と、半導体チップ１２０を実装及び封止する工程とを分離して行う場合、両者間の実装歩留まりや異物の影響などを最小限に抑えることができる。特に、比較的高価な半導体チップ１２０は、受動部品１２５Ａ、１２５Ｂ、１２５Ｃ、１２５Ｄ、１２５Ｅの実装及び封止後に、別途の良品ユニットに対してのみ精密工程で実装及び封止することができるため、特に高い歩留まりを有することができる。また、様々な厚さ差を示す受動部品１２５Ａ、１２５Ｂ、１２５Ｃ、１２５Ｄ、１２５Ｅ及び／又は半導体チップ１２０を安定的に固定させることができ、厚さ偏差によるいくつかの問題を解決することができる。   Specifically, in the case of the passive components 125A, 125B, 125C, 125D, and 125E, surface mounting is relatively easy, but in the case of the semiconductor chip 120, a high-precision and clean environment is required for surface mounting. It is relatively difficult. Therefore, when the process of mounting and sealing the passive components 125A, 125B, 125C, 125D, and 125E and the process of mounting and sealing the semiconductor chip 120 are performed separately, the mounting yield between them and the influence of foreign matter, etc. Can be minimized. In particular, the relatively expensive semiconductor chip 120 can be mounted and sealed in a precision process only on a separate good product unit after mounting and sealing the passive components 125A, 125B, 125C, 125D, and 125E. It can have a particularly high yield. In addition, the passive components 125A, 125B, 125C, 125D, 125E and / or the semiconductor chip 120 showing various thickness differences can be stably fixed, and some problems due to thickness deviation can be solved. .

以下、一例によるファン−アウト半導体パッケージモジュール１００Ａに含まれるそれぞれの構成についてより詳細に説明する。   Hereinafter, each configuration included in the fan-out semiconductor package module 100A according to an example will be described in more detail.

コア部材１１０は、具体的な材料に応じてパッケージモジュール１００Ａの剛性をより改善させることができ、封止材１３１、１３２の厚さ均一性を確保するなどの役割を果たすことができる。コア部材１１０は、複数の貫通孔１１０ＨＡ、１１０ＨＢ、１１０ＨＣ、１１０ＨＤ、１１０ＨＥ、１１０ＨＦを有する。複数の１１０ＨＡ、１１０ＨＢ、１１０ＨＣ、１１０ＨＤ、１１０ＨＥ、１１０ＨＦは物理的に離隔していることができる。複数の１１０ＨＡ、１１０ＨＢ、１１０ＨＣ、１１０ＨＤ、１１０ＨＥ、１１０ＨＦ内には半導体チップ１２０及び受動部品１２５Ａ、１２５Ｂ、１２５Ｃ、１２５Ｄ、１２５Ｅがそれぞれ配置される。半導体チップ１２０及び受動部品１２５Ａ、１２５Ｂ、１２５Ｃ、１２５Ｄ、１２５Ｅはそれぞれ、貫通孔１１０ＨＡ、１１０ＨＢ、１１０ＨＣ、１１０ＨＤ、１１０ＨＥ、１１０ＨＦの壁面と所定距離離隔して貫通孔１１０ＨＡ、１１０ＨＢ、１１０ＨＣ、１１０ＨＤ、１１０ＨＥ、１１０ＨＦの壁面で囲まれることができる。但し、必要に応じて、変形することも可能である。   The core member 110 can further improve the rigidity of the package module 100 </ b> A according to a specific material, and can play a role of ensuring the thickness uniformity of the sealing materials 131 and 132. The core member 110 has a plurality of through holes 110HA, 110HB, 110HC, 110HD, 110HE, and 110HF. The plurality of 110HA, 110HB, 110HC, 110HD, 110HE, and 110HF can be physically separated. A semiconductor chip 120 and passive components 125A, 125B, 125C, 125D, and 125E are disposed in the plurality of 110HA, 110HB, 110HC, 110HD, 110HE, and 110HF, respectively. The semiconductor chip 120 and the passive components 125A, 125B, 125C, 125D, and 125E are separated from the wall surfaces of the through holes 110HA, 110HB, 110HC, 110HD, 110HE, and 110HF by a predetermined distance, and the through holes 110HA, 110HB, 110HC, 110HD, and 110HE are separated. , 110 HF wall. However, it can be modified as necessary.

コア部材１１０は絶縁層１１１を含む。絶縁層１１１の材料は特に限定されない。例えば、絶縁物質が用いられることができる。この際、絶縁物質としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの樹脂が無機フィラーととともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などが用いられることができる。必要に応じては、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｅｎｃａｐｓｕｌａｎｔ：ＰＩＥ）樹脂を用いることもできる。   The core member 110 includes an insulating layer 111. The material of the insulating layer 111 is not particularly limited. For example, an insulating material can be used. In this case, as the insulating material, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a core such as a glass fiber (Glass Fiber, Glass Clos, Glass Fabric) such as these resins together with an inorganic filler. Resins impregnated in the material, for example, prepreg, ABF (Ajinomoto Build-up Film), FR-4, BT (Bismaleimide Triazine), and the like can be used. If necessary, a photosensitive image encapsulant (PIE) resin may be used.

コア部材１１０は、絶縁層１１１の両面に配置された導体層１１２ａ、１１２ｂを含むことができる。導体層１１２ａ、１１２ｂは、貫通孔１１０ＨＡ、１１０ＨＢ、１１０ＨＣ、１１０ＨＤ、１１０ＨＥ、１１０ＨＦを形成するための、又は半導体チップ１２０及び受動部品１２５Ａ、１２５Ｂ、１２５Ｃ、１２５Ｄ、１２５Ｅを配置するためのマークパターンとして用いることができる。又は、導体層１１２ａ、１１２ｂは、配線パターンとしても用いることができる。例えば、導体層１１２ａ、１１２ｂは、グラウンド（ＧＮＤ）パターンであってもよい。形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができるが、これに限定されるものではない。   The core member 110 can include conductor layers 112 a and 112 b disposed on both sides of the insulating layer 111. The conductor layers 112a and 112b serve as mark patterns for forming the through holes 110HA, 110HB, 110HC, 110HD, 110HE, and 110HF, or for arranging the semiconductor chip 120 and the passive components 125A, 125B, 125C, 125D, and 125E. Can be used. Alternatively, the conductor layers 112a and 112b can also be used as a wiring pattern. For example, the conductor layers 112a and 112b may be a ground (GND) pattern. Forming substances include copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium (Ti), or alloys thereof. However, the present invention is not limited to this.

半導体チップ１２０は、数百〜数百万個以上の素子が一つのチップ内に集積化されている集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）であることができる。この際、集積回路は、電力管理集積回路（ＰＭＩＣ：Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）であってもよいが、これに限定されるものではない。一方、半導体チップ１２０は、別のバンプや再配線層が形成されないベア（Ｂａｒｅ）状態の集積回路であることができる。集積回路は、活性ウェハをベースに形成されることができる。この場合、半導体チップの本体１２１をなす母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）などが用いられることができる。本体１２１には、様々な回路が形成されていることができる。接続パッド１２２は、半導体チップ１２０を、他の構成要素と電気的に連結させるためのものであり、形成材料としては、それぞれアルミニウム（Ａｌ）などの導電性物質を特に制限なく用いることができる。本体１２１上には、接続パッド１２２を露出させるパッシベーション膜１２３が形成されることができ、パッシベーション膜１２３は、酸化膜又は窒化膜などであってもよく、又は酸化膜と窒化膜の二重層であってもよい。その他の必要な位置にそれぞれ、絶縁膜（不図示）などがさらに配置されてもよい。   The semiconductor chip 120 may be an integrated circuit (IC) in which several hundred to several million elements or more are integrated in one chip. At this time, the integrated circuit may be a power management integrated circuit (PMIC: Power Management IC), but is not limited thereto. On the other hand, the semiconductor chip 120 may be a bare integrated circuit in which another bump or rewiring layer is not formed. The integrated circuit can be formed based on an active wafer. In this case, silicon (Si), germanium (Ge), gallium arsenide (GaAs), or the like can be used as a base material forming the main body 121 of the semiconductor chip. Various circuits can be formed in the main body 121. The connection pad 122 is for electrically connecting the semiconductor chip 120 to other components, and a conductive material such as aluminum (Al) can be used without particular limitation as a forming material. A passivation film 123 that exposes the connection pads 122 may be formed on the main body 121. The passivation film 123 may be an oxide film or a nitride film, or a double layer of an oxide film and a nitride film. There may be. An insulating film (not shown) or the like may be further arranged at other necessary positions.

受動部品１２５Ａ、１２５Ｂ、１２５Ｃ、１２５Ｄ、１２５Ｅは、それぞれ独立してＭＬＣＣ（Ｍｕｌｔｉ Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）、ＬＩＣＣ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃｈｉｐ Ｃａｐａｃｉｔｏｒ）、インダクタ、ビーズなどであってもよい。受動部品１２５Ａ、１２５Ｂ、１２５Ｃ、１２５Ｄ、１２５Ｅは、互いに異なる厚さを有することができる。また、受動部品１２５Ａ、１２５Ｂ、１２５Ｃ、１２５Ｄ、１２５Ｅは、半導体チップ１２０とも異なる厚さを有することができる。一例によるファン−アウト半導体パッケージモジュール１００Ａは、二段階以上の過程によりこれらを封止するため、上述の厚さ偏差による様々な不良問題の発生を最小限に抑えることができる。受動部品１２５Ａ、１２５Ｂ、１２５Ｃ、１２５Ｄ、１２５Ｅのそれぞれの数は、特に限定されず、図面に図示したよりも多くてもよく、少なくてもよい。   The passive components 125A, 125B, 125C, 125D, and 125E may be independently MLCCs (Multi Layer Ceramic Capacitors), LICCs (Low Inductance Chip Capacitors), inductors, beads, and the like. The passive components 125A, 125B, 125C, 125D, and 125E can have different thicknesses. In addition, the passive components 125A, 125B, 125C, 125D, and 125E can have different thicknesses than the semiconductor chip 120. Since the fan-out semiconductor package module 100A according to the example seals them through two or more steps, occurrence of various defect problems due to the above-described thickness deviation can be minimized. The number of each of the passive components 125A, 125B, 125C, 125D, and 125E is not particularly limited, and may be larger or smaller than illustrated in the drawings.

第１封止材１３１は、受動部品１２５Ａ、１２５Ｂ、１２５Ｃ、１２５Ｄ、１２５Ｅのそれぞれの少なくとも一部を封止する。また、貫通孔１１０ＨＢ、１１０ＨＣ、１１０ＨＤ、１１０ＨＥ、１１０ＨＦ内のそれぞれの少なくとも一部を満たす。また、コア部材１１０の少なくとも一部を覆う。第１封止材１３１は絶縁物質を含む。絶縁物質としては、無機フィラー及び絶縁樹脂を含む材料、例えば、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらに無機フィラーのような補強材が含まれる樹脂、具体的には、ＡＢＦ、ＦＲ−４、ＢＴ樹脂などを用いることができる。また、ＥＭＣなどの公知の成形材料を用いることができ、必要に応じては、感光性材料、すなわち、ＰＩＥ（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｅｎｃａｐｓｕｌａｎｔ）を用いることもできる。必要に応じては、熱硬化性樹脂や熱可塑性樹脂のような絶縁樹脂が無機フィラー及び／又はガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された材料を用いることもできる。   The first sealing member 131 seals at least a part of each of the passive components 125A, 125B, 125C, 125D, and 125E. Further, at least a part of each of the through holes 110HB, 110HC, 110HD, 110HE, and 110HF is filled. Further, at least a part of the core member 110 is covered. The first sealing material 131 includes an insulating material. Examples of the insulating substance include a material containing an inorganic filler and an insulating resin, for example, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a resin including a reinforcing material such as an inorganic filler. Specifically, ABF, FR-4, BT resin, or the like can be used. Moreover, well-known molding materials, such as EMC, can be used, and a photosensitive material, ie, PIE (Photo Imageable Encapsulant) can also be used as needed. If necessary, it is also possible to use a material in which an insulating resin such as a thermosetting resin or a thermoplastic resin is impregnated in a core material such as an inorganic filler and / or glass fiber (Glass Fiber, Glass Close, Glass Fabric). it can.

第２封止材１３２は、半導体チップ１２０の少なくとも一部を覆う。また、第１貫通孔１１０ＨＡ内の少なくとも一部を満たす。また、第１封止材１３１の少なくとも一部を覆う。第２封止材１３２も絶縁物質を含む。絶縁物質としては、無機フィラー及び絶縁樹脂を含む材料、例えば、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらに無機フィラーのような補強材が含まれる樹脂、具体的には、ＡＢＦ、ＦＲ−４、ＢＴ、ＰＩＤ樹脂などが用いられることができる。また、ＥＭＣなどの公知の成形材料を用いることもできることは言うまでもない。必要に応じては、熱硬化性樹脂や熱可塑性樹脂のような絶縁樹脂が無機フィラー及び／又はガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された材料を用いることもできる。   The second sealing material 132 covers at least a part of the semiconductor chip 120. Further, at least a part of the first through hole 110HA is filled. Further, at least a part of the first sealing material 131 is covered. The second sealing material 132 also includes an insulating material. Examples of the insulating substance include a material containing an inorganic filler and an insulating resin, for example, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a resin including a reinforcing material such as an inorganic filler. Specifically, ABF, FR-4, BT, PID resin, or the like can be used. Needless to say, known molding materials such as EMC can also be used. If necessary, it is also possible to use a material in which an insulating resin such as a thermosetting resin or a thermoplastic resin is impregnated in a core material such as an inorganic filler and / or glass fiber (Glass Fiber, Glass Close, Glass Fabric). it can.

第１封止材１３１及び第２封止材１３２は、同一の材料を含んでもよく、異なる材料を含んでもよい。第１封止材１３１及び第２封止材１３２が同一の材料を含む場合であっても、これらの間の境界が確認されることができる。つまり、第１封止材１３１及び第２封止材１３２は、類似した物質を含む一方で、色は異なる場合がある。例えば、第１封止材１３１が第２封止材１３２よりも透明な色を有する場合がある。すなわち、境界が明確であり得る。   The first sealing material 131 and the second sealing material 132 may contain the same material or different materials. Even when the first sealing material 131 and the second sealing material 132 include the same material, the boundary between them can be confirmed. That is, the first sealing material 131 and the second sealing material 132 may contain similar substances, but may have different colors. For example, the first sealing material 131 may have a more transparent color than the second sealing material 132. That is, the boundary can be clear.

連結部材１４０は、半導体チップ１２０の接続パッド１２２を再配線する。また、半導体チップ１２０と受動部品１２５Ａ、１２５Ｂ、１２５Ｃ、１２５Ｄ、１２５Ｅとを電気的に連結する。連結部材１４０により、様々な機能を有する数十〜数百個の半導体チップ１２０の接続パッド１２２がそれぞれ再配線されることができ、電気接続構造体１７０を介して、その機能に合わせて、外部と物理的及び／又は電気的に連結されることができる。連結部材１４０は、絶縁層１４１と、絶縁層１４１上に配置された再配線層１４２と、絶縁層１４１を貫通し、再配線層１４２間を連結するビア１４３と、を含む。連結部材１４０が単層で構成されることもでき、図面に図示されているよりも多くの数の複数の層で設計されることもできる。   The connecting member 140 redistributes the connection pads 122 of the semiconductor chip 120. Further, the semiconductor chip 120 and the passive components 125A, 125B, 125C, 125D, and 125E are electrically connected. The connecting member 140 can rewire the connection pads 122 of several tens to several hundreds of semiconductor chips 120 having various functions, and can be externally connected via the electrical connection structure 170 according to the function. And can be physically and / or electrically connected to each other. The connecting member 140 includes an insulating layer 141, a rewiring layer 142 disposed on the insulating layer 141, and a via 143 that penetrates the insulating layer 141 and connects the rewiring layers 142. The connecting member 140 may be formed of a single layer or may be designed with a larger number of layers than shown in the drawings.

絶縁層１４１の物質として絶縁物質を用いることができる。この際、絶縁物質としては、上述のような絶縁物質の他にも、ＰＩＤ樹脂のような感光性絶縁物質を用いることもできる。すなわち、絶縁層１４１は、それぞれ感光性絶縁層であってもよい。絶縁層１４１が感光性の性質を有する場合には、絶縁層１４１をよりも薄く形成することができ、より容易にビア１４３のファインピッチを達成することができる。絶縁層１４１は、それぞれ絶縁樹脂及び無機フィラーを含む感光性絶縁層であってもよい。絶縁層１４１が多層である場合には、これらの物質が互いに同一であってもよく、必要に応じて、互いに異なってもよい。また、絶縁層１４１が多層である場合には、工程により一体化されてこれら自体では境界が不明確であってもよい。   An insulating material can be used as the material of the insulating layer 141. In this case, as the insulating material, a photosensitive insulating material such as PID resin can be used in addition to the insulating material as described above. That is, the insulating layer 141 may be a photosensitive insulating layer. In the case where the insulating layer 141 has a photosensitive property, the insulating layer 141 can be formed thinner, and the fine pitch of the vias 143 can be achieved more easily. The insulating layer 141 may be a photosensitive insulating layer containing an insulating resin and an inorganic filler, respectively. When the insulating layer 141 has a multilayer structure, these materials may be the same as each other, or may be different from each other as necessary. In the case where the insulating layer 141 is a multilayer, it may be integrated by the process and the boundary itself may be unclear.

再配線層１４２は、実質的に接続パッド１２２を再配線する役割を果たすことができ、形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。再配線層１４２は、該当層の設計デザインに応じて、様々な機能を担うことができる。例えば、グラウンド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グラウンド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、接続端子パッドなどを含むことができる。   The rewiring layer 142 can substantially play a role of rewiring the connection pads 122. As a forming material, copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold ( A conductive material such as Au), nickel (Ni), lead (Pb), titanium (Ti), or an alloy thereof can be used. The rewiring layer 142 can assume various functions according to the design of the corresponding layer. For example, a ground (Group: GND) pattern, a power (PoWeR: PWR) pattern, a signal (Signal: S) pattern, and the like can be included. Here, the signal (S) pattern includes various signals excluding a ground (GND) pattern, a power (PWR) pattern, and the like, for example, a data signal. In addition, a via pad, a connection terminal pad, and the like can be included.

ビア１４３は、互いに異なる層に形成された再配線層１４２や、接続パッド１２２、受動部品１２５Ａ、１２５Ｂ、１２５Ｃ、１２５Ｄ、１２５Ｅなどを電気的に連結させ、その結果、パッケージモジュール１００Ａ内に電気的経路を形成させる。ビア１４３は、接続パッド１２２及び受動部品１２５Ａ、１２５Ｂ、１２５Ｃ、１２５Ｄ、１２５Ｅと物理的に接することができる。すなわち、半導体チップ１２０は、ベアダイの形で、別のバンプなどのない状態で連結部材１４０のビア１４３と直接連結されることができ、受動部品１２５Ａ、１２５Ｂ、１２５Ｃ、１２５Ｄ、１２５Ｅも、半田バンプなどを用いる埋め込み型（Ｅｍｂｅｄｄｅｄ Ｔｙｐｅ）の表面実装形態により連結部材１４０のビア１４３と直接連結されることができる。ビア１４３の形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。ビア１４３は、導電性物質で完全に充填されたものであってもよく、又は導電性物質がビアホールの壁面に沿って形成されたものであってもよい。また、ビア１４３の形状には、テーパー状、円筒状など、当該技術分野に公知の全ての形状が適用されることができる。   The via 143 electrically connects the rewiring layer 142 formed in different layers, the connection pad 122, the passive components 125A, 125B, 125C, 125D, 125E, and the like. As a result, the via 143 is electrically connected to the package module 100A. Make a path. The via 143 can be in physical contact with the connection pad 122 and the passive components 125A, 125B, 125C, 125D, and 125E. That is, the semiconductor chip 120 can be directly connected to the via 143 of the connecting member 140 in the form of a bare die without another bump, and the passive components 125A, 125B, 125C, 125D, and 125E are also solder bumps. The via can be directly connected to the via 143 of the connecting member 140 by using an embedded type surface mounting method. As a material for forming the via 143, copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium (Ti), or these A conductive substance such as an alloy of the above can be used. The via 143 may be completely filled with a conductive material, or the conductive material may be formed along the wall surface of the via hole. In addition, the shape of the via 143 may be any shape known in the technical field, such as a tapered shape or a cylindrical shape.

パッシベーション層１５０は、連結部材１４０を外部からの物理的又は化学的損傷などから保護することができる。パッシベーション層１５０は、連結部材１４０の再配線層１４２の少なくとも一部を露出させる開口部を有することができる。かかる開口部は、パッシベーション層１５０に数十〜数千個が形成されることができる。パッシベーション層１５０は、絶縁樹脂及び無機フィラーを含む一方で、ガラス繊維は含まなくてもよい。例えば、パッシベーション層１５０は、ＡＢＦであってもよいが、これに限定されるものではない。   The passivation layer 150 can protect the connecting member 140 from external physical or chemical damage. The passivation layer 150 may have an opening that exposes at least a part of the rewiring layer 142 of the connecting member 140. Dozens to thousands of such openings may be formed in the passivation layer 150. The passivation layer 150 includes an insulating resin and an inorganic filler, but may not include glass fibers. For example, the passivation layer 150 may be ABF, but is not limited thereto.

アンダーバンプ金属層１６０は、電気接続構造体１７０の接続信頼性を向上させることでパッケージモジュール１００Ａのボードレベルの信頼性を改善させる。アンダーバンプ金属層１６０は、パッシベーション層１５０の開口部を介して露出する連結部材１４０の再配線層１４２と連結される。アンダーバンプ金属層１６０は、パッシベーション層１５０の開口部に、公知の導電性物質、すなわち、金属を用いることで公知のメタル化（Ｍｅｔａｌｌｉｚａｔｉｏｎ）の方法で形成することができるが、これに限定されるものではない。   The under bump metal layer 160 improves the board level reliability of the package module 100 </ b> A by improving the connection reliability of the electrical connection structure 170. The under bump metal layer 160 is connected to the rewiring layer 142 of the connecting member 140 exposed through the opening of the passivation layer 150. The under bump metal layer 160 can be formed in the opening of the passivation layer 150 by a known metallization method using a known conductive material, that is, a metal, but is not limited thereto. It is not a thing.

電気接続構造体１７０は、半導体パッケージモジュール１００Ａを外部と物理的及び／又は電気的に連結させるための付加的な構成である。例えば、半導体パッケージモジュール１００Ａは、電気接続構造体１７０を介して電子機器のメインボードに実装されることができる。電気接続構造体１７０は、導電性物質、例えば、半田（ｓｏｌｄｅｒ）などで形成されることができるが、これは一例に過ぎず、材料が特にこれに限定されるものではない。電気接続構造体１７０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであってもよい。電気接続構造体１７０は、多重層又は単一層で形成されることができる。多重層で形成される場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層で形成される場合には、錫−銀半田又は銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。電気接続構造体１７０の数、間隔、配置形態などは特に限定されず、通常の技術者が設計事項に応じて十分に変形可能である。例えば、電気接続構造体１７０の数は、接続パッド１２２の数に応じて数十〜数千個であってもよく、それ以上又はそれ以下の数を有することもできる。   The electrical connection structure 170 is an additional configuration for physically and / or electrically connecting the semiconductor package module 100A to the outside. For example, the semiconductor package module 100A can be mounted on the main board of the electronic device via the electrical connection structure 170. The electrical connection structure 170 may be formed of a conductive material such as solder, but this is only an example, and the material is not particularly limited thereto. The electrical connection structure 170 may be a land, a ball, a pin, or the like. The electrical connection structure 170 can be formed of multiple layers or a single layer. When formed with multiple layers, it can include copper pillars and solder, and when formed with a single layer, it can include tin-silver solder or copper, which is also an example. However, it is not limited to this. The number, interval, arrangement form, and the like of the electrical connection structures 170 are not particularly limited, and can be sufficiently deformed by a normal engineer according to design matters. For example, the number of the electrical connection structures 170 may be several tens to several thousand, depending on the number of the connection pads 122, and may have more or less.

電気接続構造体１７０のうち少なくとも一つはファン−アウト（ｆａｎ−ｏｕｔ）領域に配置される。ファン−アウト領域とは、半導体チップ１２０が配置されている領域を超える領域のことである。ファン−アウト（ｆａｎ−ｏｕｔ）パッケージは、ファン−イン（ｆａｎ−ｉｎ）パッケージに比べて優れた信頼性を有し、多数のＩ／Ｏ端子が実現可能であって、３Ｄ接続（３Ｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージなどに比べて、パッケージの厚さを薄く製造することができ、価格競争力に優れる。   At least one of the electrical connection structures 170 is disposed in a fan-out region. The fan-out area is an area exceeding the area where the semiconductor chip 120 is disposed. The fan-out package has higher reliability than the fan-in package, can realize a large number of I / O terminals, and has a 3D connection. Is easy. Further, compared to a BGA (Ball Grid Array) package, an LGA (Land Grid Array) package, etc., the thickness of the package can be reduced, and the price competitiveness is excellent.

図１１は図９のファン−アウト半導体パッケージモジュールに用いられるパネルの一例を概略的に示す断面図である。   FIG. 11 is a cross-sectional view schematically showing an example of a panel used in the fan-out semiconductor package module of FIG.

図面を参照すると、一例によるファン−アウト半導体パッケージモジュール１００Ａは、大型サイズのパネル５００を用いて製造することができる。パネル５００のサイズは、通常、ウェハサイズの２倍〜４倍以上であればよいため、一度の工程を通じて、より多くの数のファン−アウト半導体パッケージモジュール１００Ａを製造することができる。すなわち、生産性を非常に高めることができる。特に、それぞれのパッケージモジュール１００Ａのサイズが大きいほど、ウェハを用いる場合に比べて相対的な生産性が高まることができる。パネル５００のそれぞれのユニット部分は、後述の製造方法により初めて設けられるコア部材１１０であることができる。かかるパネル５００を用いて、一回の工程で複数のファン−アウト半導体パッケージモジュール１００Ａを同時に製造した後、公知の切断工程、例えば、ダイシング工程などを用いて、これらを切断することで、それぞれのファン−アウト半導体パッケージモジュール１００Ａを得ることができる。   Referring to the drawing, the fan-out semiconductor package module 100 </ b> A according to an example can be manufactured using a large-sized panel 500. Since the size of the panel 500 usually needs to be two to four times or more the wafer size, a larger number of fan-out semiconductor package modules 100A can be manufactured through a single process. That is, productivity can be greatly increased. In particular, the larger the size of each package module 100A, the higher the relative productivity as compared with the case of using a wafer. Each unit portion of the panel 500 can be a core member 110 provided for the first time by a manufacturing method described later. Using the panel 500, a plurality of fan-out semiconductor package modules 100A are simultaneously manufactured in a single process, and then cut using a known cutting process such as a dicing process. The fan-out semiconductor package module 100A can be obtained.

図１２ａ〜図１２ｄは図９のファン−アウト半導体パッケージモジュールの一製造方法を概略的に示した工程図である。   12a to 12d are process diagrams schematically showing a method of manufacturing the fan-out semiconductor package module of FIG.

図１２ａを参照すると、先ず、コア部材１１０を用意する。コア部材１１０は、上述のパネル５００として銅箔積層板（ＣＣＬ）を設けた後、銅箔積層板の銅箔を導体層１１２ａ、１１２ｂにパターン化したものであることができる。次に、コア部材１１０に貫通孔１１０ＨＢ、１１０ＨＣ、１１０ＨＤ、１１０ＨＥ、１１０ＨＦをそれぞれ形成する。図面では、断面図であるため、第２及び第３貫通孔１１０ＨＢ、１１０ＨＣのみが表現されているが、第４〜第６貫通孔１１０ＨＤ、１００ＨＥ、１１０ＨＦも形成されることができることは言うまでもない。貫通孔１１０ＨＢ、１１０ＨＣ、１１０ＨＤ、１１０ＨＥ、１１０ＨＦはそれぞれ、絶縁層１１１の材料に応じて、レーザードリル及び／又は機械ドリルなどを用いて形成することができる。場合によっては、サンドブラストや化学的な方法を用いることもできる。次に、コア部材１１０の下面に、第１粘着フィルム２１１を取り付け、貫通孔１１０ＨＢ、１１０ＨＣ、１１０ＨＤ、１１０ＨＥ、１１０ＨＦ内に受動部品１２５Ａ、１２５Ｂ、１２５Ｃ、１２５Ｄ、１２５Ｅをそれぞれ配置する。第１粘着フィルム２１１は、公知のテープであってもよいが、これに限定されるものではない。   Referring to FIG. 12a, first, the core member 110 is prepared. The core member 110 may be formed by providing a copper foil laminate (CCL) as the above-described panel 500 and then patterning the copper foil of the copper foil laminate into conductor layers 112a and 112b. Next, through holes 110HB, 110HC, 110HD, 110HE, and 110HF are formed in the core member 110, respectively. In the drawing, since it is a sectional view, only the second and third through holes 110HB and 110HC are represented, but it goes without saying that the fourth to sixth through holes 110HD, 100HE, and 110HF can also be formed. Each of the through holes 110HB, 110HC, 110HD, 110HE, and 110HF can be formed using a laser drill and / or a mechanical drill depending on the material of the insulating layer 111. In some cases, sandblasting or chemical methods can be used. Next, the first adhesive film 211 is attached to the lower surface of the core member 110, and the passive components 125A, 125B, 125C, 125D, and 125E are disposed in the through holes 110HB, 110HC, 110HD, 110HE, and 110HF, respectively. The first adhesive film 211 may be a known tape, but is not limited thereto.

図１２ｂを参照すると、次に、第１封止材１３１を用いて、コア部材１１０及び受動部品１２５Ａ、１２５Ｂ、１２５Ｃ、１２５Ｄ、１２５Ｅを封止する。第１封止材１３１は、未硬化状態のフィルムをラミネートした後、硬化する方法で形成することもでき、液状の物質を塗布した後、硬化する方法で形成することもできる。次に、第１粘着フィルム２１１を除去する。第１粘着フィルム２１１を切り離す方法としては、機械的な方法を用いることができる。次に、コア部材１１０に貫通孔１１０ＨＡを形成する。貫通孔１１０ＨＡも、絶縁層１１１の材料に応じて、レーザードリル及び／又は機械ドリルなどを用いて形成することができる。場合によっては、サンドブラストや化学的な方法を用いることもできる。貫通孔１１０ＨＡを形成する過程で、第１封止材１３１の貫通孔１１０ＨＡの上部領域も貫通される。   Referring to FIG. 12b, the core member 110 and the passive components 125A, 125B, 125C, 125D, and 125E are then sealed using the first sealant 131. The first sealing material 131 can be formed by a method of curing after laminating an uncured film, or can be formed by a method of curing after applying a liquid substance. Next, the first adhesive film 211 is removed. As a method for separating the first adhesive film 211, a mechanical method can be used. Next, the through-hole 110 HA is formed in the core member 110. The through-hole 110HA can also be formed using a laser drill and / or a mechanical drill depending on the material of the insulating layer 111. In some cases, sandblasting or chemical methods can be used. In the process of forming the through hole 110HA, the upper region of the through hole 110HA of the first sealing material 131 is also penetrated.

図１２ｃを参照すると、次に、コア部材１１０の下面に第２粘着フィルム２１２を再び取り付け、貫通孔１１０ＨＡ内に半導体チップ１２０を配置する。半導体チップ１２０は、フェイス−ダウンの形で配置することができる。第２粘着フィルム２１２も、公知のテープであってもよいが、これに限定されるものではない。次に、第２封止材１３２を用いて、第１封止材１３１及び半導体チップ１２０を封止する。第２封止材１３２も、未硬化状態のフィルムをラミネートした後、硬化する方法で形成することもでき、液状の物質を塗布した後、硬化する方法で形成することもできる。   Referring to FIG. 12c, next, the second adhesive film 212 is reattached to the lower surface of the core member 110, and the semiconductor chip 120 is disposed in the through hole 110HA. The semiconductor chip 120 can be arranged in a face-down manner. The second adhesive film 212 may also be a known tape, but is not limited to this. Next, the first sealing material 131 and the semiconductor chip 120 are sealed using the second sealing material 132. The second sealing material 132 can also be formed by a method of curing after laminating an uncured film, or can be formed by a method of curing after applying a liquid substance.

図１２ｄを参照すると、次に、第２粘着フィルム２１２を除去する。第２粘着フィルム２１２を切り離す方法としては、同様に機械的な方法を用いることができる。次に、第２粘着フィルム２１２を除去した下部領域に連結部材１４０を形成する。連結部材１４０は、公知のラミネート方法や塗布方法で絶縁層１４１を形成し、フォトリソグラフィ方法やレーザードリル及び／又は機械ドリルなどを用いて、ビア１４３のためのホールを形成した後、電解めっき、無電解めっきなどの公知のめっき方法により再配線層１４２及びビア１４３を形成する方法で形成することができる。次に、公知のラミネート方法や塗布方法によりパッシベーション層１５０を、公知のメタル化方法によりアンダーバンプ金属層１６０を、そして公知の方法により電気接続構造体１７０を形成する。   Referring to FIG. 12d, the second adhesive film 212 is then removed. Similarly, a mechanical method can be used as a method of separating the second adhesive film 212. Next, the connecting member 140 is formed in the lower region where the second adhesive film 212 is removed. The connecting member 140 is formed by forming an insulating layer 141 by a known laminating method or coating method, and forming a hole for the via 143 by using a photolithography method, a laser drill and / or a mechanical drill, and then electroplating, The rewiring layer 142 and the via 143 can be formed by a known plating method such as electroless plating. Next, the passivation layer 150 is formed by a known laminating method or coating method, the under bump metal layer 160 is formed by a known metalization method, and the electrical connection structure 170 is formed by a known method.

図１１のパネル５００などを用いる場合、一連の過程を通して、一回の工程で複数のファン−アウト半導体パッケージモジュール１００Ａが製造されることができる。その後、ダイシング工程などを通じて、それぞれのファン−アウト半導体パッケージモジュール１００Ａを得ることができる。   When the panel 500 of FIG. 11 or the like is used, a plurality of fan-out semiconductor package modules 100A can be manufactured in a single process through a series of processes. Thereafter, each fan-out semiconductor package module 100A can be obtained through a dicing process or the like.

図１３はファン−アウト半導体パッケージモジュールの他の一例を概略的に示す断面図である。   FIG. 13 is a sectional view schematically showing another example of a fan-out semiconductor package module.

図面を参照すると、他の一例によるファン−アウト半導体パッケージモジュール１００Ｂは、第２封止材１３２が第１封止材１３１を覆わない。このような形態は、第２封止材１３２を「ＵＦ Ｊｅｔｔｉｎｇ」のような方法で形成することで実現できる。第１封止材１３１及び第２封止材１３２の上面は互いに実質的に同一平面上にあることができる。すなわち、第１封止材１３１及び第２封止材１３２の上面が互いに同一のレベルに位置することができる。同一のレベルは微細な違いを含む概念である。すなわち、実質的に同一であるものを意味する。この場合、パッケージモジュール１００Ｂの厚さを最小限に抑えることができる。その他の構成及び製造方法についての説明は上述と実質的に同一であるため省略する。   Referring to the drawing, in the fan-out semiconductor package module 100 </ b> B according to another example, the second sealing material 132 does not cover the first sealing material 131. Such a form can be realized by forming the second sealing material 132 by a method such as “UF Jetting”. The top surfaces of the first sealing material 131 and the second sealing material 132 may be substantially flush with each other. That is, the top surfaces of the first sealing material 131 and the second sealing material 132 can be positioned at the same level. The same level is a concept that includes subtle differences. That is, it means what is substantially the same. In this case, the thickness of the package module 100B can be minimized. The description of the other configuration and manufacturing method is substantially the same as described above, and will be omitted.

図１４はファン−アウト半導体パッケージモジュールの他の一例を概略的に示す断面図である。   FIG. 14 is a cross-sectional view schematically showing another example of a fan-out semiconductor package module.

図面を参照すると、他の一例によるファン−アウト半導体パッケージモジュール１００Ｃは、比較的厚さが薄い受動部品１２５Ａ、１２５Ｂを、半導体チップ１２０が配置されていない貫通孔１１０ＨＢ、１１０ＨＣ内に配置し、且つ比較的厚さが厚い受動部品１２５Ｆを、半導体チップ１２０が配置されている貫通孔１１０ＨＡ内に配置する。この場合、比較的厚さが薄い受動部品１２５Ａ、１２５Ｂを封止する第１封止材１３１そのものを薄く実現することができるため、全体のパッケージモジュール１００Ｃの厚さも減少させることができ、厚さ偏差による問題をより効果的に解決することができる。特に、受動部品１２５Ｆを半導体チップ１２０に近づける必要がある素子、例えば、受動部品１２５Ｆがパワーインダクタ（ＰＩ）などである場合には、電気的経路をより最小限に抑えることができるため様々な利点を有することができる。一方、断面図であることから表現されてはいないが、コア部材１１０には他の貫通孔１１０ＨＤ、１１０ＨＥ、１１０ＨＦなどがあって、これらにも比較的厚さが薄い受動部品１２５Ｃ、１２５Ｄ、１２５Ｅが配置されることができる。その他の構成及び製造方法についての説明は上述と実質的に同一であるため省略する。   Referring to the drawing, a fan-out semiconductor package module 100C according to another example includes passive components 125A and 125B having relatively thin thicknesses disposed in through holes 110HB and 110HC in which the semiconductor chip 120 is not disposed, and The relatively thick passive component 125F is disposed in the through hole 110HA in which the semiconductor chip 120 is disposed. In this case, since the first sealing material 131 itself for sealing the passive components 125A and 125B having a relatively small thickness can be realized, the thickness of the entire package module 100C can be reduced. The problem due to deviation can be solved more effectively. In particular, when the passive component 125F needs to be close to the semiconductor chip 120, for example, when the passive component 125F is a power inductor (PI) or the like, various advantages can be obtained because the electrical path can be further minimized. Can have. On the other hand, although it is not expressed because it is a cross-sectional view, the core member 110 has other through holes 110HD, 110HE, 110HF, etc., and these are also passive components 125C, 125D, 125E that are relatively thin. Can be arranged. The description of the other configuration and manufacturing method is substantially the same as described above, and will be omitted.

図１５はファン−アウト半導体パッケージモジュールの他の一例を概略的に示す断面図である。   FIG. 15 is a cross-sectional view schematically showing another example of a fan-out semiconductor package module.

図面を参照すると、他の一例によるファン−アウト半導体パッケージモジュール１００Ｄは、上述した一例によるファン−アウト半導体パッケージモジュール１００Ａに加えて、電磁波遮蔽及び放熱のための金属層１８１と、バックサイド金属層１８２と、バックサイドビア１８３と、を追加したものである。金属層１８１は、貫通孔１１０ＨＢ、１１０ＨＣのそれぞれの壁面にプレート状に形成されて受動部品１２５Ａ、１２５Ｂを囲むことができる。金属層１８１は、コア部材１１０の上面及び下面にプレート状に延長形成されることができる。バックサイド金属層１８２は、第２封止材１３２上にプレート状に形成され、パッケージモジュール１００Ｄの上部を遮蔽することができる。金属層１８１及びバックサイド金属層１８２により、ＥＭＩ遮蔽及び放熱効果を極大化させることができる。バックサイドビア１８３は、第１封止材１３１及び第２封止材１３２の少なくとも一部を貫通することで金属層１８１とバックサイド金属層１８２とを連結することができる。金属層１８１、バックサイド金属層１８２、バックサイドビア１８３は、銅（Ｃｕ）などの導電性物質を含むことができ、公知のめっき工法などを用いて形成することができる。必要に応じては、金属層１８１及びバックサイド金属層１８２が連結部材１４０の再配線層１４２のうちグラウンドと連結されてグラウンドとして用いることもできる。   Referring to the drawings, a fan-out semiconductor package module 100D according to another example includes a metal layer 181 for shielding and radiating electromagnetic waves, and a backside metal layer 182 in addition to the fan-out semiconductor package module 100A according to the example described above. And a backside via 183 are added. The metal layer 181 can be formed in a plate shape on each wall surface of the through holes 110HB and 110HC to surround the passive components 125A and 125B. The metal layer 181 may be formed in a plate shape on the upper and lower surfaces of the core member 110. The backside metal layer 182 is formed in a plate shape on the second sealing material 132 and can shield the upper part of the package module 100D. The metal layer 181 and the backside metal layer 182 can maximize the EMI shielding and heat dissipation effect. The backside via 183 can connect the metal layer 181 and the backside metal layer 182 by penetrating at least part of the first sealing material 131 and the second sealing material 132. The metal layer 181, the backside metal layer 182, and the backside via 183 can contain a conductive substance such as copper (Cu), and can be formed using a known plating method. If necessary, the metal layer 181 and the backside metal layer 182 may be connected to the ground in the rewiring layer 142 of the connecting member 140 and used as the ground.

一方、連結部材１４０は、再配線層１４２を囲む遮蔽構造１９０を含むことができる。遮蔽構造１９０を介して再配線層１４２のＥＭＩ遮蔽も図ることができる。かかる遮蔽構造１９０は、連結部材１４０の外側端に沿って形成されることができ、図面に示すスタックビアの他に、ラインビアや銅ブロックなどが適用されることができる。遮蔽構造１９０は、金属層１８１と連結されることもできる。   Meanwhile, the connection member 140 may include a shielding structure 190 that surrounds the rewiring layer 142. EMI shielding of the rewiring layer 142 can also be achieved through the shielding structure 190. The shielding structure 190 may be formed along the outer end of the connecting member 140, and a line via or a copper block may be applied in addition to the stack via shown in the drawing. The shielding structure 190 may be connected to the metal layer 181.

また、バックサイド金属層１８２には、水分やガス噴出などのためのガス抜き孔（ｄｅｇａｓｓｉｎｇ ｈｏｌｅ）が形成されることができる。このため、バックサイド金属層１８２は、メッシュ（ｍｅｓｈ）状を有することもできる。   In addition, the backside metal layer 182 may be formed with a degassing hole for moisture or gas ejection. For this reason, the backside metal layer 182 may have a mesh shape.

一方、半導体チップ１２０が配置された貫通孔１１０ＨＡの壁面には、金属層のめっきを行わなくてもよい。すなわち、貫通孔１１０Ａの壁面は、第２封止材１３２と物理的に接することができる。これは、貫通孔１１０ＨＢ、１１０ＨＣを先ず形成し、めっきを行って金属層１８１を形成し、受動部品１２５Ａ、１２５Ｂを配置した後、不良のない場合、貫通孔１１０ＨＡを形成してから半導体チップ１２０を配置する方法で実現することができる。又は、貫通孔１１０ＨＡ、１１０ＨＢ、１１０ＨＣを形成し、貫通孔１１０ＨＡをドライフィルムなどで塞いだ状態でめっきを行なって金属層１８１を形成し、受動部品１２５Ａ、１２５Ｂを配置した後、不良のない場合、貫通孔１１０ＨＡをオープンさせて半導体チップ１２０を配置する方法で実現することもできる。その他にも、様々な方法で実現することができることは言うまでもない。受動部品１２５Ａ、１２５Ｂの場合は実装が比較的容易であるが、半導体チップ１２０の場合は、実装のために、高精度及びクリーンな環境が要求されるなど、比較的困難である。したがって、受動部品１２５Ａ、１２５Ｂを実装及び封止する工程と、半導体チップ１２０を実装及び封止する工程とを分離して行う場合には、両者間の実装歩留まりや異物の影響などを最小限に抑えることができる。特に、比較的高価な半導体チップ１２０は、受動部品１２５Ａ、１２５Ｂの実装後に、別途の良品ユニットに対してのみ精密工程で実装及び封止することができるため、高い歩留まりを有することができる。   On the other hand, the metal layer may not be plated on the wall surface of the through hole 110HA where the semiconductor chip 120 is disposed. That is, the wall surface of the through hole 110 </ b> A can be in physical contact with the second sealing material 132. This is because the through-holes 110HB and 110HC are first formed and plated to form the metal layer 181. After the passive components 125A and 125B are arranged, if there is no defect, the through-hole 110HA is formed and then the semiconductor chip 120 is formed. It can be realized by a method of arranging. Or, after forming the through holes 110HA, 110HB, 110HC, plating the through holes 110HA with a dry film or the like to form the metal layer 181, and disposing the passive components 125A, 125B, there is no defect Alternatively, the semiconductor chip 120 may be disposed by opening the through hole 110HA. It goes without saying that various other methods can be used. In the case of the passive components 125A and 125B, mounting is relatively easy, but in the case of the semiconductor chip 120, high accuracy and a clean environment are required for mounting. Therefore, when the process of mounting and sealing the passive components 125A and 125B and the process of mounting and sealing the semiconductor chip 120 are performed separately, the mounting yield between them and the influence of foreign matter are minimized. Can be suppressed. In particular, the relatively expensive semiconductor chip 120 can have a high yield because it can be mounted and sealed only on a separate non-defective unit after mounting the passive components 125A and 125B in a precise process.

一方、断面図であることから表現されてはいないが、コア部材１１０には他の貫通孔１１０ＨＤ、１１０ＨＥ、１１０ＨＦなどがあって、これらの壁面にも金属層１８１が配置されることができ、バックサイドビア１８３を介してバックサイド金属層１８２と連結されることができる。また、連結部材１４０の再配線層１４２のグラウンド又は遮蔽構造１９０とも連結されることができる。したがって、これらにそれぞれ配置される受動部品１２５Ｃ、１２５Ｄ、１２５Ｅなどが金属層１８１により囲まれて、ＥＭＩ遮蔽及び放熱効果を図ることができることは言うまでもない。その他の構成及び製造方法についての説明は上述と実質的に同一であるため省略する。   On the other hand, although it is not expressed because it is a cross-sectional view, the core member 110 has other through holes 110HD, 110HE, 110HF, etc., and the metal layer 181 can also be disposed on these wall surfaces, The backside metal layer 182 may be connected to the backside via 183. In addition, the rewiring layer 142 of the connecting member 140 may be connected to the ground or the shielding structure 190. Therefore, it goes without saying that the passive components 125C, 125D, 125E, etc., which are respectively disposed on them, are surrounded by the metal layer 181 to achieve EMI shielding and heat dissipation effects. The description of the other configuration and manufacturing method is substantially the same as described above, and will be omitted.

図１６はファン−アウト半導体パッケージモジュールの他の一例を概略的に示す断面図である。   FIG. 16 is a cross-sectional view schematically showing another example of a fan-out semiconductor package module.

図面を参照すると、他の一例によるファン−アウト半導体パッケージモジュール１００Ｅは、上述した他の一例によるファン−アウト半導体パッケージモジュール１００Ｂに加えて、電磁波遮蔽及び放熱のための金属層１８１と、バックサイド金属層１８２と、バックサイドビア１８３と、を追加したものである。この際、バックサイドビア１８３は、第２封止材１３２を貫通せず、第１封止材１３１の少なくとも一部のみを貫通する。その他の構成及び製造方法についての説明は上述と実質的に同一であるため省略する。   Referring to the drawing, a fan-out semiconductor package module 100E according to another example includes a metal layer 181 for shielding and radiating electromagnetic waves, and a backside metal in addition to the fan-out semiconductor package module 100B according to another example described above. A layer 182 and a backside via 183 are added. At this time, the back side via 183 does not penetrate the second sealing material 132 but penetrates at least a part of the first sealing material 131. The description of the other configuration and manufacturing method is substantially the same as described above, and will be omitted.

図１７はファン−アウト半導体パッケージモジュールの他の一例を概略的に示す断面図である。   FIG. 17 is a cross-sectional view schematically showing another example of a fan-out semiconductor package module.

図面を参照すると、他の一例によるファン−アウト半導体パッケージモジュール１００Ｆは、上述した他の一例によるファン−アウト半導体パッケージモジュール１００Ｃに加えて、電磁波遮蔽及び放熱のための金属層１８１と、バックサイド金属層１８２と、バックサイドビア１８３と、を追加したものである。その他の構成及び製造方法についての説明は上述と実質的に同一であるため省略する。   Referring to the drawing, a fan-out semiconductor package module 100F according to another example includes a metal layer 181 for shielding and radiating electromagnetic waves, and a backside metal, in addition to the fan-out semiconductor package module 100C according to another example described above. A layer 182 and a backside via 183 are added. The description of the other configuration and manufacturing method is substantially the same as described above, and will be omitted.

図１８はファン−アウト半導体パッケージモジュールの他の一例を概略的に示す断面図である。   FIG. 18 is a cross-sectional view schematically showing another example of a fan-out semiconductor package module.

図面を参照すると、他の一例によるファン−アウト半導体パッケージモジュール１００Ｇは、上述した一例によるファン−アウト半導体パッケージモジュール１００Ａに加えて、コア部材１１０が、連結部材１４０と接する第１絶縁層１１１ａと、連結部材１４０と接し、第１絶縁層１１１ａに埋め込まれた第１配線層１１２ａと、第１絶縁層１１１ａの第１配線層１１２ａが埋め込まれた側の反対側に配置された第２配線層１１２ｂと、第１絶縁層１１１ａ上に配置され、第２配線層１１２ｂを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３配線層１１２ｃと、を含む。第１〜第３配線層１１２ａ、１１２ｂ、１１２ｃは、接続パッド１２２と電気的に連結される。第１及び第２配線層１１２ａ、１１２ｂと第２及び第３配線層１１２ｂ、１１２ｃはそれぞれ、第１及び第２絶縁層１１１ａ、１１１ｂを貫通する第１及び第２ビア１１３ａ、１１３ｂを介して電気的に連結される。   Referring to the drawing, the fan-out semiconductor package module 100G according to another example includes a first insulating layer 111a in which the core member 110 is in contact with the connecting member 140, in addition to the fan-out semiconductor package module 100A according to the example described above. The first wiring layer 112a embedded in the first insulating layer 111a and in contact with the connecting member 140, and the second wiring layer 112b disposed on the opposite side of the first insulating layer 111a from the side where the first wiring layer 112a is embedded. A second insulating layer 111b disposed on the first insulating layer 111a and covering the second wiring layer 112b, and a third wiring layer 112c disposed on the second insulating layer 111b. The first to third wiring layers 112a, 112b, and 112c are electrically connected to the connection pad 122. The first and second wiring layers 112a and 112b and the second and third wiring layers 112b and 112c are electrically connected via first and second vias 113a and 113b penetrating the first and second insulating layers 111a and 111b, respectively. Connected.

第１配線層１１２ａを第１絶縁層１１１ａ内に埋め込む場合には、第１配線層１１２ａの厚さによって発生する段差が最小限に抑えられるため、連結部材１４０の絶縁距離が一定となる。すなわち、連結部材１４０の再配線層１４２から第１絶縁層１１１ａの下面までの距離と、連結部材１４０の再配線層１４２から半導体チップ１２０の接続パッド１２２までの距離の差は、第１配線層１１２ａの厚さよりも小さければよい。したがって、連結部材１４０の高密度配線設計が容易となり得る。   When the first wiring layer 112a is embedded in the first insulating layer 111a, the step generated due to the thickness of the first wiring layer 112a is minimized, so that the insulating distance of the connecting member 140 is constant. That is, the difference between the distance from the rewiring layer 142 of the connecting member 140 to the lower surface of the first insulating layer 111a and the distance from the rewiring layer 142 of the connecting member 140 to the connection pad 122 of the semiconductor chip 120 is the first wiring layer. What is necessary is just to be smaller than the thickness of 112a. Therefore, the high density wiring design of the connecting member 140 can be facilitated.

コア部材１１０の第１配線層１１２ａの下面は、半導体チップ１２０の接続パッド１２２の下面よりも上側に位置することができる。また、連結部材１４０の再配線層１４２とコア部材１１０の第１配線層１１２ａとの間の距離は、連結部材１４０の再配線層１４２と半導体チップ１２０の接続パッド１２２との間の距離よりも大きければよい。これは、第１配線層１１２ａが絶縁層１１１の内部にリセスされることができるためである。このように、第１配線層１１２ａが第１絶縁層の内部にリセスされて、第１絶縁層１１１ａの下面と第１配線層１１２ａの下面とが段差を有する場合には、第１封止材１３１の形成物質がブリードされて、第１配線層１１２ａを汚染させることを防止することもできる。コア部材１１０の第２配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間に位置することができる。コア部材１１０は、半導体チップ１２０の厚さに対応する厚さに形成することができ、これにより、コア部材１１０の内部に形成された第２配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間のレベルに配置されることができる。   The lower surface of the first wiring layer 112 a of the core member 110 can be positioned above the lower surface of the connection pad 122 of the semiconductor chip 120. The distance between the rewiring layer 142 of the connecting member 140 and the first wiring layer 112a of the core member 110 is larger than the distance between the rewiring layer 142 of the connecting member 140 and the connection pad 122 of the semiconductor chip 120. It only needs to be large. This is because the first wiring layer 112 a can be recessed inside the insulating layer 111. As described above, when the first wiring layer 112a is recessed in the first insulating layer and the lower surface of the first insulating layer 111a and the lower surface of the first wiring layer 112a have a step, the first sealing material. It is also possible to prevent the forming material 131 from bleeding and contaminating the first wiring layer 112a. The second wiring layer 112b of the core member 110 can be located between the active surface and the inactive surface of the semiconductor chip 120. The core member 110 can be formed to a thickness corresponding to the thickness of the semiconductor chip 120, so that the second wiring layer 112 b formed inside the core member 110 is not in contact with the active surface of the semiconductor chip 120. It can be placed at a level between the active surfaces.

コア部材１１０の配線層１１２ａ、１１２ｂ、１１２ｃの厚さは、連結部材１４０の再配線層１４２の厚さよりも厚ければよい。コア部材１１０は、半導体チップ１２０以上の厚さを有することができるため、配線層１１２ａ、１１２ｂ、１１２ｃも、そのスケールに合わせてより大きいサイズに形成することができる。これに対し、連結部材１４０の再配線層１４２は、薄型化のために、配線層１１２ａ、１１２ｂ、１１２ｃよりも小さいサイズに形成することができる。   The wiring layers 112a, 112b, and 112c of the core member 110 may be thicker than the rewiring layer 142 of the connecting member 140. Since the core member 110 can have a thickness equal to or greater than that of the semiconductor chip 120, the wiring layers 112a, 112b, and 112c can also be formed in a larger size in accordance with the scale. On the other hand, the rewiring layer 142 of the connecting member 140 can be formed in a size smaller than the wiring layers 112a, 112b, and 112c in order to reduce the thickness.

絶縁層１１１ａ、１１１ｂの材料は、特に限定されない。例えば、絶縁物質が用いられることができる。この際、絶縁物質としては、エポキシ樹脂のような熱硬化性樹脂、ポリイミドのような熱可塑性樹脂、又はこれらの樹脂が無機フィラーと混合されるか、又は無機フィラーとともにガラス繊維（Ｇｌａｓｓ Ｆｉｂｅｒ、Ｇｌａｓｓ Ｃｌｏｔｈ、Ｇｌａｓｓ Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）などが用いられることができる。必要に応じては、感光性絶縁（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いることもできる。   The material of the insulating layers 111a and 111b is not particularly limited. For example, an insulating material can be used. In this case, as the insulating material, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or these resins are mixed with an inorganic filler, or a glass fiber (Glass Fiber, Glass) together with the inorganic filler. A resin impregnated in a core material such as Cloth or Glass Fabric, for example, a prepreg, ABF (Ajinomoto Build-up Film), FR-4, or BT (Bismaleimide Triazine) can be used. If necessary, a photosensitive insulating (PID) resin can also be used.

配線層１１２ａ、１１２ｂ、１１２ｃは、半導体チップ１２０の接続パッド１２２を再配線する役割を果たすことができる。配線層１１２ａ、１１２ｂ、１１２ｃの形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を用いることができる。配線層１１２ａ、１１２ｂ、１１２ｃは、該当層の設計デザインに応じて、様々な機能を担うことができる。例えば、グラウンド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グラウンド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、ワイヤーパッド、電気接続構造体パッドなどを含むことができる。   The wiring layers 112a, 112b, and 112c can play a role of rewiring the connection pads 122 of the semiconductor chip 120. The wiring layers 112a, 112b, and 112c are formed of copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium ( Ti), or conductive materials such as alloys thereof can be used. The wiring layers 112a, 112b, and 112c can have various functions according to the design design of the corresponding layer. For example, a ground (Group: GND) pattern, a power (PoWeR: PWR) pattern, a signal (Signal: S) pattern, and the like can be included. Here, the signal (S) pattern includes various signals excluding a ground (GND) pattern, a power (PWR) pattern, and the like, for example, a data signal. Also, via pads, wire pads, electrical connection structure pads, and the like can be included.

ビア１１３ａ、１１３ｂは、互いに異なる層に形成された配線層１１２ａ、１１２ｂ、１１２ｃを電気的に連結させ、その結果、コア部材１１０内に電気的経路を形成させる。ビア１１３ａ、１１３ｂも、形成物質としては、導電性物質を用いることができる。ビア１１３ａ、１１３ｂは、導電性物質で完全に充電されたものであってもよく、又は導電性物質がビアホールの壁面に沿って形成されたものであってもよい。また、テーパー状だけでなく、円筒状など公知の全ての形状が適用されることができる。第１ビア１１３ａのためのホールを形成する際に、第１配線層１１２ａのパッドの一部がストッパー（ｓｔｏｐｐｅｒ）の役割を果たすことができるため、第１ビア１１３ａは、上面の幅が下面の幅よりも大きいテーパー状であることが工程上有利であることができる。この場合、第１ビア１１３ａは、第２配線層１１２ｂのパッドパターンと一体化されることができる。また、第２ビア１１３ｂのためのホールを形成する際に、第２配線層１１２ｂのパッドの一部がストッパー（ｓｔｏｐｐｅｒ）の役割を果たすことができるため、第２ビア１１３ｂも、上面の幅が下面の幅よりも大きいテーパー状であることが工程上有利であることができる。この場合、第２ビア１１３ｂは、第３配線層１１２ｃのパッドパターンと一体化されることができる。   The vias 113a and 113b electrically connect the wiring layers 112a, 112b, and 112c formed in different layers, and as a result, form an electrical path in the core member 110. For the vias 113a and 113b, a conductive material can be used as a forming material. The vias 113a and 113b may be completely charged with a conductive material, or may be formed of a conductive material along the wall surface of the via hole. Moreover, not only a taper shape but all known shapes, such as a cylindrical shape, can be applied. When forming a hole for the first via 113a, a part of the pad of the first wiring layer 112a can serve as a stopper, so that the width of the upper surface of the first via 113a is lower. A taper shape larger than the width can be advantageous in the process. In this case, the first via 113a can be integrated with the pad pattern of the second wiring layer 112b. In addition, when forming a hole for the second via 113b, a part of the pad of the second wiring layer 112b can serve as a stopper, so that the second via 113b also has an upper surface width. A taper shape larger than the width of the lower surface can be advantageous in terms of the process. In this case, the second via 113b can be integrated with the pad pattern of the third wiring layer 112c.

一方、他の一例によるファン−アウト半導体パッケージモジュール１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ、及び１００Ｆにも、上述の他の一例によるファン−アウト半導体パッケージモジュール１００Ｇのコア部材１１０が適用されることができることは言うまでもない。その他の構成及び製造方法についての説明は上述と実質的に同一であるため省略する。   On the other hand, the core member 110 of the fan-out semiconductor package module 100G according to the other example can be applied to the fan-out semiconductor package modules 100B, 100C, 100D, 100E, and 100F according to the other example. Needless to say. The description of the other configuration and manufacturing method is substantially the same as described above, and will be omitted.

図１９はファン−アウト半導体パッケージモジュールの他の一例を概略的に示す断面図である。   FIG. 19 is a cross-sectional view schematically showing another example of a fan-out semiconductor package module.

図面を参照すると、他の一例によるファン−アウト半導体パッケージモジュール１００Ｈは、上述した一例によるファン−アウト半導体パッケージモジュール１００Ａに加えて、コア部材１１０が、第１絶縁層１１１ａと、第１絶縁層１１１ａの両面に配置された第１配線層１１２ａ及び第２配線層１１２ｂと、第１絶縁層１１１ａ上に配置され、第１配線層１１２ａを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３配線層１１２ｃと、第１絶縁層１１１ａ上に配置され、第２配線層１１２ｂを覆う第３絶縁層１１１ｃと、第３絶縁層１１１ｃ上に配置された第４配線層１１２ｄと、を含む。第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、接続パッド１２２と電気的に連結される。コア部材１１０が、より多くの数の配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを含むため、連結部材１４０をさらに簡素化することができる。したがって、連結部材１４０の形成過程で発生する不良による歩留まりの低下を改善させることができる。一方、第１〜第４配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、第１〜第３絶縁層１１１ａ、１１１ｂ、１１１ｃをそれぞれ貫通する第１〜第３ビア１１３ａ、１１３ｂ、１１３ｃを通じて電気的に連結されることができる。   Referring to the drawings, a fan-out semiconductor package module 100H according to another example includes a core member 110 including a first insulating layer 111a and a first insulating layer 111a in addition to the fan-out semiconductor package module 100A according to the above-described example. The first wiring layer 112a and the second wiring layer 112b disposed on both surfaces of the first insulating layer 111a, the second insulating layer 111b disposed on the first insulating layer 111a and covering the first wiring layer 112a, and the second insulating layer 111b. A third wiring layer 112c disposed, a third insulating layer 111c disposed on the first insulating layer 111a and covering the second wiring layer 112b, and a fourth wiring layer 112d disposed on the third insulating layer 111c. ,including. The first to fourth wiring layers 112a, 112b, 112c, and 112d are electrically connected to the connection pad 122. Since the core member 110 includes a larger number of wiring layers 112a, 112b, 112c, and 112d, the connecting member 140 can be further simplified. Therefore, it is possible to improve the yield reduction due to the defects generated in the formation process of the connecting member 140. Meanwhile, the first to fourth wiring layers 112a, 112b, 112c, and 112d are electrically connected through the first to third vias 113a, 113b, and 113c that penetrate the first to third insulating layers 111a, 111b, and 111c, respectively. Can be done.

第１絶縁層１１１ａは、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃよりも厚さが厚ければよい。第１絶縁層１１１ａは、基本的に剛性を維持するために比較的厚ければよく、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、より多くの数の配線層１１２ｃ、１１２ｄを形成するために導入されたものであってもよい。第１絶縁層１１１ａは、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃと異なる絶縁物質を含むことができる。例えば、第１絶縁層１１１ａは、芯材、フィラー、及び絶縁樹脂を含む、例えば、プリプレグであってもよく、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、フィラー及び絶縁樹脂を含むＡＢＦ又はＰＩＤであってもよいが、これに限定されるものではない。同様の観点から、第１絶縁層１１１ａを貫通する第１ビア１１３ａは、第２及び第３絶縁層１１１ｂ、１１１ｃを貫通する第２及び第３ビア１１３ｂ、１１３ｃよりも直径が大きければよい。   The first insulating layer 111a only needs to be thicker than the second insulating layer 111b and the third insulating layer 111c. The first insulating layer 111a basically only needs to be relatively thick in order to maintain rigidity, and the second insulating layer 111b and the third insulating layer 111c form a larger number of wiring layers 112c and 112d. May be introduced. The first insulating layer 111a may include an insulating material different from the second insulating layer 111b and the third insulating layer 111c. For example, the first insulating layer 111a may include a core material, a filler, and an insulating resin, for example, may be a prepreg, and the second insulating layer 111b and the third insulating layer 111c may be an ABF including a filler and an insulating resin or PID may be used, but is not limited to this. From the same viewpoint, the first via 113a that penetrates the first insulating layer 111a only needs to have a larger diameter than the second and third vias 113b and 113c that penetrate the second and third insulating layers 111b and 111c.

コア部材１１０の第３配線層１１２ｃの下面は、半導体チップ１２０の接続パッド１２２の下面よりも下側に位置することができる。また、連結部材１４０の再配線層１４２とコア部材１１０の第３配線層１１２ｃとの間の距離は、連結部材１４０の再配線層１４２と半導体チップ１２０の接続パッド１２２との間の距離よりも小さければよい。これは、第３配線層１１２ｃが第２絶縁層１１１ｂ上に突出した形で配置されることができるのに対し、半導体チップ１２０の接続パッド１２２上には薄いパッシベーション膜がさらに形成されることができるためである。コア部材１１０の第１配線層１１２ａ及び第２配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間に位置することができる。コア部材１１０は、半導体チップ１２０の厚さに対応して形成することができるため、コア部材１１０の内部に形成された第１配線層１１２ａ及び第２配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間のレベルに配置されることができる。   The lower surface of the third wiring layer 112 c of the core member 110 can be positioned below the lower surface of the connection pad 122 of the semiconductor chip 120. The distance between the rewiring layer 142 of the connecting member 140 and the third wiring layer 112c of the core member 110 is larger than the distance between the rewiring layer 142 of the connecting member 140 and the connection pad 122 of the semiconductor chip 120. Small is enough. This is because the third wiring layer 112c can be disposed so as to protrude on the second insulating layer 111b, whereas a thin passivation film is further formed on the connection pad 122 of the semiconductor chip 120. This is because it can. The first wiring layer 112 a and the second wiring layer 112 b of the core member 110 can be located between the active surface and the inactive surface of the semiconductor chip 120. Since the core member 110 can be formed corresponding to the thickness of the semiconductor chip 120, the first wiring layer 112 a and the second wiring layer 112 b formed inside the core member 110 are active surfaces of the semiconductor chip 120. And a level between the non-active surfaces.

コア部材１１０の配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄの厚さは、連結部材１４０の再配線層１４２の厚さよりも厚ければよい。コア部材１１０は、半導体チップ１２０以上の厚さを有することができるため、配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄも、そのスケールに合わせてより大きいサイズに形成することができる。これに対し、連結部材１４０の再配線層１４２は、薄型化のために、比較的小さいサイズに形成することができる。   The wiring layers 112a, 112b, 112c, and 112d of the core member 110 may be thicker than the rewiring layer 142 of the connecting member 140. Since the core member 110 can have a thickness equal to or greater than that of the semiconductor chip 120, the wiring layers 112a, 112b, 112c, and 112d can be formed in a larger size in accordance with the scale. On the other hand, the rewiring layer 142 of the connecting member 140 can be formed in a relatively small size in order to reduce the thickness.

一方、他の一例によるファン−アウト半導体パッケージモジュール１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ、１００Ｆにも、上述した他の一例によるファン−アウト半導体パッケージモジュール１００Ｈのコア部材１１０が適用されることができることは言うまでない。その他の構成及び製造方法についての説明は上述と実質的に同一であるため省略する。   Meanwhile, the core member 110 of the fan-out semiconductor package module 100H according to another example described above can be applied to the fan-out semiconductor package modules 100B, 100C, 100D, 100E, and 100F according to another example. Not until. The description of the other configuration and manufacturing method is substantially the same as described above, and will be omitted.

図２０は本発明によるファン−アウト半導体パッケージモジュールを電子機器に適用する場合の効果を概略的に示す平面図である。   FIG. 20 is a plan view schematically showing effects when the fan-out semiconductor package module according to the present invention is applied to an electronic device.

図面を参照すると、最近の携帯電話１１００Ａ、１１００Ｂのためのディスプレイの大型化に伴い、電池容量を増加させる必要性が台頭している。電池容量の増加に応じて、電池１１８０が占める面積も大きくなり、メインボード１１０１のサイズを縮小することが求められている。これに伴う部品の実装面積の減少により、ＰＭＩＣ及びこれによる受動部品を含むモジュール１１５０が占める面積が持続的に小さくなっているのが実情である。この際、本発明によるファン−アウト半導体パッケージモジュール１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ、１００Ｆ、１００Ｇ、１００Ｈを適用する場合には、モジュール１１５０のサイズを最小化することができるため、このように狭くなった面積にも効果的に活用することができる。   Referring to the drawings, with the recent increase in size of displays for mobile phones 1100A and 1100B, the need to increase battery capacity has emerged. As the battery capacity increases, the area occupied by the battery 1180 increases, and the size of the main board 1101 is required to be reduced. The actual situation is that the area occupied by the module 1150 including the PMIC and the passive component due to the decrease in the mounting area of the component accompanying this is continuously reduced. At this time, when the fan-out semiconductor package modules 100A, 100B, 100C, 100D, 100E, 100F, 100G, and 100H according to the present invention are applied, the size of the module 1150 can be minimized. It can be effectively used even in a narrowed area.

図２１はファン−アウト半導体パッケージモジュールの他の一例を概略的に示す断面図である。   FIG. 21 is a cross-sectional view schematically showing another example of a fan-out semiconductor package module.

図面を参照すると、他の一例によるファン−アウト半導体パッケージモジュール１００Ｉでは、比較的厚さが薄い受動部品１２５Ａ、１２５Ｂは第１封止材１３１で封止される貫通孔１１０ＨＢ、１１０ＨＣ内に配置し、且つ比較的厚さが厚い受動部品１２５Ｆは第２封止材１３２で封止される貫通孔１１０ＨＧ内に配置する。この場合、比較的厚さが薄い受動部品１２５Ａ、１２５Ｂを封止する第１封止材１３１そのものを薄く実現することができるため、全体のパッケージモジュール１００Ｃの厚さも減少させることができ、厚さ偏差による問題をより効果的に解決することができる。一方、断面図であることから表現されてはいないが、コア部材１１０には他の貫通孔１１０ＨＤ、１１０ＨＥ、１１０ＨＦなどがあって、これらにも比較的厚さが薄い受動部品１２５Ｃ、１２５Ｄ、１２５Ｅが配置されることができる。その他の構成及び製造方法についての説明は上述と実質的に同一であるため省略する。   Referring to the drawing, in a fan-out semiconductor package module 100I according to another example, passive components 125A and 125B having a relatively small thickness are disposed in through holes 110HB and 110HC sealed with a first sealing material 131. The passive component 125F having a relatively large thickness is disposed in the through hole 110HG sealed with the second sealing material 132. In this case, since the first sealing material 131 itself for sealing the passive components 125A and 125B having a relatively small thickness can be realized, the thickness of the entire package module 100C can be reduced. The problem due to deviation can be solved more effectively. On the other hand, although it is not expressed because it is a cross-sectional view, the core member 110 has other through holes 110HD, 110HE, 110HF, etc., and these are also passive components 125C, 125D, 125E which are relatively thin. Can be arranged. The description of the other configuration and manufacturing method is substantially the same as described above, and will be omitted.

本発明において、「下側、下部、下面」などとは、添付の図面の断面を基準にファン−アウト半導体パッケージの実装面に向かう方向を意味し、「上側、上部、上面」などとはその反対方向を意味する。但し、これは説明の便宜上の方向を定義したもので、特許請求の範囲が上記方向に係る記載により特に限定されるものではないことは言うまでもない。   In the present invention, “lower, lower, lower surface” and the like mean directions toward the mounting surface of the fan-out semiconductor package with reference to the cross section of the attached drawings, and “upper, upper, upper surface” and the like It means the opposite direction. However, this defines a direction for convenience of explanation, and it goes without saying that the scope of claims is not particularly limited by the description relating to the above direction.

本発明において「連結される」というのは、直接的に連結された場合だけでなく、接着剤層などを介して間接的に連結された場合を含む概念である。また、「電気的に連結される」というのは、物理的に連結された場合と、連結されていない場合をともに含む概念である。なお、第１、第２などの表現は、一つの構成要素と他の構成要素を区分するために用いられるもので、該当する構成要素の順序及び／又は重要度などを限定しない。場合によっては、本発明の範囲を外れずに、第１構成要素は第２構成要素と命名されることもでき、類似して第２構成要素は第１構成要素と命名されることもできる。   In the present invention, “connected” is a concept including not only the case of being directly connected but also the case of being indirectly connected through an adhesive layer or the like. Further, “electrically connected” is a concept that includes both a case where they are physically connected and a case where they are not connected. The expressions such as “first” and “second” are used to distinguish one component from another component, and do not limit the order and / or importance of the corresponding component. In some cases, the first component may be named the second component, and similarly, the second component may be named the first component without departing from the scope of the present invention.

本発明で用いられた「一例」又は「他の一例」という表現は、互いに同一の実施例を意味せず、それぞれ互いに異なる固有の特徴を強調して説明するために提供されるものである。しかしながら、上記提示された一例は、他の一例の特徴と結合して実現されることを排除しない。例えば、特定の一例で説明された事項が他の一例で説明されていなくても、他の一例でその事項と反対であるか矛盾する説明がない限り、他の一例に関連する説明であると理解されることができる。   The expression “one example” or “another example” as used in the present invention does not mean the same example as each other, but is provided to emphasize and explain different and unique features. However, the presented example does not exclude being realized in combination with other example features. For example, even if a matter described in a specific example is not explained in another example, the explanation is related to the other example as long as there is no explanation contrary to or contradicting the matter in another example. Can be understood.

１０００ 電子機器
１０１０ メインボード
１０２０ チップ関連部品
１０３０ ネットワーク関連部品
１０４０ その他の部品
１０５０ カメラ
１０６０ アンテナ
１０７０ ディスプレイ
１０８０ 電池
１０９０ 信号ライン
１１００ スマートフォン
１１０１ 本体
１１１０ メインボード
１１２０ 部品
１１２１ 半導体パッケージ
１１３０ カメラ
２２００ ファン−イン半導体パッケージ
２２２０ 半導体チップ
２２２１ 本体
２２２２ 接続パッド
２２２３ パッシベーション膜
２２４０ 連結部材
２２４１ 絶縁層
２２４２ 再配線層
２２４３ ビア
２２５０ パッシベーション層
２２６０ アンダーバンプ金属層
２２７０ 半田ボール
２２８０ アンダーフィル樹脂
２２９０ モールディング材
２５００ メインボード
２３０１ プリント回路基板
２３０２ プリント回路基板
２１００ ファン−アウト半導体パッケージ
２１２０ 半導体チップ
２１２１ 本体
２１２２ 接続パッド
２１４０ 連結部材
２１４１ 絶縁層
２１４２ 再配線層
２１４３ ビア
２１５０ パッシベーション層
２１６０ アンダーバンプ金属層
２１７０ 半田ボール
１００Ａ〜１００Ｉ ファン−アウト半導体パッケージモジュール
１１０ コア部材
１１１、１１１ａ、１１１ｂ、１１１ｃ 絶縁層
１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ 配線層（導体層）
１１３ａ、１１３ｂ、１１３ｃ ビア
１２０ 半導体チップ
１２１ 本体
１２２ 接続パッド
１２５Ａ、１２５Ｂ、１２５Ｃ、１２５Ｄ、１２５Ｅ、１２５Ｆ 受動部品
１３１、１３２ 封止材
１４０ 連結部材
１４１ 絶縁層
１４２ 再配線層
１４３ ビア
１５０ パッシベーション層
１６０ アンダーバンプ金属層
１７０ 電気接続構造体
１８１ 金属層
１８２ バックサイド金属層
１８３ バックサイドビア
１９０ 遮蔽構造 1000 Electronic equipment 1010 Main board 1020 Chip related parts 1030 Network related parts 1040 Other parts 1050 Camera 1060 Antenna 1070 Display 1080 Battery 1090 Signal line 1100 Smartphone 1101 Main body 1110 Main board 1120 Parts 1121 Semiconductor package 1130 Camera 2200 Fan-in semiconductor package 2220 Semiconductor chip 2221 Main body 2222 Connection pad 2223 Passivation film 2240 Connection member 2241 Insulating layer 2242 Redistribution layer 2243 Via 2250 Passivation layer 2260 Under bump metal layer 2270 Solder ball 2280 Underfill resin 2290 Molding material 2500 Main board 2301 Print circuit base 2302 Printed Circuit Board 2100 Fan-Out Semiconductor Package 2120 Semiconductor Chip 2121 Body 2122 Connection Pad 2140 Connecting Member 2141 Insulating Layer 2142 Redistribution Layer 2143 Via 2150 Passivation Layer 2160 Under Bump Metal Layer 2170 Solder Ball 100A to 100I Fan-Out Semiconductor Package Module 110 Core member 111, 111a, 111b, 111c Insulating layer 112a, 112b, 112c, 112d Wiring layer (conductor layer)
113a, 113b, 113c Via 120 Semiconductor chip 121 Body 122 Connection pad 125A, 125B, 125C, 125D, 125E, 125F Passive component 131, 132 Sealing material 140 Connecting member 141 Insulating layer 142 Redistribution layer 143 Via 150 Passivation layer 160 Under Bump metal layer 170 Electrical connection structure 181 Metal layer 182 Backside metal layer 183 Backside via 190 Shielding structure

Claims (29)

互いに離隔している第１貫通孔及び第２貫通孔を有するコア部材と、
前記第１貫通孔内に配置され、接続パッドが配置された活性面、及び前記活性面の反対側に配置された非活性面を有する半導体チップと、
前記第２貫通孔内に配置された複数の第１受動部品と、
前記コア部材と前記複数の第１受動部品とのうちのそれぞれの少なくとも一部を封止し、前記第２貫通孔内の少なくとも一部を満たす第１封止材と、
前記半導体チップの非活性面の少なくとも一部を封止し、前記第１封止材の上面の少なくとも一部を覆い、前記第１貫通孔内の少なくとも一部を満たす第２封止材と、
前記コア部材、前記半導体チップの活性面、及び前記複数の第１受動部品上に配置され、前記接続パッド、及び前記複数の第１受動部品と電気的に連結される再配線層を含む連結部材と、を含む、ファン−アウト半導体パッケージモジュール。 A core member having a first through hole and a second through hole that are spaced apart from each other;
A semiconductor chip having an active surface disposed in the first through hole and having a connection pad disposed thereon, and an inactive surface disposed on the opposite side of the active surface;
A plurality of first passive components disposed in the second through hole;
A first sealing material that seals at least a part of each of the core member and the plurality of first passive components and fills at least a part of the second through hole;
A second sealing material that seals at least part of the non-active surface of the semiconductor chip, covers at least part of the top surface of the first sealing material, and fills at least part of the first through hole;
A connecting member including a redistribution layer disposed on the core member, the active surface of the semiconductor chip, and the plurality of first passive components and electrically connected to the connection pads and the plurality of first passive components. And a fan-out semiconductor package module. 互いに離隔している第１貫通孔及び第２貫通孔を有するコア部材と、
前記第１貫通孔内に配置され、接続パッドが配置された活性面、及び前記活性面の反対側に配置された非活性面を有する半導体チップと、
前記第２貫通孔内に配置された複数の第１受動部品と、
前記コア部材と前記複数の第１受動部品とのうちのそれぞれの少なくとも一部を封止し、前記第２貫通孔内の少なくとも一部を満たす第１封止材と、
前記半導体チップの非活性面の少なくとも一部を封止し、前記第１貫通孔内の少なくとも一部を満たし、前記第１封止材との間に境界を有する第２封止材と、
前記コア部材、前記半導体チップの活性面、及び前記複数の第１受動部品上に配置され、前記接続パッド、及び前記複数の第１受動部品と電気的に連結される再配線層を含む連結部材と、を含む、ファン−アウト半導体パッケージモジュール。 A core member having a first through hole and a second through hole that are spaced apart from each other;
A semiconductor chip having an active surface disposed in the first through hole and having a connection pad disposed thereon, and an inactive surface disposed on the opposite side of the active surface;
A plurality of first passive components disposed in the second through hole;
A first sealing material that seals at least a part of each of the core member and the plurality of first passive components, and fills at least a part of the second through hole;
A second sealing member having a boundary between said seals at least a portion of the non-active surface of the semiconductor chip, meets at least a portion of said first through hole, the first sealing member,
A connecting member including a redistribution layer disposed on the core member, the active surface of the semiconductor chip, and the plurality of first passive components and electrically connected to the connection pads and the plurality of first passive components. And a fan-out semiconductor package module. 前記第２貫通孔の壁面に配置された金属層をさらに含む、請求項１または２に記載のファン−アウト半導体パッケージモジュール。 The fan-out semiconductor package module according to claim 1 or 2 , further comprising a metal layer disposed on a wall surface of the second through hole. 前記第１貫通孔の壁面は前記第２封止材と物理的に接する、請求項３に記載のファン−アウト半導体パッケージモジュール。 4. The fan-out semiconductor package module according to claim 3 , wherein a wall surface of the first through hole is in physical contact with the second sealing material. 前記金属層は前記連結部材の前記再配線層のグラウンドと連結される、請求項３又は４に記載のファン−アウト半導体パッケージモジュール。 5. The fan-out semiconductor package module according to claim 3 , wherein the metal layer is connected to a ground of the rewiring layer of the connecting member. 前記金属層は前記コア部材の上面及び下面に延長配置される、請求項３から５のいずれか一項に記載のファン−アウト半導体パッケージモジュール。 6. The fan-out semiconductor package module according to claim 3 , wherein the metal layer is extended and disposed on an upper surface and a lower surface of the core member. 7. 前記第１封止材及び前記第２封止材のうち少なくとも一つの封止材上に配置されたバックサイド金属層と、
前記第１封止材及び前記第２封止材のうち少なくとも一つの封止材の少なくとも一部を貫通し、前記金属層と前記バックサイド金属層とを連結するバックサイドビアと、をさらに含む、請求項５に記載のファン−アウト半導体パッケージモジュール。 A backside metal layer disposed on at least one of the first sealing material and the second sealing material; and
A backside via that penetrates at least a portion of at least one of the first sealing material and the second sealing material and connects the metal layer and the backside metal layer; The fan-out semiconductor package module according to claim 5 . 前記連結部材は前記再配線層を囲む遮蔽構造を含む、請求項５に記載のファン−アウト半導体パッケージモジュール。 The fan-out semiconductor package module according to claim 5 , wherein the connecting member includes a shielding structure surrounding the redistribution layer. 前記遮蔽構造は前記金属層と連結される、請求項８に記載のファン−アウト半導体パッケージモジュール。   The fan-out semiconductor package module of claim 8, wherein the shielding structure is connected to the metal layer. 前記第１封止材及び前記第２封止材はそれぞれの上面が互いに同一のレベルに位置する、請求項１から８のいずれか一項に記載のファン−アウト半導体パッケージモジュール。   9. The fan-out semiconductor package module according to claim 1, wherein upper surfaces of the first sealing material and the second sealing material are located at the same level. 前記半導体チップ及び前記複数の第１受動部品は、サイド−バイ−サイドで配置され、前記連結部材の前記再配線層を介して互いに電気的に連結される、請求項１から１０のいずれか一項に記載のファン−アウト半導体パッケージモジュール。   The semiconductor chip and the plurality of first passive components are arranged side-by-side and are electrically connected to each other via the redistribution layer of the connecting member. The fan-out semiconductor package module according to item. 前記連結部材は、前記接続パッド及び前記複数の第１受動部品を前記連結部材の前記再配線層と連結されるビアをさらに含み、
前記接続パッド及び前記複数の第１受動部品はそれぞれ、前記連結部材のビアと物理的に接する、請求項１１に記載のファン−アウト半導体パッケージモジュール。 The connection member further includes a via that connects the connection pad and the plurality of first passive components to the rewiring layer of the connection member;
12. The fan-out semiconductor package module according to claim 11, wherein each of the connection pad and the plurality of first passive components physically contacts a via of the connecting member. 前記半導体チップは電力管理集積回路（ＰＭＩＣ）を含み、
前記複数の第１受動部品はキャパシタを含む、請求項１から１２のいずれか一項に記載のファン−アウト半導体パッケージモジュール。 The semiconductor chip includes a power management integrated circuit (PMIC),
The fan-out semiconductor package module according to any one of claims 1 to 12, wherein the plurality of first passive components includes a capacitor. 前記コア部材は前記第１貫通孔及び前記第２貫通孔と離隔された第３貫通孔をさらに有し、
前記第３貫通孔内には複数の第２受動部品が配置され、
前記第１封止材は、前記複数の第２受動部品の少なくとも一部を封止し、前記第３貫通孔内の少なくとも一部を満たし、
前記連結部材の前記再配線層は前記複数の第２受動部品と電気的に連結される、請求項１から１３のいずれか一項に記載のファン−アウト半導体パッケージモジュール。 The core member further includes a third through hole spaced from the first through hole and the second through hole,
A plurality of second passive components are disposed in the third through hole,
The first sealing material seals at least a part of the plurality of second passive components, fills at least a part of the third through hole,
14. The fan-out semiconductor package module according to claim 1, wherein the rewiring layer of the connecting member is electrically connected to the plurality of second passive components. 前記第１貫通孔内に配置された複数の第３受動部品をさらに含み、
前記第２封止材は、前記複数の第３受動部品の少なくとも一部を封止し、
前記連結部材の前記再配線層は前記複数の第３受動部品と電気的に連結され、
前記複数の第３受動部品のそれぞれは前記複数の第１受動部品のそれぞれよりも厚さが厚い、請求項１から１４のいずれか一項に記載のファン−アウト半導体パッケージモジュール。 A plurality of third passive components disposed in the first through hole;
The second sealing material seals at least a part of the plurality of third passive components,
The rewiring layer of the connecting member is electrically connected to the plurality of third passive components;
The fan-out semiconductor package module according to any one of claims 1 to 14, wherein each of the plurality of third passive components is thicker than each of the plurality of first passive components. 前記コア部材は、前記連結部材の前記再配線層を介して前記接続パッド及び前記複数の第１受動部品と電気的に連結された配線層を含む、請求項１から１５のいずれか一項に記載のファン−アウト半導体パッケージモジュール。   The core member includes a wiring layer that is electrically connected to the connection pad and the plurality of first passive components through the rewiring layer of the connecting member. The fan-out semiconductor package module as described. 前記コア部材は、前記連結部材と接する第１絶縁層と、前記連結部材と接し、前記第１絶縁層に埋め込まれた第１配線層と、前記第１絶縁層の前記第１配線層が埋め込まれた側の反対側に配置された第２配線層と、を含み、
前記第１配線層及び前記第２配線層は前記接続パッドと電気的に連結される、請求項１６に記載のファン−アウト半導体パッケージモジュール。 The core member includes a first insulating layer in contact with the connecting member, a first wiring layer in contact with the connecting member and embedded in the first insulating layer, and the first wiring layer of the first insulating layer embedded in the core member. A second wiring layer disposed on the opposite side of the second side,
17. The fan-out semiconductor package module of claim 16, wherein the first wiring layer and the second wiring layer are electrically connected to the connection pad. 前記コア部材は、前記第１絶縁層上に配置され、前記第２配線層を覆う第２絶縁層と、前記第２絶縁層上に配置された第３配線層と、をさらに含み、
前記第３配線層は接続パッドと電気的に連結される、請求項１７に記載のファン−アウト半導体パッケージモジュール。 The core member further includes a second insulating layer disposed on the first insulating layer and covering the second wiring layer; and a third wiring layer disposed on the second insulating layer;
The fan-out semiconductor package module of claim 17, wherein the third wiring layer is electrically connected to a connection pad. 前記コア部材は、第１絶縁層と、前記第１絶縁層の両面に配置された第１配線層及び第２配線層と、を含み、
前記第１配線層及び前記第２配線層は前記接続パッドと電気的に連結される、請求項１から１８のいずれか一項に記載のファン−アウト半導体パッケージモジュール。 The core member includes a first insulating layer, and a first wiring layer and a second wiring layer disposed on both surfaces of the first insulating layer,
The fan-out semiconductor package module according to any one of claims 1 to 18, wherein the first wiring layer and the second wiring layer are electrically connected to the connection pad. 前記コア部材は、前記第１絶縁層上に配置され、前記第１配線層を覆う第２絶縁層と、前記第２絶縁層上に配置された第３配線層と、第１絶縁層上に配置され、前記第２配線層を覆う第３絶縁層と、前記第３絶縁層上に配置された第４配線層と、をさらに含み、
前記第３配線層及び前記第４配線層は前記接続パッドと電気的に連結される、請求項１９に記載のファン−アウト半導体パッケージモジュール。 The core member is disposed on the first insulating layer, covers a second insulating layer covering the first wiring layer, a third wiring layer disposed on the second insulating layer, and on the first insulating layer A third insulating layer disposed and covering the second wiring layer; and a fourth wiring layer disposed on the third insulating layer;
The fan-out semiconductor package module of claim 19, wherein the third wiring layer and the fourth wiring layer are electrically connected to the connection pad. 前記第１封止材及び前記第２封止材が互いに異なる物質を含む、請求項１から２０のいずれか一項に記載のファン−アウト半導体パッケージモジュール。 The fan-out semiconductor package module according to any one of claims 1 to 20 , wherein the first sealing material and the second sealing material include different materials. 第２貫通孔を有するコア部材と、
前記第２貫通孔内に配置された第１受動部品と、
前記コア部材及び前記第１受動部品のそれぞれの少なくとも一部を封止し、前記第２貫通孔内の少なくとも一部を満たす第１封止材と、
前記コア部材及び前記第１封止材を貫通する第１貫通孔と、
前記第１貫通孔内に配置され、接続パッドが配置された活性面、及び前記活性面の反対側に配置された非活性面を有する半導体チップと、
前記半導体チップの非活性面の少なくとも一部を封止し、前記第１貫通孔内の少なくとも一部を満たす第２封止材と、
前記コア部材、前記半導体チップの活性面、及び前記第１受動部品上に配置され、前記接続パッド及び前記第１受動部品と電気的に連結される再配線層を含む連結部材と、を含む、ファン−アウト半導体パッケージモジュール。 A core member having a second through hole;
A first passive component disposed in the second through hole;
A first sealing material that seals at least a part of each of the core member and the first passive component and fills at least a part of the second through hole;
A first through hole penetrating the core member and the first sealing material;
A semiconductor chip having an active surface disposed in the first through hole and having a connection pad disposed thereon, and an inactive surface disposed on the opposite side of the active surface;
A second sealing material that seals at least part of the non-active surface of the semiconductor chip and fills at least part of the first through hole;
A connecting member including a redistribution layer disposed on the core member, the active surface of the semiconductor chip, and the first passive component and electrically connected to the connection pad and the first passive component; Fan-out semiconductor package module. 前記第２貫通孔の壁面に配置された金属層をさらに含む、請求項２２に記載のファン−アウト半導体パッケージモジュール。 The fan-out semiconductor package module according to claim 22 , further comprising a metal layer disposed on a wall surface of the second through hole. 前記コア部材上に配置され、前記第２貫通孔の壁面に延長される金属層と、
前記第１封止材又は前記第２封止材上に配置されたバックサイド金属層と、
前記第１封止材又は前記第２封止材の少なくとも一部を貫通し、前記金属層と前記バックサイド金属層とを連結するバックサイドビアと、をさらに含む、請求項２２又は２３に記載のファン−アウト半導体パッケージモジュール。 A metal layer disposed on the core member and extended to the wall surface of the second through hole;
A backside metal layer disposed on the first sealing material or the second sealing material;
Said through at least a portion of the first sealing member or the second sealing member further comprises, a backside vias connecting the said metal layer the backside metal layer, according to claim 22 or 23 Fan-out semiconductor package module. 前記連結部材は前記再配線層を囲む遮蔽構造を含む、請求項２２から２４のいずれか一項に記載のファン−アウト半導体パッケージモジュール。 The fan-out semiconductor package module according to any one of claims 22 to 24 , wherein the connecting member includes a shielding structure surrounding the redistribution layer. 前記第１封止材及び前記第２封止材はそれぞれの上面が互いに同一のレベルに位置する、請求項２２から２５のいずれか一項に記載のファン−アウト半導体パッケージモジュール。 The fan-out semiconductor package module according to any one of claims 22 to 25 , wherein upper surfaces of the first sealing material and the second sealing material are located at the same level. 前記第２封止材は前記第１封止材の上面を覆う、請求項２２から２５のいずれか一項に記載のファン−アウト半導体パッケージモジュール。 The fan-out semiconductor package module according to any one of claims 22 to 25 , wherein the second sealing material covers an upper surface of the first sealing material. 前記第１貫通孔内に配置された第２受動部品をさらに含み、
前記連結部材を基準に、前記第２受動部品の上面は前記第１受動部品の上面よりも高いレベルに位置する、請求項２２から２７のいずれか一項に記載のファン−アウト半導体パッケージモジュール。 A second passive component disposed in the first through hole;
28. The fan-out semiconductor package module according to claim 22 , wherein an upper surface of the second passive component is located at a higher level than an upper surface of the first passive component with respect to the connection member. 前記コア部材は前記連結部材の前記再配線層を介して前記接続パッド及び前記第１受動部品と電気的に連結される複数の配線層を含む、請求項２２から２８のいずれか一項に記載のファン−アウト半導体パッケージモジュール。 It said core member includes a plurality of wiring layers to be the re-wiring layer electrically connected to the connecting pad and the first passive part through the coupling member, according to any one of claims 22 28 Fan-out semiconductor package module.
JP2018017867A 2017-07-07 2018-02-05 Fan-out semiconductor package module Active JP6598890B2 (en)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2017-0086350 2017-07-07
KR20170086350 2017-07-07
KR1020170136769A KR102081086B1 (en) 2017-07-07 2017-10-20 Fan-out semiconductor package module
KR10-2017-0136769 2017-10-20

Publications (2)

Publication Number Publication Date
JP2019016770A JP2019016770A (en) 2019-01-31
JP6598890B2 true JP6598890B2 (en) 2019-10-30

Family

ID=65280868

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018017867A Active JP6598890B2 (en) 2017-07-07 2018-02-05 Fan-out semiconductor package module

Country Status (4)

Country Link
JP (1) JP6598890B2 (en)
KR (1) KR102081086B1 (en)
CN (1) CN109216335B (en)
TW (1) TWI667744B (en)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102026132B1 (en) * 2018-03-05 2019-09-27 삼성전자주식회사 Fan-out semiconductor package module
KR102596759B1 (en) * 2019-03-18 2023-11-02 삼성전자주식회사 Semiconductor package
KR102574415B1 (en) * 2019-04-04 2023-09-04 삼성전기주식회사 Antenna module
KR102584960B1 (en) * 2019-04-12 2023-10-05 삼성전기주식회사 Semiconductor package
TWI766164B (en) * 2019-05-28 2022-06-01 力成科技股份有限公司 Package structure
CN112968011B (en) * 2019-08-28 2024-04-23 长江存储科技有限责任公司 Semiconductor device and method for manufacturing the same
TWI771974B (en) * 2020-04-03 2022-07-21 韓商Ｎｅｐｅｓ股份有限公司 Semiconductor package
WO2022064704A1 (en) * 2020-09-28 2022-03-31 昭和電工マテリアルズ株式会社 Surface-mounted module and method for manufacturing circuit board
WO2022064698A1 (en) * 2020-09-28 2022-03-31 昭和電工マテリアルズ株式会社 Method for manufacturing electronic component module, method for manufacturing electronic circuit board, and method for manufacturing component built-in board
TWI793618B (en) * 2021-05-26 2023-02-21 威盛電子股份有限公司 Electronic package and manufacturing method thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101264735B1 (en) * 2011-08-03 2013-05-15 하나 마이크론(주) Semiconductor package and method of manufacturing the same
US8890628B2 (en) * 2012-08-31 2014-11-18 Intel Corporation Ultra slim RF package for ultrabooks and smart phones
JP2014072279A (en) * 2012-09-28 2014-04-21 Dainippon Printing Co Ltd Manufacturing method of wiring board with components incorporated therein
JP5639242B2 (en) * 2013-04-12 2014-12-10 太陽誘電株式会社 Electronic component built-in board
US10418298B2 (en) * 2013-09-24 2019-09-17 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming dual fan-out semiconductor package
US9754897B2 (en) * 2014-06-02 2017-09-05 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming electromagnetic (EM) shielding for LC circuits
KR20160132751A (en) * 2015-05-11 2016-11-21 삼성전기주식회사 Electronic component package and method of manufacturing the same
US10199337B2 (en) * 2015-05-11 2019-02-05 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
KR102021886B1 (en) * 2015-05-15 2019-09-18 삼성전자주식회사 Electronic component package and package on package structure
US10566289B2 (en) * 2015-10-13 2020-02-18 Samsung Electronics Co., Ltd. Fan-out semiconductor package and manufacturing method thereof

Also Published As

Publication number Publication date
CN109216335B (en) 2022-05-03
KR20190005697A (en) 2019-01-16
JP2019016770A (en) 2019-01-31
CN109216335A (en) 2019-01-15
KR102081086B1 (en) 2020-02-25
TW201907521A (en) 2019-02-16
TWI667744B (en) 2019-08-01

Similar Documents

Publication Publication Date Title
JP6598890B2 (en) Fan-out semiconductor package module
JP6580728B2 (en) Fan-out semiconductor package module
JP6694931B2 (en) Semiconductor package
KR102071457B1 (en) Fan-out semiconductor package
KR101999608B1 (en) Fan-out semiconductor package
JP6738401B2 (en) Fan-out semiconductor package
KR101982049B1 (en) Fan-out semiconductor package
KR102039711B1 (en) Fan-out component package
KR102026132B1 (en) Fan-out semiconductor package module
KR101982056B1 (en) Fan-out semiconductor package module
KR102524812B1 (en) Semiconductor package
JP6568610B2 (en) Fan-out semiconductor package
JP2019033245A (en) Semiconductor package connection system
KR102061850B1 (en) Fan-out semiconductor package
KR20200008886A (en) Antenna module
KR20200114084A (en) Semiconductor package
KR102586890B1 (en) Semiconductor package
KR101982061B1 (en) Semiconductor package
JP2019054226A (en) Fan-out semiconductor package
KR102443028B1 (en) Semiconductor package
KR102554016B1 (en) Semiconductor package
KR20200052594A (en) Semiconductor package
KR102509644B1 (en) Package module
KR20200134012A (en) Substrate structure and semiconductor package
KR101973446B1 (en) Fan-out semiconductor package

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180205

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190326

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190522

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20190603

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20190619

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20190705

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190903

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191001

R150 Certificate of patent or registration of utility model

Ref document number: 6598890

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250