KR102081086B1 - Fan-out semiconductor package module - Google Patents

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Abstract

본 개시는 서로 이격된 제1관통홀 및 제2관통홀을 갖는 코어부재, 상기 제1관통홀에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 제2관통홀에 배치된 하나 이상의 제1수동부품, 상기 코어부재 및 상기 제1수동부품 각각의 적어도 일부를 봉합하며 상기 제2관통홀의 적어도 일부를 채우는 제1봉합재, 상기 반도체칩의 비활성면의 적어도 일부를 봉합하며 상기 제1관통홀의 적어도 일부를 채우는 제2봉합재, 및 상기 코어부재와 상기 반도체칩의 활성면과 상기 제1수동부품 상에 배치되며 상기 접속패드 및 상기 제1수동부품과 전기적으로 연결된 재배선층을 포함하는 연결부재를 포함하는, 팬-아웃 반도체 패키지 모듈에 관한 것이다.The present disclosure provides a core member having a first through hole and a second through hole spaced apart from each other, a semiconductor chip having an active surface disposed in the first through hole and having a connection pad disposed thereon and an inactive surface opposite to the active surface. At least one first passive part disposed in the second through hole, the first encapsulant sealing at least a portion of each of the core member and the first passive part and filling at least a portion of the second through hole, and an inactive surface of the semiconductor chip A second sealing material sealing at least a portion of the first through hole and filling at least a portion of the first through hole, and disposed on the active surface of the core member and the semiconductor chip and the first passive component, the connection pad and the first passive component. The present invention relates to a fan-out semiconductor package module including a connection member including a redistribution layer electrically connected thereto.

Figure R1020170136769
Figure R1020170136769

Description

팬-아웃 반도체 패키지 모듈{FAN-OUT SEMICONDUCTOR PACKAGE MODULE}Fan-out Semiconductor Package Module {FAN-OUT SEMICONDUCTOR PACKAGE MODULE}

본 개시는 반도체칩을 다수의 수동부품과 함께 하나의 패키지 내에 실장하여 모듈화한 반도체 패키지 모듈에 관한 것이다.
The present disclosure relates to a semiconductor package module in which a semiconductor chip is mounted together with a plurality of passive components in one package and modularized.

모바일用 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있다. 배터리 용량의 증가에 따라 배터리가 차지하는 면적이 커지기 때문에, 이를 위해서 인쇄회로기판(PCB) 사이즈 축소가 요구되고 있으며, 이에 따른 부품의 실장 면적 감소로, 모듈화에 대한 관심이 지속적으로 높아지고 있다.
As the size of mobile displays increases, there is a need for increasing battery capacity. As the area of the battery increases as the battery capacity increases, it is required to reduce the size of the printed circuit board (PCB). Accordingly, as the mounting area of components decreases, interest in modularization continues to increase.

한편, 종래의 다수의 부품을 실장하는 기술로는, COB(Chip on Board) 기술을 예로 들 수 있다. COB는 인쇄회로기판 상에 개별의 수동소자와 반도체 패키지를 표면실장기술(SMT)을 이용하여 실장하는 방식이다. 이 방식은 가격적인 장점은 있으나, 부품간 최소 간격 유지에 따라 넓은 실장 면적이 요구되며, 부품간 전자파 간섭(EMI)이 크고, 반도체칩과 수동부품간의 거리가 멀어 전기적인 노이즈가 증가하는 문제가 있다.
On the other hand, as a technique for mounting a large number of conventional parts, there is a COB (Chip on Board) technology. COB is a method of mounting individual passive elements and semiconductor packages on a printed circuit board using surface mount technology (SMT). This method has a price advantage, but requires a large mounting area according to maintaining the minimum spacing between components, a large electromagnetic interference (EMI) between components, and the distance between semiconductor chips and passive components increases the electrical noise. have.

본 개시의 여러 목적 중 하나는 반도체칩과 다수의 수동부품의 실장 면적을 최소화할 수 있고 반도체칩과 수동부품간 전기적 경로를 최소화할 수 있으며, 그럼에도 수율 문제를 해결할 수 있고, 나아가 도금 등을 통한 EMI 차폐 및 방열 효과가 우수한, 새로운 구조의 팬-아웃 반도체 패키지 모듈을 제공하는 것이다.
One of the various purposes of the present disclosure is to minimize the mounting area of the semiconductor chip and a plurality of passive components, to minimize the electrical path between the semiconductor chip and the passive components, and to solve the yield problem, and further, through plating, etc. To provide a new fan-out semiconductor package module with excellent EMI shielding and heat dissipation.

본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 다수의 수동부품과 반도체칩을 함께 하나의 패키지 내에 실장하여 모듈화하되, 패키징 과정에서 수동부품과 반도체칩을 두 단계로 나누어 봉합하는 것이다. 또한, 이러한 구조의 패키지 모듈에 도금 등을 이용하여 EMI 차폐 및 방열을 도모하는 것이다.
One of several solutions proposed through the present disclosure is to mount a plurality of passive components and semiconductor chips together in one package and modularize them, and seal the passive components and semiconductor chips in two stages during the packaging process. In addition, EMI shielding and heat dissipation are achieved by using plating or the like on a package module having such a structure.

예를 들면, 본 개시에서 제안하는 일례에 따른 팬-아웃 반도체 패키지 모듈은, 서로 이격된 제1관통홀 및 제2관통홀을 갖는 코어부재, 상기 제1관통홀에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 제2관통홀에 배치된 하나 이상의 제1수동부품, 상기 코어부재 및 상기 제1수동부품 각각의 적어도 일부를 봉합하며 상기 제2관통홀의 적어도 일부를 채우는 제1봉합재, 상기 반도체칩의 비활성면의 적어도 일부를 봉합하며 상기 제1관통홀의 적어도 일부를 채우는 제2봉합재, 및 상기 코어부재와 상기 반도체칩의 활성면과 상기 제1수동부품 상에 배치되며 상기 접속패드 및 상기 제1수동부품과 전기적으로 연결된 재배선층을 포함하는 연결부재를 포함하는 것일 수 있다.
For example, a fan-out semiconductor package module according to an example proposed in the present disclosure may include a core member having a first through hole and a second through hole spaced apart from each other, and a connection pad disposed in the first through hole. A semiconductor chip having an active surface and an inactive surface opposite to the active surface, one or more first passive components disposed in the second through hole, at least a portion of each of the core member and the first passive component and sealing the second A first sealing material filling at least a portion of the through hole, a second sealing material sealing at least a portion of the inactive surface of the semiconductor chip, and filling at least a portion of the first through hole, and an active surface of the core member and the semiconductor chip; It may include a connection member disposed on the first passive component and including a connection pad and a redistribution layer electrically connected to the first passive component.

본 개시의 여러 효과 중 일 효과로서 반도체칩과 다수의 수동부품의 실장 면적을 최소화할 수 있고 반도체칩과 수동부품간 전기적 경로를 최소화할 수 있으며, 그럼에도 수율 문제를 해결할 수 있고, 나아가 도금 등을 통한 EMI 차폐 및 방열 효과가 우수한, 새로운 구조의 팬-아웃 반도체 패키지 모듈을 제공할 수 있다.
As one of several effects of the present disclosure, it is possible to minimize the mounting area of the semiconductor chip and a plurality of passive components, to minimize the electrical path between the semiconductor chip and the passive components, and to solve the yield problem, and to further improve plating. A new fan-out semiconductor package module with excellent EMI shielding and heat dissipation can be provided.

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 반도체 패키지 모듈의 일례를 개략적으로 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지 모듈의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 11은 도 9의 팬-아웃 반도체 패키지 모듈에 사용되는 판넬의 일례를 개략적으로 나타낸 단면도다.
도 12a 내지 도 12d는 도 9의 팬-아웃 반도체 패키지 모듈의 개략적인 제조 일례를 나타낸 공정도다.
도 13은 팬-아웃 반도체 패키지 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
도 14는 팬-아웃 반도체 패키지 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
도 15는 팬-아웃 반도체 패키지 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
도 16은 팬-아웃 반도체 패키지 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
도 17은 팬-아웃 반도체 패키지 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
도 18은 팬-아웃 반도체 패키지 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
도 19는 팬-아웃 반도체 패키지 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
도 20은 본 개시에 따른 팬-아웃 반도체 패키지 모듈을 전자기기에 적용하는 경우의 효과를 개략적으로 나타낸 편면도다.1 is a block diagram schematically illustrating an example of an electronic device system.
2 is a perspective view schematically showing an example of an electronic device.
3 is a cross-sectional view schematically showing before and after packaging of a fan-in semiconductor package.
4 is a cross-sectional view schematically illustrating a packaging process of a fan-in semiconductor package.
5 is a schematic cross-sectional view illustrating a case where a fan-in semiconductor package is mounted on a printed circuit board and finally mounted on a main board of an electronic device.
6 is a schematic cross-sectional view illustrating a case where a fan-in semiconductor package is embedded in a printed circuit board and finally mounted on a main board of an electronic device.
7 is a schematic cross-sectional view of a fan-out semiconductor package.
8 is a cross-sectional view schematically illustrating a case where a fan-out semiconductor package is mounted on a main board of an electronic device.
9 is a schematic cross-sectional view of an example of a fan-out semiconductor package module.
FIG. 10 is a schematic II ′ cut top view of the fan-out semiconductor package module of FIG. 9.
FIG. 11 is a schematic cross-sectional view illustrating an example of a panel used in the fan-out semiconductor package module of FIG. 9.
12A through 12D are process diagrams illustrating an exemplary manufacturing of the fan-out semiconductor package module of FIG. 9.
13 is a schematic cross-sectional view of another example of a fan-out semiconductor package module.
14 is a schematic cross-sectional view of another example of a fan-out semiconductor package module.
15 is a schematic cross-sectional view of another example of a fan-out semiconductor package module.
16 is a schematic cross-sectional view of another example of a fan-out semiconductor package module.
17 is a schematic cross-sectional view of another example of a fan-out semiconductor package module.
18 is a schematic cross-sectional view of another example of a fan-out semiconductor package module.
19 is a schematic cross-sectional view of another example of a fan-out semiconductor package module.
20 is a schematic side view illustrating an effect of applying a fan-out semiconductor package module according to the present disclosure to an electronic device.

이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
Hereinafter, the present disclosure will be described with reference to the accompanying drawings. Shape and size of the elements in the drawings may be exaggerated or reduced for more clear description.

전자기기Electronics

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
1 is a block diagram schematically showing an example of an electronic device system.

도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
Referring to the drawings, the electronic apparatus 1000 accommodates the main board 1010. The chip-related component 1020, the network-related component 1030, and the other component 1040 are physically and / or electrically connected to the main board 1010. These are also combined with other components described below to form various signal lines 1090.

칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
The chip related component 1020 may include a memory chip such as volatile memory (eg, DRAM), non-volatile memory (eg, ROM), and flash memory; Application processor chips such as central processors (eg, CPUs), graphics processors (eg, GPUs), digital signal processors, cryptographic processors, microprocessors, microcontrollers; Logic chips such as analog-to-digital converters and application-specific ICs (ASICs) may be included, but are not limited thereto. In addition, other types of chip-related components may be included. Of course, these components 1020 may be combined with each other.

네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
Network-related components 1030 include Wi-Fi (such as the IEEE 802.11 family), WiMAX (such as the IEEE 802.16 family), IEEE 802.20, LTE (long term evolution), Ev-DO, HSPA +, HSDPA +, HSUPA +, EDGE, GSM And any other wireless and wired protocols designated as GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G, and beyond. Any of the standards or protocols may be included. In addition, of course, the network related component 1030 may be combined with the chip related component 1020.

기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
Other components 1040 include high frequency inductors, ferrite inductors, power inductors, ferrite beads, low temperature co-fired ceramics (LTCC), electro magnetic interference (EMI) filters, multi-layer ceramic condenser (MLCC), and the like. However, the present invention is not limited thereto, and may include passive components used for various other purposes. In addition, other components 1040 may be combined with each other, along with the chip-related component 1020 and / or network-related component 1030.

전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
Depending on the type of electronic device 1000, the electronic device 1000 may include other components that may or may not be physically and / or electrically connected to the main board 1010. Examples of other components include camera 1050, antenna 1060, display 1070, battery 1080, audio codec (not shown), video codec (not shown), power amplifier (not shown), compass ( Not shown), accelerometer (not shown), gyroscope (not shown), speakers (not shown), mass storage (e.g., hard disk drive) (not shown), compact disk (not shown), and DVD (digital versatile disk) (not shown) and the like, but is not limited thereto. In addition, other components used for various purposes may be included according to the type of the electronic apparatus 1000.

전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
The electronic device 1000 may include a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a network system, a computer ( computer, monitor, tablet, laptop, netbook, television, video game, smart watch, automotive, and the like. However, the present invention is not limited thereto, and may be any other electronic device that processes data.

도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
2 is a perspective view schematically showing an example of an electronic device.

도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 마더보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
Referring to the drawings, the semiconductor package is applied to various electronic devices as described above for various uses. For example, a motherboard 1110 is accommodated in the body 1101 of the smartphone 1100, and various components 1120 are physically and / or electrically connected to the motherboard 1110. In addition, other components, such as camera 1130, may or may not be physically and / or electrically connected to motherboard 1110, are housed within body 1101. Some of the components 1120 may be chip related components, for example, the semiconductor package 1121, but is not limited thereto. The electronic device is not necessarily limited to the smartphone 1100, and may be other electronic devices as described above.

반도체 패키지Semiconductor package

일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
In general, a semiconductor chip is integrated with a large number of fine electrical circuits, but as such a semiconductor itself can not function as a finished product, there is a possibility of being damaged by an external physical or chemical impact. Therefore, instead of using the semiconductor chip itself, the semiconductor chip is packaged and used for electronic devices in a packaged state.

반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
Semiconductor packaging is necessary because of the difference in circuit width between the semiconductor chip and the main board of the electronic device in terms of electrical connection. Specifically, in the case of a semiconductor chip, the size of the connection pad and the spacing between the connection pads are very small, whereas in the case of a main board used in electronic equipment, the size of the component mounting pad and the spacing of the component mounting pads are much larger than that of the semiconductor chip. . Therefore, it is difficult to directly mount a semiconductor chip on such a main board and a packaging technology that can buffer the difference in circuit width is required.

이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
The semiconductor package manufactured by the packaging technology may be classified into a fan-in semiconductor package and a fan-out semiconductor package according to structure and use.

이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
Hereinafter, a fan-in semiconductor package and a fan-out semiconductor package will be described in more detail with reference to the accompanying drawings.

(팬-인 반도체 패키지)
(Fan-in Semiconductor Package)

도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.3 is a cross-sectional view schematically showing before and after packaging of a fan-in semiconductor package.

도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
4 is a cross-sectional view schematically illustrating a packaging process of a fan-in semiconductor package.

도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
Referring to the drawings, the semiconductor chip 2220 may include a body 2221 including silicon (Si), germanium (Ge), gallium arsenide (GaAs), and the like, such as aluminum (Al) formed on one surface of the body 2221. For example, including a connection pad 2222 including a conductive material, and a passivation film 2223 formed on one surface of the body 2221 and covering at least a portion of the connection pad 2222, such as an oxide film or a nitride film. It may be an integrated circuit (IC) in a bare state. At this time, since the connection pad 2222 is very small, the integrated circuit IC may be hardly mounted on a middle level printed circuit board (PCB) as well as a main board of an electronic device.

이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
Accordingly, in order to redistribute the connection pads 2222, the connection members 2240 are formed on the semiconductor chips 2220 in accordance with the size of the semiconductor chips 2220. The connection member 2240 forms an insulating layer 2241 on the semiconductor chip 2220 with an insulating material such as a photosensitive insulating resin (PID), and forms a via hole 2243h for opening the connection pad 2222. The wiring patterns 2242 and the vias 2243 may be formed and formed. Thereafter, a passivation layer 2250 is formed to protect the connecting member 2240, an opening 2251 is formed, and an under bump metal layer 2260 is formed. That is, through a series of processes, for example, the fan-in semiconductor package 2200 including the semiconductor chip 2220, the connection member 2240, the passivation layer 2250, and the under bump metal layer 2260 is manufactured. do.

이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
As described above, the fan-in semiconductor package is a package in which all connection pads of semiconductor chips, for example, I / O (Input / Output) terminals are arranged inside the device, and the fan-in semiconductor package has good electrical characteristics and can be produced at low cost. have. Therefore, many devices in a smart phone are manufactured in the form of a fan-in semiconductor package, and in particular, development is being made in order to realize a small and fast signal transmission.

다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
However, in the fan-in semiconductor package, all the I / O terminals must be disposed inside the semiconductor chip. Therefore, such a structure is difficult to apply to a semiconductor chip having a large number of I / O terminals or a small semiconductor chip. In addition, due to this vulnerability, the fan-in semiconductor package can not be directly mounted and used on the main board of the electronic device. Even if the size and spacing of the I / O terminals of the semiconductor chip are enlarged by the rewiring process, they do not have the size and spacing that can be directly mounted on the main board of the electronic device.

도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.5 is a cross-sectional view schematically illustrating a case where a fan-in semiconductor package is mounted on a printed circuit board and finally mounted on a main board of an electronic device.

도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
6 is a schematic cross-sectional view illustrating a case where a fan-in semiconductor package is embedded in a printed circuit board and finally mounted on a main board of an electronic device.

도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인쇄회로기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인쇄회로기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인쇄회로기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인쇄회로기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
Referring to the drawing, in the fan-in semiconductor package 2200, the connection pads 2222, that is, the I / O terminals of the semiconductor chip 2220 are redistributed again through the printed circuit board 2301. The electronic device may be mounted on the main board 2500 of the electronic device in a state in which the fan-in semiconductor package 2200 is mounted on the printed circuit board 2301. In this case, the solder ball 2270 may be fixed with the underfill resin 2280, etc., and the outside may be covered with the molding material 2290. Alternatively, the fan-in semiconductor package 2200 may be embedded in a separate printed circuit board 2302, and the connection pads of the semiconductor chip 2220 may be embedded by the printed circuit board 2302 in the embedded state. 2222, that is, the I / O terminals may be redistributed once again and finally mounted on the motherboard 2500 of the electronic device.

이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인쇄회로기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인쇄회로기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
As such, since the fan-in semiconductor package is difficult to be mounted directly on the main board of the electronic device, the fan-in semiconductor package is mounted on a separate printed circuit board and then mounted again on the main board of the electronic device through a packaging process or a printed circuit. It is mounted on an electronics mainboard while being embedded in a substrate.

(팬-아웃 반도체 패키지)
(Fan-Out Semiconductor Package)

도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
7 is a schematic cross-sectional view of a fan-out semiconductor package.

도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(123) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
Referring to the drawings, the fan-out semiconductor package 2100, for example, the outer side of the semiconductor chip 2120 is protected by an encapsulant 2130, the connection pad 2122 of the semiconductor chip 2120 is a connection member By 2140, the semiconductor chip 2120 is rearranged to the outside of the semiconductor chip 2120. In this case, the passivation layer 2150 may be further formed on the connection member 2140, and the under bump metal layer 2160 may be further formed in the opening of the passivation layer 2150. The solder ball 2170 may be further formed on the under bump metal layer 2160. The semiconductor chip 2120 may be an integrated circuit (IC) including a body 2121, a connection pad 2122, a passivation layer 123, and the like. The connection member 2140 may include an insulating layer 2141, a redistribution layer 2142 formed on the insulating layer 2241, and a via 2143 for electrically connecting the connection pad 2122 and the redistribution layer 2142. Can be.

이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.
As described above, the fan-out semiconductor package is a form in which I / O terminals are rearranged and arranged to the outside of the semiconductor chip through a connection member formed on the semiconductor chip. As described above, in the fan-in semiconductor package, all the I / O terminals of the semiconductor chip must be disposed inside the semiconductor chip, and as the device size becomes smaller, the ball size and the pitch must be reduced, and thus a standardized ball layout cannot be used. On the other hand, the fan-out semiconductor package is a type in which I / O terminals are rearranged to the outside of the semiconductor chip through the connection member formed on the semiconductor chip. Can be used as it is, it can be mounted on the main board of the electronic device without a separate printed circuit board as described below.

도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
8 is a cross-sectional view schematically illustrating a case where a fan-out semiconductor package is mounted on a main board of an electronic device.

도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인쇄회로기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
Referring to the drawings, the fan-out semiconductor package 2100 may be mounted on the main board 2500 of the electronic device through the solder ball 2170. That is, as described above, the fan-out semiconductor package 2100 may connect the connection pads 2122 to the fan-out area beyond the size of the semiconductor chip 2120 on the semiconductor chip 2120. Since 2140 is formed, a standardized ball layout may be used as it is, and as a result, it may be mounted on the main board 2500 of the electronic device without a separate printed circuit board.

이와 같이, 팬-아웃 반도체 패키지는 별도의 인쇄회로기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인쇄회로기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
As such, since the fan-out semiconductor package can be mounted on the main board of the electronic device without a separate printed circuit board, the fan-out semiconductor package can be made thinner and thinner than the fan-in semiconductor package using the printed circuit board. Do. Its excellent thermal and electrical properties make it particularly suitable for mobile products. In addition, it is possible to implement a more compact than a general package on package (POP) type using a printed circuit board (PCB), it is possible to solve the problem caused by the warpage phenomenon.

한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인쇄회로기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
Meanwhile, the fan-out semiconductor package refers to a package technology for mounting a semiconductor chip on a main board of an electronic device and the like, and for protecting the semiconductor chip from an external shock. It is a different concept from a printed circuit board (PCB) such as a printed circuit board in which a fan-in semiconductor package is incorporated.

반도체 패키지 모듈Semiconductor Package Module

도 9는 팬-아웃 반도체 패키지 모듈의 일례를 개략적으로 나타낸 단면도다.9 is a schematic cross-sectional view of an example of a fan-out semiconductor package module.

도 10은 도 9의 팬-아웃 반도체 패키지 모듈의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
FIG. 10 is a schematic II ′ cut top view of the fan-out semiconductor package module of FIG. 9.

도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지 모듈(100A)은 제1 내지 제6관통홀(110HA, 110HB, 110HC, 110HD, 110HE, 110HF)을 갖는 코어부재(110), 제1관통홀(110HA)에 배치되며 접속패드(122)가 배치된 활성면 및 활성면의 반대측인 비활성면을 갖는 반도체칩(120), 제2관통홀(110HB)에 배치된 하나 이상의 제1수동부품(125A), 제3관통홀(110HC)에 배치된 하나 이상의 제2수동부품(125B), 제4관통홀(110HD)에 배치된 하나 이상의 제3수동부품(125C), 제5관통홀(110HE)에 배치된 하나 이상의 제4수동부품(125D), 제6관통홀(110HF)에 배치된 하나 이상의 제5수동부품(125E), 코어부재(110) 및 제1 내지 제5수동부품(125A, 125B, 125C, 125D, 125E) 각각의 적어도 일부를 봉합하며 제2 내지 제6관통홀(110HB, 110HC, 110HD, 110HE, 110HF) 각각의 적어도 일부를 채우는 제1봉합재(131), 반도체칩(120)의 비활성면의 적어도 일부를 봉합하며 제1관통홀(110HA)의 적어도 일부를 채우는 제2봉합재(132), 코어부재(110)와 반도체칩(120)의 활성면 및 제1 내지 제5수동부품 제1 내지 제5수동부품(125A, 125B, 125C, 125D, 125E) 상에 배치되며 접속패드(122) 및 제1 내지 제5수동부품(125A, 125B, 125C, 125D, 125E)과 전기적으로 연결된 재배선층(142)을 포함하는 연결부재(140), 연결부재(140) 상에 배치된 패시베이션층(150), 패시베이션층(150)의 개구부에 형성되며 재배선층(142)과 전기적으로 연결된 언더범프금속층(160), 및 언더범프금속층(160) 상에 배치되며 언더범프금속층(160)을 통하여 재배선층(142)과 전기적으로 연결된 전기연결구조체(170)를 포함한다.
Referring to the drawings, the fan-out semiconductor package module 100A according to an example includes a core member 110 having a first through sixth through hole 110HA, 110HB, 110HC, 110HD, 110HE, and 110HF, and a first through hole. One or more first passive components 125A disposed in the semiconductor chip 120 and the second through hole 110HB having an active surface disposed at 110HA and having an active surface on which the connection pad 122 is disposed and an inactive surface opposite to the active surface. ), At least one second passive part 125B disposed in the third through hole 110HC, at least one third passive part 125C disposed at the fourth through hole 110HD, and the fifth through hole 110HE. At least one fourth passive part 125D disposed at least one fifth passive part 125E disposed at the sixth through hole 110HF, the core member 110, and the first to fifth passive parts 125A, 125B, The first encapsulant 131 and the semiconductor chip 120 may seal at least a portion of each of the 125C, 125D, and 125E, and fill at least a portion of each of the second through sixth through holes 110HB, 110HC, 110HD, 110HE, and 110HF. Write down the inactive side of A second encapsulant 132 for sealing a portion and filling at least a portion of the first through hole 110HA, the active surfaces of the core member 110 and the semiconductor chip 120, and the first to fifth passive components 1 to 5. The redistribution layer 142 disposed on the five passive components 125A, 125B, 125C, 125D, and 125E and electrically connected to the connection pad 122 and the first to fifth passive components 125A, 125B, 125C, 125D, and 125E. The under bump metal layer 160 formed in the opening of the connection member 140, the passivation layer 150 disposed on the connection member 140, the passivation layer 150, and electrically connected to the redistribution layer 142. And an electrical connection structure 170 disposed on the under bump metal layer 160 and electrically connected to the redistribution layer 142 through the under bump metal layer 160.

최근 모바일用 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있다. 배터리 용량의 증가에 따라 배터리가 차지하는 면적이 커지기 때문에, 이를 위해서 인쇄회로기판(PCB) 사이즈 축소가 요구되고 있으며, 이에 따른 부품의 실장 면적 감소로, 모듈화에 대한 관심이 지속적으로 높아지고 있다. 종래의 다수의 부품을 실장하는 기술로는, COB(Chip on Board) 기술을 예로 들 수 있다. COB는 인쇄회로기판 상에 개별의 수동소자와 반도체 패키지를 표면실장기술(SMT)을 이용하여 실장하는 방식이다. 이 방식은 가격적인 장점은 있으나, 부품간 최소 간격 유지에 따라 넓은 실장 면적이 요구되며, 부품간 전자파 간섭(EMI)이 크고, 반도체칩과 수동부품간의 거리가 멀어 전기적인 노이즈가 증가하는 문제가 있다.
Recently, as the size of mobile displays increases, there is a need to increase battery capacity. As the area of the battery increases as the battery capacity increases, it is required to reduce the size of the printed circuit board (PCB). Accordingly, as the mounting area of components decreases, interest in modularization continues to increase. As a technique for mounting a large number of conventional components, a chip on board (COB) technique is exemplified. COB is a method of mounting individual passive elements and semiconductor packages on a printed circuit board using surface mount technology (SMT). This method has a price advantage, but requires a large mounting area according to maintaining the minimum spacing between components, a large electromagnetic interference (EMI) between components, and the distance between semiconductor chips and passive components increases the electrical noise. have.

반면, 일례에 따른 팬-아웃 반도체 패키지 모듈(100A)은 다수의 수동부품(125A, 125B, 125C, 125D, 125E)이 반도체칩(120)과 함께 하나의 패키지 내에 배치되어 모듈화 되어 있다. 따라서, 부품간 간격을 최소화할 수 있는바 마더보드 등의 인쇄회로기판에서의 실장 면적을 최소화할 수 있다. 또한, 반도체칩(120)과 수동부품(125A, 125B, 125C, 125E, 125F) 사이의 전기적인 경로를 최소화할 수 있는바 노이즈 문제를 개선할 수 있다. 특히, 한 번의 봉합이 아닌 두 단계 이상의 봉합 과정을 거치며, 따라서 수동부품(125A, 125B, 125C, 125D, 125E)의 실장에 따른 실장 수율이나 이물 영향 등을 최소화할 수 있다.
On the other hand, in the fan-out semiconductor package module 100A according to an example, a plurality of passive components 125A, 125B, 125C, 125D, and 125E are disposed together in a package together with the semiconductor chip 120 to be modularized. Therefore, the spacing between components can be minimized, and the mounting area of the printed circuit board such as a motherboard can be minimized. In addition, the electrical path between the semiconductor chip 120 and the passive components 125A, 125B, 125C, 125E, and 125F may be minimized, thereby improving noise. In particular, it is not a single suture but more than two stages of the suture process, and thus the effect of mounting yield or foreign matter due to the mounting of the passive components (125A, 125B, 125C, 125D, 125E) can be minimized.

구체적으로, 수동부품(125A, 125B, 125C, 125D, 125E)의 경우는 표면실장이 비교적 용이하나, 반도체칩(120)의 경우는 표면실장을 위하여 높은 정밀도와 클린 환경이 요구되는 등 상대적으로 어려움이 있다. 따라서, 수동부품(125A, 125B, 125C, 125D, 125E)를 실장 및 봉합하는 공정과 반도체칩(120)을 실장 및 봉합하는 공정을 분리하여 진행하는 경우, 양자 간의 실장 수율이나 이물 영향 등을 최소화할 수 있다. 특히, 상대적으로 값이 비싼 반도체칩(120)은 수동부품(125A, 125B, 125C, 125D, 125E)의 실장 및 봉합 이후에 별도 양품 유닛에만 정밀한 공정으로 실장 및 봉합할 수 있어 특히 높은 수율을 가질 수 있다. 또한, 다양한 두께 차이를 보이는 수동부품(125A, 125B, 125C, 125D, 125E) 및/또는 반도체칩(120)을 안정적으로 고정할 수 있으며, 두께 편차에 따른 여러 문제를 해결할 수 있다.
Specifically, surface mounting is relatively easy in the case of the passive components 125A, 125B, 125C, 125D, and 125E. However, in the case of the semiconductor chip 120, high precision and a clean environment are required for the surface mounting. There is this. Therefore, in the case where the process of mounting and sealing the passive components 125A, 125B, 125C, 125D, and 125E and the process of mounting and sealing the semiconductor chip 120 are performed separately, the mounting yield or the effect of foreign matter between the two is minimized. can do. In particular, the relatively expensive semiconductor chip 120 can be mounted and sealed in a precise process only in a separate product unit after mounting and sealing the passive components 125A, 125B, 125C, 125D, and 125E, and thus have a particularly high yield. Can be. In addition, the passive components 125A, 125B, 125C, 125D, and 125E having various thickness differences and / or the semiconductor chip 120 may be stably fixed, and various problems due to thickness variations may be solved.

이하, 일례에 따른 팬-아웃 반도체 패키지 모듈(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
Hereinafter, each configuration included in the fan-out semiconductor package module 100A according to an example will be described in more detail.

코어부재(110)는 구체적인 재료에 따라 패키지 모듈(100A)의 강성을 보다 개선시킬 수 있으며, 봉합재(131, 132)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 코어부재(110)는 다수의 관통홀(110HA, 110HB, 110HC, 110HD, 110HE, 110HF)을 가진다. 다수의 관통홀(110HA, 110HB, 110HC, 110HD, 110HE, 110HF)은 각각 물리적으로 이격되어 있을 수 있다. 다수의 관통홀(110HA, 110HB, 110HC, 110HD, 110HE, 110HF) 내에는 각각 반도체칩(120) 및 수동부품(125A, 125B, 125C, 125D, 125E)이 배치된다. 반도체칩(120) 및 수동부품(125A, 125B, 125C, 125D, 125E) 각각은 관통홀(110HA, 110HB, 110HC, 110HD, 110HE, 110HF)의 벽면과 소정거리 이격되어 각각의 관통홀(110HA, 110HB, 110HC, 110HD, 110HE, 110HF)의 벽면으로 둘러싸일 수 있다. 다만, 필요에 따라 변형도 가능하다.
The core member 110 may further improve the rigidity of the package module 100A according to a specific material, and may serve to secure thickness uniformity of the encapsulant 131 and 132. The core member 110 has a plurality of through holes 110HA, 110HB, 110HC, 110HD, 110HE, 110HF. The plurality of through holes 110HA, 110HB, 110HC, 110HD, 110HE, and 110HF may be physically separated from each other. The semiconductor chip 120 and the passive components 125A, 125B, 125C, 125D, and 125E are disposed in the plurality of through holes 110HA, 110HB, 110HC, 110HD, 110HE, and 110HF, respectively. Each of the semiconductor chip 120 and the passive components 125A, 125B, 125C, 125D, and 125E is spaced apart from the wall surface of the through holes 110HA, 110HB, 110HC, 110HD, 110HE, 110HF by a predetermined distance. 110HB, 110HC, 110HD, 110HE, 110HF). However, modifications may be made as necessary.

코어부재(110)는 절연층(111)을 포함한다. 절연층(111)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
The core member 110 includes an insulating layer 111. The material of the insulating layer 111 is not specifically limited. For example, an insulating material may be used, wherein the insulating material is a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or these resins together with an inorganic filler and glass fiber (Glass Fiber, Glass Cloth, Glass Fabric). Resin impregnated with a core material such as, for example, prepreg, Ajinomoto Build-up Film (ABF), FR-4, Bisaleimide Triazine (BT) and the like can be used. If necessary, Photo Imagable Dielectric (PID) resins may be used.

코어부재(110)는 절연층(111)의 양면에 배치된 도체층(112a, 112b)을 포함할 수 있다. 도체층(112a, 112b)은 관통홀(110HA, 110HB, 110HC, 110HD, 110HE, 110HF) 형성을 위한, 또는 반도체칩(120)과 수동부품(125A, 125B, 125C, 125D, 125E)의 배치를 위한 마크패턴으로 이용될 수 있다. 또는, 도체층(112a, 112b)은 배선패턴으로도 이용될 수 있다. 예를 들면, 도체층(112a, 112b)은 그라운드(GND) 패턴일 수 있다. 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있으나, 이에 한정되는 것은 아니다.
The core member 110 may include conductor layers 112a and 112b disposed on both surfaces of the insulating layer 111. The conductor layers 112a and 112b may be formed to form the through holes 110HA, 110HB, 110HC, 110HD, 110HE, 110HF, or to arrange the semiconductor chip 120 and the passive components 125A, 125B, 125C, 125D, and 125E. It can be used as a mark pattern for. Alternatively, the conductor layers 112a and 112b may also be used as wiring patterns. For example, the conductor layers 112a and 112b may be a ground (GND) pattern. Forming materials include copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium (Ti), or alloys thereof A conductive material may be used, but is not limited thereto.

반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 전력관리 집적회로(PMIC: Power Management IC)일 수 있으나, 이에 한정되는 것은 아니다. 한편, 반도체칩은 별도의 범프나 재배선층이 형성되지 않은 베어(Bare) 상태의 집적회로일 수 있다. 집적회로는 액티브 웨이퍼를 기반으로 형성될 수 있다. 이 경우 반도체칩의 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 각각 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 접속패드(122)를 노출시키는 패시베이션막(123)이 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 각각 절연막(미도시) 등이 더 배치될 수도 있다.
The semiconductor chip 120 may be an integrated circuit (IC) in which hundreds to millions of devices are integrated in one chip. In this case, the integrated circuit may be, for example, a power management integrated circuit (PMIC), but is not limited thereto. The semiconductor chip may be an integrated circuit in a bare state in which no bumps or redistribution layers are formed. The integrated circuit may be formed based on an active wafer. In this case, silicon (Si), germanium (Ge), gallium arsenide (GaAs), or the like may be used as a base material of the body 121 of the semiconductor chip. Various circuits may be formed in the body 121. The connection pad 122 is used to electrically connect the semiconductor chip 120 with other components, and a conductive material such as aluminum (Al) may be used as a forming material without particular limitation. The passivation film 123 exposing the connection pad 122 may be formed on the body 121, and the passivation film 123 may be an oxide film, a nitride film, or the like, or a double layer of the oxide film and the nitride film. An insulating film (not shown) may be further disposed at other necessary positions.

수동부품(125A, 125B, 125C, 125D, 125E)은 각각 독립적으로 MLCC(Multi Layer Ceramic Capacitor), LICC(Low Inductance Chip Capacitor), 인덕터, 비즈 등일 수 있다. 수동부품(125A, 125B, 125C, 125D, 125E)은 서로 다른 두께를 가질 수 있다. 또한, 수동부품(125A, 125B, 125C, 125D, 125E)은 반도체칩(120)과도 다른 두께를 가질 수 있다. 일례에 따른 팬-아웃 반도체 패키지 모듈(100A)은 두 단계 이상으로 이들을 봉합하는바, 이러한 두께 편차에 따른 불량 문제를 최소화 시킬 수 있다. 수동부품(125A, 125B, 125C, 125D, 125E)의 수는 특별히 한정되지 않으며, 도면에 도시한 것 보다 더 많을 수도 있고, 더 적을 수도 있다.
The passive components 125A, 125B, 125C, 125D, and 125E may be independently multi layer ceramic capacitors (MLCCs), low inductance chip capacitors (LICCs), inductors, beads, and the like. The passive components 125A, 125B, 125C, 125D, and 125E may have different thicknesses. In addition, the passive components 125A, 125B, 125C, 125D, and 125E may have a thickness different from that of the semiconductor chip 120. The fan-out semiconductor package module 100A according to an example seals them in two or more steps, thereby minimizing a defect problem caused by such thickness variation. The number of passive components 125A, 125B, 125C, 125D, and 125E is not particularly limited and may be more or less than shown in the drawings.

제1봉합재(131)는 수동부품(125A, 125B, 125C, 125D, 125E) 각각의 적어도 일부를 봉합한다. 또한, 관통홀(110HB, 110HC, 110HD, 110HE, 110HF) 각각의 적어도 일부를 채운다. 또한, 코어부재(110)의 적어도 일부를 덮는다. 제1봉합재(131)는 절연물질을 포함한다. 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수 있으며, 필요에 따라서는 감광성 재료, 즉 PIE(Photo Imagable Encapsulant)를 사용할 수도 있다. 필요에 따라서는, 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다.
The first encapsulant 131 seals at least a portion of each of the passive components 125A, 125B, 125C, 125D, and 125E. In addition, at least a portion of each of the through holes 110HB, 110HC, 110HD, 110HE, and 110HF is filled. In addition, at least a portion of the core member 110 is covered. The first encapsulant 131 includes an insulating material. The insulating material may be a material including an inorganic filler and an insulating resin, such as a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a resin including a reinforcing material such as an inorganic filler, specifically ABF, FR-4, BT, resins and the like can be used. In addition, a known molding material such as EMC can be used, and if necessary, a photosensitive material, that is, a PIE (Photo Imagable Encapsulant) can be used. If necessary, a material in which an insulating resin such as a thermosetting resin or a thermoplastic resin is impregnated into a core material such as an inorganic filler and / or glass fiber (Glass Fiber, Glass Cloth, Glass Fabric) may be used.

제2봉합재(132)는 반도체칩(120)의 적어도 일부를 봉합한다. 또한, 관통홀(110HA)의 적어도 일부를 채운다. 또한, 제1봉합재(131)의 적어도 일부를 덮는다. 제2봉합재(132) 역시 절연물질을 포함한다. 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, PID 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수도 있음은 물론이다. 필요에 따라서는, 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다.
The second encapsulant 132 seals at least a portion of the semiconductor chip 120. In addition, at least a portion of the through hole 110HA is filled. In addition, at least a portion of the first encapsulant 131 is covered. The second encapsulant 132 also includes an insulating material. The insulating material may be a material including an inorganic filler and an insulating resin, such as a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a resin including a reinforcing material such as an inorganic filler, specifically ABF, FR-4, BT, PID resin and the like can be used. In addition, well-known molding materials, such as EMC, can also be used. If necessary, a material in which an insulating resin such as a thermosetting resin or a thermoplastic resin is impregnated into a core material such as an inorganic filler and / or glass fiber (Glass Fiber, Glass Cloth, Glass Fabric) may be used.

제1봉합재(131)와 제2봉합재(132)는 동일한 재료를 포함할 수 있고, 다른 재료를 포함할 수도 있다. 제1봉합재(131)와 제2봉합재(132)가 동일한 재료를 포함하는 경우라도 이들 사이의 경계가 확인될 수 있다. 제1봉합재(131)와 제2봉합재(132)는 유사한 물질을 포함하되, 색이 다를 수도 있다. 예를 들면, 제1봉합재(131)가 제2봉합재(132) 보다 투명할 수 있다. 즉, 경계가 분명할 수 있다.
The first encapsulant 131 and the second encapsulant 132 may include the same material, or may include different materials. Even when the first encapsulant 131 and the second encapsulant 132 include the same material, a boundary between them may be confirmed. The first encapsulant 131 and the second encapsulant 132 may include similar materials, but may have different colors. For example, the first encapsulant 131 may be more transparent than the second encapsulant 132. In other words, the boundary may be clear.

연결부재(140)는 반도체칩(120)의 접속패드(122)를 재배선한다. 또한, 반도체칩(120)과 수동부품(125A, 125B, 125C, 125D, 125E)을 전기적으로 연결한다. 연결부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체칩(120)의 접속패드(122)가 각각 재배선 될 수 있으며, 전기연결구조체(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결부재(140)는 절연층(141), 절연층(141) 상에 배치된 재배선층(142), 및 절연층(141)을 관통하며 재배선층(142)을 연결하는 비아(143)를 포함한다. 연결부재(140)가 단층으로 구성될 수도 있고, 도면에서 보다 많은 수의 복수 층으로 설계될 수도 있다.
The connection member 140 redistributes the connection pads 122 of the semiconductor chip 120. In addition, the semiconductor chip 120 and the passive components 125A, 125B, 125C, 125D, and 125E are electrically connected to each other. Through the connection member 140, the connection pads 122 of the tens and hundreds of semiconductor chips 120 having various functions may be redistributed, respectively, and physically and / or externally in accordance with the function through the electrical connection structure 170. Or electrically connected. The connection member 140 includes an insulating layer 141, a redistribution layer 142 disposed on the insulating layer 141, and a via 143 penetrating the insulating layer 141 and connecting the redistribution layer 142. do. The connecting member 140 may be composed of a single layer, or may be designed as a plurality of layers in the figure.

절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141)은 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 가지는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 겨우, 이들은 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
An insulating material may be used as the material of the insulating layer 141. In this case, a photosensitive insulating material such as PID resin may be used as the insulating material. That is, the insulating layer 141 may be a photosensitive insulating layer. When the insulating layer 141 has a photosensitive property, the insulating layer 141 may be formed thinner, and the fine pitch of the via 143 may be more easily achieved. The insulating layer 141 may be a photosensitive insulating layer including an insulating resin and an inorganic filler. When the insulating layer 141 is a multilayer, these materials may be identical to each other, and may be different from each other as necessary. If the insulating layer 141 is multi-layered, they may be integrated according to the process and the boundary may be unclear.

재배선층(142)은 실질적으로 접속패드(122)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함할 수 있다.
The redistribution layer 142 may serve to substantially redistribute the connection pads 122, and the forming materials may include copper (Cu), aluminum (Al), silver (Ag), tin (Sn), and gold ( Conductive materials such as Au), nickel (Ni), lead (Pb), titanium (Ti), or alloys thereof can be used. The redistribution layer 142 may perform various functions according to the design design of the layer. For example, it may include a ground (GrouND) pattern, a power (PoWeR: PWR) pattern, a signal (S) pattern, and the like. Here, the signal S pattern includes various signals except for a ground GND pattern, a power PWR pattern, and the like, for example, a data signal. Also, a via pad, a connection terminal pad, and the like may be included.

비아(143)는 서로 다른 층에 형성된 재배선층(142), 접속패드(122), 수동부품(125A, 125B, 125C, 125D, 125E) 등을 전기적으로 연결시키며, 그 결과 패키지 모듈(100A) 내에 전기적 경로를 형성시킨다. 비아(143)는 접속패드(122) 및 수동부품(125A, 125B, 125C, 125D, 125E)과 물리적으로 접할 수 있다. 즉, 반도체칩(120)은 베어 다이 형태로 별도의 범프 등이 없는 상태로 연결부재(140)의 비아(143)와 직접 연결될 수 있으며, 수동부품(125A, 125B, 125C, 125D, 125E) 역시 솔더범프 등을 이용하는 표면실장 형태가 임베디드 타입으로 연결부재(140)의 비아(143)와 직접 연결될 수 있다. 비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 비아(143)의 형상으로는 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
The via 143 electrically connects the redistribution layer 142, the connection pad 122, the passive components 125A, 125B, 125C, 125D, and 125E formed on different layers, and as a result, in the package module 100A. Form an electrical path. The via 143 may be in physical contact with the connection pad 122 and the passive components 125A, 125B, 125C, 125D, and 125E. That is, the semiconductor chip 120 may be directly connected to the via 143 of the connection member 140 in the form of a bare die without a separate bump, and the passive components 125A, 125B, 125C, 125D, and 125E may also be directly connected. The surface mount type using solder bumps may be directly connected to the via 143 of the connection member 140 in an embedded type. The material for forming the via 143 may be copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium (Ti), or Conductive materials, such as these alloys, can be used. Via 143 may be completely filled with a conductive material, or the conductive material may be formed along a wall of the via. In addition, as the shape of the via 143, all shapes known in the art, such as a tapered shape and a cylindrical shape, may be applied.

패시베이션층(150)은 연결부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(150)은 연결부재(140)의 재배선층(142)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다. 패시베이션층(150)은 절연수지 및 무기필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 패시베이션층(150)은 ABF일 수 있으나, 이에 한정되는 것은 아니다.
The passivation layer 150 may protect the connection member 140 from external physical and chemical damage. The passivation layer 150 may have an opening that exposes at least a portion of the redistribution layer 142 of the connection member 140. Tens to thousands of such openings may be formed in the passivation layer 150. The passivation layer 150 may include an insulating resin and an inorganic filler, but may not include glass fiber. For example, the passivation layer 150 may be ABF, but is not limited thereto.

언더범프금속층(160) 전기연결구조체(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지 모듈(100A)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속층(160)은 패시베이션층(150)의 개구부를 통하여 노출된 연결부재(140)의 재배선층(142)과 연결된다. 언더범프금속층(160)은 패시베이션층(150)의 개구부에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
The connection reliability of the under bump metal layer 160 electrical connection structure 170 is improved, and as a result, the board level reliability of the package module 100A is improved. The under bump metal layer 160 is connected to the redistribution layer 142 of the connection member 140 exposed through the opening of the passivation layer 150. The under bump metal layer 160 may be formed in the opening of the passivation layer 150 by a known metallization method using a known conductive material, that is, a metal, but is not limited thereto.

전기연결구조체(170)는 반도체 패키지 모듈(100A)을 외부와 물리적 및/또는 전기적으로 연결시키기 위한 부가적인 구성이다. 예를 들면, 반도체 패키지 모듈(100A)은 전기연결구조체(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결구조체(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(170)의 수는 접속패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
The electrical connection structure 170 is an additional configuration for physically and / or electrically connecting the semiconductor package module 100A to the outside. For example, the semiconductor package module 100A may be mounted on the main board of the electronic device through the electrical connection structure 170. The electrical connection structure 170 may be formed of a conductive material, for example, a solder, but this is only an example and the material is not particularly limited thereto. The electrical connection structure 170 may be a land, a ball, a pin, or the like. The electrical connection structure 170 may be formed of multiple layers or a single layer. If formed in a multi-layer may include a copper pillar (pillar) and solder, when formed in a single layer may include tin-silver solder or copper, but this is also merely an example and not limited thereto. . The number, spacing, arrangement, etc. of the electrical connection structure 170 is not particularly limited, and can be sufficiently modified according to design matters by those skilled in the art. For example, the number of the electrical connection structure 170 may be several tens to thousands, depending on the number of connection pads 122, may have a number of more or less.

전기연결구조체(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
At least one of the electrical connection structures 170 is disposed in the fan-out area. The fan-out area refers to an area outside the area where the semiconductor chip 120 is disposed. The fan-out package is more reliable than a fan-in package, enables multiple I / O terminals, and facilitates 3D interconnection. In addition, compared to a ball grid array (BGA) package and a land grid array (LGA) package, the package thickness can be manufactured thinner, and the price competitiveness is excellent.

도 11은 도 9의 팬-아웃 반도체 패키지 모듈에 사용되는 판넬의 일례를 개략적으로 나타낸 단면도다.
FIG. 11 is a schematic cross-sectional view illustrating an example of a panel used in the fan-out semiconductor package module of FIG. 9.

도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지 모듈(100A)은 대형 사이즈의 판넬(500)을 이용하여 제조될 수 있다. 판넬(500)의 사이즈는 통상의 웨이퍼의 사이즈의 2배~4배 이상일 수 있으며, 따라서 한 번의 공정을 통하여 보다 많은 수의 팬-아웃 반도체 패키지 모듈(100A)을 제조할 수 있다. 즉, 생산성을 매우 높일 수 있다. 특히, 각각의 패키지 모듈(100A)의 사이즈가 클 수록 웨이퍼를 이용하는 경우 대비 상대적인 생산성이 높아질 수 있다. 판넬(500)의 각각의 유닛 부분은 후술하는 제조방법에 처음으로 준비되는 코어부재(110)일 수 있다. 이러한 판넬(500)을 이용하여 한 번의 공정으로 복수의 팬-아웃 반도체 패키지 모듈(100A)을 동시에 제조한 후, 공지의 절단 공정, 예컨대 다이싱 공정 등을 이용하여 이들을 절단하여 각각의 팬-아웃 반도체 패키지 모듈(100A)을 얻을 수 있다.
Referring to the drawings, the fan-out semiconductor package module 100A according to an example may be manufactured using a large size panel 500. The size of the panel 500 may be two to four times greater than the size of a conventional wafer, and thus, a larger number of fan-out semiconductor package modules 100A may be manufactured through a single process. That is, productivity can be raised very much. In particular, the larger the size of each package module (100A), the higher the relative productivity compared to the case of using a wafer. Each unit portion of the panel 500 may be a core member 110 prepared for the first time in the manufacturing method described below. By using the panel 500, a plurality of fan-out semiconductor package modules 100A are simultaneously manufactured in a single process, and then, each of them is cut by using a known cutting process, for example, a dicing process, and the like. The semiconductor package module 100A can be obtained.

도 12a 내지 도 12d는 도 9의 팬-아웃 반도체 패키지 모듈의 개략적인 제조 일례를 나타낸 공정도다.
12A through 12D are process diagrams illustrating an exemplary manufacturing of the fan-out semiconductor package module of FIG. 9.

도 12a를 참조하면, 먼저, 코어부재(110)를 준비한다. 코어부재(110)는 상술한 판넬(500)로 동박적층판(CCL)을 준비한 후, 동박적층판(CCL)의 동박을 도체층(112a, 112b)으로 패턴화한 것일 수 있다. 다음으로, 코어부재(110)에 관통홀(110HB, 110HC, 110HD, 110HE, 110HF)을 각각 형성한다. 도면에서는 단면도인바 제2 및 제3관통홀(110HB, 110HC)만 표현되었으나, 제4 내지 제6관통홀(110HD, 100HE, 110HF) 역시 형성될 수 있음은 물론이다. 관통홀(110HB, 110HC, 110HD, 110HE, 110HF)은 각각 절연층(111)의 재료에 따라서 레이저 드릴 및/또는 기계적 드릴 등을 이용하여 형성할 수 있다. 경우에 따라서는 샌드 블러스트나 화학적인 방법을 이용할 수도 있다. 다음으로, 코어부재(110)의 하면에 제1점착필름(211)을 부착하고, 관통홀(110HB, 110HC, 110HD, 110HE, 110HF) 내에 각각 수동부품(125A, 125B, 125C, 125D, 125E)을 배치한다. 제1점착필름(211)은 공지의 테이프일 수 있으나, 이에 한정되는 것은 아니다.
12A, first, the core member 110 is prepared. The core member 110 may be prepared by preparing the copper clad laminate (CCL) with the panel 500 described above, and then patterning the copper foil of the copper clad laminate (CCL) with the conductor layers 112a and 112b. Next, through holes 110HB, 110HC, 110HD, 110HE, and 110HF are formed in the core member 110, respectively. Although only the second and third through holes 110HB and 110HC are shown in the drawings, the fourth through sixth through holes 110HD, 100HE, and 110HF may also be formed. The through holes 110HB, 110HC, 110HD, 110HE, and 110HF may be formed using laser drills and / or mechanical drills, respectively, depending on the material of the insulating layer 111. In some cases, sandblasting or chemical methods may be used. Next, the first adhesive film 211 is attached to the lower surface of the core member 110, and the passive components 125A, 125B, 125C, 125D, and 125E are respectively provided in the through holes 110HB, 110HC, 110HD, 110HE, and 110HF. Place it. The first adhesive film 211 may be a known tape, but is not limited thereto.

도 12b를 참조하면, 다음으로, 제1봉합재(131)를 이용하여 코어부재(110) 및 수동부품(125A, 125B, 125C, 125D, 125E)을 봉합한다. 제1봉합재(131)는 미경화 상태의 필름을 라미네이션한 후 경화하는 방법으로 형성할 수도 있고, 액상의 물질을 도포한 후 경화하는 방법으로 형성할 수도 있다. 다음으로, 제1점착필름(211)을 제거한다. 제1점착필름(211)를 떼어내는 방법으로는 기계적인 방법을 이용할 수 있다. 다음으로, 코어부재(110)에 관통홀(110HA)을 형성한다. 관통홀(110HA) 역시 절연층(111)의 재료에 따라서 레이저 드릴 및/또는 기계적 드릴 등을 이용하여 형성할 수 있다. 경우에 따라서는 샌드 블러스트나 화학적인 방법을 이용할 수도 있다. 관통홀(110HA)을 형성하는 과정에서, 제1봉합재(131)의 관통홀(110HA) 상부 영역도 관통된다.
Referring to FIG. 12B, the core member 110 and the passive components 125A, 125B, 125C, 125D, and 125E are next sealed using the first encapsulant 131. The first encapsulant 131 may be formed by laminating and curing the uncured film, or may be formed by applying and curing a liquid substance. Next, the first adhesive film 211 is removed. As a method of removing the first adhesive film 211, a mechanical method may be used. Next, the through hole 110HA is formed in the core member 110. The through hole 110HA may also be formed using a laser drill and / or a mechanical drill, depending on the material of the insulating layer 111. In some cases, sandblasting or chemical methods may be used. In the process of forming the through hole 110HA, an upper region of the through hole 110HA of the first encapsulant 131 is also penetrated.

도 12c를 참조하면, 다음으로, 다시 코어부재(110)의 하면에 제2점착필름(212)을 부착하고, 관통홀(110HA) 내에 반도체칩(120)을 배치한다. 반도체칩(120)은 페이스-다운 형태로 배치될 수 있다. 제2점착필름(212) 역시 공지의 테이프일 수 있으나, 이에 한정되는 것은 아니다. 다음으로, 제2봉합재(132)를 이용하여 제1봉합재(131) 및 반도체칩(120)을 봉합한다. 제2봉합재(132) 역시 미경화 상태의 필름을 라미네이션한 후 경화하는 방법으로 형성할 수도 있고, 액상의 물질을 도포한 후 경화하는 방법으로 형성할 수도 있다.
Referring to FIG. 12C, the second adhesive film 212 is attached to the lower surface of the core member 110 again, and the semiconductor chip 120 is disposed in the through hole 110HA. The semiconductor chip 120 may be disposed in a face-down form. The second adhesive film 212 may also be a known tape, but is not limited thereto. Next, the first encapsulant 131 and the semiconductor chip 120 are sealed using the second encapsulant 132. The second encapsulant 132 may also be formed by laminating and curing the uncured film, or may be formed by applying a liquid substance and then curing.

도 12d를 참조하면, 다음으로, 제2점착필름(212)을 제거한다. 제2점착필름(212)를 떼내는 방법으로는 역시 기계적인 방법을 이용할 수 있다. 다음으로, 제2점착필름(212)을 제거한 하부 영역에 연결부재(140)를 형성한다. 연결부재(140)는 공지의 라미네이션 방법이나 도포 방법으로 절연층(141)을 형성하고, 포토 리소그래피 방법이나 레이저 드릴 및/또는 기계적 드릴 등을 이용하여 비아(143)를 위한 홀을 형성한 후, 전해도금, 무전해도금 등의 공지의 도금 방법으로 재배선층(142) 및 비아(143)를 형성하는 방법으로 형성할 수 있다. 다음으로, 공지의 라미네이션 방법이나 도포 방법으로 패시베이션층(150)을, 공지의 메탈화 방법으로 언더범프금속층(160)을, 그리고 공지의 방법으로 전기연결구조체(170)를 형성한다.
Referring to FIG. 12D, the second adhesive film 212 is removed next. As a method of removing the second adhesive film 212, a mechanical method may also be used. Next, the connection member 140 is formed in the lower region from which the second adhesive film 212 is removed. The connecting member 140 forms the insulating layer 141 by a known lamination method or a coating method, and forms a hole for the via 143 by using a photolithography method or a laser drill and / or a mechanical drill. The redistribution layer 142 and the via 143 may be formed by a known plating method such as electroplating or electroless plating. Next, the passivation layer 150 is formed by a known lamination method or a coating method, the under bump metal layer 160 is formed by a known metallization method, and the electrical connection structure 170 is formed by a known method.

도 11의 판넬(500)등을 이용하는 경우, 일련의 과정을 통하여 한 번의 공정 과정으로 복수의 팬-아웃 반도체 패키지 모듈(100A)이 제조될 수 있다. 이후, 다이싱 공정 등을 통하여 각각의 팬-아웃 반도체 패키지 모듈(100A)을 얻을 수 있다.
In the case of using the panel 500 of FIG. 11, a plurality of fan-out semiconductor package modules 100A may be manufactured in one process through a series of processes. Thereafter, each fan-out semiconductor package module 100A may be obtained through a dicing process or the like.

도 13은 팬-아웃 반도체 패키지 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
13 is a schematic cross-sectional view of another example of a fan-out semiconductor package module.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(100B)은 제2봉합재(132)가 제1봉합재(131)를 덮지 않는다. 이러한 형태는 제2봉합재(132)를 UF Jetting과 같은 방식으로 형성하면 구현할 수 있다. 제1봉합재(131)와 제2봉합재(132)의 상면이 서로 실질적으로 동일 평면에 있을 수 있다. 즉, 제1봉합재(131)와 제2봉합재(132)의 상면이 서로 동일 레벨에 위치할 수 있다. 동일 레벨은 미세한 차이를 포함하는 개념이다. 즉, 실질적으로 동일한 것을 의미한다. 이 경우, 패키지 모듈(100B)의 두께를 최소화할 수 있다. 그 외에 다른 구성이나 제조방법에 대한 설명 등은 상술한 바와 실질적으로 동일한바 생략한다.
Referring to the drawing, in the fan-out semiconductor package module 100B according to another example, the second encapsulant 132 does not cover the first encapsulant 131. This form may be implemented by forming the second encapsulant 132 in the same manner as UF jetting. Upper surfaces of the first encapsulant 131 and the second encapsulant 132 may be substantially coplanar with each other. That is, upper surfaces of the first encapsulant 131 and the second encapsulant 132 may be positioned at the same level. The same level is a concept that includes minute differences. That is, it means substantially the same thing. In this case, the thickness of the package module 100B may be minimized. In addition, descriptions of other structures, manufacturing methods, and the like are omitted as they are substantially the same as described above.

도 14는 팬-아웃 반도체 패키지 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
14 is a schematic cross-sectional view of another example of a fan-out semiconductor package module.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(100C)은 상대적으로 두께가 얇은 수동부품(125A, 125B)은 반도체칩(120)이 배치되지 않은 다른 관통홀(110HB, 110HC)에 배치하되, 상대적으로 두께가 두꺼운 수동부품(125F)은 반도체칩(120)이 배치된 관통홀(110HA)에 배치한다. 이 경우 상대적으로 두께가 얇은 수동부품(125A, 125B)을 봉합하는 제1봉합재(131) 자체를 얇게 구현할 수 있는바, 전체 패키지 모듈(100C)의 두께도 감소시킬 수 있으며, 두께 편차에 따른 문제를 더욱 효과적으로 해결할 수 있다. 특히, 수동부품(125F)이 반도체칩(120)과 가까이 있어야 하는 소자인 경우, 예를 들면, 파워 인덕터(PI) 등인 경우에는, 전기적 경로 더욱 최소화할 수 있는바 여러 장점을 가질 수 있다. 한편, 단면도인바 표현이 되지 않았으나, 코어부재(110)에 다른 관통홀(110HD, 110HE, 110HF) 등이 더 있을 수 있고, 이들에도 상대적으로 두께가 얇은 수동부품(125C, 125D, 125E)가 배치될 수 있다. 그 외에 다른 구성이나 제조방법에 대한 설명 등은 상술한 바와 실질적으로 동일한바 생략한다.
Referring to the drawings, the fan-out semiconductor package module 100C according to another example has a relatively thin passive component 125A, 125B having another through hole 110HB, 110HC in which the semiconductor chip 120 is not disposed. The passive component 125F having a relatively thick thickness is disposed in the through hole 110HA in which the semiconductor chip 120 is disposed. In this case, since the first encapsulant 131 itself sealing the passive components 125A and 125B having a relatively thin thickness can be implemented thinly, the thickness of the entire package module 100C can also be reduced, Solve problems more effectively. In particular, when the passive component 125F is a device that must be close to the semiconductor chip 120, for example, a power inductor (PI), the electrical path can be further minimized and may have various advantages. On the other hand, although not expressed in cross-sectional view, there may be other through holes 110HD, 110HE, 110HF, etc., in the core member 110, and the relatively thin passive components 125C, 125D, and 125E are also disposed therein. Can be. In addition, descriptions of other structures, manufacturing methods, and the like are omitted as they are substantially the same as described above.

도 15는 팬-아웃 반도체 패키지 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
15 is a schematic cross-sectional view of another example of a fan-out semiconductor package module.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(100D)은 상술한 일례에 따른 팬-아웃 반도체 패키지 모듈(100A)에 있어서, 전자파 차폐 및 방열을 위한 금속층(181), 백사이드 금속층(182), 및 백사이드 비아(183)가 추가되었다. 금속층(181)은 관통홀(110HB, 110HC,)의 각각의 벽면에 플레이트 형상으로 형성되어 수동부품(125A, 125B)을 둘러쌀 수 있다. 금속층(181)은 코어부재(110)의 상면 및 하면으로 플레이트 형상으로 연장 형성될 수 있다. 백사이드 금속층(182)은 제2봉합재(132) 상에 플레이트 형상으로 형성되어 패키지 모듈(100D)의 상부를 차폐할 수 있다. 이들을 통하여 EMI 차폐 및 방열 효과를 극대화 시킬 수 있다. 백사이드 비아(183)는 제1봉합재(131) 및 제2봉합재(132)의 적어도 일부를 관통하여 금속층(181)과 백사이드 금속층(182)을 연결할 수 있다. 금속층(181, 182)과 비아(182)는 구리(Cu) 등의 도전성 물질을 포함할 수 있으며, 공지의 도금 공법 등을 이용하여 형성할 수 있다. 필요에 따라서는, 금속층(181, 182)이 연결부재(140)의 재배선층(142) 중 그라운드와 연결되어 그라운드로 이용될 수도 있다.
Referring to the drawings, the fan-out semiconductor package module 100D according to another example includes a metal layer 181 and a backside metal layer for shielding and radiating electromagnetic waves in the fan-out semiconductor package module 100A according to the above-described example. 182, and backside via 183 is added. The metal layer 181 may be formed in a plate shape on each wall surface of the through holes 110HB and 110HC, and may surround the passive components 125A and 125B. The metal layer 181 may extend in a plate shape to the top and bottom surfaces of the core member 110. The backside metal layer 182 may be formed in a plate shape on the second encapsulant 132 to shield the top of the package module 100D. Through these, EMI shielding and heat dissipation effect can be maximized. The backside via 183 may pass through at least a portion of the first encapsulant 131 and the second encapsulant 132 to connect the metal layer 181 and the backside metal layer 182. The metal layers 181 and 182 and the vias 182 may include a conductive material such as copper (Cu), and may be formed using a known plating method. If necessary, the metal layers 181 and 182 may be connected to the ground of the redistribution layer 142 of the connection member 140 and used as the ground.

한편, 연결부재(140)는 재배선층(142)을 둘러싸는 차폐구조(190)를 포함할 수 있다. 차폐구조(190)를 통하여 재배선층(142)에 관련된 EMI 차폐 역시 도모할 수 있다. 이러한 차폐구조(190)는 연결부재(140)의 외곽 테두리를 따라서 형성될 수 있으며, 도면에 도시한 스택 비아 형태 외에도 라인 비아나 구리 블락 등이 적용될 수 있다. 차폐구조(190)는 금속층(181)과 연결될 수도 있다.
On the other hand, the connection member 140 may include a shielding structure 190 surrounding the redistribution layer 142. EMI shielding associated with the redistribution layer 142 may also be achieved through the shielding structure 190. The shielding structure 190 may be formed along the outer edge of the connecting member 140, and line vias or copper blocks may be applied in addition to the stack via form shown in the drawing. The shielding structure 190 may be connected to the metal layer 181.

한편, 백사이드 금속층(182)에는 수분이나 가스 분출 등을 위한 디게싱 홀(degassing hole)이 형성되어 있을 수 있다. 이러한 목적으로 백사이드 금속층(182)은 메쉬(mesh) 형태를 가질 수도 있다.
The backside metal layer 182 may have a degassing hole for water or gas ejection. For this purpose, the backside metal layer 182 may have a mesh shape.

한편, 반도체칩(120)이 배치된 관통홀(110HA)의 벽면에는 금속층 도금을 수행하지 않을 수 있다. 즉, 관통홀(110A)의 벽면은 제2봉합재(132)와 물리적으로 접할 수 있다. 이는 관통홀(110HB, 110HC)을 먼저 형성하고, 도금을 수행하여 금속층(181)을 형성하고, 수동부품(125A, 125B)을 배치하고, 그 후 불량이 없는 경우 관통홀(110HA)을 형성한 후 반도체칩(120)을 배치하는 방법으로 구현할 수 있다. 또는, 관통홀(110HA, 110HB, 110HC)을 형성한 후 관통홀(110HA)을 드라이 필름 등으로 막아둔 상태로 도금을 수행하여 금속층(181)을 형성하고, 수동부품(125A, 125B)을 배치하고, 그 후 불량이 없는 경우 관통홀(110HA)을 오픈시킨 후 반도체칩(120)을 배치하는 방법으로 구현할 수 있다. 그 외에도 다양한 방법으로 구현할 수 있음은 물론이다. 수동부품(125A, 125B)의 경우는 실장이 비교적 용이하나, 반도체칩(120)의 경우는 실장을 위하여 높은 정밀도와 클린 환경이 요구되는 등 상대적으로 어려움이 있다. 따라서, 수동부품(125A, 125B)를 실장 및 봉합하는 공정과 반도체칩(120)을 실장 및 봉합하는 공정을 분리하여 진행하는 경우, 양자 간의 실장 수율이나 이물 영향 등을 최소화할 수 있다. 특히, 상대적으로 값이 비싼 반도체칩(120)은 수동부품(125A, 125B)의 실장 이후에 별도 양품 유닛에만 정밀한 공정으로 실장할 수 있어 높은 수율을 가질 수 있다.
Meanwhile, metal layer plating may not be performed on the wall surface of the through hole 110HA in which the semiconductor chip 120 is disposed. That is, the wall surface of the through hole 110A may be in physical contact with the second encapsulant 132. It forms through-holes 110HB and 110HC first, performs metal plating to form metal layer 181, places passive components 125A and 125B, and then forms through-holes 110HA when there are no defects. After the semiconductor chip 120 may be implemented by a method. Alternatively, after the through holes 110HA, 110HB, and 110HC are formed, plating is performed while the through holes 110HA are blocked with a dry film to form a metal layer 181, and the passive components 125A and 125B are disposed. If there is no defect thereafter, the through hole 110HA may be opened, and then the semiconductor chip 120 may be disposed. Of course, it can be implemented in various ways. In the case of the passive components 125A and 125B, mounting is relatively easy. However, in the case of the semiconductor chip 120, high precision and a clean environment are required for mounting. Therefore, when the process of mounting and sealing the passive components 125A and 125B and the process of mounting and sealing the semiconductor chip 120 are performed separately, the mounting yield and the influence of foreign matters between the two components can be minimized. In particular, the relatively expensive semiconductor chip 120 may have a high yield since it can be mounted in a separate process unit only in a precise process after mounting the passive components (125A, 125B).

한편, 단면도인바 표현이 되지 않았으나, 코어부재(110)에 다른 관통홀(110HD, 110HE, 110HF) 등이 더 있을 수 있고, 이들의 벽면에도 금속층(181)이 배치될 수 있으며, 백사이드 비아(183)를 통하여 백사이드 금속층(182)과 연결될 수 있다. 또한, 연결부재(140)의 재배선층(142)의 그라운드나 또는 차폐구조(190)와도 연결될 수 있다. 따라서, 이들에 각각 배치되는 수동부품(125C, 125D, 125E) 등이 금속층(181)에 둘러싸여 EMI 차폐 및 방열 효과를 도모할 수 있음은 물론이다. 그 외에 다른 구성이나 제조방법에 대한 설명 등은 상술한 바와 실질적으로 동일한바 생략한다.
Meanwhile, although the cross-sectional view is not expressed, other through holes 110HD, 110HE, and 110HF may be further included in the core member 110, and a metal layer 181 may be disposed on the walls thereof, and the backside vias 183. ) May be connected to the backside metal layer 182. In addition, it may be connected to the ground or the shielding structure 190 of the redistribution layer 142 of the connection member 140. Therefore, the passive components 125C, 125D, 125E, and the like, respectively disposed therein, may be surrounded by the metal layer 181 to achieve EMI shielding and heat dissipation effects. In addition, descriptions of other structures, manufacturing methods, and the like are omitted as they are substantially the same as described above.

도 16은 팬-아웃 반도체 패키지 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
16 is a schematic cross-sectional view of another example of a fan-out semiconductor package module.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(100E)은 상술한 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(100B)에 있어서, 전자파 차폐 및 방열을 위한 금속층(181), 백사이드 금속층(182), 및 백사이드 비아(183)가 추가되었다. 이때, 백사이드 비아(183)는 제2봉합재(132)는 관통하지 않으며, 제1봉합재(131)의 적어도 일부 만을 관통한다. 그 외에 다른 구성이나 제조 방법에 대한 설명 등은 상술한 바와 실질적으로 동일한바, 생략한다.
Referring to the drawings, the fan-out semiconductor package module 100E according to another example includes a metal layer 181 and a backside metal layer for shielding and dissipating electromagnetic waves in the fan-out semiconductor package module 100B according to another example described above. (182), and backside via 183 was added. In this case, the backside via 183 does not penetrate the second encapsulant 132 and penetrates only at least a portion of the first encapsulant 131. In addition, description of another structure, a manufacturing method, etc. are substantially the same as mentioned above, and abbreviate | omit.

도 17은 팬-아웃 반도체 패키지 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
17 is a schematic cross-sectional view of another example of a fan-out semiconductor package module.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(100F)은 상술한 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(100C)에 있어서, 전자파 차폐 및 방열을 위한 금속층(181), 백사이드 금속층(182), 및 백사이드 비아(183)가 추가되었다. 그 외에 다른 구성이나 제조 방법에 대한 설명 등은 상술한 바와 실질적으로 동일한바, 생략한다.
Referring to the drawings, the fan-out semiconductor package module 100F according to another example includes the metal layer 181 and the backside metal layer for shielding and radiating electromagnetic waves in the fan-out semiconductor package module 100C according to another example described above. (182), and backside via 183 was added. In addition, description of another structure, a manufacturing method, etc. are substantially the same as mentioned above, and abbreviate | omit.

도 18은 팬-아웃 반도체 패키지 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
18 is a schematic cross-sectional view of another example of a fan-out semiconductor package module.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(100G)은 상술한 일례에 따른 팬-아웃 반도체 패키지 모듈(100A)에 있어서, 코어부재(110)가 연결부재(140)와 접하는 제1절연층(111a), 연결부재(140)와 접하며 제1절연층(111a)에 매립된 제1배선층(112a), 제1절연층(111a)의 제1배선층(112a)이 매립된측의 반대측에 배치된 제2배선층(112b), 제1절연층(111a) 상에 배치되며 제2배선층(112b)을 덮는 제2절연층(111b), 및 제2절연층(111b) 상에 배치된 제3배선층(112c)을 포함한다. 제1 내지 제3배선층(112a, 112b, 112c)은 접속패드(122)와 전기적으로 연결된다. 제1 및 제2배선층(112a, 112b)과 제2 및 제3배선층(112b, 112c)은 각각 제1 및 제2절연층(111a, 111b)을 관통하는 제1 및 제2비아(113a, 113b)를 통하여 전기적으로 연결된다.
Referring to the drawings, in the fan-out semiconductor package module 100G according to another example, in the fan-out semiconductor package module 100A according to the above-described example, the core member 110 is in contact with the connection member 140. The first insulating layer 111a which is in contact with the first insulating layer 111a and the connecting member 140 and is embedded in the first insulating layer 111a, and the first wiring layer 112a of the first insulating layer 111a is embedded. The second wiring layer 112b disposed on the opposite side, the second insulating layer 111b disposed on the first insulating layer 111a and covering the second wiring layer 112b, and the second insulating layer 111b are disposed. The third wiring layer 112c is included. The first to third wiring layers 112a, 112b, and 112c are electrically connected to the connection pads 122. The first and second wiring layers 112a and 112b and the second and third wiring layers 112b and 112c respectively pass through the first and second insulating layers 111a and 111b, respectively. Is electrically connected through

제1배선층(112a)을 제1절연층(111a) 내에 매립하는 경우, 제1배선층(112a)의 두께에 의하여 발생하는 단차가 최소화 되는바, 연결부재(140)의 절연거리가 일정해진다. 즉, 연결부재(140)의 재배선층(142)으로부터 제1절연층(111a)의 하면까지의 거리와, 연결부재(140)의 재배선층(142)로부터 반도체칩(120)의 접속패드(122)까지의 거리의 차이는, 제1배선층(112a)의 두께보다 작을 수 있다. 따라서, 연결부재(140)의 고밀도 배선 설계가 용이할 수 있다.
When the first wiring layer 112a is buried in the first insulating layer 111a, a step difference caused by the thickness of the first wiring layer 112a is minimized, so that the insulating distance of the connection member 140 is constant. That is, the distance from the redistribution layer 142 of the connection member 140 to the bottom surface of the first insulating layer 111a and the connection pad 122 of the semiconductor chip 120 from the redistribution layer 142 of the connection member 140. The difference between the distances to () may be smaller than the thickness of the first wiring layer 112a. Therefore, the high density wiring design of the connection member 140 may be easy.

코어부재(110)의 제1배선층(112a)의 하면은 반도체칩(120)의 접속패드(122)의 하면보다 상측에 위치할 수 있다. 또한, 연결부재(140)의 재배선층(142)과 코어부재(110)의 제1배선층(112a) 사이의 거리는 연결부재(140)의 재배선층(142)과 반도체칩(120)의 접속패드(122) 사이의 거리보다 클 수 있다. 이는 제1배선층(112a)이 절연층(111)의 내부로 리세스될 수 있기 때문이다. 이와 같이, 제1배선층(112a)이 제1절연층 내부로 리세스되어 제1절연층(111a)의 하면과 제1배선층(112a)의 하면이 단차를 가지는 경우, 봉합재(130) 형성물질이 블리딩되어 제1배선층(112a)을 오염시키는 것을 방지할 수도 있다. 코어부재(110)의 제2배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 코어부재(110)는 반도체칩(120)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 코어부재(110) 내부에 형성된 제2배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다.
The lower surface of the first wiring layer 112a of the core member 110 may be positioned above the lower surface of the connection pad 122 of the semiconductor chip 120. In addition, the distance between the redistribution layer 142 of the connection member 140 and the first wiring layer 112a of the core member 110 may be equal to the connection pad of the semiconductor chip 120 and the redistribution layer 142 of the connection member 140. 122) may be greater than the distance between. This is because the first wiring layer 112a can be recessed into the insulating layer 111. As such, when the first wiring layer 112a is recessed into the first insulating layer and the lower surface of the first insulating layer 111a and the lower surface of the first wiring layer 112a have a step difference, the material for forming the encapsulant 130 is formed. This bleeding may prevent the first wiring layer 112a from being contaminated. The second wiring layer 112b of the core member 110 may be located between the active surface and the inactive surface of the semiconductor chip 120. The core member 110 may be formed to a thickness corresponding to the thickness of the semiconductor chip 120, so that the second wiring layer 112b formed inside the core member 110 may have an active surface and an inactive surface of the semiconductor chip 120. Can be placed at a level between.

코어부재(110)의 배선층(112a, 112b, 112c)의 두께는 연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 코어부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 배선층(112a, 112b, 112c) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 연결부재(140)의 재배선층(142)은 박형화를 위하여 배선층(112a, 112b, 112c) 보다 작은 사이즈로 형성할 수 있다.
The thickness of the wiring layers 112a, 112b and 112c of the core member 110 may be thicker than the thickness of the redistribution layer 142 of the connection member 140. The core member 110 may have a thickness greater than or equal to that of the semiconductor chip 120, and the wiring layers 112a, 112b, and 112c may also be formed in a larger size according to the scale. On the other hand, the redistribution layer 142 of the connection member 140 may be formed in a smaller size than the wiring layers 112a, 112b, and 112c for thinning.

절연층(111a, 111b)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
The material of the insulating layers 111a and 111b is not particularly limited. For example, an insulating material may be used, wherein the insulating material is a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or these resins are mixed with an inorganic filler or glass fiber together with an inorganic filler. Resin impregnated with a core material such as glass cloth, glass fabric, or the like, for example, prepreg, Ajinomoto build-up film (ABF), FR-4, bisaleimide triazine (BT), and the like may be used. If necessary, Photo Imagable Dielectric (PID) resins may be used.

배선층(112a, 112b, 112c)은 반도체칩(120)의 접속패드(122)를 재배선하는 역할을 수행할 수 있다. 배선층(112a, 112b, 112c)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 와이어 패드, 전기연결구조체 패드 등을 포함할 수 있다.
The wiring layers 112a, 112b, and 112c may serve to redistribute the connection pads 122 of the semiconductor chip 120. Examples of the material for forming the wiring layers 112a, 112b, and 112c include copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), and titanium ( Conductive materials such as Ti) or alloys thereof can be used. The wiring layers 112a, 112b, and 112c may perform various functions according to the design design of the layer. For example, it may include a ground (GrouND) pattern, a power (PoWeR: PWR) pattern, a signal (S) pattern, and the like. Here, the signal S pattern includes various signals except for a ground GND pattern, a power PWR pattern, and the like, for example, a data signal. It may also include via pads, wire pads, electrical connection pads, and the like.

비아(113a, 113b)는 서로 다른 층에 형성된 배선층(112a, 112b, 112c)을 전기적으로 연결시키며, 그 결과 코어부재(110) 내에 전기적 경로를 형성시킨다. 비아(113a, 113b) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 비아(113a, 113b)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 테이퍼형상뿐만 아니라, 원통형상 등 공지된 모든 형상이 적용될 수 있다. 제1비아(113a)를 위한 홀을 형성할 때 제1배선층(112a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제1비아(113a)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1비아(113a)는 제2배선층(112b)의 패드 패턴과 일체화될 수 있다. 또한, 제2비아(113b)를 위한 홀을 형성할 때 제2배선층(112b)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제2비아(113b)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2비아(113b)는 제3배선층(112c)의 패드 패턴과 일체화될 수 있다.
The vias 113a and 113b electrically connect the wiring layers 112a, 112b and 112c formed in different layers, thereby forming an electrical path in the core member 110. The vias 113a and 113b may also be formed of a conductive material. The vias 113a and 113b may be completely filled with a conductive material, or the conductive material may be formed along the wall surface of the via hole. Moreover, not only a taper shape but all known shapes, such as a cylindrical shape, can be applied. When forming a hole for the first via 113a, some pads of the first wiring layer 112a may serve as a stopper. The width of the upper surface of the first via 113a is greater than that of the lower surface. It may be advantageous in process to have a large tapered shape. In this case, the first via 113a may be integrated with the pad pattern of the second wiring layer 112b. In addition, when forming a hole for the second via 113b, some pads of the second wiring layer 112b may serve as a stopper, and the second via 113b may have a lower width at an upper surface thereof. Tapered shapes larger than the width may be advantageous in process. In this case, the second via 113b may be integrated with the pad pattern of the third wiring layer 112c.

한편, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(100B, 100C, 100D, 100E, 100F)에도 상술한 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(100G)의 코어부재(110)가 적용될 수 있음은 물론이다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
Meanwhile, the core member 110 of the fan-out semiconductor package module 100G according to another example described above may also be applied to the fan-out semiconductor package module 100B, 100C, 100D, 100E, and 100F according to another example. Of course. Other configurations are substantially the same as described above, so detailed description thereof will be omitted.

도 19는 팬-아웃 반도체 패키지 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
19 is a schematic cross-sectional view of another example of a fan-out semiconductor package module.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(100H)은 상술한 일례에 따른 팬-아웃 반도체 패키지 모듈(100A)에 있어서, 코어부재(110)가 제1절연층(111a), 제1절연층(111a)의 양면에 배치된 제1배선층(112a) 및 제2배선층(112b), 제1절연층(112a) 상에 배치되며 제1배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b) 상에 배치된 재배선층(111c), 제1절연층(111a) 상에 배치되어 제2배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상에 배치된 제4배선층(112d)을 포함한다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)는 접속패드(122)와 전기적으로 연결된다. 코어부재(110)가 더 많은 수의 배선층(112a, 112b, 112c, 112d)을 포함하는바, 연결부재(140)를 더욱 간소화할 수 있다. 따라서, 연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 한편, 제1 내지 제4 배선층(112a, 112b, 112c, 112d)은 제1 내지 제3 절연층(111a, 111b, 111c)을 각각 관통하는 제1 내지 제3비아(113a, 113b, 113c)를 통하여 전기적으로 연결될 수 있다.
Referring to the drawings, in the fan-out semiconductor package module 100H according to another example, in the fan-out semiconductor package module 100A according to the above-described example, the core member 110 may include a first insulating layer 111a, The second insulating layer 112a disposed on both surfaces of the first insulating layer 111a, the second insulating layer 112b, and the second insulating layer 112a disposed on the first insulating layer 112a and covering the first wiring layer 112a ( 111b), a redistribution layer 111c disposed on the second insulating layer 111b, a third insulating layer 111c disposed on the first insulating layer 111a and covering the second wiring layer 112b, and a third And a fourth wiring layer 112d disposed on the insulating layer 111c. The first to fourth wiring layers 112a, 112b, 112c, and 112d are electrically connected to the connection pads 122. Since the core member 110 includes a larger number of wiring layers 112a, 112b, 112c, and 112d, the connection member 140 may be further simplified. Therefore, it is possible to improve a decrease in yield due to defects occurring in the process of forming the connecting member 140. Meanwhile, the first to fourth wiring layers 112a, 112b, 112c, and 112d may pass through the first to third vias 113a, 113b, and 113c passing through the first to third insulating layers 111a, 111b, and 111c, respectively. It can be electrically connected through.

제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1절연층(111a)은 심재, 필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2절연층(111c) 및 제3절연층(111c)은 필러 및 절연수지를 포함하는 ABF 또는 PID 일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1절연층(111a)을 관통하는 제1비아(113a)는 제2 및 제3절연층(111b, 111c)을 관통하는 제2및 제3비아(113b, 113c)보다 직경이 클 수 있다.
The first insulating layer 111a may be thicker than the second insulating layer 111b and the third insulating layer 111c. The first insulating layer 111a may be relatively thick to maintain rigidity, and the second insulating layer 111b and the third insulating layer 111c may be formed to form a larger number of wiring layers 112c and 112d. It may be introduced. The first insulating layer 111a may include an insulating material different from the second insulating layer 111b and the third insulating layer 111c. For example, the first insulating layer 111a may be, for example, a prepreg including a core material, a filler, and an insulating resin, and the second insulating layer 111c and the third insulating layer 111c may be a filler and an insulating material. It may be an ABF or PID including a resin, but is not limited thereto. In a similar sense, the first via 113a penetrating the first insulating layer 111a has a diameter larger than the second and third vias 113b and 113c penetrating the second and third insulating layers 111b and 111c. Can be large.

코어부재(110)의 제3배선층(112c)의 하면은 반도체칩(120)의 접속패드(122)의 하면보다 하측에 위치할 수 있다. 또한, 연결부재(140)의 재배선층(142)과 코어부재(110)의 제3배선층(112c) 사이의 거리는 연결부재(140)의 재배선층(142)과 반도체칩(120)의 접속패드(122) 사이의 거리보다 작을 수 있다. 제3배선층(112c)이 제2절연층(111b) 상에 돌출된 형태로 배치될 수 있는 반면, 반도체칩(120)의 접속패드(122) 상에는 얇은 패시베이션막이 더 형성될 수 있기 때문이다. 코어부재(110)의 제1배선층(112a) 및 제2배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 코어부재(110)는 반도체칩(120)의 두께에 대응하게 형성할 수 있는바, 코어부재(110) 내부에 형성된 제1배선층(112a) 및 제2배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이 레벨에 배치될 수 있다.
The lower surface of the third wiring layer 112c of the core member 110 may be positioned below the lower surface of the connection pad 122 of the semiconductor chip 120. In addition, the distance between the redistribution layer 142 of the connection member 140 and the third wiring layer 112c of the core member 110 may be equal to the connection pad of the semiconductor chip 120 and the redistribution layer 142 of the connection member 140. 122) may be less than the distance between. This is because the third wiring layer 112c may be disposed to protrude on the second insulating layer 111b, but a thin passivation film may be further formed on the connection pad 122 of the semiconductor chip 120. The first wiring layer 112a and the second wiring layer 112b of the core member 110 may be located between the active surface and the inactive surface of the semiconductor chip 120. The core member 110 may be formed to correspond to the thickness of the semiconductor chip 120, and the first and second wiring layers 112a and 112b formed in the core member 110 may be formed of the semiconductor chip 120. It can be placed at a level between the active and inactive surfaces.

코어부재(110)의 배선층(112a, 112b, 112c, 112d)의 두께는 연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 코어부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 배선층(112a, 112b, 112c, 112d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 연결부재(140)의 재배선층(142)은 박형화를 위하여 보다 상대적으로 작은 사이즈로 형성할 수 있다.
The thickness of the wiring layers 112a, 112b, 112c, and 112d of the core member 110 may be thicker than the thickness of the redistribution layer 142 of the connection member 140. The core member 110 may have a thickness greater than or equal to that of the semiconductor chip 120, and the wiring layers 112a, 112b, 112c, and 112d may also be formed in a larger size. On the other hand, the redistribution layer 142 of the connecting member 140 may be formed in a relatively smaller size for thinning.

한편, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(100B, 100C, 100D, 100E, 100F)에도 상술한 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(100H)의 코어부재(110)가 적용될 수 있음은 물론이다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
Meanwhile, the core member 110 of the fan-out semiconductor package module 100H according to another example described above may also be applied to the fan-out semiconductor package module 100B, 100C, 100D, 100E, and 100F according to another example. Of course. Other configurations are substantially the same as described above, so detailed description thereof will be omitted.

도 20은 본 개시에 따른 팬-아웃 반도체 패키지 모듈을 전자기기에 적용하는 경우의 효과를 개략적으로 나타낸 편면도다.
20 is a schematic side view illustrating an effect of applying a fan-out semiconductor package module according to the present disclosure to an electronic device.

도면을 참조하면, 최근 모바일(1100A, 1100B)을 위한 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있다. 배터리 용량의 증가에 따라 배터리(1180)가 차지하는 면적이 커지기 때문에, 이를 위해서 마더보드(1101)의 사이즈 축소가 요구되고 있으며, 이에 따른 부품의 실장 면적 감소로, PMIC 및 이에 따른 수동부품들을 포함하는 모듈(1150)이 차지할 수 있는 면적이 지속적으로 작아지고 있다. 이때, 본 개시에 따른 팬-아웃 반도체 패키지 모듈(100A, 100B, 100C, 100D, 100E, 100F, 100G, 100H)를 적용하는 경우, 모듈(1150)의 사이즈 최소화가 가능하기 때문에, 이와 같이 좁아진 면적도 효과적으로 이용할 수 있다.
Referring to the drawings, in recent years, as the size of the display for the mobile 1100A and 1100B increases, there is a need for increasing battery capacity. As the area occupied by the battery 1180 increases as the battery capacity increases, the size of the motherboard 1101 is required for this purpose. As a result, the mounting area of the component is reduced, which includes the PMIC and the passive components. The area occupied by the module 1150 continues to decrease. In this case, when the fan-out semiconductor package module 100A, 100B, 100C, 100D, 100E, 100F, 100G, or 100H according to the present disclosure is applied, the size of the module 1150 can be minimized. Can also be used effectively.

본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
In the present disclosure, the lower side, the lower side, the lower side, etc. are used to mean the direction toward the mounting surface of the fan-out semiconductor package based on the cross section of the figure for convenience, and the upper side, the upper side, the upper side, and the like are used in the opposite direction. However, this is defined for convenience of description, and the scope of the claims are not specifically limited by the description of these directions.

본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
In the present disclosure, the meaning of being connected is not only directly connected, but also indirectly connected through an adhesive layer or the like. In addition, electrically connected means a concept that includes both a physical connection and a non-connection case. In addition, the first and second expressions are used to distinguish one component from another, and do not limit the order and / or importance of the components. In some cases, without departing from the scope of the right, the first component may be referred to as the second component, and similarly, the second component may be referred to as the first component.

본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
The expression example used in the present disclosure does not mean the same embodiment, but is provided to emphasize different unique features. However, the examples presented above do not exclude implementation in combination with the features of other examples. For example, although a matter described in one particular example is not described in another example, it may be understood as a description related to another example unless otherwise described or contradicted with the matter in another example.

본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
The terminology used herein is for the purpose of describing particular examples only and is not intended to be limiting of the present disclosure. As used herein, the singular forms "a", "an" and "the" include plural forms unless the context clearly indicates otherwise.

1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결부재 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인쇄회로기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체칩
2121: 바디 2122: 접속패드
2140: 연결부재 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 1121: 반도체 패키지
100A~100H: 팬-아웃 반도체 패키지 모듈
110: 코어부재 111, 111a~111d: 절연층
112a~112d: 배선층/도체층 113a~113c: 비아
120: 반도체칩 121: 바디
122: 접속패드 125A~125F: 수동부품
131, 132: 봉합재
140: 연결부재 141: 절연층
142: 재배선층 143: 비아
150: 패시베이션층 160: 언더범프금속층
170: 전기연결구조체 181: 금속층
182: 백사이드 금속층 183: 백사이드 비아
190: 차폐구조
1000: electronic device 1010: mainboard
1020: chip-related parts 1030: network-related parts
1040: other components 1050: camera
1060: antenna 1070: display
1080: battery 1090: signal line
1100: smartphone 1101: smartphone body
1110: smartphone motherboard 1111: motherboard insulation layer
1112: motherboard wiring 1120: components
1130: smartphone camera 2200: fan-in semiconductor package
2220: semiconductor chip 2221: body
2222: connection pad 2223: passivation film
2240: connecting member 2241: insulating layer
2242: redistribution layer 2243: via
2250: passivation layer 2260: under bump metal layer
2270: solder ball 2280: underfill resin
2290: molding material 2500: main board
2301: printed circuit board 2302: interposer board
2100: fan-out semiconductor package 2120: semiconductor chip
2121: body 2122: connection pad
2140: connecting member 2141: insulating layer
2142: redistribution layer 2143: via
2150: passivation layer 2160: under bump metal layer
2170: solder ball 1121: semiconductor package
100A to 100H: Fan-Out Semiconductor Package Module
110: core member 111, 111a to 111d: insulating layer
112a to 112d: wiring layer / conductor layer 113a to 113c: via
120: semiconductor chip 121: body
122: connection pads 125A to 125F: passive components
131, 132: suture
140: connecting member 141: insulating layer
142: redistribution layer 143: via
150: passivation layer 160: under bump metal layer
170: electrical connection structure 181: metal layer
182: backside metal layer 183: backside via
190: shield structure

Claims (20)

제2관통홀을 갖는 코어부재;
상기 제2관통홀에 배치된 하나 이상의 제1수동부품;
상기 코어부재 및 상기 제1수동부품 각각의 적어도 일부를 덮으며, 상기 제2관통홀의 적어도 일부를 채우는 제1봉합재;
상기 코어부재 및 상기 제1봉합재를 관통하는 제1관통홀;
상기 제1관통홀에 배치되며, 접속패드를 포함하는 반도체칩;
상기 반도체칩의 적어도 일부를 덮으며, 상기 제1관통홀의 적어도 일부를 채우는 제2봉합재; 및
상기 코어부재, 상기 반도체칩, 및 상기 제1수동부품 상에 배치되며, 상기 접속패드 및 상기 제1수동부품과 각각 전기적으로 연결된 재배선층을 포함하는 연결부재; 를 포함하는,
팬-아웃 반도체 패키지 모듈.
A core member having a second through hole;
At least one first passive part disposed in the second through hole;
A first encapsulant covering at least a portion of each of the core member and the first passive component and filling at least a portion of the second through hole;
A first through hole penetrating the core member and the first encapsulant;
A semiconductor chip disposed in the first through hole and including a connection pad;
A second encapsulant covering at least a portion of the semiconductor chip and filling at least a portion of the first through hole; And
A connection member disposed on the core member, the semiconductor chip, and the first passive component and including a redistribution layer electrically connected to the connection pad and the first passive component, respectively; Containing,
Fan-out semiconductor package module.
제 1 항에 있어서,
상기 제2관통홀의 벽면에 배치된 금속층; 을 더 포함하는,
팬-아웃 반도체 패키지 모듈.
The method of claim 1,
A metal layer disposed on a wall surface of the second through hole; Including more;
Fan-out semiconductor package module.
제 2 항에 있어서,
상기 제1관통홀의 벽면은 상기 제2봉합재와 물리적으로 접하는,
팬-아웃 반도체 패키지 모듈.
The method of claim 2,
The wall surface of the first through hole is in physical contact with the second sealing material,
Fan-out semiconductor package module.
제 2 항에 있어서,
상기 금속층은 상기 코어부재의 상면 및 하면으로 연장 배치된,
팬-아웃 반도체 패키지 모듈.
The method of claim 2,
The metal layer is extended to the upper and lower surfaces of the core member,
Fan-out semiconductor package module.
제 2 항에 있어서,
상기 금속층은 상기 연결부재의 재배선층 중 그라운드와 연결된,
팬-아웃 반도체 패키지 모듈.
The method of claim 2,
The metal layer is connected to the ground of the redistribution layer of the connection member,
Fan-out semiconductor package module.
제 4 항에 있어서,
상기 제1봉합재 및 상기 제2봉합재 중 적어도 하나의 봉합재 상에 배치된 백사이드 금속층; 및
상기 제1봉합재 및 상기 제2봉합재 중 적어도 하나의 봉합재의 적어도 일부를 관통하며, 상기 금속층 및 상기 백사이드 금속층을 연결하는 백사이드 비아; 를 더 포함하는,
팬-아웃 반도체 패키지 모듈.
The method of claim 4, wherein
A backside metal layer disposed on at least one encapsulant of the first encapsulant and the second encapsulant; And
A backside via penetrating at least a portion of at least one encapsulant of the first encapsulant and the second encapsulant and connecting the metal layer and the backside metal layer; Further comprising,
Fan-out semiconductor package module.
제 4 항에 있어서,
상기 연결부재는 상기 재배선층을 둘러싸는 차폐구조를 포함하는,
팬-아웃 반도체 패키지 모듈.
The method of claim 4, wherein
The connecting member includes a shielding structure surrounding the redistribution layer,
Fan-out semiconductor package module.
제 7 항에 있어서,
상기 차폐구조는 상기 금속층과 연결된,
팬-아웃 반도체 패키지 모듈.
The method of claim 7, wherein
The shielding structure is connected to the metal layer,
Fan-out semiconductor package module.
서로 이격된 제1관통홀 및 제2관통홀을 갖는 코어부재;
상기 제1관통홀에 배치되며, 접속패드를 포함하는 반도체칩;
상기 제2관통홀에 배치된 하나 이상의 수동부품;
상기 코어부재 및 상기 수동부품 각각의 적어도 일부를 덮으며, 상기 제2관통홀의 적어도 일부를 채우는 제1봉합재;
상기 반도체칩의 적어도 일부를 덮으며, 상기 제1관통홀의 적어도 일부를 채우는 제2봉합재; 및
상기 코어부재와 상기 반도체칩과 상기 수동부품의 하측에 배치되며, 상기 접속패드 및 상기 수동부품과 각각 전기적으로 연결된 재배선층을 포함하는 연결부재; 를 포함하며,
상기 제2봉합재는 상기 제1봉합재의 상면을 덮는,
팬-아웃 반도체 패키지 모듈.
A core member having a first through hole and a second through hole spaced apart from each other;
A semiconductor chip disposed in the first through hole and including a connection pad;
At least one passive component disposed in the second through hole;
A first encapsulant covering at least a portion of each of the core member and the passive component and filling at least a portion of the second through hole;
A second encapsulant covering at least a portion of the semiconductor chip and filling at least a portion of the first through hole; And
A connection member disposed below the core member, the semiconductor chip, and the passive component and including a redistribution layer electrically connected to the connection pad and the passive component, respectively; Including;
The second encapsulant covers an upper surface of the first encapsulant,
Fan-out semiconductor package module.
제 1 항에 있어서,
상기 제1 및 제2봉합재는 각각의 상면이 서로 동일 레벨에 위치하는,
팬-아웃 반도체 패키지 모듈.
The method of claim 1,
The first and second sealing material is the upper surface of each of which is located at the same level,
Fan-out semiconductor package module.
제 1 항에 있어서,
상기 반도체칩 및 상기 제1수동부품은 사이드-바이-사이드로 배치되며,
상기 연결부재의 재배선층을 통하여 서로 전기적으로 연결된,
팬-아웃 반도체 패키지 모듈.
The method of claim 1,
The semiconductor chip and the first passive component are arranged side by side,
Electrically connected to each other through a redistribution layer of the connection member,
Fan-out semiconductor package module.
제 11 항에 있어서,
상기 연결부재는 상기 접속패드를 상기 연결부재의 재배선층과 연결하는 접속비아를 더 포함하며,
상기 접속패드는 상기 연결부재의 접속비아와 물리적으로 접하는,
팬-아웃 반도체 패키지 모듈.
The method of claim 11,
The connection member further includes a connection via connecting the connection pad to the redistribution layer of the connection member.
The connection pad is in physical contact with the connection via of the connection member,
Fan-out semiconductor package module.
제 1 항에 있어서,
상기 반도체칩은 전력관리 집적회로(PMIC)를 포함하고,
상기 제1수동부품은 커패시터를 포함하는,
팬-아웃 반도체 패키지 모듈.
The method of claim 1,
The semiconductor chip includes a power management integrated circuit (PMIC),
Wherein the first passive component comprises a capacitor,
Fan-out semiconductor package module.
제 1 항에 있어서,
상기 코어부재는 상기 제2관통홀과 이격된 제3관통홀을 더 가지며,
상기 제3관통홀에는 하나 이상의 제2수동부품이 배치되며,
상기 제1봉합재는 상기 제2수동부품의 적어도 일부를 덮으며 상기 제3관통홀의 적어도 일부를 채우며,
상기 연결부재의 재배선층은 상기 제2수동부품과 전기적으로 연결된,
팬-아웃 반도체 패키지 모듈.
The method of claim 1,
The core member further has a third through hole spaced apart from the second through hole,
At least one second passive part is disposed in the third through hole,
The first encapsulant covers at least a portion of the second passive part and fills at least a portion of the third through hole,
The redistribution layer of the connection member is electrically connected to the second passive part,
Fan-out semiconductor package module.
제 1 항에 있어서,
상기 제1관통홀에 배치된 하나 이상의 제2수동부품; 을 더 포함하며,
상기 제2봉합재는 상기 제2수동부품의 적어도 일부를 덮으며,
상기 연결부재의 재배선층은 상기 제2수동부품과 전기적으로 연결되며,
상기 제2수동부품은 상기 제1수동부품 보다 두께가 두꺼운,
팬-아웃 반도체 패키지 모듈.
The method of claim 1,
At least one second passive part disposed in the first through hole; More,
The second encapsulant covers at least a portion of the second passive component,
The redistribution layer of the connection member is electrically connected to the second passive component,
The second passive part is thicker than the first passive part,
Fan-out semiconductor package module.
제 1 항에 있어서,
상기 코어부재는 상기 접속패드 및 상기 제1수동부품과 각각 전기적으로 연결된 배선층을 포함하는,
팬-아웃 반도체 패키지 모듈.
The method of claim 1,
The core member includes a wiring layer electrically connected to the connection pad and the first passive component, respectively.
Fan-out semiconductor package module.
제 16 항에 있어서,
상기 코어부재는, 상기 연결부재와 접하는 제1절연층, 상기 연결부재와 접하며 상기 제1절연층에 매립된 제1배선층, 및 상기 제1절연층의 상기 제1배선층이 매립된측의 반대측에 배치된 제2배선층, 을 포함하며,
상기 제1 및 제2배선층은 상기 접속패드와 전기적으로 연결된,
팬-아웃 반도체 패키지 모듈.
The method of claim 16,
The core member may be provided on a side opposite to the first insulating layer in contact with the connecting member, the first wiring layer in contact with the connecting member and embedded in the first insulating layer, and the side in which the first wiring layer of the first insulating layer is embedded. A second wiring layer disposed;
The first and second wiring layer is electrically connected to the connection pad,
Fan-out semiconductor package module.
제 17 항에 있어서,
상기 코어부재는, 상기 제1절연층 상에 배치되며 상기 제2배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3배선층, 을 더 포함하며,
상기 제3배선층은 접속패드와 전기적으로 연결된,
팬-아웃 반도체 패키지 모듈.
The method of claim 17,
The core member further includes a second insulating layer disposed on the first insulating layer and covering the second wiring layer, and a third wiring layer disposed on the second insulating layer,
The third wiring layer is electrically connected to the connection pad,
Fan-out semiconductor package module.
제 16 항에 있어서,
상기 코어부재는, 제1절연층, 및 상기 제1절연층의 양면에 배치된 제1배선층 및 제2배선층, 을 포함하며,
상기 제1 및 제2배선층은 상기 접속패드와 전기적으로 연결된,
팬-아웃 반도체 패키지 모듈.
The method of claim 16,
The core member includes a first insulating layer and a first wiring layer and a second wiring layer disposed on both surfaces of the first insulating layer,
The first and second wiring layer is electrically connected to the connection pad,
Fan-out semiconductor package module.
제 19 항에 있어서,
상기 코어부재는, 상기 제1절연층 상에 배치되며 상기 제1배선층을 덮는 제2절연층, 상기 제2절연층 상에 배치된 제3배선층, 상기 제1절연층 상에 배치되어 상기 제2배선층을 덮는 제3절연층, 및 상기 제3절연층 상에 배치된 제4배선층, 을 더 포함하며,
상기 제3 및 제4배선층은 상기 접속패드와 전기적으로 연결된,
팬-아웃 반도체 패키지 모듈.The method of claim 19,
The core member may include a second insulating layer disposed on the first insulating layer and covering the first wiring layer, a third wiring layer disposed on the second insulating layer, and disposed on the first insulating layer. A third insulating layer covering the wiring layer, and a fourth wiring layer disposed on the third insulating layer;
The third and fourth wiring layers are electrically connected to the connection pads.
Fan-out semiconductor package module.
KR1020170136769A 2017-07-07 2017-10-20 Fan-out semiconductor package module KR102081086B1 (en)

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KR20170086350 2017-07-07

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