KR102070090B1 - Semiconductor package - Google Patents
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Abstract
본 개시는 제1절연층, 상기 제1절연층 보다 하측에 배치된 제2절연층, 상기 제1 및 제2절연층의 하면에 각각 배치된 제1 및 제2배선층, 및 상기 제1 및 제2절연층을 각각 관통하는 제1 및 제2접속비아를 포함하는 연결구조체; 상기 제1절연층 상에 배치된 코어부재, 상기 코어부재를 관통하는 제1관통홀, 상기 제1관통홀 내의 상기 제1절연층 상에 배치되며 상기 제1접속비아를 통해 상기 제1배선층과 연결된 하나 이상의 수동부품, 및 상기 수동부품의 적어도 일부를 덮으며 상기 제1관통홀의 적어도 일부를 채우는 제1봉합재를 포함하는 코어구조체; 상기 코어구조체 및 상기 제1절연층을 관통하는 제2관통홀; 상기 제2관통홀 내의 상기 제2절연층 상에 배치되며 상기 제2접속비아를 통해 상기 제2배선층과 연결된 반도체칩; 및 상기 반도체칩의 적어도 일부를 덮으며 상기 제2관통홀의 적어도 일부를 채우는 제2봉합재; 를 포함하는, 반도체 패키지에 관한 것이다.The present disclosure provides a first insulating layer, a second insulating layer disposed below the first insulating layer, first and second wiring layers disposed on lower surfaces of the first and second insulating layers, respectively, and the first and second insulating layers. A connection structure including first and second connection vias respectively penetrating the insulating layer; A core member disposed on the first insulating layer, a first through hole penetrating through the core member, a first through hole disposed on the first insulating layer in the first through hole, and the first wiring layer through the first connection via; A core structure comprising at least one passive component connected thereto and a first encapsulant covering at least a portion of the passive component and filling at least a portion of the first through hole; A second through hole penetrating the core structure and the first insulating layer; A semiconductor chip disposed on the second insulating layer in the second through hole and connected to the second wiring layer through the second connection via; And a second encapsulant covering at least a portion of the semiconductor chip and filling at least a portion of the second through hole. It relates to a semiconductor package comprising a.
Description
본 개시는 반도체칩을 다수의 수동부품과 함께 하나의 패키지 내에 실장하여 모듈화한 반도체 패키지에 관한 것이다.
The present disclosure relates to a semiconductor package in which a semiconductor chip is mounted in a package together with a plurality of passive components.
모바일用 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있다. 배터리 용량의 증가에 따라 배터리가 차지하는 면적이 커지기 때문에, 이를 위해서 인쇄회로기판(PCB) 사이즈 축소가 요구되고 있으며, 이에 따른 부품의 실장 면적 감소로, 모듈화에 대한 관심이 지속적으로 높아지고 있다.
As the size of mobile displays increases, there is a need for increasing battery capacity. As the area of the battery increases as the battery capacity increases, it is required to reduce the size of the printed circuit board (PCB). Accordingly, as the mounting area of components decreases, interest in modularization continues to increase.
한편, 종래의 다수의 부품을 실장하는 기술로는, COB(Chip on Board) 기술을 예로 들 수 있다. COB는 메인보드와 같은 인쇄회로기판 상에 개별의 수동소자와 반도체 패키지를 표면실장기술(SMT)을 이용하여 각각 실장하는 방식이다. 이 방식은 가격적인 장점은 있으나, 부품간 최소 간격 유지에 따라 넓은 실장 면적이 요구되며, 부품간 전자파 간섭(EMI)이 크고, 반도체칩과 수동부품간의 거리가 멀어 전기적인 노이즈가 증가하는 문제가 있다.
On the other hand, as a technique for mounting a large number of conventional parts, there is a COB (Chip on Board) technology. COB is a method of mounting individual passive devices and semiconductor packages on a printed circuit board such as a main board using surface mount technology (SMT). This method has a price advantage, but requires a large mounting area according to maintaining the minimum spacing between components, a large electromagnetic interference (EMI) between components, and the distance between semiconductor chips and passive components increases the electrical noise. have.
본 개시의 여러 목적 중 하나는 반도체칩과 수동부품의 실장 면적을 최소화할 수 있고, 반도체칩과 수동부품간 전기적 경로를 최소화할 수 있으며, 그럼에도 언듈레이션이나 크랙과 같은 공정 불량을 최소화할 수 있고, 나아가 레이저 비아홀 가공 등을 통하여 수동부품의 전극을 용이하게 접속비아와 연결시킬 수 있는, 새로운 구조의 반도체 패키지를 제공하는 것이다.
One of several purposes of the present disclosure is to minimize the mounting area of the semiconductor chip and passive components, to minimize the electrical path between the semiconductor chip and the passive components, nevertheless to minimize process defects such as undulation and cracks, Furthermore, the present invention provides a semiconductor package having a new structure that can easily connect electrodes of passive components to connection vias through laser via hole processing or the like.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 수동부품과 반도체칩을 함께 하나의 패키지 내에 실장하여 모듈화하되, 패키징 과정에서 수동부품과 반도체칩을 두 단계로 나누어 캡슐화하며, 이때 반도체칩이 배치되는 관통홀을 수동부품이 배치되는 관통홀 보다 깊게 형성하여, 반도체칩과 수동부품이 배치되는 각각의 관통홀의 바닥면 사이에 단차를 형성하는 것이다.
One of the various solutions proposed through the present disclosure is to mount the passive components and the semiconductor chip together in one package to modularize, encapsulates the passive components and the semiconductor chip in two steps during the packaging process, wherein the semiconductor chip is disposed The through-holes are formed deeper than the through-holes in which the passive components are disposed, thereby forming a step between the semiconductor chip and the bottom surface of each through-hole in which the passive components are disposed.
예를 들면, 본 개시에서 제안하는 일례에 따른 반도체 패키지는, 제1절연층, 상기 제1절연층 보다 하측에 배치된 제2절연층, 상기 제1 및 제2절연층의 하면에 각각 배치된 제1 및 제2배선층, 및 상기 제1 및 제2절연층을 각각 관통하는 제1 및 제2접속비아를 포함하는 연결구조체; 상기 제1절연층 상에 배치된 코어부재, 상기 코어부재를 관통하는 제1관통홀, 상기 제1관통홀 내의 상기 제1절연층 상에 배치되며 상기 제1접속비아를 통해 상기 제1배선층과 연결된 하나 이상의 수동부품, 및 상기 수동부품의 적어도 일부를 덮으며 상기 제1관통홀의 적어도 일부를 채우는 제1봉합재를 포함하는 코어구조체; 상기 코어구조체 및 상기 제1절연층을 관통하는 제2관통홀; 상기 제2관통홀 내의 상기 제2절연층 상에 배치되며 상기 제2접속비아를 통해 상기 제2배선층과 연결된 반도체칩; 및 상기 반도체칩의 적어도 일부를 덮으며 상기 제2관통홀의 적어도 일부를 채우는 제2봉합재; 를 포함하는 것일 수 있다.
For example, a semiconductor package according to an example proposed in the present disclosure may include a first insulating layer, a second insulating layer disposed below the first insulating layer, and a bottom surface of the first and second insulating layers, respectively. A connection structure including first and second wiring layers, and first and second connection vias respectively penetrating the first and second insulating layers; A core member disposed on the first insulating layer, a first through hole penetrating through the core member, a first through hole disposed on the first insulating layer in the first through hole, and the first wiring layer through the first connection via; A core structure comprising at least one passive component connected thereto and a first encapsulant covering at least a portion of the passive component and filling at least a portion of the first through hole; A second through hole penetrating the core structure and the first insulating layer; A semiconductor chip disposed on the second insulating layer in the second through hole and connected to the second wiring layer through the second connection via; And a second encapsulant covering at least a portion of the semiconductor chip and filling at least a portion of the second through hole. It may be to include.
또는, 본 개시에서 제안하는 일례에 따른 반도체 패키지는, 코어부재; 상기 코어부재를 관통하는 제1관통홀; 상기 코어부재를 관통하며 상기 제1관통홀과 이격되어 배치된 제2관통홀; 상기 제1관통홀에 배치된 하나 이상의 수동부품; 상기 제2관통홀에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩; 상기 수동부품 및 상기 반도체칩의 비활성면 각각의 적어도 일부를 덮으며 상기 제1관통홀 및 상기 제2관통홀 각각의 적어도 일부를 채우는 봉합재; 상기 수동부품과 상기 반도체칩의 활성면 상에 배치되며 상기 수동부품 및 상기 반도체칩의 접속패드와 전기적으로 연결된 한층 이상의 배선층을 포함하는 연결구조체; 를 포함하며, 상기 제2관통홀의 바닥면이 상기 제1관통홀의 바닥면과 단차를 갖는 것일 수도 있다.
Alternatively, a semiconductor package according to an example proposed in the present disclosure includes a core member; A first through hole penetrating the core member; A second through hole penetrating the core member and spaced apart from the first through hole; At least one passive component disposed in the first through hole; A semiconductor chip disposed in the second through hole and having an active surface on which a connection pad is disposed and an inactive surface opposite to the active surface; An encapsulant covering at least a portion of each of the passive component and the inactive surface of the semiconductor chip and filling at least a portion of each of the first through hole and the second through hole; A connection structure disposed on an active surface of the passive component and the semiconductor chip and including one or more wiring layers electrically connected to the passive component and a connection pad of the semiconductor chip; It may include, and the bottom surface of the second through hole may have a step with the bottom surface of the first through hole.
본 개시의 여러 효과 중 일 효과로서 반도체칩과 다수의 수동부품의 실장 면적을 최소화할 수 있고, 반도체칩과 수동부품간 전기적 경로를 최소화할 수 있으며, 그럼에도 언듈레이션이나 크랙과 같은 공정 불량을 최소화할 수 있고, 나아가 레이저 비아홀 가공 등을 통하여 수동부품의 전극을 용이하게 접속비아와 연결시킬 수 있는, 새로운 구조의 반도체 패키지를 제공할 수 있다.
As one of several effects of the present disclosure, it is possible to minimize the mounting area of a semiconductor chip and a plurality of passive components, to minimize an electrical path between the semiconductor chip and the passive components, and to minimize process defects such as undulation and cracks. In addition, it is possible to provide a semiconductor package having a new structure that can easily connect the electrode of the passive component with the connection via through laser via hole processing or the like.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 10a는 도 9의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 10b는 도 9의 반도체 패키지의 개략적인 Ⅱ-Ⅱ' 절단 평면도다.
도 11은 도 9의 반도체 패키지에 사용되는 판넬의 일례를 개략적으로 나타낸 단면도다.
도 12a 내지 도 12e는 도 9의 반도체 패키지의 개략적인 제조 일례를 나타낸 공정도다.
도 13은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 14는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 15는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 16은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 17은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 18은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 19는 본 개시에 따른 반도체 패키지를 전자기기에 적용하는 경우의 일 효과를 개략적으로 나타낸 평면도다.1 is a block diagram schematically illustrating an example of an electronic device system.
2 is a perspective view schematically showing an example of an electronic device.
3A and 3B are cross-sectional views schematically showing before and after packaging of a fan-in semiconductor package.
4 is a cross-sectional view schematically illustrating a packaging process of a fan-in semiconductor package.
5 is a schematic cross-sectional view illustrating a case where a fan-in semiconductor package is mounted on a printed circuit board and finally mounted on a main board of an electronic device.
6 is a schematic cross-sectional view illustrating a case where a fan-in semiconductor package is embedded in a printed circuit board and finally mounted on a main board of an electronic device.
7 is a schematic cross-sectional view of a fan-out semiconductor package.
8 is a cross-sectional view schematically illustrating a case where a fan-out semiconductor package is mounted on a main board of an electronic device.
9 is a cross-sectional view schematically showing an example of a semiconductor package.
FIG. 10A is a schematic II ′ cut top view of the semiconductor package of FIG. 9.
FIG. 10B is a schematic II-II ′ cutaway plan view of the semiconductor package of FIG. 9.
FIG. 11 is a schematic cross-sectional view illustrating an example of a panel used in the semiconductor package of FIG. 9.
12A through 12E are process diagrams illustrating an example of a schematic manufacture of the semiconductor package of FIG. 9.
13 is a schematic cross-sectional view of another example of a semiconductor package.
14 is a schematic cross-sectional view of another example of a semiconductor package.
15 is a cross-sectional view schematically illustrating another example of the semiconductor package.
16 is a cross-sectional view schematically showing another example of a semiconductor package.
17 is a cross-sectional view schematically illustrating another example of the semiconductor package.
18 is a cross-sectional view schematically showing another example of a semiconductor package.
19 is a plan view schematically illustrating an effect when the semiconductor package according to the present disclosure is applied to an electronic device.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
Hereinafter, the present disclosure will be described with reference to the accompanying drawings. Shape and size of the elements in the drawings may be exaggerated or reduced for more clear description.
전자기기Electronics
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
1 is a block diagram schematically showing an example of an electronic device system.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
Referring to the drawings, the
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
The chip
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
Network-
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
Depending on the type of
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
The
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
2 is a perspective view schematically showing an example of an electronic device.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드 등의 인쇄회로기판(1110)이 수용되어 있으며, 이러한 인쇄회로기판(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 인쇄회로기판(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
Referring to the drawings, the semiconductor package is applied to various electronic devices as described above for various uses. For example, a printed
반도체 패키지Semiconductor package
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
In general, a semiconductor chip is integrated with a large number of fine electrical circuits, but as such a semiconductor itself can not function as a finished product, there is a possibility of being damaged by an external physical or chemical impact. Therefore, instead of using the semiconductor chip itself, the semiconductor chip is packaged and used for electronic devices in a packaged state.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
Semiconductor packaging is necessary because of the difference in circuit width between the semiconductor chip and the main board of the electronic device in terms of electrical connection. Specifically, in the case of a semiconductor chip, the size of the connection pad and the spacing between the connection pads are very small, whereas in the case of a main board used in electronic equipment, the size of the component mounting pad and the spacing of the component mounting pads are much larger than that of the semiconductor chip. . Therefore, it is difficult to directly mount a semiconductor chip on such a main board and a packaging technology that can buffer the difference in circuit width is required.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
The semiconductor package manufactured by the packaging technology may be classified into a fan-in semiconductor package and a fan-out semiconductor package according to structure and use.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
Hereinafter, a fan-in semiconductor package and a fan-out semiconductor package will be described in more detail with reference to the accompanying drawings.
(팬-인 반도체 패키지)(Fan-in Semiconductor Package)
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.3A and 3B are cross-sectional views schematically showing before and after packaging of a fan-in semiconductor package.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
4 is a cross-sectional view schematically illustrating a packaging process of a fan-in semiconductor package.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
Referring to the drawings, the
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결구조체(2240)를 형성한다. 연결구조체(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결구조체(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
Accordingly, in order to redistribute the
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
As described above, the fan-in semiconductor package is a package in which all connection pads of semiconductor chips, for example, I / O (Input / Output) terminals are arranged inside the device, and the fan-in semiconductor package has good electrical characteristics and can be produced at low cost. have. Therefore, many devices in a smart phone are manufactured in the form of a fan-in semiconductor package, and in particular, development is being made in order to realize a small and fast signal transmission.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
However, in the fan-in semiconductor package, all the I / O terminals must be disposed inside the semiconductor chip. Therefore, such a structure is difficult to apply to a semiconductor chip having a large number of I / O terminals or a small semiconductor chip. In addition, due to this vulnerability, the fan-in semiconductor package can not be directly mounted and used on the main board of the electronic device. Even if the size and spacing of the I / O terminals of the semiconductor chip are enlarged by the rewiring process, they do not have the size and spacing that can be directly mounted on the main board of the electronic device.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.5 is a schematic cross-sectional view illustrating a case where a fan-in semiconductor package is mounted on a printed circuit board and finally mounted on a main board of an electronic device.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
6 is a schematic cross-sectional view illustrating a case where a fan-in semiconductor package is embedded in a printed circuit board and finally mounted on a main board of an electronic device.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인쇄회로기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인쇄회로기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인쇄회로기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인쇄회로기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
Referring to the drawing, in the fan-in
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인쇄회로기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인쇄회로기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
As such, since the fan-in semiconductor package is difficult to be mounted directly on the main board of the electronic device, the fan-in semiconductor package is mounted on a separate printed circuit board and then mounted again on the main board of the electronic device through a packaging process or a printed circuit. It is mounted on an electronics mainboard while being embedded in a substrate.
(팬-아웃 반도체 패키지)(Fan-Out Semiconductor Package)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
7 is a schematic cross-sectional view of a fan-out semiconductor package.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결구조체(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결구조체(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122) 등을 포함하는 집적회로(IC)일 수 있다. 연결구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 배선층(2142), 접속패드(2122)와 배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
Referring to the drawings, in the fan-out
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.
As described above, the fan-out semiconductor package is a form in which I / O terminals are rearranged and arranged to the outside of the semiconductor chip through a connection structure formed on the semiconductor chip. As described above, in the fan-in semiconductor package, all the I / O terminals of the semiconductor chip must be disposed inside the semiconductor chip, and as the device size becomes smaller, the ball size and the pitch must be reduced, and thus a standardized ball layout cannot be used. On the other hand, the fan-out semiconductor package is a type in which I / O terminals are rearranged to the outside of the semiconductor chip through the connection structure formed on the semiconductor chip. Can be used as it is, it can be mounted on the main board of the electronic device without a separate printed circuit board as described below.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
8 is a cross-sectional view schematically illustrating a case where a fan-out semiconductor package is mounted on a main board of an electronic device.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인쇄회로기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
Referring to the drawings, the fan-out
이와 같이, 팬-아웃 반도체 패키지는 별도의 인쇄회로기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인쇄회로기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
As such, since the fan-out semiconductor package can be mounted on the main board of the electronic device without a separate printed circuit board, the fan-out semiconductor package can be made thinner and thinner than the fan-in semiconductor package using the printed circuit board. Do. Its excellent thermal and electrical properties make it particularly suitable for mobile products. In addition, it is possible to implement a more compact than a general package on package (POP) type using a printed circuit board (PCB), it is possible to solve the problem caused by the warpage phenomenon.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인쇄회로기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
Meanwhile, the fan-out semiconductor package refers to a package technology for mounting a semiconductor chip on a main board of an electronic device and the like, and for protecting the semiconductor chip from an external shock. It is a different concept from a printed circuit board (PCB) such as a printed circuit board having a fan-in semiconductor package.
이하에서는, 반도체칩과 수동부품의 실장 면적을 최소화할 수 있고, 반도체칩과 수동부품간 전기적 경로를 최소화할 수 있으며, 그럼에도 언듈레이션이나 크랙과 같은 공정 불량을 최소화할 수 있고, 나아가 레이저 비아홀 가공 등을 통하여 수동부품의 전극을 용이하게 접속비아와 연결시킬 수 있는, 새로운 구조의 반도체 패키지를 도면을 참조하여 설명한다.
Hereinafter, the mounting area of the semiconductor chip and passive components can be minimized, the electrical path between the semiconductor chip and passive components can be minimized, and process defects such as undulation and cracks can be minimized, and laser via hole processing, etc. A semiconductor package having a new structure, which can easily connect an electrode of a passive component with a connection via, will be described with reference to the drawings.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.9 is a cross-sectional view schematically showing an example of a semiconductor package.
도 10a는 도 9의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.FIG. 10A is a schematic II ′ cut top view of the semiconductor package of FIG. 9.
도 10b는 도 9의 반도체 패키지의 개략적인 Ⅱ-Ⅱ' 절단 평면도다.
FIG. 10B is a schematic II-II ′ cutaway plan view of the semiconductor package of FIG. 9.
도면을 참조하면, 일례에 따른 반도체 패키지(100A)는 제1절연층(141a)과 제1절연층(141a)보다 하측에 배치된 제2절연층(141b)과 제1 및 제2절연층(141a, 141b)의 하면에 각각 배치된 제1 및 제2배선층(142a, 142b)과 제1 및 제2절연층(141a, 141b)을 각각 관통하는 제1 및 제2접속비아(143a, 143b)를 포함하는 연결구조체(140), 제1절연층(141a) 상에 배치된 코어부재(110)와 코어부재(110)를 관통하는 제1관통홀(110HA1, 110HA2)과 제1관통홀(110HA1, 110HA2) 내의 제1절연층(141a) 상에 배치되며 제1접속비아(143a)를 통하여 제1배선층(142a)과 연결된 하나 이상의 수동부품(125A1, 125A2)과 수동부품(125A1, 125A2)을 각각 캡슐화하며 제1관통홀(110HA1, 110HA2) 각각의 적어도 일부를 채우는 제1봉합재(131)를 포함하는 코어구조체(105), 코어구조체(105)와 제1절연층(141a)을 관통하는 제2관통홀(110HB), 제2관통홀(110H2)의 제2절연층(141b) 상에 배치되며 제2접속비아(143b)를 통하여 제2배선층(142b)과 연결된 반도체칩(120), 및 반도체칩(120)을 캡슐화하며 제2관통홀(110HB)의 적어도 일부를 채우는 제2봉합재(132)를 포함한다.
Referring to the drawings, the
제2관통홀(110HB)의 깊이(db)는 제1관통홀(110HA1, 110HA2) 보다 깊이(da1, da2)보다 깊으며, 제2관통홀(110HB)의 바닥면은 제1관통홀(110HA1, 110HA2)의 바닥면보다 하측에 배치된다. 즉, 이들 바닥면은 단차(s)를 가진다. 제2관통홀(110HB)의 바닥면은 제2절연층(141b)의 상면일 수 있고, 제1관통홀(110HA1, 110HA2)의 바닥면은 제1절연층(141a)의 상면일 수 있다. 즉, 반도체칩(120)은 제2접속비아(143b)와 연결된 접속패드(122)가 배치된 활성면 및 활성면의 반대측인 비활성면을 가질 수 있으며, 이때 반도체칩(120)의 활성면은 수동부품(125A1, 125A2)의 하면보다 하측에 위치한다. 예를 들면, 반도체칩(120)의 활성면은 제1배선층(143a)의 하면과 실질적으로 동일한 평면(Co-planar)에 존재할 수 있다.
The depth db of the second through hole 110HB is deeper than the depths da1 and da2 than the first through holes 110HA1 and 110HA2, and the bottom surface of the second through hole 110HB is the first through hole 110HA1. , 110HA2) is disposed below the bottom surface. That is, these bottom surfaces have a step s. The bottom surface of the second through hole 110HB may be the top surface of the second insulating
최근 모바일用 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있다. 배터리 용량의 증가에 따라 배터리가 차지하는 면적이 커지기 때문에, 이를 위해서 인쇄회로기판(PCB) 사이즈 축소가 요구되고 있으며, 이에 따른 부품의 실장 면적 감소로, 모듈화에 대한 관심이 지속적으로 높아지고 있다. 종래의 다수의 부품을 실장하는 기술로는, COB(Chip on Board) 기술을 예로 들 수 있다. COB는 인쇄회로기판 상에 개별의 수동소자와 반도체 패키지를 표면실장기술(SMT)을 이용하여 실장하는 방식이다. 이 방식은 가격적인 장점은 있으나, 부품간 최소 간격 유지에 따라 넓은 실장 면적이 요구되며, 부품간 전자파 간섭(EMI)이 크고, 반도체칩과 수동부품간의 거리가 멀어 전기적인 노이즈가 증가하는 문제가 있다.
Recently, as the size of mobile displays increases, there is a need to increase battery capacity. As the area of the battery increases as the battery capacity increases, it is required to reduce the size of the printed circuit board (PCB). Accordingly, as the mounting area of components decreases, interest in modularization continues to increase. As a technique for mounting a large number of conventional components, a chip on board (COB) technique is exemplified. COB is a method of mounting individual passive elements and semiconductor packages on a printed circuit board using surface mount technology (SMT). This method has a price advantage, but requires a large mounting area according to maintaining the minimum spacing between components, a large electromagnetic interference (EMI) between components, and the distance between semiconductor chips and passive components increases the electrical noise. have.
반면, 일례에 따른 반도체 패키지(100A)는 다수의 수동부품(125A1, 125A2)이 반도체칩(120)과 함께 하나의 패키지 내에 배치되어 모듈화 되어 있다. 따라서, 부품간 간격을 최소화할 수 있는바 메인보드와 같은 인쇄회로기판에서의 실장 면적을 최소화할 수 있다. 또한, 반도체칩(120)과 수동부품(125A1, 125A2) 사이의 전기적인 경로를 최소화할 수 있는바 노이즈 문제를 개선할 수 있다. 또한, 한 번의 봉합이 아닌 두 단계 이상의 봉합 과정(131, 132)을 거치며, 따라서 수동부품(125A1, 125A2)의 실장 불량에 따른 반도체칩(120)의 수율 문제나, 따라서 수동부품(125A1, 125A2)의 실장시 발생하는 이물 영향 등을 최소화할 수 있다.
On the other hand, in the
한편, 통상 반도체칩의 접속패드는 알루미늄(Al)으로 이루어져 있는바 레이저 비아(Laser-via) 가공시에 데미지를 받아 쉽게 손상될 수 있다. 따라서, 레이저 비아가 아닌 포토 비아(Phto-via) 가공으로 접속패드를 오픈시키는 것이 일반적이며, 이를 위해서 재배선층(RDL)을 형성하기 위하여 제공되는 절연층으로는 감광성 절연물질(PID)을 사용하고 있다. 다만, 수동부품의 하면에 재배선층(RDL)을 형성하기 위하여 동일하게 감광성 절연물질(PID)을 적층하는 경우에는, 수동부품의 전극 돌출로 인하여 언듈레이션(Undulation)이 발생할 수 있고, 그 결과 감광성 절연물질(PID)의 평탄성이 저하될 수 있다. 따라서, 평탄성을 높이기 위하여 두께가 두꺼운 감광성 절연물질(PID)을 이용해야 하는 불편이 있으며, 이 경우 감광성 절연물질(PID)의 두께로 인해 크랙이 쉽게 많이 발생하는 문제가 있다.
On the other hand, the connection pad of the semiconductor chip is usually made of aluminum (Al) and can be easily damaged by receiving damage during laser-via processing. Therefore, it is common to open the connection pad by the photo via processing instead of the laser via. For this purpose, a photosensitive insulating material (PID) is used as an insulating layer provided to form a redistribution layer (RDL). have. However, when the same photosensitive insulating material (PID) is laminated to form the redistribution layer (RDL) on the lower surface of the passive component, undulation may occur due to the protruding electrode of the passive component, and as a result, photosensitive insulation Flatness of the material PID may be reduced. Therefore, there is a inconvenience in that a thick photosensitive insulating material (PID) must be used to increase flatness, and in this case, there is a problem in that cracks are easily generated due to the thickness of the photosensitive insulating material (PID).
또한, 봉합재를 이용하여 수동부품을 봉합하는 경우, 수동부품의 전극으로 봉합재 형성 물질이 블리딩되는 문제가 발생할 수 있다. 이때, 재배선층(RDL)을 형성하기 위하여 감광성 절연물질(PID)을 사용하는 경우, 상술한 바와 같이 포토 비아 가공이 이용되는데, 이 경우 포토 비아 가공으로는 블리딩된 봉합재 형성 물질을 오픈시키기 어렵다. 따라서, 블리딩된 봉합재 형성 물질에 의하여 전극 오픈의 불량이 발생할 수 있으며, 그 결과 전기적 특성 저하를 유발할 수 있다.
In addition, when the passive part is sealed using the encapsulant, a problem may occur in which the encapsulant forming material is bleeded into the electrode of the passive part. At this time, when using the photosensitive insulating material (PID) to form the redistribution layer (RDL), photo via processing is used as described above, in this case, it is difficult to open the bleeding suture forming material by photo via processing. . Therefore, a defect of the electrode opening may occur due to the bleeding encapsulant forming material, and as a result, electrical characteristics may be degraded.
반면, 일례에 따른 반도체 패키지(100A)는 수동부품(125A1, 125A2)이 배치되는 제1관통홀(110HA1, 110HA2)을 먼저 형성하고, 수동부품(125A1, 125A2)을 먼저 배치한 후, 1차적으로 수동부품(125A1, 125A2)을 재배선하기 위하여 제1절연층(141a)과 제1배선층(142a)을 형성한다. 그 후, 제1절연층(141a)을 관통하는 제2관통홀(110HB)을 형성하고, 반도체칩(120)을 배치하며, 2차적으로 반도체칩(120)을 재배선하기 위한 제2절연층(142b)과 제2배선층(142b)을 형성한다. 즉, 반도체칩(120)이 배치되는 제2관통홀(110HB)은 코어부재(110)뿐만 아니라 연결구조체(140)의 제1절연층(141a) 역시 관통한다. 따라서, 반도체칩(120)의 활성면은 수동부품(125A1, 125A2) 각각의 하면 보다 하측에 위치하게 된다. 이 경우, 반도체칩(120)과 무관하게 제1절연층(141a)의 재료를 선택할 수 있으며, 예컨대, 감광성 절연물질(PID)이 아닌 무기필러(141af)를 포함하는 비감광성 절연물질, 예컨대 ABF(Ajinomoto Build-up Film) 등을 사용할 수 있다. 이러한 필름 타입의 비감광성 절연물질은 평탄성이 우수하기 때문에 상술한 언듈레이션 문제 및 크랙 발생 문제를 보다 효과적으로 해결할 수 있다.
On the other hand, the
또한, 이러한 비감광성 절연물질은 레이저 비아로 개구를 형성하는바, 설사 수동부품(125A1, 125A2)의 전극에 제1봉합재(131)의 물질이 블리딩된다 하여도, 레이저 비아를 통하여 효과적으로 전극을 오픈시킬 수 있다. 따라서, 전극 오픈 불량에 따른 문제도 해결할 수 있다.
In addition, the non-photosensitive insulating material forms an opening through a laser via, so that even if the material of the
더불어, 일례에 따른 반도체 패키지(100A)는 제2절연층(141b)으로는 통상의 경우와 마찬가지로 감광성 절연물질(PID)을 사용할 수 있으며, 이 경우 포토 비아를 통한 파인 피치의 도입도 가능해지는바, 반도체칩(120)의 수십 내지 수백만의 접속패드(122)를 통상의 경우와 마찬가지로 매우 효과적으로 재배선할 수 있다. 즉, 일례에 따른 반도체 패키지(100A)의 구조는 수동부품(125A1, 125A2)을 재배선하기 위한 제1배선층(142a) 및 제1접속비아(143a)가 형성되는 제1절연층(141a)과 반도체칩(120)의 접속패드(122)를 재배선하기 위한 제2배선층(142b) 및 제2접속비아(143b)가 형성되는 제2절연층(141b)의 물질을 선택적으로 제어하는 것이 가능하여 우수한 시너지 효과를 가질 수 있다.
In addition, in the
한편, 일례에 따른 반도체 패키지(100A)는 연결구조체(140)의 하측에 배치되며 제2배선층(142b)의 적어도 일부를 노출시키는 개구부(150v)를 갖는 패시베이션층(150), 패시베이션층(150)의 개구부 상에 배치되며 노출된 제2배선층(142b)과 연결된 언더범프금속층(160), 및 패시베이션층(150)의 하측에 배치되며 언더범프금속층(160)을 통하여 노출된 제2배선층(142b)과 연결된 전기연결구조체(170)를 더 포함할 수 있으며, 이를 통하여 메인보드 등에 연결될 수 있다.
Meanwhile, the
또한, 일례에 따른 반도체 패키지(100A)는 코어부재(110)가 코어절연층(111)의 제1 및 제2관통홀(110HA1, 110HA2, 110HB)이 형성된 벽면과 상하면에 형성된 금속층(115a, 115b, 115c, 115d)을 더 포함할 수 있으며, 이를 통하여 반도체칩(120) 및 수동부품(125A1, 125A2)의 외부로 유입되는 또는 내부로부터 방출되는 EMI(Electro-Magnetic Interference)를 효과적으로 차폐할 수 있고, 나아가 방열 효과도 도모할 수 있다. 더불어, 제1봉합재(131) 및/또는 제2봉합재(132) 상에 배치된 백사이드 금속층(135)과 제1봉합재(131) 및/또는 제2봉합재(132)을 관통하는 백사이드 금속비아(133)를 통하여 반도체칩(120) 및 수동부품(125A1, 125A2)의 EMI 차폐 효과 및 방열 효과를 더욱 개선할 수 있다. 제1봉합재(131) 및/또는 제2봉합재(132) 상에는 백사이드 금속층(135)을 덮는 커버층(180)이 더 배치되어 백사이드 금속층(135)을 보호할 수도 있다.
In addition, in the
이하, 일례에 따른 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
Hereinafter, each configuration included in the
코어부재(110)는 구체적인 재료에 따라 패키지 모듈(100A)의 강성을 보다 개선시킬 수 있으며, 제1 및 제2봉합재(131, 132)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 코어부재(110)에는 다수의 제1관통홀(110HA1, 110HA2)가 형성될 수 있다. 다수의 제1관통홀(110HA1, 110HA2)은 각각 물리적으로 이격되어 있을 수 있다. 다수의 제1관통홀(110HA1, 110HA2) 내에는 각각 수동부품(125A1, 125A2)이 배치될 수 있다. 수동부품(125A1, 125A2) 각각은 제1관통홀(110HA1, 110HA2)의 벽면과 소정거리 이격되어 각각의 제1관통홀(110HA1, 110HA2)의 벽면으로 둘러싸일 수 있으나, 필요에 따라 변형도 가능하다.
The
코어부재(110)는 코어절연층(111)을 포함한다. 코어절연층(111)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 실리카 등의 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다.
The
코어부재(110)는 코어절연층(111)의 제1 및 제2관통홀(110HA1, 110HA2, 110HB)이 형성된 벽면에 각각 배치되어 수동부품(125A1, 125A2) 및 반도체칩(120)을 각각 둘러싸는 제1 및 제2금속층(115a, 115b)과 코어절연층(111)의 하면과 상면에 각각 배치된 제3 및 제4금속층(115c, 115d)을 포함할 수 있다. 제1 내지 제4금속층(115a, 115b, 115c, 115d)은 각각 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 제1 내지 제4금속층(115a, 115b, 115c, 115d)을 통하여 반도체칩(120) 및 수동부품(125A1, 125A2)의 전자파 차폐 및 방열을 도모할 수 있다. 금속층(115a, 115b, 115c, 115d)은 서로 연결될 수 있고, 또한 그라운드로 이용될 수도 있으며, 이 경우 연결구조체(140)의 배선층(142a, 142b) 중 그라운드와 전기적으로 연결될 수 있다.
The
수동부품(125A1, 125A2)은 각각 독립적으로 MLCC(Multi Layer Ceramic Capacitor)나 LICC(Low Inductance Chip Capacitor)와 같은 커패시터(Capacitor), 파워 인덕터(Power Inductor)와 같은 인덕터(Inductor), 그리고 비즈(Bead) 등일 수 있다. 수동부품(125A1, 125A2)은 서로 다른 두께를 가질 수 있다. 또한, 수동부품(125A1, 125A2)은 반도체칩(120)과도 다른 두께를 가질 수 있다. 일례에 따른 반도체 패키지(100A)는 두 단계 이상으로 이들을 캡슐화하는바, 이러한 두께 편차에 따른 불량 문제를 최소화 시킬 수 있다. 수동부품(125A1, 125A2)의 수는 특별히 한정되지 않으며, 도면에서 보다 더 많을 수도 있고, 더 적을 수도 있다.
Passive components 125A1 and 125A2 are each independently a capacitor such as a multi-layer ceramic capacitor (MLCC) or a low inductance chip capacitor (LICC), an inductor such as a power inductor, and beads. ) And the like. The passive components 125A1 and 125A2 may have different thicknesses. In addition, the passive components 125A1 and 125A2 may have a thickness different from that of the
제1봉합재(131)는 수동부품(125A1, 125A2)을 각각 캡슐화한다. 또한, 제1관통홀(110HA1, 110HA2) 각각의 적어도 일부를 채운다. 또한, 일례에서는 코어부재(110) 역시 캡슐화한다. 제1봉합재(131)는 절연물질을 포함하며, 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC와 같은 몰딩 물질을 사용할 수 있으며, 필요에 따라 감광성 재료, 즉 PIE(Photo Imagable Encapsulant)를 사용할 수도 있다. 필요에 따라 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다.
The
반도체칩(120)은 제2관통홀(110HB)에 배치된다. 반도체칩(120)은 제2관통홀(110HB)의 벽면과 소정거리 이격되어 제2관통홀(110HB)의 벽면으로 둘러싸일 수 있으나, 필요에 따라 변형도 가능하다. 반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 전력관리 집적회로(PMIC: Power Management IC)일 수 있으나, 이에 한정되는 것은 아니며, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등일 수도 있다.
The
반도체칩(120)은 별도의 범프나 배선층이 형성되지 않은 베어(Bare) 상태의 집적회로일 수 있다. 집적회로는 액티브 웨이퍼를 기반으로 형성될 수 있다. 이 경우 반도체칩(120)의 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성 물질로는 각각 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 접속패드(122)를 노출시키는 패시베이션막(123)이 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 각각 절연막(미도시) 등이 더 배치될 수도 있다. 한편, 반도체칩(120)은 접속패드(122)가 배치된 면이 활성면이 되며, 그 반대측이 비활성면이 된다. 이때, 반도체칩(120)의 활성면에 패시베이션막(123)이 형성된 경우에는 반도체칩(120)의 활성면은 패시베이션막(123)의 최하면을 기준으로 위치 관계를 판단한다.
The
제2봉합재(132)는 반도체칩(120) 를 캡슐화한다. 또한, 관통홀(110HA)의 적어도 일부를 채운다. 또한, 일례에서는 제1봉합재(131) 역시 캡슐화한다. 제2봉합재(132) 역시 절연물질을 포함한다. 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, PID 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수도 있음은 물론이다. 필요에 따라서는, 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다.
The
제1봉합재(131)와 제2봉합재(132)는 동일한 재료를 포함할 수 있고, 다른 재료를 포함할 수도 있다. 제1봉합재(131)와 제2봉합재(132)가 동일한 재료를 포함하는 경우라도 이들 사이의 경계가 확인될 수 있다. 제1봉합재(131)와 제2봉합재(132)는 유사한 물질을 포함하되, 색이 다를 수도 있다. 예를 들면, 제1봉합재(131)가 제2봉합재(132) 보다 투명할 수 있다. 즉, 경계가 분명할 수 있다. 필요에 따라서는, 제1봉합재(131)는 절연물질로 구현하되, 제2봉합재(132)는 자성물질로 구현할 수도 있다. 이 경우 제2봉합재(132)는 EMI 흡수 효과를 가질 수 있다. 반도체칩(120)의 경우는 바디(121)를 통하여 전극이 노출되지 않는바, 제2봉합재(132)를 자성물질로 구현하는 경우에도 특별한 문제가 발생하지 않을 수 있다.
The
제2봉합재(132) 상에는 백사이드 금속층(135)이 반도체칩(120)과 수동부품(125A1, 125A2)을 커버하도록 배치될 수 있으며, 백사이드 금속층(135)은 제1 및 제2봉합재(131, 132)을 관통하는 백사이드 금속비아(133)를 통하여 코어부재(110)의 제4금속층(115d)과 연결될 수 있다. 백사이드 금속층(135)과 백사이드 금속비아(133)를 통하여 반도체칩(120)과 수동부품(125A1, 125A2)를 금속물질로 둘러쌓아, EMI 차폐 효과 및 방열 효과를 더욱 개선할 수 있다. 백사이드 금속층(135)과 백사이드 금속비아(133) 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 백사이드 금속층(135)과 백사이드 금속비아(133) 역시 그라운드로 이용될 수도 있으며, 이 경우 금속층(115a, 115b, 115c, 115d)를 거쳐 연결구조체(140)의 배선층(142a, 142b) 중 그라운드와 전기적으로 연결될 수 있다. 백사이드 금속층(135)은 도 10b에 도시한 바와 같이 제2봉합재(132)의 상면의 대부분을 덮는 판(plane) 형태일 수 있다. 백사이드 금속층(133)은 도 10b에 도시한 바와 같이 소정의 길이를 갖는 트렌치(trench) 비아 형태일 수 있다. 이 경우 실질적으로 전자파의 이동 경로가 모두 막히게 되어, 전자파 차폐의 효과가 보다 우수할 수 있다. 다만, 이에 한정되는 것은 아니며, 전자파 차폐의 효과를 가지는 범위 내에서, 백사이드 금속층(135)이 여러 개의 판 형태를 가질 수도 있으며, 백사이드 금속비아(133)의 중간 중간에 개구부가 형성되어 가스 이동 경로가 제공될 수도 있다.
The
연결구조체(140)는 반도체칩(120)의 접속패드(122)를 재배선한다. 또한, 반도체칩(120)과 수동부품(125A1, 125A2)을 전기적으로 연결한다. 연결구조체(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체칩(120)의 접속패드(122)가 각각 재배선 될 수 있으며, 전기연결구조체(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결구조체(140)는 코어부재(110) 및 수동부품(125A1, 125A2) 하측에 배치된 제1절연층(141a), 제1절연층(141a) 하면에 배치된 제1배선층(142a), 제1절연층(141a)을 관통하며 수동부품(125A1, 125A2)과 제1배선층(142a)을 전기적으로 연결하는 제1접속비아(143a), 제1절연층(141a)의 하면과 반도체칩(120)의 활성면에 배치되며 제1배선층(142a)의 적어도 일부를 덮는 제2절연층(141b), 제2절연층(141b)의 하면에 배치된 제2배선층(142b), 및 제2절연층(141b)을 관통하며 제1 및 제2배선층(142a, 142b), 그리고 반도체칩(120)의 접속패드(122) 및 제2배선층(142b)을 전기적으로 연결하는 제2접속비아(143b)를 포함한다. 연결구조체(140)는 도면에 도시한 것 보다 많은 수의 절연층, 배선층, 및 접속비아층을 포함할 수 있다.
The
제1절연층(141a)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 실리카나 알루미나와 같은 무기필러(141af)를 포함하는 비감광성 절연물질, 예컨대 ABF를 사용할 수 있다. 이 경우 언듈레이션 문제 및 크랙 발생에 따른 불량 문제를 보다 효과적으로 해결할 수 있다. 또한, 제1봉합재(131) 형성 물질의 블리딩에 의한 수동부품(125A1, 125A2)의 전극 오픈 불량의 문제도 효과적으로 해결할 수 있다. 즉, 제1절연층(141a)으로는 무기필러(141af)를 포함하는 비감광성 절연물질을 사용하면 단순히 감광성 절연물질(PID)을 사용하는 경우의 문제를 보다 효과적으로 해결할 수 있다.
An insulating material may be used as a material of the first insulating
제2절연층(141b)으로는 감광성 절연물질(PID)을 사용할 수 있으며, 이 경우 포토 비아를 통한 파인 피치의 도입도 가능해지는바, 반도체칩(120)의 수십 내지 수백만의 접속패드(122)를 통상의 경우와 마찬가지로 매우 효과적으로 재배선할 수 있다. 감광성 절연물질(PID)은 무기필러를 소량 포함하거나 또는 포함하지 않을 수 있다. 즉, 수동부품(125A1, 125A2)을 재배선하기 위한 제1배선층(142a) 및 제1접속비아(143a)가 형성되는 제1절연층(141a)과 반도체칩(120)의 접속패드(122)를 재배선하기 위한 제2배선층(142b) 및 제2접속비아(143b)가 형성되는 제2절연층(141b)의 물질을 선택적으로 제어함으로써, 보다 우수한 시너지 효과를 가질 수 있다.
As the second insulating
한편, 필요에 따라서는 무기필러(141af)를 포함하는 비감광성 절연물질로 형성된 제1절연층(141a)이 복수의 층일 수도 있고, 감광성 절연물질(PID)로 형성된 제2절연층(141b)이 복수의 층일 수도 있으며, 이들 모두가 복수의 층일 수도 있다. 제2관통홀(110HB)은 비감광성 절연물질로 형성된 제1절연층(141a)을 관통하며, 제1절연층(141a)이 복수의 층인 경우 복수의 층을 모두 관통할 수 있다.
On the other hand, if necessary, the first insulating
제1절연층(141a)은 제2절연층(141b) 보다 열팽창계수(CTE: Coefficient of Thermal Expansion)가 작을 수 있다. 제1절연층(141a)의 경우 무기필러(141af)를 포함하기 때문이다. 제2절연층(141b)의 경우도 필요에 따라서 소량의 무기필러(미도시)를 포함할 수 있으나, 이 경우 제1절연층(141a)에 포함된 무기필러(141af)의 중량퍼센트가 제2절연층(141b)의 무기필러(미도시)의 중량퍼센트보다 클 수 있다. 따라서, 역시 제1절연층(141a)의 열팽창계수(CTE)가 제2절연층(141b)의 열팽창계수(CTE) 보다 작을 수 있다. 무기필러(141af)를 상대적으로 더 많이 갖는바 열팽창계수(CTE)가 상대적으로 작은 제1절연층(141a)은 열경화 수축이 작은 등 워피지에 유리한바 상술한 바와 같이 언듈레이션이나 크랙 발생의 문제를 보다 효과적으로 해결할 수 있으며, 수동부품(125A1, 125A2)의 전극 오픈 불량의 문제도 보다 효과적으로 개선할 수 있다.
The first insulating
제1배선층(142a)은 수동부품(125A1, 125A2)의 전극을 재배선하여 반도체칩(120)의 접속패드(122)와 전기적으로 연결할 수 있다. 즉, 재배선층(RDL)으로 기능할 수 있다. 제1배선층(142a)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제1배선층(142a)은 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드 등을 포함할 수 있다. 반도체칩(120)이 배치되는 제2관통홀(110HB)이 제1절연층(141a) 역시 관통하는바, 제1배선층(142a)의 하면은 반도체칩(120)의 활성면과 실질적으로 동일 레벨에 위치할 수 있다. 즉, 제1배선층(142a)의 하면은 반도체칩(120)의 활성면과 코플래너(Co-Planar) 할 수 있다.
The
제2배선층(142b)은 반도체칩(120)의 접속패드(122)를 재배선하여 전기연결구조체(170)와 전기적으로 연결시킬 수 있다. 즉, 재배선층(RDL)으로 기능할 수 있다. 제2배선층(142b)의 형성 물질 역시 상술한 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제2배선층(142b) 역시 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 전기연결구조체 패드 등을 포함할 수 있다.
The
제1접속비아(143a)는 수동부품(125A1, 125A2)과 제1배선층(142a)을 전기적으로 연결한다. 제1접속비아(143a)는 수동부품(125A1, 125A2) 각각의 전극과 물리적으로 접할 수 있다. 즉, 수동부품(125A1, 125A2)은 솔더범프 등을 이용하는 표면실장 형태가 아닌 임베디드 타입으로 제1접속비아(143a)와 직접 접할 수 있다. 제1접속비아(143a)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제1접속비아(143a)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 제1접속비아(143a)의 형상은 테이퍼 형상일 수 있다.
The first connection via 143a electrically connects the passive components 125A1 and 125A2 and the
제2접속비아(143b)는 서로 다른 층에 형성된 제1 및 제2배선층(142a, 142b)을 전기적으로 연결하며, 또한 반도체칩(120)의 접속패드(122)와 제2배선층(142b)을 전기적으로 연결한다. 제2접속비아(143b)는 반도체칩(120)의 접속패드(122)와 물리적으로 접할 수 있다. 즉, 반도체칩(120)은 베어 다이 형태로 별도의 범프 등이 없는 상태로 연결구조체(140)의 제2접속비아(143b)와 직접 연결될 수 있다. 제2접속비아(143b)의 형성 물질로는 마찬가지로 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 제2접속비아(143b) 역시 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 제2접속비아(143b)의 형상으로 역시 테이퍼 형상이 적용될 수 있다.
The second connection via 143b electrically connects the first and
패시베이션층(150)은 연결구조체(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(150)은 연결구조체(140)의 제2배선층(142b)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다. 패시베이션층(150)은 절연수지 및 무기필러(150f)를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 패시베이션층(150)은 ABF일 수 있으나, 이에 한정되는 것은 아니다.
The
언더범프금속층(160) 전기연결구조체(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지 모듈(100A)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속층(160)은 패시베이션층(150)의 개구부를 통하여 노출된 연결구조체(140)의 제2배선층(142b)과 연결된다. 언더범프금속층(160)은 패시베이션층(150)의 개구부에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
The connection reliability of the under
전기연결구조체(170)는 반도체 패키지 모듈(100A)을 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 예를 들면, 반도체 패키지 모듈(100A)은 전기연결구조체(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결구조체(170)는 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 보다 구체적으로는 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(170)의 수는 접속패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
The
전기연결구조체(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
At least one of the
한편, 제1봉합재(131) 및/또는 제2봉합재(132) 상에는 백사이드 금속층(135)을 덮는 커버층(180)이 더 배치되어 백사이드 금속층(135)을 보호할 수 있다. 커버층(180)은 절연수지 및 무기필러(150f)를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 커버층(180)은 ABF일 수 있으나, 이에 한정되는 것은 아니다. 상/하에 적층된 패시베이션층(150, 180)은 서로 동일한 물질을 포함함으로써, 대칭의 효과로 열팽창계수(CTE)를 제어하는 역할을 수행할 수도 있다.
Meanwhile, a
도 11은 도 9의 반도체 패키지에 사용되는 판넬의 일례를 개략적으로 나타낸 단면도다.
FIG. 11 is a schematic cross-sectional view illustrating an example of a panel used in the semiconductor package of FIG. 9.
도면을 참조하면, 일례에 따른 반도체 패키지(100A)는 대형 사이즈의 판넬(500)을 이용하여 제조될 수 있다. 판넬(500)의 사이즈는 통상의 웨이퍼의 사이즈의 2배~4배 이상일 수 있으며, 따라서 한 번의 공정을 통하여 보다 많은 수의 반도체 패키지(100A)를 제조할 수 있다. 즉, 생산성을 매우 높일 수 있다. 특히, 각각의 패키지 모듈(100A)의 사이즈가 클 수록 웨이퍼를 이용하는 경우 대비 상대적인 생산성이 높아질 수 있다. 판넬(500)의 각각의 유닛 부분은 후술하는 제조방법에서 처음으로 준비되는 코어부재(110)일 수 있다. 이러한 판넬(500)을 이용하여 한 번의 공정으로 복수의 반도체 패키지(100A)를 동시에 제조한 후, 공지의 절단 공정, 예컨대 다이싱 공정 등을 이용하여 이들을 절단하여 각각의 반도체 패키지(100A)를 얻을 수 있다.
Referring to the drawings, the
도 12a 내지 도 12e는 도 9의 반도체 패키지의 개략적인 제조 일례를 나타낸 공정도다.
12A through 12E are process diagrams illustrating an example of a schematic manufacture of the semiconductor package of FIG. 9.
도 12a를 참조하면, 먼저, 코어부재(110)를 준비한다. 코어부재(110)는 상술한 판넬(500)로 동박적층판(CCL)을 준비한 후, 동박적층판(CCL)의 동박을 이용하여 SAP나 MSAP와 같은 공지의 도금공정으로 금속층(115a, 115b, 115c, 115d)을 형성한 것일 수 있다. 즉, 금속층(115a, 115b, 115c, 115d)은 각각 시드층 및 시드층 상에 형성되며 두께가 더 두꺼운 도체층으로 구성될 수 있다. 또한, 코어부재(110)는 코어절연층(111)의 재료에 따라서 레이저 드릴 및/또는 기계적 드릴이나 샌드 블라스트 등을 이용하여 제1관통홀(110HA1, 110HA2)과 예비 제2관통홀(110HB')을 형성한 것일 수 있다. 다음으로, 코어부재(110)의 하측에 제1점착필름(210)을 부착하고, 제1관통홀(110HA1, 110HA2) 내에 각각 수동부품(125A1, 125A2) 을 배치한다. 제1점착필름(210)은 공지의 테이프일 수 있으나, 이에 한정되는 것은 아니다.
12A, first, the
도 12b를 참조하면, 다음으로, 제1봉합재(131)를 이용하여 코어부재(110)와 수동부품(125A1, 125A2) 을 캡슐화한다. 제1봉합재(131)는 미경화 상태의 필름을 라미네이션한 후 경화하는 방법으로 형성할 수도 있고, 액상의 물질을 도포한 후 경화하는 방법으로 형성할 수도 있다. 다음으로, 제1점착필름(210)을 제거한다. 제1점착필름(210)을 떼어내는 방법으로는 기계적인 방법을 이용할 수 있다. 그 후, 제1점착필름(210)을 제거한 부위에 ABF 라미네이션 방법 등을 이용하여 제1절연층(141a)을 형성하고, 레이저 비아로 비아홀을 형성한 후, SAP나 MSAP와 같은 공지의 도금공정으로 제1배선층(142a) 및 제1접속비아(143a)를 형성한다. 즉, 제1배선층(142a)과 제1접속비아(143a)는 각각 시드층과 이보다 두께가 두꺼운 도체층으로 구성될 수 있다. 다음으로, 레이저 드릴 및/또는 기계적 드릴이나 샌드 블라스트 등을 이용하여 제1봉합재(131)와 제1절연층(141a)을 관통하는 제2관통홀(110HB)을 형성한다. 이때, 제2금속층(115b)의 측면과 제1봉합재(131)의 제2관통홀(110HB)이 형성된 벽면은 실질적으로 동일한 평면(Co-planar)에 존재할 수 있다.
Referring to FIG. 12B, the
도 12c를 참조하면, 다음으로, 제1절연층(141a)의 하측에 제2점착필름(220)을 부착하고, 제2관통홀(110HB)을 통하여 노출된 제2점착필름(220) 상에 반도체칩(120)을 페이스-다운 형태로 부착한다. 다음으로, 제2봉합재(132)로 제1봉합재(131)와 반도체칩(120)을 캡슐화한다. 마찬가지로 제2봉합재(132)는 미경화 상태의 필름을 라미네이션한 후 경화하는 방법으로 형성할 수도 있고, 액상의 물질을 도포한 후 경화하는 방법으로 형성할 수도 있다. 그 후, 제2봉합재(132) 상에 캐리어 필름(230)을 부착한다. 경우에 따라서는, 캐리어 필름(230) 상에 제2봉합재(132)를 형성한 후 이를 라미네이션하는 방법으로 진행할 수도 있다. 다음으로, 공정의 진행을 위하여 상/하로 제조된 미완성 모듈을 뒤집고, 제2점착필름(220)을 기계적인 방법 등으로 분리하여 제거한다.
Referring to FIG. 12C, a second
도 12d를 참조하면, 다음으로, 제1절연층(141a)과 반도체칩(120)의 활성면 상에 감광성 절연물질(PID)의 라미네이션 등으로 제2절연층(141b)을 형성하고, 포토 비아로 비아홀을 형성한 후, 마찬가지로 공지의 도금공정으로 제2배선층(142b) 및 제2접속비아(143b)를 형성하여 연결구조체(140)를 형성한다. 제2배선층(142b) 및 제2접속비아(143b) 역시 시드층 및 도체층으로 구성될 수 있다. 다음으로, 공지의 라미네이션 방법이나 도포 방법으로 연결구조체(140) 상에 패시베이션층(150)을 형성한다. 다음으로, 캐리어 필름(230)을 분리하여 제거한다.
Referring to FIG. 12D, a second insulating
도 12e를 참조하면, 다음으로, 제1봉합재(131) 및 제2봉합재(132)를 관통하는 비아홀(133v)을 레이저 드릴 등을 이용하여 형성한다. 또한, 패시베이션층(150)에 레이저 드릴 등을 이용하여 연결구조체(140)의 제2배선층(142b)의 적어도 일부를 노출시키는 개구부(150v)를 형성한다. 다음으로, 공지의 도금공정으로 백사이드 금속비아(133) 및 백사이드 금속층(135)을 형성한다. 이들 역시 시드층 및 도체층으로 구성될 수 있다. 또한, 도금공정으로 언더범프금속층(160)을 형성한다. 언더범프금속층(160) 역시 시드층 및 도체층으로 구성될 수 있다. 다음으로, 제2봉합재(132) 상에 커버층(180)을 형성하며, 언더범프금속층(160) 상에 전기연결구조체(170)를 형성하면, 상술한 일례에 따른 반도체 패키지(100A)이 제조된다.
Referring to FIG. 12E, a via
도 11의 판넬(500)등을 이용하는 경우, 일련의 과정을 통하여 한 번의 공정 과정으로 복수의 반도체 패키지(100A)이 제조될 수 있다. 이후, 다이싱 공정 등을 통하여 각각의 반도체 패키지(100A)를 얻을 수 있다.
In the case of using the
도 13은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
13 is a schematic cross-sectional view of another example of a semiconductor package.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100B)는 제2금속층(115b)의 측면과 제1봉합재(131)의 제2관통홀(110HB)이 형성된 벽면에 반도체칩(120)을 둘러싸는 제5금속층(115e)이 더 배치된다. 결과적으로, 제2관통홀(110HB)의 내벽에는 복수의 금속층(115b, 115e)가 배치된다. 제5금속층(115e)은 반도체칩(120)의 EMI 차폐 효과와 방열 효과를 위하여 도입될 수 있다. 제5금속층(115e) 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 제5금속층(115e) 역시 공지의 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다. 제5금속층(115e) 역시 그라운드로 이용될 수도 있으며, 이 경우 제5금속층(115e)은 연결구조체(140)의 배선층(142a, 142b) 중 그라운드와 전기적으로 연결될 수 있다. 그 외에 다른 구성이나 제조방법에 대한 설명 등은 상술한 바와 실질적으로 동일한바 생략한다.
Referring to the drawings, the
도 14는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
14 is a schematic cross-sectional view of another example of a semiconductor package.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100C)는 제2금속층(115b)의 측면과 제1봉합재(131)의 제2관통홀(110HB)이 형성된 벽면에 반도체칩(120)을 둘러싸는 제5금속층(115e)이 더 배치되며, 또한 제1봉합재(131) 상에 수동부품(125A1, 125A2)를 커버하도록 제1백사이드 금속층(135a)이 배치되고, 제1백사이드 금속층(135a)은 제1봉합재(131)를 관통하는 제1백사이드 금속비아(133a)를 통하여 제4금속층(115d)과 연결된다. 제2봉합재(132) 상에는 적어도 반도체칩(120)을 커버하도록 제2백사이드 금속층(135b)이 배치되며, 제2백사이드 금속층(135b)은 제2봉합재(132)를 관통하는 제2백사이드 금속비아(133b)를 통하여 제1백사이드 금속층(135a)과 연결된다. 제1 및 제2백사이드 금속층(135a, 135b) 및 제1 및 제2백사이드 금속비아(133a, 133b)를 통해서 역시 반도체칩(120) 및/또는 수동부품(125A1, 125A2)의 EMI 차폐와 방열을 도모할 수 있다. 이들 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 이들 역시 공지의 도금공정으로 형성될 수 있으며, 각각 시드층 및 도체층으로 구성될 수 있다. 이들 역시 그라운드로 이용될 수도 있으며, 제1 내지 제5금속층(115a, 115b, 115c, 115d, 115e) 등을 거쳐 연결구조체(140)의 배선층(142a, 142b) 중 그라운드와 전기적으로 연결될 수 있다. 그 외에 다른 구성이나 제조방법에 대한 설명 등은 상술한 바와 실질적으로 동일한바 생략한다.
Referring to the drawings, the
도 15는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
15 is a cross-sectional view schematically illustrating another example of the semiconductor package.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100D)는 패시베이션층(150)의 하면 상에 표면실장부품(155)이 더 배치된다. 표면실장부품(155) 역시 커패시터, 인덕터, 비즈 등일 수 있다. 예를 들면, 표면실장부품(155)은 LSC (Land Side Capacitor)일 수 있다. 다만, 이에 한정되는 것은 아니며, 필요에 따라서는 능동부품, 예컨대 집적회로(IC) 형태의 다이일 수도 있다. 표면실장부품(155)은 연결구조체(140)의 배선층(142a, 142b) 및 접속비아(143a, 143b)를 통하여 반도체칩(120)의 접속패드(122) 및/또는 수동부품(125A1, 125A2)와 전기적으로 연결될 수 있다. 그 외에 다른 구성이나 제조방법에 대한 설명 등은 상술한 바와 실질적으로 동일한바 생략한다.
Referring to the drawing, in the
도 16은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
16 is a cross-sectional view schematically showing another example of a semiconductor package.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100E)는 코어부재(110)가 코어절연층(111)의 하면 및 상면 상에 각각 배치된 제1 및 제2배선층(112a, 112b) 및 코어절연층(111)을 관통하며 제1 및 제2배선층(112a, 112b)을 전기적으로 연결하는 배선비아(113)를 더 포함한다. 제1 및 제2배선층(112a, 112b)은 연결구조체(140)의 배선층(142a, 142b) 및 접속비아(143a, 143b)를 통하여 반도체칩(120)의 접속패드(122) 및/또는 수동부품(125A1, 125A2)와 전기적으로 연결될 수 있다. 이러한 코어부재(110)를 통하여 반도체 패키지(100E)가 상하 전기적 연결 경로를 가지게 되어, 패키지 온 패키지 구조에 도입될 수 있다.
Referring to the drawings, the
배선층(112a, 112b)은 반도체칩(120)의 접속패드(122)를 재배선하는 역할을 수행할 수 있다. 배선층(112a, 112b)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선층(112a, 112b)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 와이어 패드, 전기연결구조체 패드 등을 포함할 수 있다. 배선층(112a, 112b) 역시 공지의 도금공정으로 형성될 수 있으며, 각각 시드층 및 도체층으로 구성될 수 있다. 배선층(112a, 112b)의 두께는 배선층(142a, 142b)의 두께보다 두꺼울 수 있다.
The
코어절연층(111)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 실리카 등의 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg) 등이 사용될 수 있다.
The material of the core insulating
배선비아(113)는 서로 다른 층에 형성된 배선층(112a, 112b)을 전기적으로 연결시키며, 그 결과 코어부재(110) 내에 전기적 경로를 형성시킨다. 배선비아(113) 역시 형성 물질로는 도전성 물질을 사용할 수 있다. 배선비아(113)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 모래시계 형상을 가질 수 있다. 배선비아(113) 역시 공지의 도금공정으로 형성될 수 있으며, 각각 시드층 및 도체층으로 구성될 수 있다.
The wiring via 113 electrically connects the
또한, 다른 일례에 따른 반도체 패키지(100E)는 또한 제2봉합재(132) 상에 백사이드 금속층(135) 외에 백사이드 배선층(135s)이 더 배치되며, 백사이드 배선층(135s)은 제1 및 제2봉합재(131, 132)를 관통하는 백사이드 배성비아(133s)를 통하여 코어부재(110)의 제2배선층(112b)과 연결된다. 또한, 커버층(180)에는 백사이드 금속층(135)과 백사이드 배선층(135s) 각각의 적어도 일부를 노출시키는 개구부(180v1, 180v2)가 형성되며, 개구부(180v1, 180v2) 상에는 각각 전기연결구조체(190A, 190B)가 배치되어 이들을 통하여 노출된 백사이드 금속층(135) 및 백사이드 배선층(135s)과 각각 연결된다.
In addition, in the
백사이드 금속층(135) 및 백사이드 금속비아(133)는 상술한 바와 같이 EMI 차폐 및 방열 목적으로 형성되며, 이때 전기연결구조체(190A)를 통하여 메인보드와 같은 인쇄회로기판에 연결되면, EMI 차폐 및 방열 효과를 더욱 개선할 수 있다. 백사이드 금속층(135) 및 백사이드 금속비아(133)는 상술한 바와 같이 그라운드로 이용될 수 있으며, 코어부재(110)의 금속층(115a, 115b, 115c, 115d)를 거쳐 연결구조체(140)의 배선층(142a, 142b)의 그라운드와 전기적으로 연결될 수 있다.
The
백사이드 배선층(135s)과 백사이드 배선비아(133s)는 코어부재(110)의 배선층(112a, 112b) 및 배선비아(113), 그리고 연결구조체(140)의 배선층(142a, 142b) 및 접속비아(143a, 143b)를 거쳐 반도체칩(120) 및/또는 수동부품(125A1, 125A2)와 전기적으로 연결될 수 있다. 즉, 백사이드 배선층(135s)과 백사이드 배선비아(133s)는 주로 신호 연결을 목적으로 한다. 백사이드 배선층(135s)은 전기연결구조체(190B)를 통하여 메인보드와 같은 인쇄회로기판에 연결되어, 반도체 패키지(100E)와 인쇄회로기판 사이의 전기적 경로를 제공할 수 있다. 이 경우, 반도체 패키지(100E)는 백사이드 측이 인쇄회로기판에의 실장되고, 포론트 측은 전기연결구조체(170)를 통하여 안테나 기판 등과 패키지 온 패키지 형태로 연결될 수 있다. 즉, 다른 일례에 따른 반도체 패키지(100B)는 다양한 종류의 모듈 구조에 패키지 온 패키지 형태로 용이하게 적용될 수 있다. 백사이드 배선층(135s)과 백사이드 배선비아(133s) 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다.
The
백사이드 금속층(135)은 상술한 바와 같이 제2봉합재(132)의 상면의 대부분을 덮되 백사이드 배선층(135s)이 형성되는 공간은 덮지 않을 수 있으며, 이때 백사이드 금속층(135)과 백사이드 배선층(135s)은 물리적으로 소정거리 이격될 수 있다. 즉, 백사이드 배선층(135s)은 백사이드 금속층(135)을 기준으로 아일랜드(island) 형태로 배치될 수 있다.
As described above, the
전기연결구조체(190A, 190B)는 각각 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 보다 구체적으로는 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(190A, 190B)는 각각 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(190A, 190B)는 각각 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결구조체(190A)는 백사이드 금속층(135)과 연결되며, 전기연결구조체(190B)는 백사이드 배선층(135s)과 연결된다.
The
도 17은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
17 is a cross-sectional view schematically illustrating another example of the semiconductor package.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100F)는 상술한 다른 일례에 따른 반도체 패키지(100E)에 있어서 코어부재(110)가 연결구조체(140)와 접하는 제1코어절연층(111a), 연결구조체(140)와 접하며 제1코어절연층(111a)에 매립된 제1배선층(112a), 제1코어절연층(111a)의 제1배선층(112a)이 매립된측의 반대측에 배치된 제2배선층(112b), 제1코어절연층(111a) 상에 배치되며 제2배선층(112b)의 적어도 일부를 덮는 제2코어절연층(111b), 및 제2코어절연층(111b) 상에 배치된 제3배선층(112c)을 포함한다. 제1 내지 제3배선층(112a, 112b, 112c)은 접속패드(122)와 전기적으로 연결된다. 제1 및 제2배선층(112a, 112b)과 제2 및 제3배선층(112b, 112c)은 각각 제1 및 제2코어절연층(111a, 111b)을 관통하는 제1 및 제2배선비아(113a, 113b)를 통하여 전기적으로 연결된다.
Referring to the drawings, the
제1배선층(112a)은 제1코어절연층(111a)의 내부로 리세스될 수 있다. 이와 같이, 제1배선층(112a)이 제1코어절연층(111a) 내부로 리세스되어 제1코어절연층(111a)의 하면과 제1배선층(112a)의 하면이 단차를 가지는 경우, 제1봉합재(131) 형성 물질이 블리딩되어 제1배선층(112a)을 오염시키는 것을 방지할 수도 있다. 코어부재(110)의 배선층(112a, 112b, 112c)의 두께는 연결구조체(140)의 배선층(142a, 142b)의 두께보다 두꺼울 수 있다.
The
코어절연층(111a, 111b)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합된 수지, 예를 들면, ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
The material of the
제1배선비아(113a)를 위한 홀을 형성할 때 제1배선층(112a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제1배선비아(113a)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1배선비아(113a)는 제2배선층(112b)의 패드 패턴과 일체화될 수 있다. 또한, 제2배선비아(113b)를 위한 홀을 형성할 때 제2배선층(112b)의 일부 패드가 스토퍼 역할을 수행할 수 있는바, 제2배선비아(113b)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2배선비아(113b)는 제3배선층(112c)의 패드 패턴과 일체화될 수 있다.
When forming a hole for the first wiring via 113a, some pads of the
한편, 상술한 다양한 일례의 반도체 패키지(100A, 100B, 100C, 100D)에도 설명한 반도체 패키지(100E)의 코어부재(110)가 적용될 수 있음은 물론이다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
Meanwhile, the
도 18은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
18 is a cross-sectional view schematically showing another example of a semiconductor package.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100G)는 상술한 다른 일례에 따른 반도체 패키지(100E)에 있어서 코어부재(110)가 제1코어절연층(111a), 제1코어절연층(111a)의 하면 및 상면에 각각 배치된 제1배선층(112a) 및 제2배선층(112b), 제1코어절연층(112a)의 하면에 배치되며 제1배선층(112a)의 적어도 일부를 덮는 제2코어절연층(111b), 제2코어절연층(111b)의 하면에 배치된 배선층(111c), 제1코어절연층(111a)의 상면에 배치되어 제2배선층(112b)의 적어도 일부를 덮는 제3코어절연층(111c), 및 제3코어절연층(111c)의 상면에 배치된 제4배선층(112d)을 포함한다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)는 접속패드(122)와 전기적으로 연결된다. 코어부재(110)가 더 많은 수의 배선층(112a, 112b, 112c, 112d)을 포함하는바, 연결구조체(140)를 더욱 간소화할 수 있다. 따라서, 연결구조체(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 한편, 제1 내지 제4 배선층(112a, 112b, 112c, 112d)은 제1 내지 제3 코어절연층(111a, 111b, 111c)을 각각 관통하는 제1 내지 제3배선비아(113a, 113b, 113c)를 통하여 전기적으로 연결될 수 있다.
Referring to the drawings, in the
제1코어절연층(111a)은 제2코어절연층(111b) 및 제3코어절연층(111c)보다 두께가 두꺼울 수 있다. 제1코어절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2코어절연층(111b) 및 제3코어절연층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1코어절연층(111a)은 제2코어절연층(111b) 및 제3코어절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1코어절연층(111a)은 심재, 필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2코어절연층(111c) 및 제3코어절연층(111c)은 필러 및 절연수지를 포함하는 ABF 또는 PID 일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1코어절연층(111a)을 관통하는 제1배선비아(113a)는 제2 및 제3코어절연층(111b, 111c)을 관통하는 제2및 제3배선비아(113b, 113c)보다 직경이 클 수 있다. 마찬가지로, 코어부재(110)의 배선층(112a, 112b, 112c, 112d)의 두께는 연결구조체(140)의 배선층(142a, 142b)의 두께보다 두꺼울 수 있다.
The first
한편, 상술한 다양한 일례의 반도체 패키지(100A, 100B, 100C, 100D)에도 설명한 반도체 패키지(100F)의 코어부재(110)가 적용될 수 있음은 물론이다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
Meanwhile, the
도 19는 본 개시에 따른 반도체 패키지를 전자기기에 적용하는 경우의 일 효과를 개략적으로 나타낸 평면도다.
19 is a plan view schematically illustrating an effect when the semiconductor package according to the present disclosure is applied to an electronic device.
도면을 참조하면, 최근 모바일(1100A, 1100B)을 위한 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있다. 배터리 용량의 증가에 따라 배터리(1180)가 차지하는 면적이 커지기 때문에, 이를 위해서 메인보드와 같은 인쇄회로기판(1101)의 사이즈 축소가 요구되고 있으며, 이에 따른 부품의 실장 면적 감소로, PMIC 및 이에 따른 수동부품들을 포함하는 모듈(1150)이 차지할 수 있는 면적이 지속적으로 작아지고 있다. 이때, 본 개시에 따른 반도체 패키지(100A, 100B, 100C, 100D, 100E, 100F, 100G)를 모듈(1150)로 적용하는 경우, 사이즈 최소화가 가능하기 때문에, 이와 같이 좁아진 면적도 효과적으로 이용할 수 있다.
Referring to the drawings, in recent years, as the size of the display for the mobile 1100A and 1100B increases, there is a need for increasing battery capacity. Since the area occupied by the
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 아래쪽 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향을 의미하는 것으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이며, 상/하의 개념은 언제든지 바뀔 수 있다.
In the present disclosure, the lower side, the lower side, the lower side, etc. are used to mean the downward direction based on the cross section of the drawing for convenience, and the upper side, the upper side, the upper side, etc. are used as the opposite direction. However, this defines a direction for convenience of description, and the scope of the claims is not particularly limited by the description of these directions, and the upper and lower concepts may be changed at any time.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
In the present disclosure, the meaning of being connected is not only directly connected, but also indirectly connected through an adhesive layer or the like. In addition, electrically connected means a concept that includes both a physical connection and a non-connection case. In addition, the first and second expressions are used to distinguish one component from another, and do not limit the order and / or importance of the components. In some cases, without departing from the scope of the right, the first component may be referred to as the second component, and similarly, the second component may be referred to as the first component.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
The expression example used in the present disclosure does not mean the same embodiment, but is provided to emphasize different unique features. However, the examples presented above do not exclude implementation in combination with the features of other examples. For example, although a matter described in one particular example is not described in another example, it may be understood as a description related to another example unless otherwise described or contradicted with the matter in another example.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
The terminology used herein is for the purpose of describing particular examples only and is not intended to be limiting of the present disclosure. As used herein, the singular forms "a", "an" and "the" include plural forms unless the context clearly indicates otherwise.
1000: 전자기기
1010: 메인보드
1020: 칩 관련 부품
1030: 네트워크 관련 부품
1040: 기타부품
1050: 카메라
1060: 안테나
1070: 디스플레이
1080: 배터리
1090: 신호라인
1100: 스마트 폰
1101: 바디
1110: 인쇄회로기판
1120: 부품
1130: 카메라
1121: 반도체 패키지
2200: 팬-인 반도체 패키지
2220: 반도체칩
2221: 바디
2222: 접속패드
2223: 패시베이션막
2240: 연결구조체
2241: 절연층
2242: 배선패턴
2243: 비아
2243h: 비아홀
2250: 패시베이션층
2251: 개구부
2260: 언더범프금속층
2270: 솔더볼
2280: 언더필 수지
2302: 인쇄회로기판
2500: 메인보드
2100: 팬-아웃 반도체 패키지
2120: 반도체칩
2121: 바디
2122: 접속패드
2130: 봉합재
2140: 연결구조체
2141: 절연층
2142: 배선층
2143: 비아
2150: 패시베이션층
2160: 언더범프금속층
2170: 솔더볼
100A: 반도체 패키지
105: 코어구조체
110HA1, 110HA2, 110HB: 관통홀
110: 코어부재
111, 111a, 111b, 111c: 코어절연층
112a, 112b, 112c, 112d: 배선층
113, 113a, 113b, 113c: 배선비아
115a, 115b, 115c, 115d, 115e: 금속층
120: 반도체칩
121: 바디
122: 접속패드
123: 패시베이션막
125A1, 125A2: 수동부품
131, 132: 봉합재
133, 133a, 133b: 백사이드 금속비아
135, 135a, 135b: 백사이드 금속층
133s: 백사이드 배선비아
135s: 백사이드 배선층
140: 연결구조체
141a, 141b: 절연층
142a, 142b: 배선층
143a, 143b: 접속비아
150: 패시베이션층
155: 표면실장부품
160: 언더범프금속층
170: 전기연결구조체
180: 커버층
500: 판넬
120': 더미칩
110B': 예비 관통홀
210, 220: 점착필름
1100A, 1100B: 모바일
1101: 인쇄회로기판
1150: 모듈
1180: 배터리1000: electronics
1010: motherboard
1020: Chip Related Parts
1030: network-related parts
1040: other parts
1050: camera
1060: antenna
1070: display
1080: battery
1090: signal line
1100: smartphone
1101: body
1110: printed circuit board
1120: parts
1130: camera
1121: semiconductor package
2200: fan-in semiconductor package
2220: semiconductor chip
2221: body
2222: connection pad
2223: passivation film
2240: connecting structure
2241: insulating layer
2242 wiring pattern
2243: Via
2243h: Via Hole
2250 passivation layer
2251: opening
2260: under bump metal layer
2270: solder balls
2280: underfill resin
2302: printed circuit board
2500: mainboard
2100: fan-out semiconductor package
2120: semiconductor chip
2121: body
2122: connection pad
2130: suture
2140: connecting structure
2141: insulation layer
2142: wiring layer
2143: Via
2150 passivation layer
2160: under bump metal layer
2170: solder balls
100A: Semiconductor Package
105: core structure
110HA1, 110HA2, 110HB: Through Hole
110: core member
111, 111a, 111b, 111c: core insulating layer
112a, 112b, 112c, 112d: wiring layer
113, 113a, 113b, 113c: wiring vias
115a, 115b, 115c, 115d, 115e: metal layer
120: semiconductor chip
121: body
122: connection pad
123: passivation film
125A1, 125A2: Passive Components
131, 132: suture
133, 133a, and 133b: backside metal vias
135, 135a, 135b: backside metal layer
133s: Backside Wiring Via
135s: backside wiring layer
140: connection structure
141a and 141b: insulation layer
142a and 142b: wiring layer
143a, 143b: Connection via
150: passivation layer
155: surface mount parts
160: under bump metal layer
170: electrical connection structure
180: cover layer
500: panel
120 ': dummy chip
110B ': spare through hole
210, 220: adhesive film
1100A, 1100B: Mobile
1101: printed circuit board
1150: module
1180: battery
Claims (24)
상기 제1절연층 상에 배치된 코어부재, 상기 코어부재를 관통하는 제1관통홀, 상기 제1관통홀 내의 상기 제1절연층 상에 배치되며 상기 제1접속비아를 통해 상기 제1배선층과 연결된 하나 이상의 수동부품, 및 상기 수동부품의 적어도 일부를 덮으며 상기 제1관통홀의 적어도 일부를 채우는 제1봉합재를 포함하는 코어구조체;
상기 코어구조체 및 상기 제1절연층을 관통하는 제2관통홀;
상기 제2관통홀 내의 상기 제2절연층 상에 배치되며 상기 제2접속비아를 통해 상기 제2배선층과 연결된 반도체칩; 및
상기 반도체칩의 적어도 일부를 덮으며 상기 제2관통홀의 적어도 일부를 채우는 제2봉합재; 를 포함하는,
반도체 패키지.
A first insulating layer, a second insulating layer disposed below the first insulating layer, first and second wiring layers disposed on lower surfaces of the first and second insulating layers, and the first and second insulating layers, respectively. A connection structure including first and second connection vias respectively penetrating the through holes;
A core member disposed on the first insulating layer, a first through hole penetrating through the core member, a first through hole disposed on the first insulating layer in the first through hole, and the first wiring layer through the first connection via; A core structure comprising at least one passive component connected thereto and a first encapsulant covering at least a portion of the passive component and filling at least a portion of the first through hole;
A second through hole penetrating the core structure and the first insulating layer;
A semiconductor chip disposed on the second insulating layer in the second through hole and connected to the second wiring layer through the second connection via; And
A second encapsulant covering at least a portion of the semiconductor chip and filling at least a portion of the second through hole; Containing,
Semiconductor package.
상기 제2관통홀의 깊이가 상기 제1관통홀의 깊이보다 깊은,
반도체 패키지.
The method of claim 1,
The depth of the second through hole is deeper than the depth of the first through hole,
Semiconductor package.
상기 제2관통홀의 바닥면은 상기 제1관통홀의 바닥면보다 하측에 배치된,
반도체 패키지.
The method of claim 1,
The bottom surface of the second through hole is disposed below the bottom surface of the first through hole,
Semiconductor package.
상기 제1관통홀의 바닥면은 상기 제1절연층의 상면이고,
상기 제2관통홀의 바닥면은 상기 제2절연층의 상면인,
반도체 패키지.
The method of claim 3, wherein
The bottom surface of the first through hole is the top surface of the first insulating layer,
The bottom surface of the second through hole is the top surface of the second insulating layer,
Semiconductor package.
상기 반도체칩은 상기 제2접속비아와 연결된 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 가지며,
상기 제1배선층의 하면은 상기 반도체칩의 활성면과 동일한 평면(Co-planar)에 존재하는,
반도체 패키지.
The method of claim 1,
The semiconductor chip has an active surface on which a connection pad connected to the second connection via is disposed and an inactive surface opposite to the active surface,
The lower surface of the first wiring layer is present on the same plane as the active surface of the semiconductor chip (Co-planar),
Semiconductor package.
상기 제1 및 제2절연층은 서로 다른 재료를 포함하는,
반도체 패키지.
The method of claim 1,
Wherein the first and second insulating layers comprise different materials,
Semiconductor package.
상기 제1 및 제2절연층은 각각 무기필러 및 절연수지를 포함하며,
상기 제1절연층에 포함된 무기필러의 중량퍼센트가 상기 제2절연층에 포함된 무기필러의 중량퍼센트 보다 큰,
반도체 패키지.
The method of claim 6,
The first and second insulating layers each include an inorganic filler and an insulating resin,
The weight percentage of the inorganic filler included in the first insulating layer is greater than the weight percentage of the inorganic filler included in the second insulating layer,
Semiconductor package.
상기 제1절연층은 상기 제2절연층 보다 열팽창계수(CTE)가 작은,
반도체 패키지.
The method of claim 6,
The first insulating layer has a smaller coefficient of thermal expansion (CTE) than the second insulating layer,
Semiconductor package.
상기 제1절연층은 비감광성 절연물질을 포함하며,
상기 제2절연층은 감광성 절연물질을 포함하는,
반도체 패키지.
The method of claim 6,
The first insulating layer includes a non-photosensitive insulating material,
The second insulating layer includes a photosensitive insulating material,
Semiconductor package.
상기 연결구조체의 하면 상에 배치되며, 상기 제2배선층의 적어도 일부를 노출시키는 개구부를 갖는 패시베이션층; 및
상기 패시베이션층의 개구부 상에 배치되며, 상기 노출된 제2배선층과 연결된 제1전기연결구조체; 를 더 포함하는,
반도체 패키지.
The method of claim 1,
A passivation layer disposed on a bottom surface of the connection structure and having an opening exposing at least a portion of the second wiring layer; And
A first electrical connection structure disposed on the opening of the passivation layer and connected to the exposed second wiring layer; Further comprising,
Semiconductor package.
상기 패시베이션층의 하면 상에 배치되며, 상기 연결구조체를 거쳐 상기 반도체칩과 전기적으로 연결된 하나 이상의 표면실장부품; 을 더 포함하는,
반도체 패키지.
The method of claim 10,
At least one surface mount component disposed on a bottom surface of the passivation layer and electrically connected to the semiconductor chip via the connection structure; Including more;
Semiconductor package.
상기 제1봉합재는 상기 코어부재의 상부를 덮으며,
상기 제2봉합재는 상기 제1봉합재의 상부를 덮는,
반도체 패키지.
The method of claim 1,
The first encapsulant covers an upper portion of the core member,
The second encapsulant covers an upper portion of the first encapsulant,
Semiconductor package.
상기 코어부재는, 코어절연층, 상기 코어절연층의 상기 제1관통홀이 형성된 제1벽면에 배치되어 상기 수동부품을 둘러싸는 제1금속층, 상기 코어절연층의 상기 제2관통홀이 형성된 제2벽면에 배치되어 상기 반도체칩을 둘러싸는 제2금속층, 및 상기 코어절연층의 하면 및 상면에 각각 배치된 제3 및 제4금속층, 을 포함하며,
상기 제1 및 제2금속층은 각각 상기 제4금속층과 연결된,
반도체 패키지.
The method of claim 12,
The core member may include a core insulating layer, a first metal layer disposed on a first wall surface on which the first through hole of the core insulating layer is formed, which surrounds the passive component, and the second through hole of the core insulating layer. A second metal layer disposed on two wall surfaces and surrounding the semiconductor chip, and third and fourth metal layers disposed on the bottom and top surfaces of the core insulating layer, respectively;
The first and second metal layers are each connected with the fourth metal layer,
Semiconductor package.
상기 제2봉합재 상에 상기 수동부품 및 상기 반도체칩의 비활성면이 커버되도록 배치된 백사이드 금속층; 및
상기 제1 및 제2봉합재를 관통하며, 상기 백사이드 금속층을 상기 제4금속층과 연결하는 백사이드 금속비아; 를 더 포함하는,
반도체 패키지.
The method of claim 13,
A backside metal layer disposed on the second encapsulant to cover the passive part and the inactive surface of the semiconductor chip; And
A backside metal via penetrating the first and second encapsulants and connecting the backside metal layer to the fourth metal layer; Further comprising,
Semiconductor package.
상기 백사이드 금속비아는 소정의 길이를 갖는 트렌치 비아인,
반도체 패키지.
The method of claim 14,
The backside metal via is a trench via having a predetermined length,
Semiconductor package.
상기 제2봉합재 상에 배치되며, 상기 백사이드 금속층을 덮는 커버층; 을 더 포함하는,
반도체 패키지.
The method of claim 14,
A cover layer disposed on the second encapsulant and covering the backside metal layer; Including more;
Semiconductor package.
상기 제2봉합재 상에 배치되며, 상기 백사이드 금속층의 적어도 일부를 노출시키는 개구부를 갖는 커버층; 및
상기 커버층의 개구부 상에 배치되며, 상기 노출된 백사이드 금속층과 연결된 제2전기연결구조체; 를 더 포함하는,
반도체 패키지.
The method of claim 14,
A cover layer disposed on the second encapsulant and having an opening exposing at least a portion of the backside metal layer; And
A second electrical connection structure disposed on the opening of the cover layer and connected to the exposed backside metal layer; Further comprising,
Semiconductor package.
상기 제2금속층의 측면과 상기 제1봉합재의 상기 제2관통홀이 형성된 벽면은 동일한 평면(Co-planar)에 존재하며,
상기 제2금속층의 측면과 상기 제1봉합재의 상기 제2관통홀이 형성된 벽면에 상기 반도체칩을 둘러싸는 제5금속층이 배치된,
반도체 패키지.
The method of claim 13,
The side surface of the second metal layer and the wall surface on which the second through hole of the first encapsulant is formed are present on the same plane (Co-planar),
A fifth metal layer surrounding the semiconductor chip is disposed on a side surface of the second metal layer and a wall surface on which the second through hole of the first encapsulant is formed;
Semiconductor package.
상기 제1봉합재 상에 상기 수동부품이 커버되도록 배치되며, 상기 제5금속층과 연결된 제1백사이드 금속층;
상기 제1봉합재를 관통하며 상기 제1백사이드 금속층을 상기 제4금속층과 연결하는 제1백사이드 금속비아;
상기 제2봉합재 상에 적어도 상기 반도체칩이 커버되도록 배치된 제2백사이드 금속층; 및
상기 제2봉합재를 관통하며, 상기 제2백사이드 금속층을 상기 제1백사이드 금속층과 연결하는 제2백사이드 금속비아; 를 더 포함하는,
반도체 패키지.
The method of claim 18,
A first backside metal layer disposed on the first encapsulant to cover the passive component and connected to the fifth metal layer;
A first backside metal via penetrating through the first encapsulant and connecting the first backside metal layer to the fourth metal layer;
A second backside metal layer disposed to cover at least the semiconductor chip on the second encapsulant; And
A second backside metal via penetrating through the second encapsulant and connecting the second backside metal layer to the first backside metal layer; Further comprising,
Semiconductor package.
상기 코어부재를 관통하는 제1관통홀;
상기 코어부재를 관통하며 상기 제1관통홀과 이격되어 배치된 제2관통홀;
상기 제1관통홀에 배치된 하나 이상의 수동부품;
상기 제2관통홀에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩;
상기 수동부품 및 상기 반도체칩의 비활성면 각각의 적어도 일부를 덮으며 상기 제1관통홀 및 상기 제2관통홀 각각의 적어도 일부를 채우는 봉합재;
상기 수동부품과 상기 반도체칩의 활성면 상에 배치되며 상기 수동부품 및 상기 반도체칩의 접속패드와 전기적으로 연결된 한층 이상의 배선층을 포함하는 연결구조체; 를 포함하며,
상기 제2관통홀의 바닥면이 상기 제1관통홀의 바닥면과 단차를 가지며,
상기 수동부품 및 상기 반도체칩의 접속패드는 상기 연결구조체의 배선층 중 서로 다른 레벨에 배치된 배선층과 각각 접속비아로 연결된,
반도체 패키지.A core member;
A first through hole penetrating the core member;
A second through hole penetrating the core member and spaced apart from the first through hole;
At least one passive component disposed in the first through hole;
A semiconductor chip disposed in the second through hole and having an active surface on which a connection pad is disposed and an inactive surface opposite to the active surface;
An encapsulant covering at least a portion of each of the passive component and the inactive surface of the semiconductor chip and filling at least a portion of each of the first through hole and the second through hole;
A connection structure disposed on an active surface of the passive component and the semiconductor chip and including one or more wiring layers electrically connected to the passive component and a connection pad of the semiconductor chip; Including;
The bottom surface of the second through hole has a step with the bottom surface of the first through hole,
The connection pads of the passive component and the semiconductor chip are connected to each other by connection vias and wiring layers disposed at different levels among the wiring layers of the connection structure.
Semiconductor package.
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