KR102016492B1 - Fan-out semiconductor package - Google Patents

Fan-out semiconductor package Download PDF

Info

Publication number
KR102016492B1
KR102016492B1 KR1020160166951A KR20160166951A KR102016492B1 KR 102016492 B1 KR102016492 B1 KR 102016492B1 KR 1020160166951 A KR1020160166951 A KR 1020160166951A KR 20160166951 A KR20160166951 A KR 20160166951A KR 102016492 B1 KR102016492 B1 KR 102016492B1
Authority
KR
South Korea
Prior art keywords
layer
fan
semiconductor package
connection member
semiconductor chip
Prior art date
Application number
KR1020160166951A
Other languages
Korean (ko)
Other versions
KR20170121671A (en
Inventor
이문희
정주환
정율교
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020160117321A external-priority patent/KR20170121666A/en
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to TW106102511A priority Critical patent/TWI630690B/en
Priority to US15/413,713 priority patent/US9875970B2/en
Priority to TW107116224A priority patent/TWI655726B/en
Priority to US15/799,624 priority patent/US10199329B2/en
Publication of KR20170121671A publication Critical patent/KR20170121671A/en
Application granted granted Critical
Publication of KR102016492B1 publication Critical patent/KR102016492B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Abstract

본 개시는 관통홀을 갖는 제1연결부재, 상기 제1연결부재의 관통홀에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩, 상기 제1연결부재 및 상기 반도체칩의 비활성면의 적어도 일부를 봉합하는 봉합재, 상기 봉합재 상에 배치되며, 상기 반도체칩의 비활성면 측의 적어도 일부를 덮는 패턴층, 상기 봉합재를 관통하며 상기 패턴층을 상기 반도체칩의 비활성면에 연결하는 비아, 및 상기 제1연결부재 및 상기 반도체칩의 활성면 상에 배치되며 상기 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하는 제2연결부재를 포함하는 팬-아웃 반도체 패키지에 관한 것이다.The present disclosure provides a semiconductor chip having a first connection member having a through hole, an active surface disposed in a through hole of the first connection member, and an inactive surface disposed on an opposite side of the active surface, the active surface having a connection pad disposed thereon, and the first connection. An encapsulant for sealing at least a portion of the member and the non-active surface of the semiconductor chip, a pattern layer disposed on the encapsulant and covering at least a portion of the non-active surface side of the semiconductor chip; A via connecting to an inactive surface of the semiconductor chip, and a second connecting member disposed on the first connecting member and the active surface of the semiconductor chip and including a redistribution layer electrically connected to a connection pad of the semiconductor chip. A fan-out semiconductor package.

Description

팬-아웃 반도체 패키지{FAN-OUT SEMICONDUCTOR PACKAGE}Fan-Out Semiconductor Packages {FAN-OUT SEMICONDUCTOR PACKAGE}

본 개시는 반도체 패키지, 예를 들면, 접속단자를 반도체칩이 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지에 관한 것이다.
The present disclosure relates to a semiconductor package, for example, a fan-out semiconductor package that can extend the connection terminal beyond the region where the semiconductor chip is disposed.

최근 반도체칩에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 반도체칩 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
One of the main trends in the recent development of technology for semiconductor chips is to reduce the size of components, and thus, in the field of packaging, it is required to implement a large number of pins with small sizes in response to the rapid increase in demand for small semiconductor chips. .

이에 부합하기 위하여 제안된 패키지 기술 중의 하나가 팬-아웃 패키지이다. 팬-아웃 패키지는 접속단자를 반도체칩이 배치된 영역 외로도 재배선하여, 소형의 크기를 가지면서도 다수의 핀을 구현할 수 있게 해준다.
One of the proposed package technologies is a fan-out package. The fan-out package reroutes the connection terminals beyond the area where the semiconductor chip is placed, enabling a small number of pins.

본 개시의 여러 목적 중 하나는 간단한 공정으로 반도체칩에서 발생하는 열을 효과적으로 방출할 수 있는 팬-아웃 반도체 패키지를 제공하는 것이다.
One of several objects of the present disclosure is to provide a fan-out semiconductor package capable of effectively dissipating heat generated from a semiconductor chip in a simple process.

본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 반도체칩을 봉합하는 봉합재 상에 패턴층을 형성하고, 봉합재를 관통하는 비아를 이용하여 패턴층을 반도체칩의 비활성면과 연결하는 것이다.
One of several solutions proposed through the present disclosure is to form a pattern layer on an encapsulant for sealing a semiconductor chip, and to connect the pattern layer with an inactive surface of the semiconductor chip by using a via penetrating the encapsulant.

예를 들면, 본 개시에서 제안하는 일례에 따른 팬-아웃 반도체 패키지는 관통홀을 갖는 제1연결부재, 제1연결부재의 관통홀에 배치되며 접속패드가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩, 제1연결부재 및 반도체칩의 비활성면의 적어도 일부를 봉합하는 봉합재, 봉합재 상에 배치되며 반도체칩의 비활성면 측의 적어도 일부를 덮는 패턴층, 봉합재를 관통하며 패턴층을 반도체칩의 비활성면에 연결하는 비아, 및 제1연결부재 및 반도체칩의 활성면 상에 배치되며 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하는 제2연결부재를 포함하는 것일 수 있다.
For example, a fan-out semiconductor package according to an example proposed in the present disclosure may be disposed on a first connection member having a through hole, an active surface on which a connection pad is disposed, and on an opposite side of the active surface on which a connection pad is disposed. A sealing material for sealing at least a portion of the semiconductor chip, the first connection member and the inactive surface of the semiconductor chip having an inactive surface disposed, a pattern layer disposed on the sealing material and covering at least a portion of the inactive surface side of the semiconductor chip, the sealing material A second connecting member comprising a via connecting the pattern layer to an inactive surface of the semiconductor chip, and a first connection member and a redistribution layer disposed on the active surface of the semiconductor chip and electrically connected to the connection pad of the semiconductor chip. It may be to include.

본 개시의 여러 효과 중 일 효과로서 간단한 공정으로 반도체칩에서 발생하는 열을 효과적으로 방출할 수 있는 팬-아웃 반도체 패키지를 제공할 수 있다.
As one of several effects of the present disclosure, it is possible to provide a fan-out semiconductor package capable of effectively releasing heat generated from a semiconductor chip in a simple process.

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 ?-?' 절단 평면도다.
도 11은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 12는 도 11의 팬-아웃 반도체 패키지의 개략적인 ?-?' 절단 평면도다.
도 13은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 14는 도 13의 팬-아웃 반도체 패키지의 개략적인 ?-?' 절단 평면도다.
도 15는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 16은 도 15의 팬-아웃 반도체 패키지의 개략적인 ?-?' 절단 평면도다.
도 17은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 18은 도 17의 팬-아웃 반도체 패키지의 개략적인 ?-?' 절단 평면도다.
도 19는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 20은 도 19의 팬-아웃 반도체 패키지의 개략적인 Ⅵ-Ⅵ' 절단 평면도다.
도 21은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 22는 도 21의 팬-아웃 반도체 패키지의 개략적인 Ⅶ-Ⅶ' 절단 평면도다.
도 23은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 24는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 25는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 26은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.1 is a block diagram schematically illustrating an example of an electronic device system.
2 is a perspective view schematically showing an example of an electronic device.
3 is a cross-sectional view schematically showing before and after packaging of a fan-in semiconductor package.
4 is a cross-sectional view schematically illustrating a packaging process of a fan-in semiconductor package.
5 is a cross-sectional view schematically illustrating a case where a fan-in semiconductor package is mounted on an interposer substrate and finally mounted on a main board of an electronic device.
6 is a schematic cross-sectional view illustrating a case where a fan-in semiconductor package is embedded in an interposer substrate and finally mounted on a main board of an electronic device.
7 is a cross-sectional view illustrating a schematic view of a fan-out semiconductor package.
8 is a schematic cross-sectional view illustrating a case in which a fan-out semiconductor package is mounted on a main board of an electronic device.
9 is a sectional view schematically showing an example of a fan-out semiconductor package.
10 is a schematic?-? 'Of the fan-out semiconductor package of FIG. Cutting top view.
11 is a schematic cross-sectional view of another example of a fan-out semiconductor package.
12 is a schematic?-? 'Of the fan-out semiconductor package of FIG. Cutting top view.
13 is a sectional view schematically showing another example of a fan-out semiconductor package.
14 is a schematic?-? 'Of the fan-out semiconductor package of FIG. Cutting top view.
15 is a schematic cross-sectional view of another example of a fan-out semiconductor package.
16 is a schematic?-? 'Of the fan-out semiconductor package of FIG. Cutting top view.
17 is a schematic cross-sectional view of another example of a fan-out semiconductor package.
18 is a schematic?-? 'Of the fan-out semiconductor package of FIG. Cutting top view.
19 is a schematic cross-sectional view of another example of a fan-out semiconductor package.
FIG. 20 is a schematic VI-VI ′ cut plan view of the fan-out semiconductor package of FIG. 19.
21 is a schematic cross-sectional view of another example of a fan-out semiconductor package.
FIG. 22 is a schematic sectional view taken along line VII-VII of the fan-out semiconductor package of FIG. 21.
23 is a sectional view schematically showing another example of a fan-out semiconductor package.
24 is a sectional view schematically showing another example of a fan-out semiconductor package.
25 is a schematic cross-sectional view of another example of a fan-out semiconductor package.
26 is a schematic cross-sectional view of another example of a fan-out semiconductor package.

이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
Hereinafter, the present disclosure will be described with reference to the accompanying drawings. Shape and size of the elements in the drawings may be exaggerated or reduced for more clear description.

전자기기Electronics

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
1 is a block diagram schematically illustrating an example of an electronic device system.

도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
Referring to the drawings, the electronic apparatus 1000 accommodates the main board 1010. The chip-related component 1020, the network-related component 1030, and the other component 1040 are physically and / or electrically connected to the main board 1010. These are also combined with other components described below to form various signal lines 1090.

칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
The chip related component 1020 may include a memory chip such as volatile memory (eg, DRAM), non-volatile memory (eg, ROM), and flash memory; Application processor chips such as central processors (eg, CPUs), graphics processors (eg, GPUs), digital signal processors, cryptographic processors, microprocessors, microcontrollers; Logic chips such as analog-to-digital converters and application-specific ICs (ASICs) may be included, but are not limited thereto. In addition, other types of chip-related components may be included. Of course, these components 1020 may be combined with each other.

네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
Network-related components 1030 include Wi-Fi (IEEE 802.11 family, etc.), WiMAX (IEEE 802.16 family, etc.), IEEE 802.20, LTE (long term evolution), Ev-DO, HSPA +, HSDPA +, HSUPA +, EDGE, GSM And any other wireless and wired protocols designated as GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G, and beyond. Any of the standards or protocols may be included. In addition, of course, the network related component 1030 may be combined with the chip related component 1020.

기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
Other components 1040 include high frequency inductors, ferrite inductors, power inductors, ferrite beads, low temperature co-fired ceramics (LTCC), electro magnetic interference (EMI) filters, multi-layer ceramic condenser (MLCC), and the like. However, the present invention is not limited thereto, and may include passive components used for various other purposes. In addition, other components 1040 may be combined with each other along with the chip-related component 1020 and / or the network-related component 1030.

전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
Depending on the type of electronic device 1000, the electronic device 1000 may include other components that may or may not be physically and / or electrically connected to the main board 1010. Examples of other components include camera 1050, antenna 1060, display 1070, battery 1080, audio codec (not shown), video codec (not shown), power amplifier (not shown), compass ( Not shown), accelerometer (not shown), gyroscope (not shown), speakers (not shown), mass storage (e.g., hard disk drive) (not shown), compact disk (not shown), and DVD (digital versatile disk) (not shown) and the like, but is not limited thereto. In addition, other components used for various purposes may be included according to the type of the electronic device 1000.

전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
The electronic device 1000 may include a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a network system, a computer ( computer, monitor, tablet, laptop, netbook, television, video game, smart watch, automotive, and the like. However, the present invention is not limited thereto, and may be any other electronic device that processes data.

도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
2 is a perspective view schematically showing an example of an electronic device.

도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드(1110)가 수용되어 있으며, 메인보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
Referring to the drawings, the semiconductor package is applied to various electronic devices as described above for various uses. For example, a main board 1110 is accommodated in the body 1101 of the smart phone 1100, and various components 1120 are physically and / or electrically connected to the main board 1110. In addition, other components, such as camera 1130, may or may not be physically and / or electrically connected to mainboard 1010. Some of the components 1120 may be chip related components, and the semiconductor package 100 may be, for example, an application processor, but is not limited thereto. The electronic device is not necessarily limited to the smartphone 1100, and may be other electronic devices as described above.

반도체 패키지Semiconductor package

일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
Generally, a semiconductor chip is integrated with a large number of fine electric circuits, but it cannot function as a finished semiconductor by itself, and there is a possibility of being damaged by an external physical or chemical impact. Therefore, instead of using the semiconductor chip itself, the semiconductor chip is packaged and used for electronic devices in a packaged state.

반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
The need for semiconductor packaging is due to the difference in circuit width between the semiconductor chip and the mainboard of the electronics, in terms of electrical connections. Specifically, in the case of a semiconductor chip, the size of the connection pad and the distance between the connection pads are very small, whereas in the case of a main board used in electronic equipment, the size of the component mounting pad and the spacing of the component mounting pads are much larger than the scale of the semiconductor chip. . Therefore, it is difficult to directly mount a semiconductor chip on such a main board and a packaging technology that can buffer a difference in circuit width between each other is required.

이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
The semiconductor package manufactured by the packaging technology may be classified into a fan-in semiconductor package and a fan-out semiconductor package according to structure and use.

이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
Hereinafter, a fan-in semiconductor package and a fan-out semiconductor package will be described in more detail with reference to the accompanying drawings.

(팬-인 반도체 패키지)(Fan-in Semiconductor Package)

도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.3 is a cross-sectional view schematically showing before and after packaging of a fan-in semiconductor package.

도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
4 is a cross-sectional view schematically illustrating a packaging process of a fan-in semiconductor package.

도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
Referring to the drawing, the semiconductor chip 2220 may include a body 2221 including silicon (Si), germanium (Ge), gallium arsenide (GaAs), and the like, such as aluminum (Al) formed on one surface of the body 2221. For example, including a connection pad 2222 including a conductive material, and a passivation film 2223 formed on one surface of the body 2221 and covering at least a portion of the connection pad 2222, such as an oxide film or a nitride film. It may be an integrated circuit (IC) in a bare state. At this time, since the connection pad 2222 is very small, the integrated circuit IC may be hardly mounted on a middle level printed circuit board (PCB) as well as a main board of an electronic device.

이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
Accordingly, in order to redistribute the connection pads 2222, the connection members 2240 are formed on the semiconductor chips 2220 in accordance with the size of the semiconductor chips 2220. The connecting member 2240 is formed on the semiconductor chip 2220, an insulating layer 2241 using an insulating material such as photosensitive insulating resin (PID), and after forming a via hole (2243h) for opening the connection pad 2222, The wiring patterns 2242 and the vias 2243 may be formed and formed. Thereafter, a passivation layer 2250 is formed to protect the connecting member 2240, an opening 2251 is formed, and an under bump metal layer 2260 is formed. That is, through a series of processes, for example, the fan-in semiconductor package 2200 including the semiconductor chip 2220, the connection member 2240, the passivation layer 2250, and the under bump metal layer 2260 is manufactured. do.

이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
As described above, the fan-in semiconductor package is a package in which all connection pads of the semiconductor chip, for example, I / O (Input / Output) terminals are arranged inside the device, and the fan-in semiconductor package has good electrical characteristics and can be produced at low cost. have. Therefore, many devices in a smart phone are manufactured in the form of a fan-in semiconductor package, and in particular, developments have been made to realize a small and fast signal transmission.

다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
However, in the fan-in semiconductor package, all the I / O terminals must be disposed inside the semiconductor chip. Therefore, such a structure is difficult to apply to a semiconductor chip having a large number of I / O terminals or a small semiconductor chip. In addition, due to this vulnerability, a fan-in semiconductor package cannot be directly mounted and used on the main board of the electronic device. Even if the size and spacing of the I / O terminals of the semiconductor chip are enlarged by the rewiring process, they do not have the size and spacing enough to be directly mounted on the main board of the electronic device.

도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.FIG. 5 is a schematic cross-sectional view illustrating a case where a fan-in semiconductor package is mounted on an interposer substrate and finally mounted on a main board of an electronic device.

도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
6 is a schematic cross-sectional view illustrating a case where a fan-in semiconductor package is embedded in an interposer substrate and finally mounted on a main board of an electronic device.

도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
Referring to the drawing, in the fan-in semiconductor package 2200, the connection pads 2222, that is, the I / O terminals of the semiconductor chip 2220 are redistributed again through the interposer substrate 2301. The electronic device may be mounted on the main board 2500 of the electronic device in a state where the fan-in semiconductor package 2200 is mounted on the interposer substrate 2301. In this case, the solder ball 2270 may be fixed with the underfill resin 2280, etc., and the outside may be covered with the molding material 2290. Alternatively, the fan-in semiconductor package 2200 may be embedded in a separate interposer substrate 2302, and the connection pads of the semiconductor chip 2220 may be embedded by the interposer substrate 2302 in the embedded state. 2222, that is, the I / O terminals may be redistributed once again and finally mounted on the motherboard 2500 of the electronic device.

이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
As such, since the fan-in semiconductor package is difficult to be directly mounted on the main board of the electronic device, the fan-in semiconductor package is mounted on a separate interposer board and then again packaged and mounted on the main board of the electronic device, or the interposer It is mounted on an electronic main board while being embedded in a substrate.

(팬-아웃 반도체 패키지)(Fan-Out Semiconductor Package)

도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
7 is a cross-sectional view illustrating a schematic view of a fan-out semiconductor package.

도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
Referring to the drawings, in the fan-out semiconductor package 2100, for example, the outside of the semiconductor chip 2120 is protected by the encapsulant 2130, and the connection pad 2122 of the semiconductor chip 2120 is connected to the connection member. By 2140, the semiconductor chip 2120 is rearranged to the outside of the semiconductor chip 2120. In this case, a passivation layer 2202 may be further formed on the connection member 2140, and an under bump metal layer 2160 may be further formed in the opening of the passivation layer 2202. The solder ball 2170 may be further formed on the under bump metal layer 2160. The semiconductor chip 2120 may be an integrated circuit (IC) including a body 2121, a connection pad 2122, a passivation layer (not shown), and the like. The connection member 2140 may include an insulating layer 2141, a redistribution layer 2142 formed on the insulating layer 2241, and a via 2143 for electrically connecting the connection pad 2122 and the redistribution layer 2142. Can be.

이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
As described above, the fan-out semiconductor package is a form in which I / O terminals are rearranged to the outside of the semiconductor chip through a connection member formed on the semiconductor chip. As described above, in the fan-in semiconductor package, all the I / O terminals of the semiconductor chip must be disposed inside the semiconductor chip, and as the device size becomes smaller, the ball size and pitch must be reduced, so that a standardized ball layout cannot be used. On the other hand, the fan-out semiconductor package is a type in which I / O terminals are rearranged to the outside of the semiconductor chip through a connection member formed on the semiconductor chip. Can be used as it is, it can be mounted on the main board of the electronic device without a separate interposer board as described below.

도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
8 is a schematic cross-sectional view illustrating a case in which a fan-out semiconductor package is mounted on a main board of an electronic device.

도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
Referring to the drawing, the fan-out semiconductor package 2100 may be mounted on the main board 2500 of the electronic device through the solder ball 2170. That is, as described above, the fan-out semiconductor package 2100 may connect the connection pads 2122 on the semiconductor chip 2120 to a fan-out area beyond the size of the semiconductor chip 2120. Since 2140 is formed, a standardized ball layout may be used as it is, and as a result, it may be mounted on the main board 2500 of the electronic device without a separate interposer substrate.

이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
As such, since the fan-out semiconductor package can be mounted on the main board of the electronic device without a separate interposer board, the fan-out semiconductor package can be made thinner and thinner than the fan-in semiconductor package using the interposer board. Do. Its excellent thermal and electrical properties make it particularly suitable for mobile products. In addition, the present invention can be more compactly implemented than a typical package on package (POP) type using a printed circuit board (PCB), and solves a problem due to warpage.

한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
Meanwhile, the fan-out semiconductor package refers to a package technology for mounting a semiconductor chip on a main board of an electronic device and the like, and protecting the semiconductor chip from external shocks. The concept is different from a printed circuit board (PCB) such as an interposer substrate in which a fan-in semiconductor package is embedded.

이하에서는, 반도체칩에서 발생하는 열을 효과적으로 방출할 수 있는 팬-아웃 반도체 패키지에 대하여 도면을 참조하여 설명한다.
Hereinafter, a fan-out semiconductor package capable of effectively dissipating heat generated from a semiconductor chip will be described with reference to the drawings.

도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.9 is a sectional view schematically showing an example of a fan-out semiconductor package.

도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 ?-?' 절단 평면도다.
10 is a schematic?-? 'Of the fan-out semiconductor package of FIG. Cutting top view.

도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 관통홀(110H)을 갖는 제1연결부재(110), 제1연결부재(110)의 관통홀(110H)에 배치되며 접속패드(122)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩(120), 제1연결부재(110) 및 반도체칩(120)의 비활성면의 적어도 일부를 봉합하는 봉합재(130), 제1연결부재(110) 및 반도체칩(120)의 활성면 상에 배치된 제2연결부재(140), 제2연결부재(140) 상에 배치된 패시베이션층(150), 패시베이션층(150)의 개구부(151) 상에 형성된 언더범프금속층(160), 및 언더범프금속층(160) 상에 형성된 접속단자(170)를 포함한다. 봉합재(130) 상에는 반도체칩(120)의 비활성면 측의 적어도 일부를 덮는 패턴층(132)이 배치되며, 패턴층(132)은 봉합재(130)를 관통하는 비아(133)를 통하여 반도체칩(120)의 비활성면에 연결된다. 반도체칩(120)에서 발생한 열(화살표)은 비아(133) 및 패턴층(132)을 통해 외부로 용이하게 방출될 수 있다.
Referring to the drawings, the fan-out semiconductor package 100A according to an example is disposed in the first connection member 110 having the through hole 110H, the through hole 110H of the first connection member 110, and a connection pad. An encapsulant for sealing at least a portion of the semiconductor chip 120, the first connection member 110, and the inactive surface of the semiconductor chip 120 having an active surface on which the 122 is disposed and an inactive surface disposed on the opposite side of the active surface. 130, the second connection member 140 disposed on the active surface of the first connection member 110 and the semiconductor chip 120, the passivation layer 150 disposed on the second connection member 140, and passivation. The under bump metal layer 160 formed on the opening 151 of the layer 150 and the connection terminal 170 formed on the under bump metal layer 160 are included. A pattern layer 132 is disposed on the encapsulant 130 to cover at least a portion of the inactive surface side of the semiconductor chip 120, and the pattern layer 132 is formed through the via 133 penetrating the encapsulant 130. It is connected to the inactive surface of the chip 120. Heat (arrow) generated in the semiconductor chip 120 may be easily discharged to the outside through the via 133 and the pattern layer 132.

일반적으로 팬-아웃 반도체 패키지의 경우 반도체칩 주위를 단순히 에폭시 몰딩 컴파운드(EMC: Epoxy Molding Compound) 등과 같은 봉합재로 몰딩하여 감싸는 구조를 채택하고 있으며, 이 경우 반도체칩에서 발생되는 열은 대부분 재배선층을 따라서 아래쪽으로 빠져나가게 되고, 열 전도율이 낮은 봉합재 쪽으로는 열이 매우 적은 양만 전도되어 방열 특성이 떨어지는 문제점이 있다.
In general, a fan-out semiconductor package adopts a structure in which the semiconductor chip is simply wrapped with a sealing material such as an epoxy molding compound (EMC), and in this case, most of the heat generated from the semiconductor chip is a redistribution layer. Along with this, it is escaped downward, and only a very small amount of heat is conducted toward the encapsulant having a low thermal conductivity, thereby degrading heat dissipation characteristics.

반면, 일례에 따른 팬-아웃 반도체 패키지(100A)와 같이 반도체칩(120)의 비활성면측에 반도체칩(120)의 비활성면과 연결되는 패턴층(132) 및 비아(133)를 도입하는 경우, 반도체칩(120)으로부터 발생한 열(화살표)이 용이하게 방출될 수 있어, 방열 특성을 향상시킬 수 있다. 또한, 패턴층(132)은 전자파 간섭(Electro Magnetic Interference: EMI) 역시 개선할 수 있다.
On the other hand, when the pattern layer 132 and the via 133 connected to the inactive surface of the semiconductor chip 120 are introduced to the inactive surface side of the semiconductor chip 120, such as the fan-out semiconductor package 100A according to an example, Heat (arrow) generated from the semiconductor chip 120 can be easily discharged, thereby improving heat dissipation characteristics. In addition, the pattern layer 132 may also improve electromagnetic interference (EMI).

한편, 일례에 따른 팬-아웃 반도체 패키지(100A)는 비아(133)를 통하여 반도체칩(120)의 비활성면을 패턴층(132)과 연결하는 것이기 때문에, 복수의 반도체칩(120)을 포함하는 경우, 발열이 심한 특정 반도체칩(120)에만 선택적으로 비아(133)를 연결하는 것도 가능하며, 반도체칩(120) 중 발열이 심하게 나는 지점에만 비아(133)를 집중하여 형성할 수도 있다. 또한, 비아(133) 및 패턴층(132)은 동일 재질로 동시에 형성되어 특별한 경계 없이 일체화될 수 있는바, 공정이 간단하며, 비아(133) 및 패턴층(132) 사이의 접속 신뢰성이 매우 우수할 수 있다.
On the other hand, since the fan-out semiconductor package 100A according to an example is to connect the inactive surface of the semiconductor chip 120 with the pattern layer 132 through the via 133, the fan-out semiconductor package 100A includes a plurality of semiconductor chips 120. In this case, the via 133 may be selectively connected only to the specific semiconductor chip 120 having high heat generation, and the via 133 may be concentrated and formed only at a point where the heat is severely generated in the semiconductor chip 120. In addition, the via 133 and the pattern layer 132 are formed of the same material at the same time can be integrated without a special boundary, the process is simple, and the connection reliability between the via 133 and the pattern layer 132 is very excellent. can do.

이하, 일례에 따른 팬-아웃 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
Hereinafter, each configuration included in the fan-out semiconductor package 100A according to an example will be described in more detail.

제1연결부재(110) 구체적인 재료에 따라 패키지(100A)의 강성을 유지시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 제1연결부재(110)는 관통홀(110H)을 가진다. 관통홀(110H) 내에는 반도체칩(120)이 제1연결부재(110)와 소정거리 이격 되도록 배치된다. 반도체칩(120)의 측면 주위는 제1연결부재(110)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다.
The first connection member 110 may maintain the rigidity of the package 100A according to a specific material, and may serve to secure thickness uniformity of the encapsulant 130. The first connection member 110 has a through hole 110H. The semiconductor chip 120 is disposed in the through hole 110H to be spaced apart from the first connection member 110 by a predetermined distance. The circumference of the side surface of the semiconductor chip 120 may be surrounded by the first connection member 110. However, this is only an example and may be variously modified in other forms, and other functions may be performed according to the form.

제1연결부재(110)는 절연층(111)을 포함한다. 절연층(111)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 함께 유리섬유(Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다.
The first connection member 110 includes an insulating layer 111. The material of the insulating layer 111 is not specifically limited. For example, an insulating material may be used, wherein the insulating material is a thermosetting resin such as epoxy resin, a thermoplastic resin such as polyimide, or these resins together with an inorganic filler and a core material such as glass cloth or glass fabric. Resin impregnated with, for example, prepreg, Ajinomoto Build-up Film (ABF), FR-4, Bisaleimide Triazine (BT) and the like can be used.

반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니다.
The semiconductor chip 120 may be an integrated circuit (IC) in which hundreds to millions of devices are integrated in one chip. The integrated circuit may be, for example, an application processor chip such as a central processor (eg, a CPU), a graphics processor (eg, a GPU), a digital signal processor, a cryptographic processor, a microprocessor, a microcontroller, but is not limited thereto. .

반도체칩(120)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 접속패드(122)를 노출시키는 패시베이션막(123)이 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 패시베이션막(123)을 통하여 접속패드(122) 하면은 봉합재(130) 하면과 단차를 가질 수 있으며, 따라서 봉합재(130)의 블리딩을 개선할 수 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수 있다.
The semiconductor chip 120 may be formed based on an active wafer, and as a base material of the body 121, silicon (Si), germanium (Ge), gallium arsenide (GaAs), or the like may be used. Various circuits may be formed in the body 121. The connection pad 122 is used to electrically connect the semiconductor chip 120 with other components, and a conductive material such as aluminum (Al) may be used as a forming material without particular limitation. The passivation film 123 exposing the connection pad 122 may be formed on the body 121, and the passivation film 123 may be an oxide film, a nitride film, or the like, or a double layer of the oxide film and the nitride film. The lower surface of the connection pad 122 may have a step with the lower surface of the encapsulant 130 through the passivation layer 123, thereby improving the bleeding of the encapsulant 130. An insulating film (not shown) may be further disposed at other necessary positions.

봉합재(130)는 제1연결부재(110) 및/또는 반도체칩(120)을 보호할 수 있다. 봉합 형태는 특별히 제한되지 않으며, 제1연결부재(110) 및/또는 반도체칩(120)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 제1연결부재(110) 및 반도체칩(120)의 비활성면을 덮을 수 있으며, 관통홀(110H)의 벽면 및 반도체칩(120)의 측면 사이의 공간을 채울 수 있다. 또한, 봉합재(130)는 반도체칩(120)의 패시베이션막(123)과 제2연결부재(140) 사이의 공간의 적어도 일부를 채울 수도 있다. 한편, 봉합재(130)가 관통홀(110H)을 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다.
The encapsulant 130 may protect the first connection member 110 and / or the semiconductor chip 120. The sealing form is not particularly limited, and may be a form surrounding at least a portion of the first connection member 110 and / or the semiconductor chip 120. For example, the encapsulant 130 may cover the inactive surface of the first connection member 110 and the semiconductor chip 120, and fill a space between the wall surface of the through hole 110H and the side surface of the semiconductor chip 120. I can fill it. In addition, the encapsulant 130 may fill at least a portion of the space between the passivation film 123 and the second connection member 140 of the semiconductor chip 120. On the other hand, the encapsulant 130 fills the through-hole (110H), it is possible to reduce the buckling at the same time to serve as an adhesive according to the specific material.

봉합재(130)의 구체적인 물질은 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 즉 ABF, FR-4, BT, EMC 등이 사용될 수 있다. 필요에 따라서는, 열경화성 수지나 열가소성 수지가 무기필러와 함께 유리섬유 등의 심재에 함침된 재료를 사용할 수도 있다. 필요에 따라서는, 감광성 절연 물질(Photo Imagable Dielectric: PID) 을 사용할 수도 있다.
The specific material of the encapsulant 130 is not particularly limited. For example, an insulating material may be used, wherein the insulating material may be a material including an inorganic filler and an insulating resin, such as a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a reinforcing material such as an inorganic filler. Included resins, namely ABF, FR-4, BT, EMC and the like can be used. If necessary, a material in which a thermosetting resin or a thermoplastic resin is impregnated with a core material such as glass fiber together with an inorganic filler may be used. If necessary, a photosensitive insulating material (PID) may be used.

패턴층(132)은 봉합재(130) 표면에 형성될 수 있다. 패턴층(132)은 공지의 도전성 물질을 포함하는 금속층일 수 있다. 예를 들면, 패턴층(132)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti) 또는 이들의 합금 등을 포함할 수 있다. 패턴층(132)은 비아(133)와 함께 공지의 도금 공법으로 형성될 수 있다. 패턴층(132)은 반도체칩(120)의 접속패드(122)와 전기적으로 절연된 패턴, 즉 방열패턴일 수 있으나, 이에 한정되는 것은 아니며, 필요에 따라서 그라운드(GND) 기능을 수행하는 경우에는 방열패턴이면서도 반도체칩(120)의 접속패드(122)와 전기적으로 연결될 수도 있다.
The pattern layer 132 may be formed on the surface of the encapsulant 130. The pattern layer 132 may be a metal layer including a known conductive material. For example, the pattern layer 132 may be copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium (Ti) or Alloys thereof and the like. The pattern layer 132 may be formed together with the via 133 by a known plating method. The pattern layer 132 may be a pattern electrically insulated from the connection pad 122 of the semiconductor chip 120, that is, a heat dissipation pattern. However, the pattern layer 132 is not limited thereto. The heat dissipation pattern may also be electrically connected to the connection pad 122 of the semiconductor chip 120.

비아(133)는 봉합재(130)에 형성된 비아홀에 형성된다. 비아홀은 봉합재(130) 일면으로부터 반도체칩(120)의 비활성면까지 관통한다. 따라서 비아(133)는 반도체칩(120)의 비활성면과 접할 수 있다. 비아홀은 봉합재(130)의 재료에 따라서 레이저 비아홀일 수도 있고, 포토 비아홀일 수도 있다. 예컨대, 봉합재(130)가 무기필러 및 절연수지를 포함하는 ABF 등인 경우에는 공지의 레이저 드릴로 형성된 레이저 비아홀일 수 있으며, 봉합재(130)가 감광성 절연물질을 포함하는 경우에는 공지의 포토리소그래피 공법으로 형성된 포토 비아홀일 수 있다. 비아(133)는 도전성 물질, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti) 또는 이들의 합금 등을 포함할 수 있으며, 패턴층(132)과 함께 도금 공법으로 형성될 수 있다.
The via 133 is formed in the via hole formed in the encapsulant 130. The via hole penetrates from one surface of the encapsulant 130 to an inactive surface of the semiconductor chip 120. Accordingly, the via 133 may be in contact with an inactive surface of the semiconductor chip 120. The via hole may be a laser via hole or a photo via hole depending on the material of the encapsulant 130. For example, when the encapsulant 130 is an ABF including an inorganic filler and an insulating resin, it may be a laser via hole formed by a known laser drill, and when the encapsulant 130 includes a photosensitive insulating material, known photolithography. It may be a photo via hole formed by a method. The via 133 is a conductive material, for example, copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium (Ti) Or an alloy thereof, and the like, and may be formed together with the pattern layer 132 by a plating method.

패턴층(132) 및 비아(133)가 도금 공법으로 함께 형성되는 경우, 이들은 일체화될 수 있으며, 그 경계가 존재하지 않을 수 있다. 또한, 동일한 도전성 물질, 예컨대 구리(Cu)를 포함할 수 있다. 즉, 이들 사이에는 별도의 접착 물질이 불필요하다. 따라서, 공정이 간단하고, 보다 박형으로 방열부재(135)를 구현할 수 있다. 패턴층(132)과 비아(133)가 경계 없이 일체화되어 직접 접하는 경우, 반도체칩(120)의 비활성면을 통하여 방출된 열을 보다 효과적으로 외부로 방출할 수 있다.
When the pattern layer 132 and the via 133 are formed together by the plating method, they may be integrated, and the boundary may not exist. It may also comprise the same conductive material, for example copper (Cu). That is, no separate adhesive material is required between them. Therefore, the process is simple and the heat radiation member 135 can be implemented more thinly. When the pattern layer 132 and the via 133 are directly integrated without borders, heat emitted through the inactive surface of the semiconductor chip 120 may be more effectively discharged to the outside.

제2연결부재(140)는 반도체칩(120)의 접속패드(122)를 재배선하기 위한 구성이다. 제2연결부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 접속패드(122)가 재배선 될 수 있으며, 후술하는 접속단자(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 제2연결부재(140)는 절연층(141), 절연층(141) 상에 배치된 재배선층(142), 및 절연층(141)을 관통하며 재배선층(142)을 연결하는 비아(143)를 포함한다. 일례에 따른 팬-아웃 반도체 패키지(100A)에서는 제2연결부재(140)가 단층으로 구성되나, 복수의 층일 수도 있다.
The second connection member 140 is a configuration for rewiring the connection pad 122 of the semiconductor chip 120. Dozens of hundreds of connection pads 122 having various functions may be redistributed through the second connection member 140, and may be physically and / or electrically connected to the outside in accordance with the function through the connection terminal 170 to be described later. Can be. The second connection member 140 passes through the insulating layer 141, the redistribution layer 142 disposed on the insulating layer 141, and the via 143 through the insulating layer 141 and connecting the redistribution layer 142. It includes. In the fan-out semiconductor package 100A according to an example, the second connection member 140 may be formed as a single layer, but may be a plurality of layers.

절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141)은 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 가지는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 겨우, 이들은 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
An insulating material may be used as the material of the insulating layer 141. In this case, a photosensitive insulating material such as PID resin may be used as the insulating material. That is, the insulating layer 141 may be a photosensitive insulating layer. When the insulating layer 141 has a photosensitive property, the insulating layer 141 may be formed thinner, and the fine pitch of the via 143 may be more easily achieved. The insulating layer 141 may be a photosensitive insulating layer including an insulating resin and an inorganic filler. When the insulating layer 141 is a multilayer, these materials may be identical to each other, and may be different from each other as necessary. If the insulating layer 141 is multi-layered, they may be integrated according to the process and the boundary may be unclear.

재배선층(142)은 실질적으로 접속패드(122)를 재배선하는 역할을 수행하며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함한다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함할 수도 있다.
The redistribution layer 142 serves to substantially redistribute the connection pads 122, and the forming materials include copper (Cu), aluminum (Al), silver (Ag), tin (Sn), and gold (Au). , Conductive materials such as nickel (Ni), lead (Pb), titanium (Ti), or alloys thereof can be used. The redistribution layer 142 may perform various functions according to the design design of the layer. For example, a ground (GrouND) pattern, a power (PoWeR: PWR) pattern, a signal (S) pattern, and the like are included. Here, the signal S pattern includes various signals except for a ground GND pattern, a power PWR pattern, and the like, for example, a data signal. Also, a via pad, a connection terminal pad, or the like may be included.

노출된 재배선층(142) 표면에는 필요에 따라 표면처리층(미도시)이 형성될 수 있다. 표면처리층(미도시)은, 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
A surface treatment layer (not shown) may be formed on the exposed redistribution layer 142 surface as necessary. The surface treatment layer (not shown) may be formed by, for example, electrolytic gold plating, electroless gold plating, OSP or electroless tin plating, electroless silver plating, electroless nickel plating / substituting plating, DIG plating, HASL, or the like. It is not limited to this.

비아(143)는 서로 다른 층에 형성된 재배선층(142), 접속패드(122) 등을 전기적으로 연결시키며, 그 결과 패키지(100A) 내에 전기적 경로를 형성시킨다. 비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
The via 143 electrically connects the redistribution layer 142 and the connection pads 122 formed on different layers, thereby forming an electrical path in the package 100A. The material for forming the via 143 may be copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium (Ti), or Conductive materials, such as these alloys, can be used. Via 143 may be completely filled with a conductive material, or the conductive material may be formed along a wall of the via. In addition, all shapes known in the art, such as tapered shape and cylindrical shape, can be applied.

패시베이션층(150)은 제2연결부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 부가적인 구성이다. 패시베이션층(150)은 제2연결부재(140)의 재배선층(142)의 적어도 일부를 노출시키는 개구부(151)를 가질 수 있다. 패시베이션층(150)의 재료로는 제2연결부재(140)의 절연층(141) 보다 엘라스틱 모듈러스가 큰 물질을 사용한다. 예를 들면, 유리섬유는 포함하지 않으나, 무기필러 및 절연수지를 포함하는 ABF 등이 사용될 수 있다. ABF 등을 사용하는 경우, 신뢰성 개선 측면에서, 패시베이션층(150)에 포함된 무기필러의 중량퍼센트는 제2연결부재(140)의 절연층(141)에 포함된 무기필러의 중량퍼센트 보다 클 수 있다.
The passivation layer 150 is an additional configuration for protecting the second connection member 140 from external physical and chemical damage. The passivation layer 150 may have an opening 151 exposing at least a portion of the redistribution layer 142 of the second connection member 140. As the material of the passivation layer 150, a material having a larger elastic modulus than the insulating layer 141 of the second connection member 140 is used. For example, the glass fiber does not include, ABF including an inorganic filler and insulating resin may be used. In the case of using an ABF, in terms of improving reliability, the weight percentage of the inorganic filler included in the passivation layer 150 may be greater than the weight percentage of the inorganic filler included in the insulating layer 141 of the second connection member 140. have.

언더범프금속층(160)은 부가적인 구성으로, 접속단자(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100A)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속층(160)은 패시베이션층(150)의 개구부(151)를 통하여 노출된 제2연결부재(140)의 재배선층(142)과 연결된다. 언더범프금속층(160)은 패시베이션층(150)의 개구부(151)에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
The under bump metal layer 160 is an additional configuration, which improves the connection reliability of the connection terminal 170, and as a result, improves the board level reliability of the package 100A. The under bump metal layer 160 is connected to the redistribution layer 142 of the second connection member 140 exposed through the opening 151 of the passivation layer 150. The under bump metal layer 160 may be formed in the opening 151 of the passivation layer 150 by a known metallization method using a known conductive material, that is, a metal, but is not limited thereto.

접속단자(170)는 팬-아웃 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 부가적인 구성이다. 예를 들면, 팬-아웃 반도체 패키지(100A)는 접속단자(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 접속단자(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 접속단자(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 접속단자(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
The connection terminal 170 is an additional configuration for physically and / or electrically connecting the fan-out semiconductor package 100A to the outside. For example, the fan-out semiconductor package 100A may be mounted on the main board of the electronic device through the connection terminal 170. The connection terminal 170 may be formed of a conductive material, for example, solder, but this is only an example and the material is not particularly limited thereto. The connection terminal 170 may be a land, a ball, a pin, or the like. The connection terminal 170 may be formed of multiple layers or a single layer. If formed in a multi-layer may include a copper pillar (pillar) and solder, when formed in a single layer may include tin-silver solder or copper, but this is also merely an example and not limited thereto. .

접속단자(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 접속단자(170)의 수는 반도체칩(120)의 접속패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 접속단자(170)가 솔더볼인 경우, 언더범프금속층(160)의 패시베이션층(150)의 일면 상으로 연장되어 형성된 측면을 덮을 수 있으며, 접속 신뢰성이 더욱 우수할 수 있다.
The number, spacing, arrangement, etc. of the connection terminals 170 are not particularly limited, and can be sufficiently modified according to design matters by a person skilled in the art. For example, the number of connection terminals 170 may be several tens to thousands, or more or less, depending on the number of connection pads 122 of the semiconductor chip 120. When the connection terminal 170 is a solder ball, the under bump metal layer 160 may cover a side surface formed by extending on one surface of the passivation layer 150, and the connection reliability may be more excellent.

접속단자(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
At least one of the connection terminals 170 is disposed in the fan-out area. The fan-out area refers to an area outside the area where the semiconductor chip 120 is disposed. Fan-out packages are more reliable than fan-in packages, enable multiple I / O terminals, and facilitate 3D interconnection. In addition, compared to a ball grid array (BGA) package and a land grid array (LGA) package, the package thickness can be manufactured thinner, and the price is excellent.

도 11은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.11 is a schematic cross-sectional view of another example of a fan-out semiconductor package.

도 12는 도 11의 팬-아웃 반도체 패키지의 개략적인 ?-?' 절단 평면도다.
12 is a schematic?-? 'Of the fan-out semiconductor package of FIG. Cutting top view.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100B)는 패턴층(132)이 봉합재(130)의 제1연결부재(110)를 덮는 영역까지 연장된다. 예를 들면, 패턴층(132)은 봉합재(130)의 전면을 덮을 수 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
Referring to the drawing, the fan-out semiconductor package 100B according to another example extends to a region where the pattern layer 132 covers the first connection member 110 of the encapsulant 130. For example, the pattern layer 132 may cover the entire surface of the encapsulant 130. Other content is substantially the same as described above, detailed description thereof will be omitted.

도 13은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.13 is a sectional view schematically showing another example of a fan-out semiconductor package.

도 14는 도 13의 팬-아웃 반도체 패키지의 개략적인 ?-?' 절단 평면도다.
14 is a schematic?-? 'Of the fan-out semiconductor package of FIG. Cutting top view.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100C)는 제1연결부재(110)가 관통홀의(110H) 벽면에 배치된 금속층(115)을 더 포함한다. 금속층(115)은 절연층(111)의 상측 및 하측으로 연장될 수 있으나, 이에 한정되는 것은 아니다. 금속층(115)을 통하여 반도체칩(120)에서 발생하는 열(화살표)이 제1연결부재(110) 측으로 이동한 후 제1연결부재(110)의 상측 및 하측으로 방출될 수 있다. 또한, 보다 효과적으로 전자파를 차단할 수 있다. 금속층(115) 역시 공지의 도금 공법으로 형성할 수 있으며, 공지의 도전성 물질을 포함할 수 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
Referring to the drawings, the fan-out semiconductor package 100C according to another example further includes a metal layer 115 having the first connection member 110 disposed on the wall surface of the through hole 110H. The metal layer 115 may extend above and below the insulating layer 111, but is not limited thereto. Heat (arrow) generated in the semiconductor chip 120 through the metal layer 115 may move toward the first connection member 110 and may be emitted to the upper and lower sides of the first connection member 110. In addition, the electromagnetic wave can be blocked more effectively. The metal layer 115 may also be formed by a known plating method, and may include a known conductive material. Other content is substantially the same as described above, detailed description thereof will be omitted.

도 15는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.15 is a schematic cross-sectional view of another example of a fan-out semiconductor package.

도 16은 도 15의 팬-아웃 반도체 패키지의 개략적인 ?-?' 절단 평면도다.
16 is a schematic?-? 'Of the fan-out semiconductor package of FIG. Cutting top view.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100D)는 반도체칩(120)의 비활성면에 금속층(128)이 배치되며, 비아(133)는 금속층(128)과 접속한다. 또한, 패턴층(132a, 132b)은 반도체칩(120)의 비활성면 측의 적어도 일부를 덮는 방열패턴(132a)을 포함할 수 있으며, 반도체칩(120)의 접속패드(122) 등을 재배선하기 위한 배선패턴(132b)을 포함할 수도 있다. 이때, 방열패턴(132a)과 배선패턴(132b)은 봉합재(130) 상에서는 서로 단절될 수 있다. 또한, 제1연결부재(110)는 절연층(111)의 상측 및 하측에 각각 금속층(115)과는 단절되어 배치된 재배선층(112a, 112b)을 포함할 수 있으며, 재배선층(112a, 112b)은 절연층(111)을 관통하는 비아(113)를 통하여 전기적으로 연결될 수 있다. 또한, 봉합재(130) 상에는 패턴층(132a, 132b)의 적어도 일부를 덮는 패시베이션층(180)이 배치될 수 있으며, 패시베이션층(180) 상에는 방열부재(190)가 부착될 수 있다. 한편, 방열부재(190)는 직접 패시베이션층(180)에 부착될 수도 있지만, 신뢰성 개선을 위하여 접속부재(195)를 통하여 부착될 수 있다.
Referring to the drawing, in the fan-out semiconductor package 100D according to another example, the metal layer 128 is disposed on an inactive surface of the semiconductor chip 120, and the via 133 is connected to the metal layer 128. In addition, the pattern layers 132a and 132b may include a heat dissipation pattern 132a covering at least a portion of the inactive surface side of the semiconductor chip 120, and rewiring the connection pad 122 of the semiconductor chip 120. It may also include a wiring pattern 132b. In this case, the heat radiation pattern 132a and the wiring pattern 132b may be disconnected from each other on the encapsulant 130. In addition, the first connection member 110 may include redistribution layers 112a and 112b disposed on the upper side and the lower side of the insulating layer 111 so as to be disconnected from the metal layer 115, and the redistribution layers 112a and 112b. ) May be electrically connected through the vias 113 passing through the insulating layer 111. In addition, the passivation layer 180 may be disposed on the encapsulant 130 to cover at least a portion of the pattern layers 132a and 132b, and the heat dissipation member 190 may be attached to the passivation layer 180. Meanwhile, the heat dissipation member 190 may be directly attached to the passivation layer 180, but may be attached through the connection member 195 to improve reliability.

금속층(128)은 반도체칩(120)의 열 방출이나 전자파 차폐를 보다 효과적으로 수행하기 위한 것으로, 반도체칩(120)의 비활성면에 형성된다. 금속층(128)은 판 형상일 수 있으며, 반도체칩(120)의 비활성면을 모두 덮을 수 있으나, 반드시 이에 한정되는 것은 아니다. 금속층(128) 역시 공지의 도금 공법으로 형성할 수 있으며, 구리(Cu) 등의 도전성 물질을 포함할 수 있다. 비아(133)는 금속층(128)과 접속하는 방법으로 반도체칩(120)의 비활성면과 연결될 수 있다.
The metal layer 128 is used to more effectively radiate heat or shield electromagnetic waves of the semiconductor chip 120, and is formed on an inactive surface of the semiconductor chip 120. The metal layer 128 may have a plate shape and may cover all of the inactive surfaces of the semiconductor chip 120, but is not limited thereto. The metal layer 128 may also be formed by a known plating method, and may include a conductive material such as copper (Cu). The via 133 may be connected to the inactive surface of the semiconductor chip 120 by a method of contacting the metal layer 128.

방열패턴(132a)은 봉합재(130) 상의 배선패턴(132b)이 배치되지 않은 영역을 덮을 수 있다. 방열패턴(132a)은 판 형상일 수 있으나, 이에 한정되는 것은 아니다. 방열패턴(132a)은 비아(133)를 통하여 제1연결부재(110)에 형성된 금속층(115)과 연결될 수 있다. 필요에 따라서는, 방열패턴(132a) 및 금속층(115)은 그라운드(GND) 기능을 수행할 수 있으며, 이 경우 제1연결부재(110) 및 제2연결부재(140)에 형성된 재배선층의 그라운드용 패턴이나 비아를 거쳐 반도체칩(120)의 접속패드(122) 중 그라운드용 접속패드와 전기적으로 연결될 수 있다. 즉, 패턴층(132a, 132b)는 그라운드 패턴을 포함할 수 있다.
The heat dissipation pattern 132a may cover an area where the wiring pattern 132b is not disposed on the encapsulant 130. The heat dissipation pattern 132a may have a plate shape, but is not limited thereto. The heat dissipation pattern 132a may be connected to the metal layer 115 formed on the first connection member 110 through the via 133. If necessary, the heat dissipation pattern 132a and the metal layer 115 may perform a ground (GND) function. In this case, the ground of the redistribution layer formed on the first connection member 110 and the second connection member 140 may be used. The connection pads of the semiconductor chip 120 may be electrically connected to the ground connection pads through the dragon patterns or vias. That is, the pattern layers 132a and 132b may include a ground pattern.

배선패턴(132b)은 반도체칩(120)의 접속패드(122)를 재배선하기 위한 다양한 종류의 재배선 패턴일 수 있다. 배선패턴(132b)은 방열패턴(132a)이 그라운드 기능을 수행하는 경우, 이를 제외한 파워 패턴 및 신호 패턴을 포함할 수 있다. 즉, 패턴층(132a, 132b)은 파워 패턴 및 신호 패턴을 포함할 수 있다. 배선패턴(132b)은 비아(133)를 통하여 제1연결부재(110)의 재배선층(112a, 112b) 및 비아(113)와 전기적으로 연결될 수 있다. 또한, 제1연결부재(110)를 거쳐 제2연결부재(140)의 재배선층(142) 및 비아(143)와도 전기적으로 연결될 수 있다. 이러한 경로를 통하여 반도체칩(120)의 접속패드(122)와도 전기적으로 연결될 수 있다. 배선패턴(132b)은 다양한 종류의 패드 패턴도 포함할 수 있다.
The wiring pattern 132b may be various types of redistribution patterns for rewiring the connection pads 122 of the semiconductor chip 120. The wiring pattern 132b may include a power pattern and a signal pattern except for this when the heat radiation pattern 132a performs the ground function. That is, the pattern layers 132a and 132b may include a power pattern and a signal pattern. The wiring pattern 132b may be electrically connected to the redistribution layers 112a and 112b and the via 113 of the first connection member 110 through the via 133. In addition, the redistribution layer 142 and the via 143 of the second connection member 140 may be electrically connected to each other via the first connection member 110. Through such a path, the connection pad 122 of the semiconductor chip 120 may also be electrically connected. The wiring pattern 132b may also include various types of pad patterns.

재배선층(112a, 112b)은 접속패드(122)를 재배선하는 역할을 수행할 수 있으며, 이와 같이 제1연결부재(110) 역시 재배선층(112a, 112b)을 포함하는 경우 제2연결부재(140)의 층수를 감소시킬 수 있어, 설계 자유도를 높일 수 있으며, 박형화가 가능하다. 재배선층(112a, 112b)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함한다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함할 수도 있다.
The redistribution layers 112a and 112b may serve to rewire the connection pads 122. As such, when the first connection member 110 also includes the redistribution layers 112a and 112b, the second connection member ( The number of floors 140 can be reduced, so that design freedom can be increased and thickness can be reduced. The redistribution layers 112a and 112b may perform various functions according to the design design of the layer. For example, a ground (GrouND) pattern, a power (PoWeR: PWR) pattern, a signal (S) pattern, and the like are included. Here, the signal S pattern includes various signals except for a ground GND pattern, a power PWR pattern, and the like, for example, a data signal. Also, a via pad, a connection terminal pad, or the like may be included.

비아(113)는 서로 다른 층에 형성된 재배선층(112a, 112b)을 전기적으로 연결시킨다. 비아(113)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 원통형상이나 모래시계 형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
The vias 113 electrically connect the redistribution layers 112a and 112b formed on different layers. Via 113 may be completely filled with a conductive material, or the conductive material may be formed along a wall of the via. In addition, any shape known in the art such as cylindrical shape or hourglass shape may be applied.

패시베이션층(180)은 상술한 패시베이션층(150)과 동일 또는 유사한 재료를 포함할 수 있다. 이 경우, 양측에 배치된 패시베이션층(180)의 대칭 효과를 통하여 패키지(100D)의 워피지를 개선할 수 있다. 다만, 이에 한정되는 것은 아니며, 다른 재료를 사용할 수도 있다. 예를 들면, 패시베이션층(180)의 재료로 유리섬유 등의 심재를 포함하는 프리프레그 등이 사용될 수도 있다. 한편, 워피지 개선 측면에서, 패시베이션층(180)에 포함된 무기필러의 중량퍼센트는 봉합재(130)에 포함된 무기필러의 중량퍼센트 보다 클 수 있다. 패시베이션층(180)은 경화 전에 봉합재(130) 상에 부착될 수도 있으며, 이 경우 경화에 의하여 무기필러의 이동으로 관통홀(110H)을 향하는 딤플이 형성될 수도 있다.
The passivation layer 180 may include the same or similar material as the passivation layer 150 described above. In this case, the warpage of the package 100D may be improved through the symmetry effect of the passivation layer 180 disposed on both sides. However, the present invention is not limited thereto, and other materials may be used. For example, a prepreg including a core material such as glass fiber may be used as the material of the passivation layer 180. Meanwhile, in terms of warpage improvement, the weight percentage of the inorganic filler included in the passivation layer 180 may be greater than the weight percentage of the inorganic filler included in the encapsulant 130. The passivation layer 180 may be attached onto the encapsulant 130 before curing, and in this case, a dimple may be formed toward the through hole 110H by the movement of the inorganic filler by curing.

방열부재(190)는 공지의 히트 싱크(Heat Sink)일 수 있다. 방열부재(190)는 패턴층(132a, 132b)의 방열패턴(132a)을 통하여 방출된 열을 패키지(100A) 외부로 용이하게 방출시킬 수 있다. 방열부재(190)는 용이한 열 방출을 위하여 상부면이 다수의 트렌치를 가질 수 있다. 이 경우 표면적이 증가하여 열을 용이하게 방출시킬 수 있다. 방열부재(190)는 열전도성이 우수한 재료이면 특별히 그 재료가 한정되지 않는다. 예를 들면, 금속 물질을 포함할 수 있다. 접속부재(195)는 방열부재(190)를 패시베이션층(180)에 용이하게 부착시킬 수 있으며, 필요에 따라서는 전기적 쇼트를 방지함과 아울러 열전달을 효율적으로 할 수 있도록 한다. 접속부재(195)의 재질은 방열부재(190)의 재질에 따라 적절히 선택될 수 있다.
The heat dissipation member 190 may be a known heat sink. The heat dissipation member 190 may easily discharge the heat released through the heat dissipation pattern 132a of the pattern layers 132a and 132b to the outside of the package 100A. The heat dissipation member 190 may have a plurality of trenches at an upper surface for easy heat dissipation. In this case, the surface area can be increased to easily release heat. The heat dissipation member 190 is not particularly limited as long as it is a material having excellent thermal conductivity. For example, it may include a metal material. The connection member 195 may easily attach the heat dissipation member 190 to the passivation layer 180, and may prevent electrical shorts and efficiently heat transfer as necessary. The material of the connection member 195 may be appropriately selected according to the material of the heat radiation member 190.

다른 내용은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
Other content is substantially the same as described above, detailed description thereof will be omitted.

도 17은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.17 is a schematic cross-sectional view of another example of a fan-out semiconductor package.

도 18은 도 17의 팬-아웃 반도체 패키지의 개략적인 ?-?' 절단 평면도다.
18 is a schematic?-? 'Of the fan-out semiconductor package of FIG. Cutting top view.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100E)는 복수의 관통홀(110Ha, 110Hb, 110Hc)을 포함하며, 이들 복수의 관통홀(110Ha, 110Hb, 110Hc)에 각각 배치된 복수의 반도체칩(120, 125a, 125b)을 포함한다. 추가로 배치된 반도체칩(125a, 125b)은 각각 바디(123a, 123b) 및 접속패드(124a, 미도시)를 포함하는, 서로 동일하거나 상이한 집적회로 일 수 있다. 반도체칩(125a, 125b)의 접속패드(124a, 미도시) 역시 제2연결부재(140)와 전기적으로 연결될 수 있다. 필요에 따라서는, 발열이 심한 특정 반도체칩에만 선택적으로 비아(133)를 연결하는 것도 가능하며, 특정 반도체칩 중 발열이 심하게 나는 지점에만 비아(133)를 집중하여 형성할 수도 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
Referring to the drawings, the fan-out semiconductor package 100E according to another example includes a plurality of through holes 110Ha, 110Hb, and 110Hc, and a plurality of through-holes 110Ha, 110Hb, and 110Hc, respectively. Semiconductor chips 120, 125a, and 125b. The semiconductor chips 125a and 125b further disposed may be the same or different integrated circuits, including bodies 123a and 123b and connection pads 124a (not shown), respectively. The connection pads 124a (not shown) of the semiconductor chips 125a and 125b may also be electrically connected to the second connection member 140. If necessary, the via 133 may be selectively connected only to a specific semiconductor chip having a high heat generation, and the via 133 may be concentrated and formed only at a point where heat is severely generated in the specific semiconductor chip. Other content is substantially the same as described above, detailed description thereof will be omitted.

도 19는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.19 is a schematic cross-sectional view of another example of a fan-out semiconductor package.

도 20은 도 19의 팬-아웃 반도체 패키지의 개략적인 Ⅵ-Ⅵ' 절단 평면도다.
FIG. 20 is a schematic VI-VI ′ cut plan view of the fan-out semiconductor package of FIG. 19.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100F)는 복수의 관통홀(110Ha, 110Hb, 110Hc)을 포함하며, 복수의 관통홀(110Ha, 110Hb, 110Hc)에 각각 배치된 반도체칩(120) 및 수동부품(191, 192)을 포함한다. 수동부품(191, 192)은, 예를 들면, 서로 동일하거나 상이한 커패시터, 인덕터 등일 수 있으나, 이에 한정되는 것은 아니다. 한편, 비아(133)는 반도체칩(120)과만 연결되도록 선택적으로 형성될 수 있다. 필요에 따라서는, 패시베이션층(180)의 상에 표면 실장형 수동부품(193)이 더 배치될 수 있으며, 이 역시 커패시터, 인덕터 등일 수 있으나, 이에 한정되는 것은 아니다. 경우에 따라서는, 수동부품(191, 192, 193)은 모두 커패시터일 수 있으며, 동일한 파워 배선 라인에 연결된 것일 수 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
Referring to the drawings, the fan-out semiconductor package 100F according to another example includes a plurality of through holes 110Ha, 110Hb, and 110Hc, and a semiconductor chip disposed in the plurality of through holes 110Ha, 110Hb, and 110Hc, respectively. 120 and passive components 191 and 192. The passive components 191 and 192 may be, for example, the same or different capacitors or inductors, but are not limited thereto. Meanwhile, the via 133 may be selectively formed to be connected only to the semiconductor chip 120. If necessary, the surface mount passive component 193 may be further disposed on the passivation layer 180, which may be a capacitor or an inductor, but is not limited thereto. In some cases, the passive components 191, 192, and 193 may be capacitors and may be connected to the same power wiring line. Other content is substantially the same as described above, detailed description thereof will be omitted.

도 21은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.21 is a schematic cross-sectional view of another example of a fan-out semiconductor package.

도 22는 도 21의 팬-아웃 반도체 패키지의 개략적인 Ⅶ-Ⅶ' 절단 평면도다.
FIG. 22 is a schematic sectional view taken along line VII-VII of the fan-out semiconductor package of FIG. 21.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100G)는 복수의 관통홀(110Ha, 110Hb, 110Hc)을 포함하며, 이들 관통홀(110Ha, 110Hb, 110Hc)에 각각 반도체칩(120, 125a, 125b)이 배치된다. 반도체칩(120, 125a, 125b)의 비활성면에는 각각 금속층(128, 128a, 미도시)이 배치될 수 있으며, 비아(133)는 이들 금속층(128, 128a, 128b)과 접속할 수 있다. 또한, 패턴층(132a, 132b)은 반도체칩(120, 125a, 125b) 각각의 비활성면 측의 적어도 일부를 덮는 방열패턴(132a)을 포함할 수 있으며, 반도체칩(120, 125a, 125b)의 접속패드(122, 124a, 미도시) 등을 재배선하기 위한 배선패턴(132b)을 포함할 수도 있다. 또한, 제1연결부재(110)는 절연층(111)의 상측 및 하측에 각각 금속층(115)과는 단절되어 배치된 재배선층(112a, 112b)을 포함할 수 있으며, 재배선층(112a, 112b)은 절연층(111)을 관통하는 비아(113)를 통하여 전기적으로 연결될 수 있다. 또한, 봉합재(130) 상에는 패턴층(132a, 132b)의 적어도 일부를 덮는 패시베이션층(180)이 배치될 수 있으며, 패시베이션층(180) 상에는 방열부재(190)가 부착될 수 있다. 한편, 방열부재(190)는 직접 패시베이션층(180)에 부착될 수도 있지만, 신뢰성 개선을 위하여 접속부재(195)를 통하여 부착될 수 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
Referring to the drawings, the fan-out semiconductor package 100G according to another example includes a plurality of through holes 110Ha, 110Hb, and 110Hc, and the semiconductor chip 120, respectively, is formed in the through holes 110Ha, 110Hb, and 110Hc, respectively. 125a, 125b) are arranged. Metal layers 128, 128a (not shown) may be disposed on the inactive surfaces of the semiconductor chips 120, 125a, and 125b, and the vias 133 may be connected to the metal layers 128, 128a, and 128b. In addition, the pattern layers 132a and 132b may include a heat dissipation pattern 132a covering at least a portion of the inactive surface side of each of the semiconductor chips 120, 125a and 125b. It may also include a wiring pattern 132b for rewiring the connection pads 122, 124a (not shown). In addition, the first connection member 110 may include redistribution layers 112a and 112b disposed on the upper side and the lower side of the insulating layer 111 so as to be disconnected from the metal layer 115, and the redistribution layers 112a and 112b. ) May be electrically connected through the vias 113 passing through the insulating layer 111. In addition, the passivation layer 180 may be disposed on the encapsulant 130 to cover at least a portion of the pattern layers 132a and 132b, and the heat dissipation member 190 may be attached to the passivation layer 180. Meanwhile, the heat dissipation member 190 may be directly attached to the passivation layer 180, but may be attached through the connection member 195 to improve reliability. Other content is substantially the same as described above, detailed description thereof will be omitted.

도 23은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
23 is a sectional view schematically showing another example of a fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100H)는 제1연결부재(110)가 제2연결부재(140)와 접하는 제1절연층(111a), 제2연결부재(140)와 접하며 제1절연층(111a)에 매립된 제1재배선층(112a), 제1절연층(111a)의 제1재배선층(112a)이 매립된측의 반대측 상에 배치된 제2재배선층(112b), 제1절연층(111a) 상에 배치되며 제2재배선층(112b)을 덮는 제2절연층(111b), 및 제2절연층(111b) 상에 배치된 제3재배선층(112c)을 포함한다. 제1 내지 제3재배선층(112a, 112b, 112c)은 접속패드(122)와 전기적으로 연결된다. 한편, 제1 및 제2재배선층(112a, 112b)과 제2및 제3재배선층(112b, 112c)은 각각 제1 및 제2절연층(111a, 111b)을 관통하는 제1 및 제2비아(113a, 113b)를 통하여 전기적으로 연결된다.
Referring to the drawings, the fan-out semiconductor package 100H according to another example includes a first insulating layer 111a and a second connecting member 140 in which the first connecting member 110 is in contact with the second connecting member 140. And a second wiring layer 112a disposed on the side opposite to the side in which the first wiring layer 112a embedded in the first insulating layer 111a and the first wiring layer 112a of the first insulating layer 111a are embedded. 112b), a second insulating layer 111b disposed on the first insulating layer 111a and covering the second wiring layer 112b, and a third rewiring layer 112c disposed on the second insulating layer 111b. It includes. The first to third rewiring layers 112a, 112b, and 112c are electrically connected to the connection pads 122. On the other hand, the first and second wiring layers 112a and 112b and the second and third wiring layers 112b and 112c respectively pass through the first and second insulating layers 111a and 111b, respectively. And electrically connected via 113a and 113b.

제1재배선층(112a)이 매립되어 있기 때문에 상술한 바와 같이 제2연결부재(140)의 절연층(141a)의 절연거리가 실질적으로 일정할 수 있다. 제1연결부재(110)가 많은 수의 재배선층(112a, 112b, 112c)을 포함하는바, 제2연결부재(140)를 간소화할 수 있다. 따라서, 제2연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 제1재배선층(112a)이 제1절연층 내부로 리세스될 수 있으며, 따라서 제1절연층(111a)의 하면과 제1재배선층(112a)의 하면이 단차를 가질 수 있. 그 결과 봉합재(130)를 형성할 때 봉합재(130) 형성 물질이 블리딩되어 제1재배선층(112a)을 오염시키는 것을 방지할 수 있다.
Since the first rewiring layer 112a is buried, the insulating distance of the insulating layer 141a of the second connection member 140 may be substantially constant as described above. Since the first connection member 110 includes a large number of redistribution layers 112a, 112b and 112c, the second connection member 140 may be simplified. Therefore, a decrease in yield due to defects occurring in the process of forming the second connection member 140 may be improved. The first rewiring layer 112a may be recessed into the first insulating layer, and thus the bottom surface of the first insulating layer 111a and the bottom surface of the first wiring layer 112a may have a step. As a result, when forming the encapsulant 130, it is possible to prevent the encapsulant 130 forming material from bleeding and contaminating the first rewiring layer 112a.

제1연결부재(110)의 제1재배선층(112a)의 하면은 반도체칩(120)의 접속패드(122)의 하면보다 상측에 위치할 수 있다. 또한, 제2연결부재(140)의 재배선층(142)과 제1연결부재(110)의 재배선층(112a) 사이의 거리는 제2연결부재(140)의 재배선층(142)과 반도체칩(120)의 접속패드(122) 사이의 거리보다 클 수 있다. 이는 제1재배선층(112a)이 절연층(111)의 내부로 리세스될 수 있기 때문이다. 제1연결부재(110)의 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 제1연결부재(110)는 반도체칩(120)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 제1연결부재(110) 내부에 형성된 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다.
The lower surface of the first rewiring layer 112a of the first connection member 110 may be located above the lower surface of the connection pad 122 of the semiconductor chip 120. In addition, the distance between the redistribution layer 142 of the second connection member 140 and the redistribution layer 112a of the first connection member 110 may be equal to the redistribution layer 142 of the second connection member 140 and the semiconductor chip 120. It may be greater than the distance between the connection pad 122 of the). This is because the first rewiring layer 112a may be recessed into the insulating layer 111. The second rewiring layer 112b of the first connection member 110 may be located between the active surface and the inactive surface of the semiconductor chip 120. The first connection member 110 may be formed to a thickness corresponding to the thickness of the semiconductor chip 120, so that the second rewiring layer 112b formed inside the first connection member 110 may be formed of the semiconductor chip 120. It can be placed at a level between the active and inactive surfaces.

제1연결부재(110)의 재배선층(112a, 112b, 112c)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b, 112c) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142)은 박형화를 위하여 이 상대적으로 작은 사이즈로 형성할 수 있다.
The thickness of the redistribution layers 112a, 112b and 112c of the first connection member 110 may be thicker than the thickness of the redistribution layer 142 of the second connection member 140. The first connection member 110 may have a thickness greater than or equal to that of the semiconductor chip 120, and the redistribution layers 112a, 112b, and 112c may also be formed in a larger size according to the scale. On the other hand, the redistribution layer 142 of the second connection member 140 can be formed in this relatively small size for thinning.

그 외에 다른 내용은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다. 한편, 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100B~100G)에 대한 설명이 다른 일례에 따른 팬-아웃 반도체 패키지(100H)에도 적용될 수 있다.
Other content is substantially the same as described above, detailed description thereof will be omitted. Meanwhile, the description of the fan-out semiconductor packages 100B to 100G according to another example described above may also be applied to the fan-out semiconductor package 100H according to another example.

도 24는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
24 is a sectional view schematically showing another example of a fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100I)는 패턴층(132)이 봉합재(130)의 제1연결부재(110)를 덮는 적어도 일부 영역까지 연장된다. 또한, 패턴층(132)은 봉합재(130)를 관통하며 제1연결부재(110)와 접속하는 비아(133)를 통하여 제1연결부재(110)와 연결된다. 예를 들면, 제1연결부재(110)의 제3재배선층(112c)과 연결될 수 있다. 패턴층(132)과 전기적으로 연결된 제1연결부재(110)의 재배선층은 그라운드 패턴일 수 있다. 즉, 패턴층(132)은 제1연결부재(110)의 그라운드 패턴과 연결될 수 있다. 이 경우 열을 제1연결부재(110)를 통하여 하부로도 방출시킬 수 있어, 열 방출 효과가 보다 우수할 수 있다. 도면에서는 제1연결부재(110)의 제1 및 제3재배선층(112a, 112c)만 패턴층(132)과 전기적으로 연결되는 그라운드 패턴을 가지는 것으로 도시하였으나, 경우에 따라서는 제2재배선층(112b) 역시 제1비아(113a)를 통하여 패턴층(132)과 전기적으로 연결된 그라운드 패턴을 가질 수도 있다. 또한, 경우에 따라서는 제3재배선층(112c)만 패턴층(132)과 전기적으로 연결된 그라운드 패턴을 가질 수도 있다.
Referring to the drawing, the fan-out semiconductor package 100I according to another example extends to at least a portion of the pattern layer 132 covering the first connection member 110 of the encapsulant 130. In addition, the pattern layer 132 penetrates the encapsulant 130 and is connected to the first connection member 110 through a via 133 connected to the first connection member 110. For example, it may be connected to the third rewiring layer 112c of the first connection member 110. The redistribution layer of the first connection member 110 electrically connected to the pattern layer 132 may be a ground pattern. That is, the pattern layer 132 may be connected to the ground pattern of the first connection member 110. In this case, heat may also be released downward through the first connection member 110, and thus the heat dissipation effect may be better. In the drawing, only the first and third rewiring layers 112a and 112c of the first connection member 110 have a ground pattern electrically connected to the pattern layer 132, but in some cases, the second rewiring layer ( 112b) may also have a ground pattern electrically connected to the pattern layer 132 through the first via 113a. In some cases, only the third rewiring layer 112c may have a ground pattern electrically connected to the pattern layer 132.

그 외에 다른 내용은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다. 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100B~100G)에 대한 설명이 다른 일례에 따른 팬-아웃 반도체 패키지(100I)에도 적용될 수 있다.
Other content is substantially the same as described above, detailed description thereof will be omitted. The description of the fan-out semiconductor packages 100B to 100G according to another example described above may also be applied to the fan-out semiconductor package 100I according to another example.

도 25는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
25 is a schematic cross-sectional view of another example of a fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100J)는 제1연결부재(110)가 제1절연층(111a), 제1절연층(111a)의 양면에 배치된 제1재배선층(112a) 및 제2재배선층(112b), 제1절연층(112a) 상에 배치되며 제1재배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b) 상에 배치된 제3재배선층(111c), 제1절연층(111a) 상에 배치되어 제2재배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상에 배치된 제4재배선층(112d)을 포함한다. 제1 내지 제4재배선층(112a, 112b, 112c, 112d)는 접속패드(122)와 전기적으로 연결된다. 제1연결부재(110)가 더 많은 수의 재배선층(112a, 112b, 112c, 112d)을 포함하는바, 제2연결부재(140)를 더욱 간소화할 수 있다. 따라서, 제2연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 한편, 제1 내지 제4 재배선층(112a, 112b, 112c, 112d)은 제1 내지 제3 절연층(111a, 111b, 111c)을 관통하는 제1 내지 제3비아(113a, 113b, 113c)를 통하여 전기적으로 연결될 수 있다.
Referring to the drawings, the fan-out semiconductor package 100J according to another example includes a first rewiring layer in which the first connection member 110 is disposed on both surfaces of the first insulating layer 111a and the first insulating layer 111a. Disposed on the second insulating layer 111b and the second insulating layer 112b and the first insulating layer 112a and covering the first insulating layer 112a. The third wiring layer 111c, the third insulating layer 111c disposed on the first insulating layer 111a to cover the second wiring layer 112b, and the third insulating layer 111c. Four rewiring layer 112d is included. The first to fourth rewiring layers 112a, 112b, 112c, and 112d are electrically connected to the connection pads 122. Since the first connection member 110 includes a greater number of redistribution layers 112a, 112b, 112c, and 112d, the second connection member 140 may be further simplified. Therefore, a decrease in yield due to defects occurring in the process of forming the second connection member 140 may be improved. Meanwhile, the first to fourth redistribution layers 112a, 112b, 112c, and 112d may pass through the first to third vias 113a, 113b, and 113c passing through the first to third insulating layers 111a, 111b, and 111c. It can be electrically connected through.

제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 재배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1절연층(111a)은 심재, 무기 필러, 및 절연 수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2절연층(111c) 및 제3절연층(111c)은 무기 필러 및 절연 수지를 포함하는 ABF 필름 또는 감광성 절연 필름일 수 있으나, 이에 한정되는 것은 아니다.
The first insulating layer 111a may be thicker than the second insulating layer 111b and the third insulating layer 111c. The first insulating layer 111a may basically be relatively thick to maintain rigidity, and the second insulating layer 111b and the third insulating layer 111c may form a larger number of redistribution layers 112c and 112d. It may be introduced for. The first insulating layer 111a may include an insulating material different from the second insulating layer 111b and the third insulating layer 111c. For example, the first insulating layer 111a may be, for example, a prepreg including a core material, an inorganic filler, and an insulating resin, and the second insulating layer 111c and the third insulating layer 111c may be inorganic fillers. And an ABF film or a photosensitive insulating film including an insulating resin, but is not limited thereto.

제1연결부재(110)의 제3재배선층(112c)의 하면은 반도체칩(120)의 접속패드(122)의 하면보다 하측에 위치할 수 있다. 또한, 제2연결부재(140)의 재배선층(142)과 제1연결부재(110)의 제3재배선층(112c) 사이의 거리는 제2연결부재(140)의 재배선층(142)과 반도체칩(120)의 접속패드(122) 사이의 거리보다 작을 수 있다. 이는 제3재배선층(112c)이 제2절연층(111b) 상에 돌출된 형태로 배치될 수 있으며, 그 결과 제2연결부재(140)와 접할 수 있기 때문이다. 제1연결부재(110)의 제1재배선층(112a) 및 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 제1연결부재(110)는 반도체칩(120)의 두께에 대응하는 두께로 형성할 수 있으며, 제1연결부재(110) 내부에 형성된 제1재배선층(112a) 및 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다.
The lower surface of the third rewiring layer 112c of the first connection member 110 may be located below the lower surface of the connection pad 122 of the semiconductor chip 120. In addition, the distance between the redistribution layer 142 of the second connection member 140 and the third redistribution layer 112c of the first connection member 110 is greater than the redistribution layer 142 of the second connection member 140 and the semiconductor chip. It may be smaller than the distance between the connection pads 122 of the (120). This is because the third rewiring layer 112c may be disposed to protrude on the second insulating layer 111b, and as a result, may be in contact with the second connection member 140. The first and second rewiring layers 112a and 112b of the first connection member 110 may be located between the active and inactive surfaces of the semiconductor chip 120. The first connection member 110 may be formed to have a thickness corresponding to the thickness of the semiconductor chip 120, and the first and second wiring layers 112a and 112b formed in the first connection member 110 may be formed. May be disposed at a level between an active surface and an inactive surface of the semiconductor chip 120.

제1연결부재(110)의 재배선층(112a, 112b, 112c, 112d)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b, 112c, 112d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142)은 박형화를 위하여 이 상대적으로 작은 사이즈로 형성할 수 있다.
The thickness of the redistribution layers 112a, 112b, 112c and 112d of the first connection member 110 may be thicker than the thickness of the redistribution layer 142 of the second connection member 140. The first connection member 110 may have a thickness greater than or equal to that of the semiconductor chip 120, and the redistribution layers 112a, 112b, 112c, and 112d may also have a larger size. On the other hand, the redistribution layer 142 of the second connection member 140 can be formed in this relatively small size for thinning.

그 외에 다른 내용은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다. 한편, 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100B~100G)에 대한 설명이 다른 일례에 따른 팬-아웃 반도체 패키지(100J)에도 적용될 수 있다.
Other content is substantially the same as described above, detailed description thereof will be omitted. Meanwhile, the description of the fan-out semiconductor packages 100B to 100G according to another example described above may also be applied to the fan-out semiconductor package 100J according to another example.

도 26은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
26 is a schematic cross-sectional view of another example of a fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100K)는 패턴층(132)이 봉합재(130)의 제1연결부재(110)를 덮는 적어도 일부 영역까지 연장된다. 또한, 패턴층(132)은 봉합재(130)를 관통하며 제1연결부재(110)와 접속하는 비아(133)를 통하여 제1연결부재(110)와 연결된다. 예를 들면, 제1연결부재(110)의 제4재배선층(112d)과 연결될 수 있다. 패턴층(132)과 전기적으로 연결된 제1연결부재(110)의 재배선층은 그라운드 패턴일 수 있다. 즉, 패턴층(132)은 제1연결부재(110)의 그라운드 패턴과 연결될 수 있다. 이 경우 열을 제1연결부재(110)를 통하여 하부로도 방출시킬 수 있어, 열 방출 효과가 보다 우수할 수 있다. 도면에서는 제1연결부재(110)의 제2 및 제4재배선층(112b, 112c)만 패턴층(132)과 전기적으로 연결되는 그라운드 패턴을 가지는 것으로 도시하였으나, 경우에 따라서는 제1 및/또는 3재배선층(112a, 112c) 역시 제1 및/또는 제2비아(113a, 113b)를 통하여 패턴층(132)과 전기적으로 연결된 그라운드 패턴을 가질 수도 있다. 또한, 경우에 따라서는 제4재배선층(112d)만 패턴층(132)과 전기적으로 연결된 그라운드 패턴을 가질 수도 있다.
Referring to the drawing, the fan-out semiconductor package 100K according to another example extends to at least a portion of the pattern layer 132 covering the first connection member 110 of the encapsulant 130. In addition, the pattern layer 132 penetrates the encapsulant 130 and is connected to the first connection member 110 through a via 133 connected to the first connection member 110. For example, it may be connected to the fourth rewiring layer 112d of the first connection member 110. The redistribution layer of the first connection member 110 electrically connected to the pattern layer 132 may be a ground pattern. That is, the pattern layer 132 may be connected to the ground pattern of the first connection member 110. In this case, heat may also be released downward through the first connection member 110, and thus the heat dissipation effect may be better. In the drawing, only the second and fourth rewiring layers 112b and 112c of the first connection member 110 have a ground pattern electrically connected to the pattern layer 132, but in some cases, the first and / or The third rewiring layers 112a and 112c may also have ground patterns electrically connected to the pattern layer 132 through the first and / or second vias 113a and 113b. In some cases, only the fourth rewiring layer 112d may have a ground pattern electrically connected to the pattern layer 132.

그 외에 다른 내용은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다. 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100B~100G)에 대한 설명이 다른 일례에 따른 팬-아웃 반도체 패키지(100K)에도 적용될 수 있다.
Other content is substantially the same as described above, detailed description thereof will be omitted. The description of the fan-out semiconductor packages 100B to 100G according to another example described above may also be applied to the fan-out semiconductor package 100K according to another example.

그 외에 다른 내용은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다. 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100B~100I)에 대한 설명이 다른 일례에 따른 팬-아웃 반도체 패키지(100J)에도 적용될 수 있다.
Other content is substantially the same as described above, detailed description thereof will be omitted. The description of the fan-out semiconductor packages 100B to 100I according to another example described above may also be applied to the fan-out semiconductor package 100J according to another example.

본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
In the present disclosure, the lower side, the lower side, the lower side, and the like are used to mean the direction toward the mounting surface of the fan-out semiconductor package based on the cross section of the figure for convenience, and the upper side, the upper side, the upper side, and the like are used in the opposite direction. However, this is defined for convenience of description, and the scope of the claims is not specifically limited by the description of these directions.

본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
In the present disclosure, the term "connected" is a concept including not only directly connected but also indirectly connected through an adhesive layer or the like. In addition, electrically connected means a concept that includes both a physical connection and a non-connection case. In addition, the first and second expressions are used to distinguish one component from another, and do not limit the order and / or importance of the components. In some cases, the first component may be referred to as the second component, and similarly, the second component may be referred to as the first component without departing from the scope of the right.

본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
The expression example used in the present disclosure does not mean the same embodiment, but is provided to emphasize different unique features. However, the examples presented above do not exclude implementations in combination with the features of other examples. For example, although a matter described in one particular example is not described in another example, it may be understood as a description related to another example unless otherwise described or contradicted with the matter in another example.

본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
The terms used in the present disclosure are merely used to describe examples and are not intended to limit the present disclosure. As used herein, the singular forms "a", "an" and "the" include plural forms unless the context clearly indicates otherwise.

1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결부재 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체칩
2121: 바디 2122: 접속패드
2140: 연결부재 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 100: 반도체 패키지
100A~100K: 팬-아웃 반도체 패키지
110: 제1연결부재 111, 112a, 112b, 112c: 절연층
112a, 112b, 112c, 112d: 재배선층 113, 113a, 113b, 113c: 비아
120, 125a, 125b: 반도체칩 121, 123a, 123b: 바디
122, 124a: 접속패드 123: 패시베이션막
128, 128a, 128b: 금속층
130: 봉합재 131: 개구부
132: 패턴층 133: 비아
132a: 방열패턴 132b: 배선패턴
140: 제2연결부재 141: 절연층
142: 재배선층 143: 비아
150: 패시베이션층 160: 언더범프금속층
170: 접속단자 180: 패시베이션층
191, 192: 수동부품 193: 표면실장부품
190: 방열부재 195: 접속부재1000: electronic device 1010: mainboard
1020: chip-related parts 1030: network-related parts
1040: other components 1050: camera
1060: antenna 1070: display
1080: battery 1090: signal line
1100: smartphone 1101: smartphone body
1110: smartphone motherboard 1111: motherboard insulation layer
1112: motherboard wiring 1120: components
1130: smartphone camera 2200: fan-in semiconductor package
2220: semiconductor chip 2221: body
2222: connection pad 2223: passivation film
2240: connecting member 2241: insulating layer
2242: redistribution layer 2243: vias
2250: passivation layer 2260: under bump metal layer
2270: solder ball 2280: underfill resin
2290: molding material 2500: main board
2301: interposer substrate 2302: interposer substrate
2100: fan-out semiconductor package 2120: semiconductor chip
2121: body 2122: connection pad
2140: connecting member 2141: insulating layer
2142: redistribution layer 2143: via
2150: passivation layer 2160: under bump metal layer
2170: solder ball 100: semiconductor package
100A to 100K: Fan-Out Semiconductor Package
110: first connecting member 111, 112a, 112b, 112c: insulating layer
112a, 112b, 112c, 112d: redistribution layer 113, 113a, 113b, 113c: via
120, 125a, 125b: semiconductor chip 121, 123a, 123b: body
122, 124a: connection pad 123: passivation film
128, 128a, 128b: metal layer
130: encapsulant 131: opening
132: pattern layer 133: via
132a: heat radiation pattern 132b: wiring pattern
140: second connection member 141: insulating layer
142: redistribution layer 143: via
150: passivation layer 160: under bump metal layer
170: connection terminal 180: passivation layer
191, 192: Passive component 193: Surface mount component
190: heat dissipation member 195: connection member

Claims (18)

관통홀을 갖는 제1연결부재;
상기 제1연결부재의 관통홀에 배치되며, 접속패드가 배치된 제1면 및 상기 제1면의 반대측에 배치된 제2면을 갖는 반도체칩;
상기 제1연결부재 및 상기 반도체칩의 제2면의 적어도 일부를 봉합하는 봉합재;
상기 봉합재의 상면 상에 배치되며, 상기 반도체칩의 제2면 측의 적어도 일부를 덮는 패턴층;
상기 패턴층과 연결되며, 상기 패턴층 및 상기 반도체칩의 제2면 사이에서 상기 봉합재의 적어도 일부를 관통하는 비아; 및
상기 제1연결부재 및 상기 반도체칩의 제1면 상에 배치되며, 절연층 및 상기 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하는 제2연결부재; 를 포함하며,
상기 패턴층 및 상기 비아는 서로 일체화되며,
상기 제2연결부재의 절연층은 상기 제1연결부재, 상기 반도체칩의 제1면, 및 상기 봉합재 각각의 적어도 일부와 서로 접하는,
팬-아웃 반도체 패키지.
A first connection member having a through hole;
A semiconductor chip disposed in the through hole of the first connection member and having a first surface on which a connection pad is disposed and a second surface on an opposite side of the first surface;
An encapsulant encapsulating at least a portion of the first connection member and the second surface of the semiconductor chip;
A pattern layer disposed on an upper surface of the encapsulant and covering at least a portion of the second surface side of the semiconductor chip;
A via connected to the pattern layer and passing through at least a portion of the encapsulant between the pattern layer and the second surface of the semiconductor chip; And
A second connection member disposed on the first connection member and the first surface of the semiconductor chip, the second connection member including an insulating layer and a redistribution layer electrically connected to the connection pad of the semiconductor chip; Including;
The pattern layer and the via are integrated with each other,
The insulating layer of the second connection member is in contact with at least a portion of each of the first connection member, the first surface of the semiconductor chip, and the encapsulant,
Fan-out semiconductor package.
삭제delete 제 1 항에 있어서,
상기 반도체칩의 제2면에 배치된 금속층; 을 더 포함하며,
상기 비아는 상기 금속층과 접속하는,
팬-아웃 반도체 패키지.
The method of claim 1,
A metal layer disposed on a second surface of the semiconductor chip; More,
The via connects with the metal layer,
Fan-out semiconductor package.
제 1 항에 있어서,
상기 패턴층의 적어도 일부를 덮는 패시베이션층; 및
상기 패시베이션층 상에 부착된 방열부재; 를 더 포함하는,
팬-아웃 반도체 패키지.
The method of claim 1,
A passivation layer covering at least a portion of the pattern layer; And
A heat dissipation member attached to the passivation layer; Further comprising,
Fan-out semiconductor package.
제 1 항에 있어서,
상기 패턴층은 상기 반도체칩의 접속패드와 전기적으로 절연된 패턴을 포함하는,
팬-아웃 반도체 패키지.
The method of claim 1,
The pattern layer includes a pattern electrically insulated from the connection pad of the semiconductor chip.
Fan-out semiconductor package.
제 1 항에 있어서,
상기 패턴층은 그라운드 패턴을 포함하는,
팬-아웃 반도체 패키지.
The method of claim 1,
The pattern layer includes a ground pattern,
Fan-out semiconductor package.
제 6 항에 있어서,
상기 패턴층은 신호 패턴을 더 포함하는,
팬-아웃 반도체 패키지.
The method of claim 6,
The pattern layer further includes a signal pattern,
Fan-out semiconductor package.
제 7 항에 있어서,
상기 제1연결부재는 그라운드 패턴을 포함하며,
상기 패턴층의 그라운드 패턴은 상기 비아를 통하여 상기 제1연결부재의 그라운드 패턴과 전기적으로 연결된,
팬-아웃 반도체 패키지.
The method of claim 7, wherein
The first connection member includes a ground pattern,
The ground pattern of the pattern layer is electrically connected to the ground pattern of the first connecting member through the via,
Fan-out semiconductor package.
제 1 항에 있어서,
상기 제1연결부재는 상기 봉합재를 관통하는 개구부에 의하여 적어도 일부가 노출되는 재배선층을 포함하며,
상기 제1연결부재의 재배선층은 상기 접속패드와 전기적으로 연결된,
팬-아웃 반도체 패키지.
The method of claim 1,
The first connection member includes a redistribution layer at least partially exposed by an opening penetrating through the encapsulant.
The redistribution layer of the first connection member is electrically connected to the connection pad,
Fan-out semiconductor package.
제 1 항에 있어서,
상기 관통홀의 벽면에 배치된 금속층; 을 더 포함하는,
팬-아웃 반도체 패키지.
The method of claim 1,
A metal layer disposed on a wall surface of the through hole; Including more;
Fan-out semiconductor package.
제 10 항에 있어서,
상기 금속층은 상기 제1연결부재의 상측 및 하측으로 연장된,
팬-아웃 반도체 패키지.
The method of claim 10,
The metal layer extends above and below the first connection member.
Fan-out semiconductor package.
제 1 항에 있어서,
상기 제1연결부재는 상기 관통홀로 제1 및 제2관통홀을 포함하며,
상기 제1관통홀에는 상기 반도체칩이 배치되고,
상기 제2관통홀에는 수동부품이 배치되며,
상기 비아는 상기 반도체칩의 제2면과 선택적으로 연결된,
팬-아웃 반도체 패키지.
The method of claim 1,
The first connection member includes first and second through holes as the through holes,
The semiconductor chip is disposed in the first through hole,
The passive part is disposed in the second through hole,
The via is selectively connected to a second surface of the semiconductor chip,
Fan-out semiconductor package.
제 1 항에 있어서,
상기 제1연결부재는, 제1절연층, 상기 제2연결부재와 접하며 상기 제1절연층에 매립된 제1재배선층, 및 상기 제1절연층의 상기 제1재배선층이 매립된측의 반대측 상에 배치된 제2재배선층, 을 포함하며,
상기 제1 및 제2재배선층은 상기 접속패드와 전기적으로 연결된,
팬-아웃 반도체 패키지.
The method of claim 1,
The first connection member may be opposite to a side in which the first insulating layer is in contact with the first insulating layer, the second connecting member and is buried in the first insulating layer, and the first insulating layer is embedded in the first insulating layer. A second rewiring layer disposed thereon;
The first and second rewiring layer is electrically connected to the connection pad,
Fan-out semiconductor package.
제 13 항에 있어서,
상기 제1연결부재는, 상기 제1절연층 상에 배치되며 상기 제2재배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3재배선층, 을 더 포함하며,
상기 제3재배선층은 상기 접속패드와 전기적으로 연결된,
팬-아웃 반도체 패키지.
The method of claim 13,
The first connection member further includes a second insulating layer disposed on the first insulating layer and covering the second wiring layer, and a third wiring layer disposed on the second insulating layer,
The third wiring layer is electrically connected to the connection pad,
Fan-out semiconductor package.
제 13 항에 있어서,
상기 제1재배선층의 하면은 상기 제1절연층의 하면과 단차를 가지는,
팬-아웃 반도체 패키지.
The method of claim 13,
The lower surface of the first wiring layer has a step with the lower surface of the first insulating layer,
Fan-out semiconductor package.
제 1 항에 있어서,
상기 제1연결부재는, 제1절연층, 상기 제1절연층의 양면에 배치된 제1재배선층 및 제2재배선층, 상기 제1절연층 상에 배치되며 상기 제1재배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3재배선층, 을 포함하며,
상기 제1 내지 제3재배선층은 상기 접속패드와 전기적으로 연결된,
팬-아웃 반도체 패키지.
The method of claim 1,
The first connection member may include a first insulating layer, a first wiring layer and a second wiring layer disposed on both surfaces of the first insulating layer, and a second wiring layer disposed on the first insulating layer and covering the first wiring layer. An insulating layer, and a third wiring layer disposed on the second insulating layer,
The first to third rewiring layer is electrically connected to the connection pad,
Fan-out semiconductor package.
제 16 항에 있어서,
상기 제1연결부재는, 상기 제1절연층 상에 배치되어 상기 제2재배선층을 덮는 제3절연층, 및 상기 제3절연층 상에 배치된 제4재배선층, 을 더 포함하며,
상기 제4재배선층은 상기 접속패드와 전기적으로 연결된,
팬-아웃 반도체 패키지.
The method of claim 16,
The first connection member further includes a third insulating layer disposed on the first insulating layer to cover the second wiring layer, and a fourth wiring layer disposed on the third insulating layer.
The fourth wiring layer is electrically connected to the connection pad,
Fan-out semiconductor package.
제 16 항에 있어서,
상기 제1절연층은 상기 제2절연층 보다 두께가 두꺼운,
팬-아웃 반도체 패키지.The method of claim 16,
The first insulating layer is thicker than the second insulating layer,
Fan-out semiconductor package.
KR1020160166951A 2016-04-25 2016-12-08 Fan-out semiconductor package KR102016492B1 (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
TW106102511A TWI630690B (en) 2016-04-25 2017-01-24 Fan-out semiconductor package
US15/413,713 US9875970B2 (en) 2016-04-25 2017-01-24 Fan-out semiconductor package
TW107116224A TWI655726B (en) 2016-04-25 2017-01-24 Fan-out type semiconductor package
US15/799,624 US10199329B2 (en) 2016-04-25 2017-10-31 Fan-out semiconductor package

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1020160049830 2016-04-25
KR20160049830 2016-04-25
KR1020160117321 2016-09-12
KR1020160117321A KR20170121666A (en) 2016-04-25 2016-09-12 Fan-out semiconductor package

Publications (2)

Publication Number Publication Date
KR20170121671A KR20170121671A (en) 2017-11-02
KR102016492B1 true KR102016492B1 (en) 2019-09-02

Family

ID=60383329

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160166951A KR102016492B1 (en) 2016-04-25 2016-12-08 Fan-out semiconductor package

Country Status (1)

Country Link
KR (1) KR102016492B1 (en)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101973446B1 (en) 2017-11-28 2019-04-29 삼성전기주식회사 Fan-out semiconductor package
KR101982057B1 (en) * 2017-11-30 2019-05-24 삼성전기주식회사 Fan-out semiconductor package
KR101982058B1 (en) 2017-12-06 2019-05-24 삼성전기주식회사 Fan-out semiconductor package
KR102005351B1 (en) * 2017-12-07 2019-07-31 삼성전자주식회사 Fan-out sensor package
KR101942747B1 (en) 2017-12-15 2019-01-28 삼성전기 주식회사 Fan-out semiconductor package
KR101912292B1 (en) 2017-12-15 2018-10-29 삼성전기 주식회사 Fan-out semiconductor package and package on package comprising the same
KR101982061B1 (en) * 2017-12-19 2019-05-24 삼성전기주식회사 Semiconductor package
KR102022267B1 (en) 2017-12-28 2019-09-18 삼성전자주식회사 Fan-out semiconductor package
US10727212B2 (en) * 2018-03-15 2020-07-28 Samsung Electronics Co., Ltd. Semiconductor package
KR102070090B1 (en) * 2018-03-15 2020-01-29 삼성전자주식회사 Semiconductor package
KR20190124892A (en) * 2018-04-27 2019-11-06 삼성전자주식회사 Fan-out semiconductor package
KR102086361B1 (en) 2018-06-04 2020-03-09 삼성전자주식회사 Semiconductor package
KR102098592B1 (en) 2018-07-05 2020-04-08 삼성전자주식회사 Semiconductor package
KR102127828B1 (en) 2018-08-10 2020-06-29 삼성전자주식회사 Semiconductor package
KR102164794B1 (en) 2018-08-27 2020-10-13 삼성전자주식회사 Fan-out semiconductor package
KR102513086B1 (en) * 2018-10-01 2023-03-23 삼성전자주식회사 Semiconductor package
KR102639441B1 (en) * 2018-11-09 2024-02-22 삼성전자주식회사 Semiconductor package and electromagnetic interference shielding structure for the same
KR102547250B1 (en) 2018-12-20 2023-06-23 삼성전자주식회사 Semiconductor package

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004214258A (en) * 2002-12-27 2004-07-29 Renesas Technology Corp Semiconductor module
JP2009016377A (en) * 2007-06-29 2009-01-22 Fujikura Ltd Multilayer wiring board and multilayer wiring board manufacturing method

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7855342B2 (en) * 2000-09-25 2010-12-21 Ibiden Co., Ltd. Semiconductor element, method of manufacturing semiconductor element, multi-layer printed circuit board, and method of manufacturing multi-layer printed circuit board
US7459729B2 (en) * 2006-12-29 2008-12-02 Advanced Chip Engineering Technology, Inc. Semiconductor image device package with die receiving through-hole and method of the same
JP5326269B2 (en) * 2006-12-18 2013-10-30 大日本印刷株式会社 Electronic component built-in wiring board, and heat dissipation method for electronic component built-in wiring board

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004214258A (en) * 2002-12-27 2004-07-29 Renesas Technology Corp Semiconductor module
JP2009016377A (en) * 2007-06-29 2009-01-22 Fujikura Ltd Multilayer wiring board and multilayer wiring board manufacturing method

Also Published As

Publication number Publication date
KR20170121671A (en) 2017-11-02

Similar Documents

Publication Publication Date Title
KR102016492B1 (en) Fan-out semiconductor package
KR102086364B1 (en) Semiconductor package
KR101939046B1 (en) Fan-out semiconductor package
KR102052900B1 (en) Fan-out semiconductor package
KR102041661B1 (en) Fan-out semiconductor package
KR101982049B1 (en) Fan-out semiconductor package
KR101983185B1 (en) Fan-out semiconductor package
KR102052899B1 (en) Electronic component package
KR101963282B1 (en) Fan-out semiconductor package
JP6738401B2 (en) Fan-out semiconductor package
KR102016491B1 (en) Fan-out semiconductor package
KR101942727B1 (en) Fan-out semiconductor package
KR102039711B1 (en) Fan-out component package
KR102073294B1 (en) Fan-out semiconductor package
KR20170121666A (en) Fan-out semiconductor package
KR102055593B1 (en) Fan-out semiconductor package
KR102061564B1 (en) Fan-out semiconductor package
KR20190096562A (en) Fan-out semiconductor package
KR20200008886A (en) Antenna module
KR20190124892A (en) Fan-out semiconductor package
KR20200016624A (en) Fan-out semiconductor package
KR20200067658A (en) Semiconductor package
KR20190052598A (en) Fan-out semiconductor package
KR102015909B1 (en) Fan-out semiconductor package
KR101982045B1 (en) Fan-out semiconductor package

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant