KR20170043427A - Electronic component package and manufacturing method for the same - Google Patents

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KR20170043427A
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electronic component
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component package
frame
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이두환
김종립
김형준
오경섭
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Abstract

The present disclosure relates to an electronic component package and a manufacturing method thereof. The electronic component package includes a frame which has a through hole, an electronic component which is arranged in the through hole, and a rewiring layer which is arranged on one side of the electronic component and the frame. The rewiring layer includes a wiring pattern electrically connected to the electronic component. A wiring pattern which is buried to expose one side thereof and is electrically connected to the wiring pattern of the rewiring layer is arranged on one side of the frame. Accordingly, the present invention can solve a bending problem of the electronic component package and provide a wider routing area.

Description

전자부품 패키지 및 그 제조방법{ELECTRONIC COMPONENT PACKAGE AND MANUFACTURING METHOD FOR THE SAME}[0001] ELECTRONIC COMPONENT PACKAGE AND MANUFACTURING METHOD FOR THE SAME [0002]

본 개시는 전자부품 패키지 및 그 제조방법에 관한 것이다.
The present disclosure relates to an electronic component package and a method of manufacturing the same.

전자부품 패키지란 전자부품을 회로 기판(Printed Circuit Board: PCB), 예를 들면, 전자기기의 메인 보드 등에 전기적으로 연결시키고, 외부의 충격으로부터 전자부품을 보호하기 위한 패키지 기술을 의미하며, 이는 회로 기판, 예를 들면 인터포저 기판 내에 전자부품을 내장하는 소위 임베디드 기술과는 구별된다. 한편, 최근 전자부품에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 전자부품 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
The electronic component package refers to a package technology for electrically connecting an electronic component to a printed circuit board (PCB), for example, a main board of an electronic device and protecting the electronic component from an external impact, Called embedded technology in which electronic parts are embedded in a substrate, for example, an interposer substrate. On the other hand, one of the major trends in the development of technology related to electronic components in recent years is to reduce the size of components. Accordingly, in the package field, it is required to implement a large number of pins .

상기와 같은 기술적 요구에 부합하기 제시된 패키지 기술 중의 하나가 웨이퍼 상에 형성된 전자부품의 전극 패드의 재배선을 이용하는 웨이퍼 레벨 패키지(Wafer Level Package: WLP)이다. 웨이퍼 레벨 패키지에는 팬-인 웨이퍼 레벨 패키지(fan-in WLP)와 팬-아웃 웨이퍼 레벨 패키지(fan-out WLP)가 있으며, 특히 팬-아웃 웨이퍼 레벨 패키지의 경우 소형의 크기를 가지면서 다수의 핀을 구현함에 유용한바 최근 활발히 개발되고 있다.
[0004] One of the package technologies proposed in accordance with the above technical requirements is a wafer level package (WLP) using rewiring of electrode pads of electronic components formed on a wafer. The wafer-level package includes a fan-in WLP and a fan-out WLP. In particular, in a fan-out wafer level package, Which is currently being actively developed.

본 개시의 여러 목적 중 하나는 전자부품이 봉합되는 영역에 배선패턴이 형성된 프레임을 도입하되, 배선패턴의 두께에 의하여 발생하는 재배선층의 절연거리 불균일을 해소하는 것이다.
One of the objects of the present disclosure is to introduce a frame in which a wiring pattern is formed in an area where an electronic component is sealed, thereby eliminating variations in insulation distance of the re-wiring layer caused by the thickness of the wiring pattern.

본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 프레임의 일측에 형성되는 배선패턴을 일면이 노출되도록 프레임 내부에 매립하는 것이다.
One of the solutions proposed through the present disclosure is to embed a wiring pattern formed on one side of a frame in a frame so that one side is exposed.

즉, 일례에 따른 전자부품 패키지는 관통 홀을 가지는 프레임, 상기 관통 홀 내에 배치된 전자부품, 및 상기 프레임 및 상기 전자부품의 일측에 배치된 재배선층을 포함하며, 상기 재배선층은 상기 전자부품과 전기적으로 연결되는 배선패턴을 포함하며, 상기 프레임의 일측에는, 일면이 노출되도록 매립되며 상기 재배선층의 배선패턴과 전기적으로 연결되는 배선패턴이 배치된 것일 수 있다.
That is, an electronic component package according to an example includes a frame having a through hole, an electronic component disposed in the through hole, and a redistribution layer disposed on one side of the frame and the electronic component, And a wiring pattern electrically connected to the wiring pattern of the re-wiring layer may be disposed on one side of the frame.

또한, 일례에 따른 전자부품 패키지의 제조방법은 캐리어 필름을 준비하는 단계, 상기 캐리어 필름 상에 배선패턴을 형성하는 단계, 상기 캐리어 필름 상에 상기 배선패턴의 적어도 일부를 매립하는 지지층을 형성하는 단계, 상기 캐리어 필름을 박리하는 단계, 상기 지지층을 관통하는 관통 홀을 형성하는 단계, 상기 관통 홀 내에 전자부품을 배치하는 단계, 및 상기 지지층 및 상기 전자부품의 일측에 재배선층을 형성하는 단계를 포함하는 것일 수 있다.
According to another aspect of the present invention, there is provided a method of manufacturing an electronic component package, including the steps of preparing a carrier film, forming a wiring pattern on the carrier film, forming a supporting layer for embedding at least a part of the wiring pattern on the carrier film , Peeling the carrier film, forming a through hole passing through the support layer, disposing the electronic component in the through hole, and forming a re-wiring layer on one side of the support layer and the electronic component .

본 개시의 여러 효과 중 일 효과로서 전자부품 패키지의 휨 문제를 개선함과 동시에 보다 넓은 라우팅 영역을 제공할 수 있으며, 재배선층의 고밀도 배선 설계 또한 용이한 새로운 구조의 전자부품 패키지를 제공할 수 있다.
As one of the effects of the present disclosure, it is possible to provide a new structure of an electronic component package which can improve a bending problem of an electronic component package, can provide a wider routing area, and can easily design a high density wiring of a rewiring layer .

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기에 적용된 전자부품 패키지의 예를 개략적으로 도시한다.
도 3은 전자부품 패키지의 일례를 개략적으로 나타낸 단면도다.
도 4는 도 3의 전자부품 패키지의 개략적인 I-I' 면 절단 평면도다.
도 5는 도 3의 전자부품 패키지의 개략적인 제조공정 일례를 도시한다.
도 6은 도 3의 전자부품 패키지 변형예를 개략적으로 나타낸 단면도다.
도 7은 도 6의 전자부품 패키지의 개략적인 Ⅱ-Ⅱ' 면 절단 평면도다.
도 8은 도 3의 전자부품 패키지 변형예를 개략적으로 나타낸 단면도다.
도 9는 도 8의 전자부품 패키지의 개략적인 Ⅲ-Ⅲ' 면 절단 평면도다.
도 10은 도 3의 전자부품 패키지 변형예를 개략적으로 나타낸 단면도다.
도 11은 도 10의 전자부품 패키지의 개략적인 Ⅳ-Ⅳ' 면 절단 평면도다.
도 12는 도 3의 전자부품 패키지 변형예를 개략적으로 나타낸 단면도다.
도 13은 도 3의 전자부품 패키지 변형예를 개략적으로 나타낸 단면도다.
도 14는 전자부품 패키지의 다른 일례를 개략적으로 나타내는 단면도다.
도 15은 도 14의 전자부품 패키지의 개략적인 V-V' 면 절단 평면도다.
도 16은 도 14의 전자부품 패키지의 개략적인 제조공정 일례를 도시한다.
도 17은 도 14의 전자부품 패키지 변형예를 개략적으로 나타낸 단면도다.
도 18은 도 17의 전자부품 패키지의 개략적인 Ⅵ-Ⅵ' 면 절단 평면도다.
도 19는 도 14의 전자부품 패키지 변형예를 개략적으로 나타낸 단면도다.
도 20은 도 19의 전자부품 패키지의 개략적인 Ⅶ-Ⅶ' 면 절단 평면도다.
도 21은 도 14의 전자부품 패키지 변형예를 개략적으로 나타낸 단면도다.
도 22는 도 21의 전자부품 패키지의 개략적인 Ⅷ-Ⅷ' 면 절단 평면도다.
도 23은 도 14의 전자부품 패키지 변형예를 개략적으로 나타낸 단면도다.
도 24는 도 23의 전자부품 패키지의 개략적인 Ⅸ-Ⅸ' 면 절단 평면도다.
도 25는 도 14의 전자부품 패키지 변형예를 개략적으로 나타낸 단면도다.
도 26은 도 25의 전자부품 패키지의 개략적인 Ⅹ-Ⅹ' 면 절단 평면도다.
도 27은 도 14의 전자부품 패키지 변형예를 개략적으로 나타낸 단면도다.
도 28은 도 14의 전자부품 패키지 변형예를 개략적으로 나타낸 단면도다.
도 29는 재배선층의 절연거리가 불균일한 전자부품 패키지의 일례를 나타내는 단면도다.1 is a block diagram schematically showing an example of an electronic equipment system.
Fig. 2 schematically shows an example of an electronic component package applied to an electronic device.
3 is a cross-sectional view schematically showing an example of an electronic component package.
Fig. 4 is a schematic II 'side cut-away plan view of the electronic component package of Fig. 3;
Fig. 5 shows an example of a schematic manufacturing process of the electronic component package of Fig.
Fig. 6 is a cross-sectional view schematically showing an electronic component package modification of Fig. 3;
7 is a schematic elevational view II-II 'side cut-away plan view of the electronic component package of FIG.
Fig. 8 is a cross-sectional view schematically showing an electronic component package modification of Fig. 3;
Fig. 9 is a schematic III-III 'cut-away plan view of the electronic component package of Fig. 8;
Fig. 10 is a cross-sectional view schematically showing an electronic component package modification of Fig. 3;
11 is a schematic IV-IV 'side cut-away plan view of the electronic component package of FIG.
Fig. 12 is a cross-sectional view schematically showing an electronic component package modification of Fig. 3;
13 is a cross-sectional view schematically showing an electronic component package modification of Fig.
14 is a cross-sectional view schematically showing another example of the electronic component package.
Fig. 15 is a schematic VV 'plane cutting plan view of the electronic component package of Fig. 14; Fig.
Fig. 16 shows an example of a schematic manufacturing process of the electronic component package of Fig.
17 is a cross-sectional view schematically showing an electronic component package modification of Fig.
Fig. 18 is a schematic plan view of the electronic component package of Fig. 17 taken along line VI-VI '; Fig.
Fig. 19 is a cross-sectional view schematically showing an electronic component package modification of Fig. 14; Fig.
Fig. 20 is a schematic plan view of the electronic component package of Fig. 19 taken along line VII-VII '; Fig.
21 is a cross-sectional view schematically showing an electronic component package modification of Fig.
22 is a schematic sectional view taken along line VIII-VIII 'of the electronic component package of FIG.
Fig. 23 is a cross-sectional view schematically showing an electronic component package modification of Fig. 14;
FIG. 24 is a schematic plan view of the electronic component package of FIG. 23 taken along line IX-IX '; FIG.
Fig. 25 is a cross-sectional view schematically showing an electronic component package modification of Fig. 14;
Fig. 26 is a schematic plan view of the electronic component package of Fig. 25 taken along line X-X '; Fig.
Fig. 27 is a cross-sectional view schematically showing an electronic component package modification of Fig. 14;
28 is a cross-sectional view schematically showing an electronic component package modification of Fig.
29 is a cross-sectional view showing an example of an electronic component package in which the insulation distance of the re-distribution layer is uneven.

이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
Hereinafter, the present disclosure will be described with reference to the accompanying drawings. The shape and size of elements in the drawings may be exaggerated or reduced for clarity.

전자기기Electronics

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
1 is a block diagram schematically showing an example of an electronic equipment system.

도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
Referring to the drawings, an electronic device 1000 accommodates a main board 1010. The main board 1010 is physically and / or electrically connected to the chip-related components 1020, the network-related components 1030, and other components 1040. They are also combined with other components to be described later to form various signal lines 1090.

칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
Chip related components 1020 include memory chips such as volatile memory (e.g., DRAM), non-volatile memory (e.g., ROM), flash memory, etc.; An application processor chip such as a central processor (e.g., a CPU), a graphics processor (e.g., a GPU), a digital signal processor, a cryptographic processor, a microprocessor, Analog-to-digital converters, and logic chips such as application-specific integrated circuits (ICs), and the like, but it is needless to say that other types of chip-related components may be included. It goes without saying that these components 1020 can be combined with each other.

네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있음은 물론이다. 또한, 이들 부품(1030)이 상술한 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
IEEE 802.11 family, etc.), IEEE 802.20, long term evolution (LTE), Ev-DO, HSPA +, HSDPA +, HSUPA +, EDGE, GSM , And any other wireless and wired protocols designated as GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G and later, as well as any other wireless or wired It goes without saying that any of the standards or protocols may be included. It goes without saying that these parts 1030 can be combined with each other with the chip related part 1020 described above.

기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있음은 물론이다. 또한, 이들 부품(1040)이 상술한 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
Other components 1040 include high-frequency inductors, ferrite inductors, power inductors, ferrite beads, low temperature co-firing ceramics (LTCC), EMI (Electro Magnetic Interference) filters and MLCC (Multi-Layer Ceramic Condenser) , But it is needless to say that the present invention may include other passive components used for various other purposes. It goes without saying that these components 1040 may be combined with each other with the chip related component 1020 and / or the network related component 1030 described above.

전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인 보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 이 다른 부품은, 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등을 포함하며, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
Depending on the type of electronic device 1000, the electronic device 1000 may include other components that may or may not be physically and / or electrically connected to the mainboard 1010. These other components include, for example, a camera 1050, an antenna 1060, a display 1070, a battery 1080, an audio codec (not shown), a video codec (not shown), a power amplifier (Not shown), a CD (compact disk) (not shown), a magnetic disk (not shown), a magnetic disk (not shown) And a digital versatile disk (DVD) (not shown), but the present invention is not limited thereto, and other components used for various purposes may be included depending on the type of the electronic device 1000.

전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
The electronic device 1000 may be a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a network system, a computer a computer, a monitor, a tablet, a laptop, a netbook, a television, a video game, a smart watch, and the like. However, it is needless to say that the present invention is not limited thereto and may be any other electronic device that processes data.

도 2는 전자기기에 적용된 전자부품 패키지의 예를 개략적으로 도시한다.
Fig. 2 schematically shows an example of an electronic component package applied to an electronic device.

전자부품 패키지는 상술한 바와 같은 다양한 전자기기(1000)에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드(1110)가 수용되어 있으며, 상기 메인보드(1110)에는 다양한 전자부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인 보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 이때, 상기 전자부품(1120) 중 일부는 상술한 바와 같은 칩 관련부품일 수 있으며, 전자부품 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다.
The electronic component package is applied to various electronic apparatuses 1000 as described above for various purposes. For example, a main board 1110 is accommodated in the body 1101 of the smartphone 1100, and various electronic components 1120 are physically and / or electrically connected to the main board 1110. In addition, other components, such as the camera 1130, that are physically and / or electrically connected to the main board 1010 or not may be contained within the body 1101. At this time, some of the electronic components 1120 may be chip related components as described above, and the electronic component package 100 may be, for example, an application processor, but the present invention is not limited thereto.

전자부품 패키지Electronic component package

도 3은 전자부품 패키지의 일례를 개략적으로 나타내는 단면도이다.3 is a cross-sectional view schematically showing an example of an electronic component package.

도 4는 도 3의 전자부품 패키지의 개략적인 I-I' 면 절단 평면도이다.
Fig. 4 is a schematic II 'side cut plan view of the electronic component package of Fig. 3;

도면을 참조하면, 일례에 따른 전자부품 패키지(100A)는 관통 홀(110H)을 가지며 복수의 지지층(111a, 111b)로 구성되는 프레임(111a, 111b)과 복수층의 배선패턴(112a, 112b, 112c)과 복수층의 비아(113a, 113b)를 포함하는 코어층(110), 프레임(111a, 111b)의 관통 홀(110H) 내에 배치된 전자부품(120), 전자부품(120)을 봉합하는 봉합재(130), 및 프레임(111a, 111b) 및 전자부품(120)의 일측에 배치된 재배선층(140)을 포함한다. 프레임(111a, 111b)의 일측에는 배선패턴(112a)이 일면이 노출되도록 매립된다.
An electronic component package 100A according to an exemplary embodiment includes frames 111a and 111b having through holes 110H and a plurality of support layers 111a and 111b and a plurality of wiring patterns 112a and 112b, The electronic component 120 and the electronic component 120 disposed in the through hole 110H of the frames 111a and 111b are sealed together with the core layer 110 including the vias 113a and 113b, A sealant 130 and frames 111a and 111b and a redistribution layer 140 disposed on one side of the electronic component 120. [ On one side of the frames 111a and 111b, a wiring pattern 112a is buried so that one side thereof is exposed.

일반적으로, 전자부품 패키지는 전자부품 주위를 단순히 EMC(Epoxy Molding Compound) 등과 같은 봉합재로 봉합하여 감싸는 구조를 채택하고 있으며, 그 하부에 재배선층을 형성하여 전자부품의 재배선을 구현하고 있다. 그런데, 전자부품 주위를 단순히 봉합재로 봉합하여 감싸는 경우에는, 다양한 원인에 의하여 발생하는 워피지(warpage)를 제어하는데 어려움이 있으며, 전자부품을 고정함에 한계가 있고, 더불어 봉합 영역을 라우팅 영역으로 활용하는데 어려움이 있는바, 설계 자유도 등이 떨어진다.
Generally, the electronic component package adopts a structure that surrounds electronic components by simply sealing them with a sealing material such as EMC (Epoxy Molding Compound) or the like, and rewiring layers are formed under the electronic components to implement rewiring of electronic components. However, when the periphery of the electronic component is simply sealed with the sealing material, it is difficult to control the warpage caused by various causes, and there is a limitation in fixing the electronic parts. In addition, It is difficult to utilize it, and the degree of design freedom falls.

이를 개선하는 방안으로써, 예를 들면, 도 29에 도시한 바와 같이, 전자부품이 봉합되는 영역에 강성이 우수한 프레임(211')을 갖는 코어층(210')을 도입하고, 이러한 프레임(211')에 비아(213') 등을 형성하여, 휨 문제를 개선함과 동시에 보다 넓은 라우팅 영역을 제공하는 것을 고려해볼 수 있다.
29, a core layer 210 'having a frame 211' having high rigidity is introduced into a region where electronic components are stitched, and the frame 211 ' , It is possible to consider forming a via 213 'or the like to improve a bending problem while providing a wider routing area.

그런데, 이와 같이 단순히 비아(213')이 형성된 프레임(211')을 도입하는 경우, 프레임(211') 상에 형성되어 재배선층(240')과 접하는 배선패턴(212a')의 두께에 의하여 단차(H)가 발생하게 된다. 단차(H)는 재배선층(240')의 절연거리를 불균일하게 하는 문제점이 있다. 통상 배선패턴(212')의 두께에 의하여 발생하는 단차(H)는 적어도 10㎛ 정도가 되는바, 그에 따른 절연거리의 불균일은 비아(243a')의 설계에 큰 영향을 주는 요소가 된다. 즉, 절연거리의 불균일은 전자부품(220')의 전극 패드(220P')와 연결되는 비아(243a')의 파인 피치(fine pitch)화를 어렵게 하는 요소가 되며, 그 결과 재배선층(240')의 고밀도 배선 설계가 어려워 지는 문제점이 있다.
However, when the frame 211 'having the via 213' formed therein is introduced, the thickness of the wiring pattern 212a 'formed on the frame 211' and in contact with the rewiring layer 240 ' (H) is generated. The level difference H has a problem that the insulation distance of the re-distribution layer 240 'is uneven. The step height H generated by the thickness of the wiring pattern 212 'is usually at least about 10 mu m, and the unevenness of the insulation distance thus becomes a factor that greatly influences the design of the via 243a'. That is, the unevenness of the insulation distance becomes an element that makes it difficult to make a fine pitch of the via 243a 'connected to the electrode pad 220P' of the electronic component 220 ', and as a result, Density wiring design becomes difficult.

반면, 일례에 따른 전자부품 패키지(100A)와 같이 재배선층(140)과 접하는 배선패턴(112a)의 적어도 일부를 프레임(111a, 111b) 내부에 매립하는 경우, 배선패턴(112a)의 두께에 의하여 발생하는 단차가 최소화 되는바, 재배선층(140)의 절연거리가 거의 일정해진다. 즉, 재배선층(140)의 배선패턴(142a)으로부터 프레임(111a, 111b)의 일측면까지의 거리와, 재배선층(140)의 배선패턴(142a)로부터 전자부품(120)의 전극패드(120P)까지의 거리의 차이는, 프레임(111a, 111b) 일측에 매립된 배선패턴(112a)의 두께보다 작다. 따라서, 코어층(110)을 도입하는 경우에도, 재배선층(140)의 고밀도 배선 설계가 용이하다는 장점이 있다.
On the other hand, when at least a part of the wiring pattern 112a in contact with the re-distribution layer 140 is buried in the frames 111a and 111b like the electronic component package 100A according to the example, depending on the thickness of the wiring pattern 112a The generated step is minimized, so that the insulation distance of the re-distribution layer 140 becomes almost constant. That is, the distance from the wiring pattern 142a of the re-distribution layer 140 to one side of the frames 111a and 111b and the distance between the electrode pads 120P of the electronic component 120 from the wiring pattern 142a of the re- ) Is smaller than the thickness of the wiring pattern 112a buried in one side of the frames 111a and 111b. Therefore, even when the core layer 110 is introduced, there is an advantage that the high-density wiring design of the redistribution layer 140 is easy.

더불어, 일례에 따른 전자부품 패키지(100A)의 경우 프레임(111a, 111b)이 복수의 지지층(111a, 111b)으로 구성되고, 이러한 지지층(111a, 111b) 사이에도 배선패턴(112b)이 형성될 수 있는바, 코어층(110)이 전자부품(120)의 재배선 기능을 보다 많이 수행할 수 있다. 즉, 코어층(110)에 보다 많은 재배선 설계가 가능해진다. 코어층(110)의 경우 통상 전자부품(120)을 배치하기 전에 형성하는바, 전자부품(120) 배치 후에 형성하는 재배선층(140) 층수를 감소시킬 수 있으며, 그 결과 전자부품(120) 배치 후의 공정 불량에 따른 전자부품(120) 수율 저하의 문제를 해결할 수 있다.
In addition, in the case of the electronic component package 100A according to the example, the frames 111a and 111b are composed of a plurality of support layers 111a and 111b, and a wiring pattern 112b may be formed between the support layers 111a and 111b. The core layer 110 can perform the rewiring function of the electronic component 120 more. That is, it is possible to design more wiring lines in the core layer 110. [ The number of layers of the re-wiring layer 140 formed after the electronic component 120 is formed can be reduced in the case of the core layer 110 before the electronic component 120 is disposed. As a result, It is possible to solve the problem of the yield reduction of the electronic component 120 due to a subsequent process failure.

이하, 일례에 따른 전자부품 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
Hereinafter, each configuration included in the electronic component package 100A according to the example will be described in more detail.

코어층(110)은 패키지(100A)를 지지하기 위한 구성으로, 이를 통하여 강성유지 및 두께 균일성의 확보가 가능하다. 코어층(110)은 프레임(111a, 111b)을 포함한다. 프레임(111a, 111b)는 복수의 지지층(111a, 111b)으로 구성된다. 프레임(111a, 111b)은 관통 홀(110H)을 가진다. 관통 홀(110H) 내에는 전자부품(120)이 프레임(111a, 111b)과 소정거리 이격 되도록 배치된다. 즉, 전자부품(120)의 측면 주위는 프레임(111a, 111b)에 의하여 둘러싸인다. 다만, 이는 일례에 불과하며, 관통 홀(110H)의 형성에 따라서 이들의 배치 관계가 다양하게 변형될 수 있음은 물론이다.
The core layer 110 has a structure for supporting the package 100A, and through which the stiffness can be maintained and the thickness uniformity can be ensured. The core layer 110 includes frames 111a and 111b. The frames 111a and 111b are composed of a plurality of support layers 111a and 111b. The frames 111a and 111b have through holes 110H. In the through hole 110H, the electronic component 120 is disposed at a predetermined distance from the frames 111a and 111b. That is, the periphery of the side surface of the electronic component 120 is surrounded by the frames 111a and 111b. However, this is merely an example, and it goes without saying that the arrangements of these through holes 110H can be variously modified.

코어층(110)은 프레임(111a, 111b)의 일측에 일면이 노출되도록 매립된 배선패턴(112a), 프레임(111a, 111b)의 타측에 일면이 돌출되도록 배치된 배선패턴(111c), 및 프레임(111a, 111b) 내부에 배치된 배선패턴(112b)을 포함한다. 또한, 프레임(111a, 111b)의 일측의 일부, 즉 지지층(111a)를 관통하며 배선패턴(112a, 112b)을 연결하는 비아(113a) 및 프레임(111a, 111b)의 타측의 일부, 즉 지지층(111b)을 관통하며 배선패턴(112b, 112c)을 연결하는 비아(113b)를 포함한다. 도면에서는 프레임(111a, 111b)이 두 개의 지지층(111a, 111b)으로 구성되는 것을 도시하였지만, 프레임(111a, 111b)을 구성하는 지지층(111a, 111b)의 수가 이보다 많을 수 있음은 물론이며, 이 경우 내부에 배치되는 배선패턴(112b)의 수 역시 더 많을 수 있음은 물론이며, 이들을 연결하는 추가적인 비아가 더 형성될 수 있음은 물론이다.
The core layer 110 includes a wiring pattern 112a embedded in one side of the frame 111a and a side of the frame 111b, a wiring pattern 111c disposed on the other side of the frames 111a and 111b, And wiring patterns 112b disposed inside the wiring patterns 111a and 111b. A portion of one side of the frames 111a and 111b, that is, a portion of the other side of the frames 111a and 111b that penetrates the support layer 111a and connects the wiring patterns 112a and 112b, 111b and vias 113b connecting the wiring patterns 112b, 112c. Although the frames 111a and 111b are shown as two support layers 111a and 111b in the drawing, it is needless to say that the number of the support layers 111a and 111b constituting the frames 111a and 111b may be larger than this. It is needless to say that the number of the wiring patterns 112b disposed inside may be larger and additional vias connecting them may be further formed.

지지층(111a, 111b)의 재료는 패키지를 지지할 수 있는 것이면 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, 강성 및 열 전도도가 우수한 금속(metal)이 사용될 수 있는데, 이때 금속으로는 Fe-Ni계 합금이 사용될 수 있으며, 이때 몰딩 재료, 층간 절연 재료 등과의 접착력을 확보하기 위하여, Fe-Ni계 합금 표면에 Cu 도금을 형성할 수도 있다. 그 외에도 기타 유리(glass), 세라믹(ceramic), 플라스틱(plastic) 등이 사용될 수도 있다.
The material of the support layers 111a and 111b is not particularly limited as long as it can support the package. For example, an insulating material may be used. As the insulating material, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a resin impregnated with a reinforcing material such as a glass fiber or an inorganic filler, for example, Prepreg, ABF (Ajinomoto Build-up Film), FR-4, BT (bismaleimide triazine) and the like can be used. Alternatively, a metal having excellent rigidity and thermal conductivity may be used. In this case, an Fe-Ni based alloy may be used as the metal. In order to secure the adhesive force with the molding material and the interlayer insulating material, Cu plating may be formed on the alloy surface. In addition, other glass, ceramic, plastic, or the like may be used.

배선패턴(112a, 112b, 112c)은 재배선 패턴의 역할을 수행하며, 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선패턴(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등의 역할을 수행할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등의 역할을 수행할 수 있다.
The wiring patterns 112a, 112b and 112c serve as a rewiring pattern and are formed of copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au) Ni, lead (Pd), titanium (Ti), or alloys thereof. The wiring patterns 112a, 112b and 112c can perform various functions according to the design design of the layer. For example, a ground (GND) pattern, a power (PoWeR: PWR) pattern, a signal (S: S) pattern, and the like. Here, the signal S pattern includes various signals except for a ground (GND) pattern, a power (PWR) pattern, and the like, for example, a data signal. In addition, it can serve as a via pad, a connection terminal pad, and the like.

배선패턴(112a, 112b, 112c) 중 봉합재(130)에 형성된 개구부(부호 미도시)를 통하여 노출된 일부 배선패턴(112c)에는 필요에 따라 표면처리층(미도시)이 더 형성될 수 있다. 표면처리층(미도시)은 당해 기술분야에 공지된 것이라면 특별히 한정되는 것은 아니며, 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다.
A surface treatment layer (not shown) may be further formed on the wiring patterns 112c exposed through the openings (not shown) formed in the sealing material 130 among the wiring patterns 112a, 112b and 112c . The surface treatment layer (not shown) is not particularly limited as long as it is known in the art, and examples thereof include electrolytic gold plating, electroless gold plating, OSP or electroless tin plating, electroless silver plating, electroless nickel plating / , DIG plating, HASL, or the like.

비아(113a, 113b)는 서로 다른 층에 형성된 배선패턴(112a, 112b, 112c)를 전기적으로 연결시키며, 그 결과 코어층(110) 내에 전기적 경로를 형성시킨다. 비아(113a, 113b) 역시 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(113a, 113b)는 도전성 물질로 완전히 충전될 수 있으며, 또는 후술하는 바와 같이 도전성 물질이 비아 홀(부호 미도시)의 벽면을 따라 형성된 것일 수도 있다. 또한, 테이퍼 형상뿐만 아니라, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
The vias 113a and 113b electrically connect the wiring patterns 112a, 112b, and 112c formed in the different layers, thereby forming an electrical path in the core layer 110. [ The vias 113a and 113b may also be formed of copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pd), titanium (Ti) , Or an alloy thereof can be used. The vias 113a and 113b may be completely filled with a conductive material, or a conductive material may be formed along the wall surface of a via hole (not shown) as described later. Further, any shape known in the art, such as a cylindrical shape as well as a tapered shape, can be applied.

전자부품(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 필요에 따라서는 집적회로가 플립칩 형태로 패키지된 전자부품일 수도 있다. 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니다.
The electronic component 120 may be an integrated circuit (IC) in which hundreds to millions of devices are integrated into one chip. If desired, the integrated circuit may be an electronic component packaged in a flip chip form. The integrated circuit may, for example, be but is not limited to an application processor chip such as a central processor (e.g., CPU), a graphics processor (e.g., GPU), a digital signal processor, a cryptographic processor, a microprocessor, .

전자부품(120)은 재배선층(140)과 전기적으로 연결되는 전극패드(120P)를 가진다. 전극패드(120P)는 전자부품(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성 물질로는 도전성 물질을 특별한 제한 없이 사용할 수 있다. 도전성 물질로는, 마찬가지로 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 티타늄(Ti), 또는 이들의 합금 등을 사용할 수 있으나, 이에 한정되는 것은 아니다. 전극 패드(120P)는 재배선층(140)에 의하여 재배선 된다. 물론, 일례에서는 코어층(110)에 의해서도 재배선 된다. 전극패드(120P)는 매립 형태일 수도 있고, 또는 돌출 형태일 수도 있다.
The electronic component 120 has an electrode pad 120P electrically connected to the re-wiring layer 140. [ The electrode pad 120P is for electrically connecting the electronic component 120 to other components. As the forming material, a conductive material may be used without any particular limitation. As the conductive material, copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pd), titanium Or the like may be used, but the present invention is not limited thereto. The electrode pads 120P are rewired by the rewiring layer 140. [ Of course, it is also re-routed by the core layer 110 in one example. The electrode pad 120P may be in a buried form or in a protruding form.

전자부품(120)이 집적회로인 경우에는 바디, 패시베이션막, 및 전극패드를 가질 수 있다. 바디는, 예를 들면, 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 패시베이션막은 바디를 외부로부터 보호하는 기능을 수행하며, 예를 들면, 산화막 또는 질화막 등으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수도 있다. 전극패드는 상술한 바와 같다. 전극패드가 형성된 면은 활성면, 그 반대 면은 비활성면이 된다.
When the electronic component 120 is an integrated circuit, it may have a body, a passivation film, and an electrode pad. The body may be formed based on, for example, an active wafer. In this case, silicon (Si), germanium (Ge), gallium arsenide (GaAs) or the like may be used as the base material. The passivation film functions to protect the body from the outside, and may be formed of, for example, an oxide film or a nitride film, or may be formed of a double layer of an oxide film and a nitride film. The electrode pads are as described above. The surface on which the electrode pad is formed becomes the active surface and the surface on the opposite side becomes the inactive surface.

전자부품(120)의 비활성면은 코어층(110)의 배선패턴(112c)의 표면 보다 단면을 기준으로 아래에 위치할 수 있다. 예를 들면, 전자부품(120)의 비활성면은 코어층(110)의 타측면 보다 단면을 기준으로 아래에 위치할 수 있다. 전자부품(120)의 비활성면과 코어층(110)의 배선패턴(112c)의 표면의 단면에서의 높이 차이는 2㎛ 이상, 예를 들면, 5㎛ 이상일 수 있다. 이때, 전자부품(120)의 비활성면 모퉁이에서 발생하는 크랙을 효과적으로 방지할 수 있다. 또한, 봉합재(130) 적용시 절연거리의 편차를 최소화할 수 있다.
The inactive surface of the electronic component 120 may be positioned below the surface of the wiring pattern 112c of the core layer 110 with respect to the cross section. For example, the inactive surface of the electronic component 120 may be positioned below the other side of the core layer 110 with respect to the cross section. The height difference between the inactive surface of the electronic component 120 and the cross-section of the surface of the wiring pattern 112c of the core layer 110 may be 2 占 퐉 or more, for example, 5 占 퐉 or more. At this time, cracks occurring at the corners of the inactive surface of the electronic component 120 can be effectively prevented. Further, the deviation of the insulation distance can be minimized when the sealing material 130 is applied.

봉합재(130)는 전자부품(120)을 보호하기 위한 구성이다. 봉합 형태는 특별히 제한되지 않으며, 전자부품(120)의 적어도 일부를 감싸는 형태이면 무방하다. 일례에서는 봉합재(130)가 프레임(111a, 111b) 및 전자부품(120)의 타측과, 관통 홀(110H) 내에 형성된다. 한편, 봉합재(130)가 관통 홀(110H)를 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 전자부품(120)의 버클링을 감소시키는 역할도 수행할 수 있다.
The sealing member 130 is a structure for protecting the electronic component 120. The sealing form is not particularly limited, and it may be in the form of wrapping at least a part of the electronic part 120. In one example, the sealing member 130 is formed in the other side of the frames 111a and 111b and the electronic component 120 and in the through hole 110H. Meanwhile, the sealing material 130 may fill the through-hole 110H, thereby acting as an adhesive according to a specific material and reducing the buckling of the electronic component 120. [

봉합재(130)는 복수의 물질로 이루어진 복수의 층으로 구성될 수 있다. 예를 들면, 관통 홀(110H) 내의 공간을 제 1 봉합재로 채우고, 그 후 코어층(110) 및 전자부품(120)을 제 2 봉합재로 덮을 수 있다. 또는, 제 1 봉합재를 사용하여 관통 홀(110H) 내의 공간을 채움과 더불어 소정의 두께로 코어층(110) 및 전자부품(120)을 덮고, 그 후 제 1 봉합재 상에 제 2 봉합재를 소정의 두께로 다시 덮는 형태로 사용할 수도 있다. 이 외에도 다양한 형태로 응용될 수 있다.
The sealing material 130 may be composed of a plurality of layers made of a plurality of materials. For example, the space in the through hole 110H may be filled with the first sealing material, and then the core layer 110 and the electronic part 120 may be covered with the second sealing material. Alternatively, the space in the through hole 110H may be filled with the first sealing material to cover the core layer 110 and the electronic part 120 to a predetermined thickness, and then the second sealing material May be used again in a form of covering with a predetermined thickness. In addition, it can be applied in various forms.

봉합재(130)의 구체적인 물질은 특별히 한정되는 않는다. 예를 들면, 그 물질로 절연 물질이 사용될 수 있는데, 이때 절연 물질로는 마찬가지로 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT, PID 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수 있음은 물론이다.
The specific material of the sealing material 130 is not particularly limited. For example, an insulating material may be used as the material. The insulating material may be a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, a resin impregnated with a reinforcing material such as a glass fiber or an inorganic filler, For example, prepreg, ABF, FR-4, BT, PID resin and the like can be used. It is needless to say that known molding materials such as EMC can be used.

봉합재(130)는 코어층(110)의 프레임(111a, 111b) 형성 물질 보다 엘라스틱 모듈러스가 낮을 수 있다. 예를 들면, 봉합재(130)의 엘라스틱 모듈러스는 15GPa 이하, 예컨대, 50MPa 내지 15GPa 정도일 수 있다. 봉합재(130)의 엘라스틱 모듈러스가 상대적으로 작을수록 전자부품(120)에 대한 버클링 효과 및 응력 분산 효과를 통하여 패키지(100A)의 워피지를 감소시킬 수 있다. 구체적으로, 봉합재(130)가 관통 홀(110H) 공간을 채우는바 전자부품(120)에 대한 버클링 효과를 가질 수 있으며, 전자부품(120)을 덮는바 전자부품(120)에서 발생하는 응력을 분산 및 완화시킬 수 있다. 다만, 엘라스틱 모듈러스가 너무 작은 경우에는 변형이 너무 심하여 봉합재의 기본 역할을 수행하지 못할 수 있다.
The sealing material 130 may have a lower elastic modulus than the materials forming the frames 111a and 111b of the core layer 110. [ For example, the elastic modulus of the sealing material 130 may be about 15 GPa or less, for example, about 50 MPa to about 15 GPa. The warpage of the package 100A can be reduced through the buckling effect and the stress dispersion effect on the electronic component 120 as the elastic modulus of the sealing material 130 is relatively small. Specifically, the sealing material 130 may have a buckling effect on the bar 120 that fills the through-hole 110H, and the stress generated in the bar 120 covering the electronic part 120 Can be dispersed and alleviated. However, if the elastic modulus is too small, the deformation is too severe and the basic role of the sealing material may not be achieved.

봉합재(130)에는 전자파 차단을 위하여 필요에 따라 도전성 입자가 포함될 수 있다. 도전성 입자는 전자파 차단이 가능한 것이면 어떠한 것이든 사용할 수 있으며, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 티타늄(Ti), 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 특별히 이에 한정되는 것은 아니다.
The sealing material 130 may include conductive particles as needed for shielding electromagnetic waves. The conductive particles may be any of those capable of interrupting the electromagnetic wave, and examples of the conductive particles include copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au) (Pd), titanium (Ti), solder, or the like, but this is merely an example, and the present invention is not limited thereto.

재배선층(140)은 전자부품(120)의 전극패드(120P)를 재배선하기 위한 구성이다. 재배선층(140)을 통하여 다양한 기능을 가지는 수십 수백의 전극 패드(120P)가 재배선 될 수 있으며, 후술하는 접속단자(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 재배선층(140)은 절연층(141a, 141b, 141c), 절연층(141a, 141b, 141c) 상에 배치된 배선패턴(142a, 142b, 142c), 및 절연층(141a, 141b, 141c)을 관통하는 배선패턴(142a, 142b, 142c)을 연결하는 비아(143a, 143b, 143c)를 포함한다. 일례에 따른 전자부품 패키지(100A)에서는 재배선층(140)이 복수의 배선패턴(142a, 142b, 142c) 층으로 구성되나, 이에 한정되는 것은 아니며, 단일의 층으로 구성될 수도 있다. 또한, 이와 다른 수의 층수를 가질 수도 있음은 물론이다.
The redistribution layer 140 is a structure for rewiring the electrode pads 120P of the electronic component 120. [ Hundreds of hundreds of electrode pads 120P having various functions can be rewired through the re-wiring layer 140 and can be physically and / or electrically connected to the outside according to their function through a connection terminal 170 described later . The redistribution layer 140 includes wiring layers 142a, 142b and 142c and insulation layers 141a, 141b and 141c disposed on the insulation layers 141a, 141b and 141c, insulation layers 141a, 141b and 141c, And vias 143a, 143b, and 143c connecting the through wiring patterns 142a, 142b, and 142c. In the electronic component package 100A according to the exemplary embodiment, the re-distribution layer 140 is composed of a plurality of wiring patterns 142a, 142b, and 142c, but is not limited thereto. Needless to say, the number of layers may be different.

절연층(141a, 141b, 141c)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID(Photo Imagable Dielectric) 수지와 같은 감광성 절연물질을 사용할 수도 있다. 이 경우, 절연층(141a, 141b, 141c)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(143a, 143b, 143c)의 파인 피치를 달성할 수 있다. 절연층(141a, 141b, 141c)의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141a, 141b, 141c)은 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
As the material of the insulating layers 141a, 141b, and 141c, an insulating material may be used. In addition to the insulating material described above, a photosensitive insulating material such as a PID (Photo Imagable Dielectric) resin may be used as the insulating material. In this case, the insulating layers 141a, 141b, and 141c can be formed to be thinner and the pitches of the vias 143a, 143b, and 143c can be more easily achieved. The materials of the insulating layers 141a, 141b, and 141c may be the same as each other, and may be different from each other as needed. The insulating layers 141a, 141b, and 141c may be integrated according to the process, and the boundaries may be unclear.

배선패턴(142a, 142b, 142c)은 실질적으로 재배선 역할을 수행하며, 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선패턴(142a, 142b, 142c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등의 역할을 수행할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등의 역할을 수행할 수 있다.
The wiring patterns 142a, 142b and 142c substantially function as rewiring and may be formed of copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au) Ni, lead (Pd), titanium (Ti), or alloys thereof. The wiring patterns 142a, 142b, and 142c can perform various functions according to the design design of the layer. For example, a ground (GND) pattern, a power (PoWeR: PWR) pattern, a signal (S: S) pattern, and the like. Here, the signal S pattern includes various signals except for a ground (GND) pattern, a power (PWR) pattern, and the like, for example, a data signal. In addition, it can serve as a via pad, a connection terminal pad, and the like.

배선패턴(142a, 142b, 142c) 중 일부 노출된 배선패턴(142c)에는 필요에 따라 표면처리층(미도시)이 더 형성될 수 있다. 표면처리층(미도시)은 당해 기술분야에 공지된 것이라면 특별히 한정되는 것은 아니며, 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다.
A surface treatment layer (not shown) may be further formed on the exposed wiring patterns 142c of the wiring patterns 142a, 142b, and 142c as needed. The surface treatment layer (not shown) is not particularly limited as long as it is known in the art, and examples thereof include electrolytic gold plating, electroless gold plating, OSP or electroless tin plating, electroless silver plating, electroless nickel plating / , DIG plating, HASL, or the like.

비아(143a, 143b, 143c)는 서로 다른 층에 형성된 배선패턴(142a, 142b, 142c), 전극패드(120P) 등을 전기적으로 연결시키며, 그 결과 패키지(100A) 내에 전기적 경로를 형성시킨다. 비아(143a, 143b, 143c) 역시 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143a, 143b, 143c) 역시 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
The vias 143a, 143b and 143c electrically connect the wiring patterns 142a, 142b and 142c formed in different layers and the electrode pads 120P and so on, thereby forming an electrical path in the package 100A. The vias 143a, 143b and 143c may also be formed of copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pd) Ti), an alloy thereof, or the like can be used. The vias 143a, 143b, and 143c may also be completely filled with a conductive material, or a conductive material may be formed along the walls of the via. In addition, any shape known in the art, such as a tapered shape, a cylindrical shape, etc., can be applied.

일례에 따른 전자부품 패키지(100A)는 재배선층(140) 상에 배치되는 패시베이션층(150)을 더 포함할 수 있다. 패시베이션층(150)은 재배선층(140)을 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 구성이다. 패시베이션층(150)은 재배선층(140)의 배선패턴(142a, 142b, 142c) 중 일부 배선패턴(142c)의 적어도 일부를 노출시키는 개구부(부호 미도시)를 가질 수 있다. 개구부(부호 미도시)는 배선패턴(142c)의 일면을 완전히 또는 일부만 노출시킬 수 있으며, 때에 따라서는 측면도 노출시킬 수 있다.
The electronic component package 100A according to one example may further include a passivation layer 150 disposed on the redistribution layer 140. [ The passivation layer 150 is a structure for protecting the redistribution layer 140 from external physical and chemical damage. The passivation layer 150 may have openings (not shown) exposing at least a part of the wiring patterns 142c of the wiring patterns 142a, 142b, 142c of the re-distribution layer 140. [ The opening (not shown) can completely or only partially expose one side of the wiring pattern 142c, and sometimes the side surface can also be exposed.

패시베이션층(150)의 물질은 특별히 한정되지 않으며, 예를 들면, 솔더 레지스트를 사용할 수 있다. 그 외에도 재배선층(140)의 절연층(141a, 141b, 141c)과 동일한 물질, 예를 들면 동일한 PID 수지를 사용할 수도 있다. 패시베이션층(150)은 단층인 것이 일반적이나, 필요에 따라 다층으로 구성될 수도 있다.
The material of the passivation layer 150 is not particularly limited, and for example, a solder resist can be used. In addition, the same material as the insulating layers 141a, 141b, and 141c of the re-wiring layer 140, for example, the same PID resin may be used. The passivation layer 150 is generally single-layered, but may be multi-layered if necessary.

일례에 따른 전자부품 패키지(100A)는 패시베이션층(150)의 개구부(부호 미도시) 내의 벽면 및 노출된 재배선층(140)의 배선패턴(143c) 상에 배치된 언더범프금속층(160)을 더 포함할 수 있다. 언더범퍼금속층(160)은 후술하는 접속단자(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100A)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속층(160)은 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있다.
An electronic component package 100A according to an example further includes an under bump metal layer 160 disposed on a wall surface in an opening portion (not shown) of the passivation layer 150 and on a wiring pattern 143c of the exposed re- . The under bump metal layer 160 improves the connection reliability of the connection terminal 170, which will be described later, thereby improving the board level reliability of the package 100A. The under bump metal layer 160 can be formed by a known metalization method using a known conductive material, that is, a metal.

일례에 따른 전자부품 패키지(100A)는 언더범프금속층(160) 상에 배치된 접속단자(170)를 더 포함할 수 있다. 접속단자(170)는 전자부품 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 예를 들면, 전자부품 패키지(100A)는 접속단자(170)를 통하여 전자기기의 메인 보드에 실장 된다.
The electronic component package 100A according to one example may further include a connection terminal 170 disposed on the under bump metal layer 160. [ The connection terminal 170 is a structure for physically and / or electrically connecting the electronic component package 100A to the outside. For example, the electronic component package 100A is mounted on the main board of the electronic device through the connection terminal 170. [

접속단자(170)는 도전성 물질, 예를 들면, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 티타늄(Ti), 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 접속단자(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 접속단자(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
The connection terminal 170 may be formed of a conductive material such as copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni) Ti, a solder, or the like, but this is merely an example and the material is not particularly limited thereto. The connection terminal 170 may be a land, a ball, a pin, or the like. The connection terminal 170 may be formed as a multilayer or a single layer. In the case of a multi-layered structure, it may include a copper pillar and a solder. In the case of a single layer, tin-silver may include solder or copper. However, the present invention is not limited thereto. .

접속단자(170) 중 적어도 하나는 팬-아웃(fan-out) 영역에 배치된다. 팬-아웃(fan-out) 영역이란 전자부품이 배치된 영역을 벗어나는 영역을 의미한다. 즉, 일례에 따른 전자부품 패키지(100A)는 팬-아웃(fan-out) 패키지이다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 별도의 기판 없이 전자기기에 실장이 가능한바 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
At least one of the connection terminals 170 is disposed in a fan-out region. The fan-out region means an area outside the area where the electronic component is disposed. That is, the electronic component package 100A according to the example is a fan-out package. The fan-out package is more reliable than the fan-in package, allows multiple I / O terminals, and facilitates 3D interconnection. In addition, compared with BGA (Ball Grid Array) package and LGA (Land Grid Array) package, it is possible to manufacture a thin bar package that can be mounted on electronic devices without a separate substrate, and is excellent in price competitiveness.

접속단자(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 접속단자(165)의 수는 전자부품(120)의 전극 패드(120P)의 수에 따라서 수십 내지 수천 개일 수 있으며, 이에 한정되는 것은 아니고, 그 이상 또는 그 이하의 수를 가질 수도 있다.
The number, spacing, arrangement type, etc. of the connection terminals 170 are not particularly limited and can be sufficiently modified according to the design specifications of the ordinary artisan. For example, the number of the connection terminals 165 may be several tens to several thousand, depending on the number of the electrode pads 120P of the electronic component 120, but is not limited thereto and may be more or less have.

도 5는 도 3의 전자부품 패키지의 개략적인 제조공정 일례를 도시한다.
Fig. 5 shows an example of a schematic manufacturing process of the electronic component package of Fig.

일례에 따른 전자부품 패키지(100A)의 제조 공정에 대한 설명에 있어서, 상술한 설명과 중복되는 내용은 생략하고 차이점을 중심으로 서술한다.
In the description of the manufacturing process of the electronic component package 100A according to the example, the description overlapping with the above description will be omitted and the difference will be mainly described.

도 5a를 참조하면, 먼저, 캐리어 필름(301)을 준비한다. 캐리어 필름(301)의 일면 또는 양면에는 금속막(302, 303)이 형성될 수 있다. 금속막(302, 303) 사이의 접합면에는 후속하는 분리 공정에서의 분리가 용이하도록 표면처리가 되어 있을 수 있다. 또는, 금속막(302, 303) 사이에 이형층(Release layer)을 구비하여 후속 공정에서 분리를 용이하게 할 수도 있다. 캐리어 필름(301)은 공지의 절연기판일 수 있으며, 그 재질은 어떠한 것이든 무방하다. 금속막(302, 303)은 통상 동박(Cu foil)일 수 있으나, 이에 한정되는 것은 아니며, 다른 도전성 물질로 이루어진 얇은 박막일 수도 있다.
Referring to FIG. 5A, first, a carrier film 301 is prepared. Metal films 302 and 303 may be formed on one side or both sides of the carrier film 301. The bonding surfaces between the metal films 302 and 303 may be surface-treated so as to facilitate separation in the subsequent separation process. Alternatively, a release layer may be provided between the metal films 302 and 303 to facilitate separation in a subsequent process. The carrier film 301 may be a known insulating substrate, and any material may be used. The metal films 302 and 303 may be generally copper foils, but are not limited thereto, and may be thin films made of other conductive materials.

또한, 드라이 필름(304)을 이용하여 배선패턴(112a) 형성을 위한 패터닝을 수행한다. 이는 공지의 포토리소그래피 공법을 이용하여 형성할 수 있다. 드라이 필름(304)은 감광성 재료로 이루어진 공지의 드라이 필름일 수 있다.
Further, the dry film 304 is used to perform patterning for forming the wiring patterns 112a. This can be formed by using a known photolithography method. The dry film 304 may be a known dry film made of a photosensitive material.

또한, 드라이 필름(304)의 패터닝된 공간을 도전성 물질로 채워 배선패턴(112a)를 형성한다. 도금 공정을 이용할 수 있으며, 이때 금속막(303)은 시드층 역할을 수행할 수 있다. 도금 공정으로는 전해 동도금 또는 무전해 동도금 등을 이용할 수 있다. 보다 구체적으로는, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 방법을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다.
In addition, the patterned space of the dry film 304 is filled with a conductive material to form a wiring pattern 112a. A plating process may be used. At this time, the metal film 303 may serve as a seed layer. As the plating process, electrolytic copper plating or electroless copper plating can be used. More specifically, it is possible to use a chemical vapor deposition (PVD), a physical vapor deposition (PVD), a sputtering, a subtractive, an additive, a semi-additive process, An additive process), but the present invention is not limited thereto.

또한, 드라이 필름(304)를 제거한다. 이는 공지의 방법, 예를 들면 에칭 공정 등을 이용할 수 있다.
Further, the dry film 304 is removed. A known method such as an etching process can be used.

도 5b를 참조하면, 다음으로, 금속막(303) 상에 배선패턴(112a)의 적어도 일부를 매립하는 지지층(111a)을 형성한다. 그 후, 지지층(111a)를 관통하는 비아(113a)를 형성한다. 또한, 지지층(111a) 상에 배선패턴(112b)을 형성한다. 지지층(111a)은 그 전구체를 공지의 라미네이션 방법으로 라미네이션한 후 경화하는 방법, 또는 공지의 도포 방법으로 전구체 물질을 도포한 후 경화하는 방법 등으로 형성할 수 있다. 비아(113a) 및 배선패턴(112b)는 기계적 드릴 및/또는 레이저 드릴 등을 이용하여 비아 홀을 형성한 후 드라이 필름 등으로 패터닝하고, 도금 공정 등으로 비아 홀 및 패터닝된 공간을 채우는 방법으로 형성할 수 있다.
Referring to FIG. 5B, a support layer 111a for embedding at least a part of the wiring pattern 112a is formed on the metal film 303. Next, as shown in FIG. Thereafter, a via 113a penetrating through the support layer 111a is formed. Further, a wiring pattern 112b is formed on the supporting layer 111a. The support layer 111a may be formed by laminating the precursor thereof by a known lamination method and curing it, or by applying a precursor material by a known coating method and curing the precursor material. The via 113a and the wiring pattern 112b are formed by forming a via hole using a mechanical drill and / or a laser drill, patterning the via hole using a dry film or the like, and filling the via hole and the patterned space with a plating process or the like can do.

또한, 지지층(111a) 상에 배선패턴(112b)을 매립하는 지지층(111b)을 형성한다. 그 후, 지지층(111b)를 관통하는 비아(113b)를 형성한다. 또한, 지지층(112a) 상에 배선패턴(113b)을 형성한다. 이들의 형성 방법은 상술한 바와 동일하다.
Further, a supporting layer 111b for embedding the wiring pattern 112b is formed on the supporting layer 111a. Thereafter, a via 113b penetrating through the support layer 111b is formed. Further, a wiring pattern 113b is formed on the supporting layer 112a. The forming method of these is the same as described above.

또한, 캐리어 필름(301)을 박리한다. 이때, 박리는 금속막(302, 303)이 분리되는 것일 수 있다. 분리에는 블레이드를 이용할 수 있으나, 이에 한정되지 않으며, 공지된 모든 방법이 사용될 수 있다.
Further, the carrier film 301 is peeled off. At this time, the peeling may be that the metal films 302 and 303 are separated. Blades may be used for the separation, but not limited thereto, and all known methods can be used.

한편, 일련의 과정은 캐리어 필름(301)의 박리 전에 관통 홀 형성 전의 코어층(110)을 형성하는 것으로 설명하였으나, 이에 한정되는 것은 아니며, 캐리어 필름(301)을 먼저 박리한 후에 상술한 공정에 따라 코어층(110)을 형성할 수도 있음은 물론이다. 즉, 순서가 반드시 설명한 순서에 한정되는 것은 아니다.
However, the present invention is not limited to this. The carrier film 301 may be peeled off before the carrier film 301 is peeled off, and then the carrier film 301 may be peeled off. The core layer 110 may be formed. That is, the order is not necessarily limited to the order described.

도 5c를 참조하면, 다음으로, 남아 있는 금속막(303)을 공지의 에칭 방법 등으로 제거하고, 또한 프레임(111a, 111b)에 관통 홀(110H)을 형성한다. 관통 홀(110H)은 기계적 드릴 및/또는 레이저 드릴로 형성할 수 있다. 다만, 이에 한정되는 것은 아니며, 연마용 입자를 이용하는 샌드 블라스트법, 플라스마를 이용한 드라이 에칭법 등에 의하여 수행될 수도 있다. 기계적 드릴 및/또는 레이저 드릴을 사용하여 형성한 경우에는, 과망간산염법 등의 디스미어 처리를 수행해서 홀(110H) 내의 수지 스미어를 제거한다.
Referring to FIG. 5C, next, the remaining metal film 303 is removed by a known etching method or the like, and a through hole 110H is formed in the frames 111a and 111b. The through hole 110H can be formed by a mechanical drill and / or a laser drill. However, the present invention is not limited to this, and may be performed by a sandblast method using abrasive particles, a dry etching method using plasma, or the like. In the case of forming using a mechanical drill and / or a laser drill, a desmear treatment such as a permanganate method is performed to remove the resin smear in the hole 110H.

또한, 프레임(111a, 111b)의 일측에 점착필름(305)을 부착한다. 점착필름(305)은 프레임(111a, 111b)을 고정할 수 있으면 어느 것이나 사용이 가능하며, 제한되지 않는 일례로서 공지의 테이프 등이 사용될 수 있다. 공지의 테이프의 예로서는 열처리에 의해 부착력이 약화되는 열처리 경화성 접착 테이프, 자외선 조사에 의해 부착력이 약화되는 자외선 경화성 접착 테이프 등을 들 수 있다.
Further, an adhesive film 305 is attached to one side of the frames 111a and 111b. The adhesive film 305 can be used as long as it can fix the frames 111a and 111b, and a known tape or the like can be used as a non-limiting example. Examples of known tapes include a heat-curable adhesive tape which is weakened in adhesion by heat treatment, and an ultraviolet-curable adhesive tape whose adhesion is weakened by ultraviolet irradiation.

또한, 프레임(111a, 111b)의 관통 홀(110H) 내에 전자부품(120)을 배치한다. 예를 들면, 관통 홀(110H) 내의 점착필름(305) 상에 전자부품(120)을 부착하는 방법으로 이를 배치한다. 전자부품(120)은 전극패드(120P)가 점착필름(305)에 부착되도록 페이스-다운(face-down) 형태로 배치될 수 있다.
Further, the electronic component 120 is disposed in the through hole 110H of the frames 111a and 111b. For example, the electronic component 120 is disposed on the adhesive film 305 in the through hole 110H. The electronic component 120 may be arranged face-down so that the electrode pad 120P is attached to the adhesive film 305. [

도 5d를 참조하면, 다음으로, 봉합재(130)를 이용하여 전자부품(120)을 봉합한다. 봉합재(130)는 코어층(110) 및 전자부품(120)를 덮으며, 관통 홀(110H) 내의 공간을 채운다. 봉합재(130)는 공지의 방법으로 형성될 수 있으며, 예를 들면, 봉합재(130) 전구체를 라미네이션을 한 후 경화하여 형성할 수 있다. 또는, 점착필름(130) 상에 전자부품(120)을 봉합할 수 있도록 봉합재(130)를 도포한 후 경화하여 형성할 수도 있다. 경화에 의하여 전자부품(130)은 고정되게 된다. 라미네이션 방법으로는, 예를 들면, 고온에서 일정시간 가압한 후 감압하여 실온까지 식히는 핫 프레스 후, 콜드 프레스에서 식혀 작업 툴을 분리하는 방법 등이 이용될 수 있다. 도포 방법으로는, 예를 들면, 스퀴즈로 잉크를 도포하는 스크린 인쇄법, 잉크를 안개화하여 도포하는 방식의 스프레이 인쇄법 등을 이용할 수 있다.
Referring to Fig. 5D, next, the electronic component 120 is sealed using the sealant 130. Fig. The sealant 130 covers the core layer 110 and the electronic component 120, and fills the space in the through hole 110H. The sealing material 130 may be formed by a known method. For example, the sealing material 130 may be formed by laminating and then curing the precursor of the sealing material 130. Alternatively, the sealant 130 may be coated on the adhesive film 130 so as to seal the electronic component 120, and then cured. The electronic component 130 is fixed by curing. As the lamination method, for example, a hot pressing method in which the resin is pressed at a high temperature for a certain period of time and then reduced in pressure to room temperature, and then cooled in a cold press to separate the working tool can be used. As the application method, for example, a screen printing method in which ink is applied by squeezing, a spray printing method in which ink is fogged and applied, and the like can be used.

또한, 점착필름(305)을 박리한다. 박리 방법은 특별히 제한되지 않으며, 공지의 방법으로 수행이 가능하다. 예를 들면, 점착필름(305)으로 열처리에 의해 부착력이 약화되는 열처리 경화성 접착 테이프, 자외선 조사에 의해 부착력이 약화되는 자외선 경화성 접착 테이프 등을 사용한 경우에는, 점착필름(305)을 열처리하여 부착력을 약화시킨 이후에 수행하거나, 또는 점착 필름(305)에 자외선을 조사하여 부착력을 약화시킨 이후에 수행할 수 있다.
Further, the adhesive film 305 is peeled off. The peeling method is not particularly limited, and can be carried out by a known method. For example, when a heat-curable adhesive tape whose adhesion is weakened by heat treatment with the adhesive film 305, an ultraviolet-curable adhesive tape whose adhesion is weakened by ultraviolet irradiation is used, the adhesive film 305 is heat- Or may be performed after weakening the adhesive force by irradiating the adhesive film 305 with ultraviolet light.

또한, 점착필름(305)을 제거한 프레임(111a, 111b) 및 전자부품(120) 일측에 재배선층(140)을 형성한다. 재배선층(140)은 절연층(141a, 141b, 141c)을 순차적으로 형성하되, 각각의 절연층(141a, 141b, 141c)를 형성한 후 해당 층에 각각 배선패턴(142a, 142b, 142c) 및 비아(143a, 143b, 143c)를 상술한 바와 같은 도금 공정 등으로 형성하여 형성할 수 있다.
The rewiring layer 140 is formed on one side of the frames 111a and 111b and the electronic component 120 from which the adhesive film 305 is removed. The re-distribution layer 140 is formed by successively forming the insulating layers 141a, 141b and 141c, and after the respective insulating layers 141a, 141b and 141c are formed, wiring patterns 142a, 142b and 142c and The vias 143a, 143b, and 143c may be formed by a plating process or the like as described above.

필요에 따라서는, 재배선층(140) 상에 패시베이션층(150)을 형성한다. 패시베이션층(150)은 마찬가지로 패시베이션층(150) 전구체를 라미네이션 한 후 경화시키는 방법, 패시베이션층(150) 형성 물질을 도포한 후 경화시키는 방법 등을 통하여 형성할 수 있다. 패시베이션층(150)에는 재배선층(140)의 배선패턴(142c) 중 적어도 일부가 노출되도록 개구부(부호 미도시)를 형성할 수 있으며, 그 위에 공지의 메탈화 방법으로 언더범프금속층(160)을 형성할 수도 있다.
If necessary, a passivation layer 150 is formed on the re-wiring layer 140. The passivation layer 150 may be formed by a method of laminating the passivation layer 150 precursor and then curing the passivation layer 150, a method of applying the material for forming the passivation layer 150, and then curing the passivation layer 150. An opening (not shown) may be formed in the passivation layer 150 such that at least a portion of the wiring pattern 142c of the re-wiring layer 140 is exposed. An under bump metal layer 160 is formed thereon by a known metallization method .

필요에 따라서는, 언더범프금속층(160) 상에 접속단자(170)를 형성한다. 접속단자(170)의 형성방법은 특별히 한정되지 않으며, 그 구조나 형태에 따라 당해 기술분야에 잘 알려진 공지의 방법에 의하여 형성할 수 있다. 접속단자(170)는 리플로우(reflow)에 의하여 고정될 수 있으며, 고정력을 강화시키기 위하여 접속단자(170)의 일부는 패시베이션층(150)에 매몰되고 나머지 부분은 외부로 노출되도록 함으로써 신뢰도를 향상시킬 수 있다. 경우에 따라서는, 언더범프금속층(160) 까지만 형성할 수도 있으며, 이후 공정은 구매 고객 社에서 별도의 공정으로 필요에 따라 형성할 수 있다.
If necessary, the connection terminal 170 is formed on the under bump metal layer 160. The method of forming the connection terminal 170 is not particularly limited and may be formed by a known method well known in the art depending on its structure and form. The connection terminal 170 may be fixed by reflow and a part of the connection terminal 170 may be buried in the passivation layer 150 and the remaining part may be exposed to the outside in order to enhance the fixing force, . In some cases, only the under-bump metal layer 160 may be formed, and the subsequent process may be formed as needed in a separate process at the purchaser's company.

한편, 일련의 과정은 대량생산에 용이하도록 대용량 사이즈의 캐리어 필름(301)을 준비한 후에 상술한 과정을 통하여 복수의 전자부품 패키지(100A)를 제조하고, 그 후 소잉(Sawing) 공정을 통하여 개별적인 전자부품 패키지(100A)로 싱귤레이션 하는 것일 수도 있다. 이 경우, 생산성이 우수하다는 장점이 있다.
A plurality of electronic component packages 100A are manufactured through the above-described process after preparing a carrier film 301 of a large capacity size so as to facilitate mass production. Then, a plurality of electronic component packages 100A are manufactured through a sawing process, Or may be singulated with the component package 100A. In this case, there is an advantage that productivity is excellent.

도 6은 도 3의 전자부품 패키지 변형예를 개략적으로 나타낸 단면도다.Fig. 6 is a cross-sectional view schematically showing an electronic component package modification of Fig. 3;

도 7은 도 6의 전자부품 패키지의 개략적인 Ⅱ-Ⅱ' 면 절단 평면도다.
7 is a schematic elevational view II-II 'side cut-away plan view of the electronic component package of FIG.

이하, 일례에 따른 전자부품 패키지의 변형예(100B)에 대한 설명에 있어서, 상술한 설명과 중복되는 내용은 생략하고 차이점을 중심으로 서술한다.
Hereinafter, in the description of the modified example of the electronic component package 100B according to the example, contents overlapping with the above description will be omitted and the differences will be mainly described.

도면을 참조하면, 코어층(110)을 구성하는 비아(113a, 113b)는 지지층(111a, 111b)에 형성된 비아 홀(부호 미도시)의 벽면을 따라 형성된 것일 수도 있다. 또한, 서로 다른 층에 형성된 비아(113a, 113b)가 서로 엇갈리게 배치될 수 있다. 엇갈리게 배치되는 경우, 응력 분산의 효과를 가질 수 있다. 그 외에 다른 구성은 상술한 바와 동일한바 생략한다. 또한, 비아(113a, 113b)를 비아 홀(부호 미도시)의 벽면을 따라 형성한 것을 제외하고는 상술한 제조공정 일례에 따라 제조할 수 있는바, 그에 대한 설명 역시 생략한다.
The vias 113a and 113b constituting the core layer 110 may be formed along the wall surface of a via hole (not shown) formed in the support layers 111a and 111b. In addition, the vias 113a and 113b formed in different layers may be arranged to be offset from each other. If staggered, it can have the effect of stress dispersion. Other configurations are the same as those described above. Further, the present invention can be manufactured according to the manufacturing process example described above except that the vias 113a and 113b are formed along the wall surface of a via hole (not shown), and a description thereof will also be omitted.

도 8은 도 3의 전자부품 패키지 변형예를 개략적으로 나타낸 단면도다.Fig. 8 is a cross-sectional view schematically showing an electronic component package modification of Fig. 3;

도 9는 도 8의 전자부품 패키지의 개략적인 Ⅲ-Ⅲ' 면 절단 평면도다.
Fig. 9 is a schematic III-III 'cut-away plan view of the electronic component package of Fig. 8;

이하, 일례에 따른 전자부품 패키지의 변형예(100C)에 대한 설명에 있어서, 상술한 설명과 중복되는 내용은 생략하고 차이점을 중심으로 서술한다.
Hereinafter, in the description of the modification example 100C of the electronic component package according to the example, contents overlapping with the above description will be omitted and the differences will be mainly described.

도면을 참조하면, 코어층(110)은 관통 홀(110H) 내의 벽면에 배치된 금속층(114)를 더 포함할 수 있다. 금속층(114)은 전자부품(120)에서 발생하는 열을 효과적으로 분산시키는 역할을 수행한다. 또한, 금속층(114)는 전자파 차폐 방지 역할도 수행할 수 있다. 또한, 금속층(114)은 코어층(110) 내의 다른 배선패턴(112a, 112b, 112c)의 접지 패턴과 연결되어 접지로 활용될 수도 있다. 금속층(114)은 벽면 전체에 배치될 수도 있으며, 특정 형상으로 패터닝 되어 배치될 수도 있다. 금속층(114)은 상술한 바와 같은 도전성 물질, 즉 금속 물질을 포함할 수 있다. 그 외에 다른 구성은 상술한 바와 동일한바 생략한다. 또한, 관통 홀(110H)의 벽면에 도금 등으로 금속층(114)을 형성한 것을 제외하고는 상술한 제조공정 일례에 따라 제조할 수 있는바, 그에 대한 설명 역시 생략한다.
Referring to the drawings, the core layer 110 may further include a metal layer 114 disposed on a wall surface in the through hole 110H. The metal layer 114 effectively disperses heat generated from the electronic component 120. In addition, the metal layer 114 can also prevent electromagnetic interference. The metal layer 114 may be connected to a ground pattern of other wiring patterns 112a, 112b, and 112c in the core layer 110 and used as a ground. The metal layer 114 may be disposed on the entire wall surface or may be patterned and arranged in a specific shape. The metal layer 114 may comprise a conductive material, such as a metal material, as described above. Other configurations are the same as those described above. The metal layer 114 may be formed on the wall surface of the through hole 110H by plating or the like.

도 10은 도 3의 전자부품 패키지 변형예를 개략적으로 나타낸 단면도다.Fig. 10 is a cross-sectional view schematically showing an electronic component package modification of Fig. 3;

도 11은 도 10의 전자부품 패키지의 개략적인 Ⅳ-Ⅳ' 면 절단 평면도다.
11 is a schematic IV-IV 'side cut-away plan view of the electronic component package of FIG.

이하, 일례에 따른 전자부품 패키지의 변형예(100D)에 대한 설명에 있어서, 상술한 설명과 중복되는 내용은 생략하고 차이점을 중심으로 서술한다.
Hereinafter, in the description of the modification example 100D of the electronic component package according to the example, the contents overlapping with the above description will be omitted and the differences will be mainly described.

도면을 참조하면, 관통 홀(110H) 내에는 별도의 수동부품(124)이 배치될 수 있다. 또한, 재배선층(140) 상에도 별도의 수동부품(126)이 배치될 수 있다. 관통 홀(110H) 내에 배치된 수동부품(124)은 고용량 커패시터, 예를 들면, MLCC일 수 있으나, 이에 한정되는 것은 아니다. 재배선층(140) 상에 표면 실장 된 수동부품(126)은 저용량 커패시터, 예를 들면, Si 계열의 커패시터일 수 있으나, 이에 한정되는 것은 아니다. 이들은 동일한 파워 라인에 연결될 수 있으나, 이에 한정되는 것은 아니다. 그 외에 다른 구성은 상술한 바와 동일한바 생략한다. 또한, 수동부품(124, 126)을 더 배치하는 것을 제외하고는 상술한 제조공정 일례에 따라 제조할 수 있는바, 그에 대한 설명 역시 생략한다.
Referring to the drawings, a separate passive component 124 may be disposed in the through hole 110H. Also, a separate passive component 126 may be disposed on the rewiring layer 140 as well. The passive component 124 disposed in the through hole 110H may be, but is not limited to, a high capacitance capacitor, for example, an MLCC. The passive component 126 surface-mounted on the re-distribution layer 140 may be, but is not limited to, a low-capacitance capacitor, for example, a Si-based capacitor. They may be connected to the same power line, but are not limited thereto. Other configurations are the same as those described above. Further, it is possible to manufacture according to the above-described manufacturing process example, except that the passive components 124 and 126 are further disposed, and a description thereof will be omitted.

도 12는 도 3의 전자부품 패키지 변형예를 개략적으로 나타낸 단면도다.
Fig. 12 is a cross-sectional view schematically showing an electronic component package modification of Fig. 3;

이하, 일례에 따른 전자부품 패키지의 변형예(100E)에 대한 설명에 있어서, 상술한 설명과 중복되는 내용은 생략하고 차이점을 중심으로 서술한다.
Hereinafter, in a description of a modification example 100E of the electronic component package according to an example, contents overlapping with the above description will be omitted and the differences will be mainly described.

도면을 참조하면, 전자부품 패키지(100E)는 봉합재(130) 상에 배치된 배선패턴(182), 봉합재(130) 상에 배치되며 봉합재(130) 상에 배치된 배선패턴(182)의 일부를 노출시키는 개구부(부호 미도시)를 갖는 패시베이션층(180), 및 개구부(부호 미도시) 내의 노출된 배선패턴(182) 상에 배치된 표면 실장(SMT) 부품(181, 186)을 더 포함할 수 있다. 봉합재(130) 상에 배치된 배선패턴(182)은 봉합재(130)에 형성된 비아(183)을 통하여 코어층(110)과 전기적으로 연결될 수 있다. 표면 실장 부품(181, 186)은 배선패턴(182)의 직접 연결될 수도 있고 또는 개구부(부호 미도시)에 형성된 언더범프금속층(184) 및 접속단자(185)를 통하여 연결될 수도 있다. 표면 실장 부품(181, 186)은 다양한 종류의 수동 부품일 수도 있고, 또는 다양한 종류의 집적회로일 수도 있으며, 그 종류가 특별히 한정되는 것은 아니다. 그 외에 다른 구성은 상술한 바와 동일한바 생략한다. 또한, 추가로 봉합재(130) 상에 배선패턴(182)을 형성하는 것, 봉합재(130) 일부를 관통하는 비아(183)을 형성하는 것, 봉합재(130) 상에 패시베이션층(180)을 형성하는 것, 패시베이션층(180)의 일부를 개구하여 개구부(부호 미도시)를 형성하는 것, 표면 실장 부품(181, 186)을 실장하는 것 등을 형성하는 것을 제외하고는 상술한 제조공정 일례에 따라 제조할 수 있으며, 이들은 상술한 내용을 통하여도 형성할 수 있는바, 그에 대한 설명 역시 생략한다.
Referring to the drawings, an electronic component package 100E includes a wiring pattern 182 disposed on a sealing material 130, a wiring pattern 182 disposed on the sealing material 130 and disposed on the sealing material 130, A passivation layer 180 having an opening (not shown) that exposes a portion of the exposed wiring pattern 182 and a surface mount (SMT) component 181, 186 disposed on the exposed wiring pattern 182 in an opening (not shown) . The wiring pattern 182 disposed on the sealing material 130 may be electrically connected to the core layer 110 through a via 183 formed in the sealing material 130. The surface mount components 181 and 186 may be directly connected to the wiring pattern 182 or may be connected via the connection terminal 185 and the under bump metal layer 184 formed in the opening (not shown). The surface mount components 181 and 186 may be various kinds of passive components or may be various kinds of integrated circuits, and the kind thereof is not particularly limited. Other configurations are the same as those described above. It is also possible to form a wiring pattern 182 on the sealing material 130 and a via 183 penetrating a part of the sealing material 130 and to form a passivation layer 180 on the sealing material 130 (Not shown) by opening a part of the passivation layer 180, mounting the surface-mounted components 181 and 186, and the like. And they can be formed through the above-mentioned contents, and a description thereof will also be omitted.

도 13은 도 3의 전자부품 패키지 변형예를 개략적으로 나타낸 단면도다.
13 is a cross-sectional view schematically showing an electronic component package modification of Fig.

이하, 일례에 따른 전자부품 패키지의 변형예(100F)에 대한 설명에 있어서, 상술한 설명과 중복되는 내용은 생략하고 차이점을 중심으로 서술한다.
Hereinafter, in the explanation of the modification example 100F of the electronic component package according to the example, the contents overlapping with the above description will be omitted and the difference will be mainly described.

도면을 참조하면, 전자부품 패키지(100E)는 봉합재(130)가 제 2 배선패턴(112c)의 일부를 노출시키는 개구부(부호 미도시)를 가지며, 개구부(부호 미도시) 상에 형성된 언더범프금속층(184) 및 언더범프금속층(184) 상에 형성된 접속단자(185)를 더 포함할 수 있다. 또한, 접속단자(185)과 연결된 메모리 칩 패키지(187)를 더 포함할 수 있다. 메모리 칩 패키지(187)는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함하는 것일 수 있다. 그 외에 다른 구성은 상술한 바와 동일한바 생략한다. 또한, 추가로 언더범프금속층(184) 및 접속단자(185) 등을 형성하는 것을 제외하고는 상술한 제조공정 일례에 따라 제조할 수 있으며, 이들은 상술한 내용을 통하여도 형성할 수 있는바, 그에 대한 설명 역시 생략한다.
Referring to the drawings, an electronic component package 100E includes an under bump (not shown) formed on an opening (not shown) having an opening (not shown) for exposing a part of the second wiring pattern 112c, And a connection terminal 185 formed on the metal layer 184 and the under bump metal layer 184. The memory chip package 187 may further include a memory chip package 187 connected to the connection terminal 185. Memory chip package 187 may be one that includes memory chips such as volatile memory (e.g., DRAM), non-volatile memory (e.g., ROM), flash memory, Other configurations are the same as those described above. In addition, it is possible to manufacture the semiconductor device according to the above-described manufacturing process example, except that the under-bump metal layer 184 and the connection terminal 185 are formed, and they can be formed through the above- Explanations about it are also omitted.

이상에서 설명한 일례에 따른 변형예들은 서로 모순되지 않는 한 각각의 특징 구성들이 서로 조합될 수도 있음은 물론이다.
It goes without saying that the variations according to the above-described embodiments may be combined with each other as long as they do not contradict each other.

도 14는 전자부품 패키지의 다른 일례를 개략적으로 나타내는 단면도다.14 is a cross-sectional view schematically showing another example of the electronic component package.

도 15은 도 14의 전자부품 패키지의 개략적인 V-V' 면 절단 평면도다.
Fig. 15 is a schematic VV 'plane cutting plan view of the electronic component package of Fig. 14; Fig.

도면을 참조하면, 다른 일례에 따른 전자부품 패키지(200A)는 마찬가지로 코어층(210), 전자부품(220), 봉합재(230), 및 재배선층(240)을 포함한다. 또한, 프레임(211)의 일측에는 배선패턴(212a)이 일면이 노출되도록 매립된다. 따라서, 다른 일례에 따른 전자부품 패키지(200A) 역시 배선패턴(212a)의 두께에 의하여 발생하는 단차가 최소화 되는바, 재배선층(240)의 절연거리가 거의 일정해진다. 따라서, 코어층(210)을 도입하는 경우에도, 재배선층(240)의 고밀도 배선 설계가 용이하다는 장점이 있다.
Referring to the drawings, an electronic component package 200A according to another example includes a core layer 210, an electronic component 220, a sealant 230, and a redistribution layer 240 as well. In addition, a wiring pattern 212a is buried on one side of the frame 211 so that one side thereof is exposed. Therefore, in the electronic component package 200A according to another example, the step generated by the thickness of the wiring pattern 212a is minimized, so that the insulation distance of the re-wiring layer 240 becomes almost constant. Therefore, even when the core layer 210 is introduced, there is an advantage that it is easy to design the high-density wiring of the re-distribution layer 240.

이하, 다른 일례에 따른 전자부품 패키지(200A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명하되, 상술한 설명과 중복되는 내용은 생략한다.
Hereinafter, each of the components included in the electronic component package 200A according to another example will be described in detail, but the overlapping description with the above description will be omitted.

코어층(210)은 프레임(211)을 포함한다. 다만, 프레임(211)이 단층의 지지층(211)로 구성된다. 코어층(210)은 프레임(211)의 일측에 일면이 노출되도록 매립된 배선패턴(212a), 및 프레임(211)의 타측에 일면이 돌출되도록 배치된 배선패턴(211b)을 포함한다. 또한, 프레임(211)을 관통하며 배선패턴(212a, 212b)을 연결하는 비아(213)을 포함한다.
The core layer 210 includes a frame 211. However, the frame 211 is constituted by a support layer 211 of a single layer. The core layer 210 includes a wiring pattern 212a embedded in one side of the frame 211 so as to be exposed on one side thereof and a wiring pattern 211b disposed on the other side of the frame 211 so as to protrude on one side. And includes vias 213 that penetrate the frame 211 and connect the wiring patterns 212a and 212b.

비아(213)은 프레임(211)을 관통하며, 프레임(211)을 기준으로 서로 다른 층에 배치된 배선패턴(212a, 212b)들을 전기적으로 연결시키기는 역할을 수행한다. 비아(213)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pd), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(213)을 통하여 전자부품(220)의 좌, 우 측면을 통해 상, 하측의 전기적 연결이 가능해지고, 이에 따라 공간 활용도를 극대화할 수 있으며, 3차원 구조에서의 연결을 통해 패키지 온 패키지(Package on Package: PoP), 시스템 인 패키지(System in Package: SiP) 등에 적용이 가능해 짐에 따라 다양한 모듈이나 패키지 응용 제품 군에 확대 적용이 가능해 진다.
The vias 213 penetrate the frame 211 and serve to electrically connect the wiring patterns 212a and 212b disposed on different layers with respect to the frame 211. [ Examples of the material for forming the vias 213 include copper, aluminum, silver, tin, gold, nickel, lead, titanium, A conductive material such as an alloy thereof may be used. The upper and lower sides of the electronic component 220 can be electrically connected via the vias 213 to the upper and lower sides of the electronic component 220, thereby maximizing the space utilization. Package on Package (PoP), System in Package (SiP), etc., can be applied to various modules and package applications.

비아(213)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 비아(213)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 프레임(211)의 재료로 금속을 사용하는 경우, 예를 들면, Fe-Ni계 합금 등을 사용하는 경우에는, 비아(213)이나 배선패턴(212a, 212b)과의 전기적 절연을 위하여 금속과 비아(213) 및/또는 배선패턴(212a, 212b) 사이에는 절연재료를 배치할 수 있다.
The number, spacing, arrangement type, etc. of the vias 213 are not particularly limited and can be sufficiently modified according to the design specifications of the ordinary artisan. The number, spacing, arrangement type, etc. of the vias 213 are not particularly limited and can be sufficiently modified according to the design specifications of the ordinary artisan. When a metal is used as the material of the frame 211 and an Fe-Ni alloy or the like is used, for example, a metal and a via are used for electrical insulation with the via 213 and the wiring patterns 212a and 212b. An insulating material may be disposed between the wiring patterns 213 and / or the wiring patterns 212a and 212b.

비아(213)은 도면에서와 같이 테이퍼 형상일 수 있다. 이 경우 후술하는 공정의 편의성을 도모할 수 있으며, 도금이 용이하다는 장점이 있으나, 반드시 이에 한정되는 것은 아니다. 경우에 따라서는 후술하는 바와 같이 직경이 대략 일정할 수도 있다. 즉, 비아(213)은 관통 형상일 수도 있다. 직경은 단면에서 보았을 때 좌우의 거리를 의미하는 것으로, 이는 반드시 원형이나 타원형에 국한되는 것은 아니다. 비아(213)는 도면에서와 같이 도전성 물질로 완전히 충전될 수 있으나, 이에 한정되는 것은 아니며, 후술하는 바와 같이 도전성 물질이 홀의 벽을 따라 형성된 것일 수도 있다.
The vias 213 may be tapered as shown in the drawing. In this case, there is an advantage that the convenience of the process described later can be achieved, and plating is easy, but the present invention is not limited thereto. In some cases, the diameter may be substantially constant as will be described later. That is, the vias 213 may have a through-hole shape. The diameter means the distance between the left and the right when viewed from the cross section, and it is not necessarily limited to a circle or an ellipse. The via 213 may be completely filled with a conductive material as shown in the figure, but is not limited thereto, and the conductive material may be formed along the wall of the hole as described later.

전자부품(220)은 마찬가지로 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 필요에 따라서는 집적회로가 플립칩 형태로 패키지된 전자부품일 수도 있다. 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니다.
The electronic component 220 may also be an integrated circuit (IC) in which hundreds to millions of devices are integrated into one chip. If desired, the integrated circuit may be an electronic component packaged in a flip chip form. The integrated circuit may, for example, be but is not limited to an application processor chip such as a central processor (e.g., CPU), a graphics processor (e.g., GPU), a digital signal processor, a cryptographic processor, a microprocessor, .

봉합재(230)는 마찬가지로 전자부품(220)을 보호하기 위한 구성이다. 봉합 형태는 특별히 제한되지 않으며, 전자부품(220)의 적어도 일부를 감싸는 형태이면 무방하다. 일례에서는 봉합재(230)가 코어층(210) 및 전자부품(220)을 덮으며, 관통 홀(210H) 내의 공간을 채운다.
The sealing member 230 is also configured to protect the electronic component 220. The sealing form is not particularly limited and may be a shape that covers at least a part of the electronic component 220. In one example, the sealant 230 covers the core layer 210 and the electronic component 220, and fills the space in the through hole 210H.

재배선층(240)은 마찬가지로 전자부품(220)의 전극패드(220P)를 재배선하기 위한 구성이다. 재배선층(240)은 마찬가지로 절연층(241a, 241b, 241c), 배선패턴(242a, 242b, 242c), 및 비아(243a, 243b, 243c)를 포함한다.
The re-distribution layer 240 similarly has a configuration for rewiring the electrode pads 220P of the electronic component 220. [ The redistribution layer 240 similarly includes insulating layers 241a, 241b and 241c, wiring patterns 242a, 242b and 242c, and vias 243a, 243b and 243c.

일례에 따른 전자부품 패키지(200A) 역시 재배선층(240) 상에 배치되는 패시베이션층(250)을 더 포함할 수 있다. 또한, 패시베이션층(250)은 재배선층(240)의 배선패턴(242a, 242b, 242c) 중 일부 배선패턴(242c)의 적어도 일부를 노출시키는 개구부(부호 미도시)를 가질 수 있다. 또한, 패시베이션층(250)의 개구부(부호 미도시) 내의 벽면 및 노출된 재배선층(240)의 배선패턴(243c) 상에 배치된 언더범프금속층(260)을 더 포함할 수 있다. 또한, 언더범프금속층(260) 상에 배치된 접속단자(270)를 더 포함할 수 있다.
The electronic component package 200A according to one example may further include a passivation layer 250 disposed on the redistribution layer 240. [ The passivation layer 250 may have an opening (not shown) for exposing at least a part of the wiring pattern 242c of the wiring patterns 242a, 242b and 242c of the re-distribution layer 240. [ It may further include an under bump metal layer 260 disposed on a wall surface in an opening (not shown) of the passivation layer 250 and on the wiring pattern 243c of the exposed rewiring layer 240. It may further comprise a connection terminal 270 disposed on the under bump metal layer 260.

도 16은 도 14의 전자부품 패키지의 개략적인 제조공정 일례를 도시한다.
Fig. 16 shows an example of a schematic manufacturing process of the electronic component package of Fig.

다른 일례에 따른 전자부품 패키지(200A)의 제조 공정에 대한 설명에 있어서, 상술한 설명과 중복되는 내용은 생략하고 차이점을 중심으로 서술한다.
In the description of the manufacturing process of the electronic component package 200A according to another example, contents overlapping with the above description will be omitted and the differences will be mainly described.

도 16a를 참조하면, 먼저, 캐리어 필름(301)을 준비한다. 또한, 드라이 필름(304)을 이용하여 배선패턴(212a) 형성을 위한 패터닝을 수행한다. 또한, 드라이 필름(304)의 패터닝된 공간을 도전성 물질로 채워 배선패턴(212a)을 형성한다. 또한, 드라이 필름(304)를 제거한다.
16A, first, a carrier film 301 is prepared. In addition, the dry film 304 is used to perform patterning for forming the wiring patterns 212a. In addition, the patterned space of the dry film 304 is filled with a conductive material to form a wiring pattern 212a. Further, the dry film 304 is removed.

도 16b를 참조하면, 다음으로, 금속막(303) 상에 배선패턴(212a)의 적어도 일부를 매립하는 지지층(211)을 형성한다. 또한, 필요에 따라, 후속 공정에서 배선패턴(212b)를 형성하기 위한 시드층으로 활용될 수 있는 금속막(306)을 지지층(211) 상에 형성한다. 또한, 캐리어 필름(301)을 박리한다. 또한, 배선패턴(212a) 중 일부를 패드로 활용하여 비아를 위한 홀(부호 미도시)를 형성한다. 이는 기계적 드릴 및/또는 레이저 드릴 및/또는 연마용 입자를 이용하는 샌드 블라스트법 및/또는 플라스마를 이용한 드라이 에칭법 등에 의하여 수행될 수 있다. 또한, 공지의 도금 공정 등으로 비아(213) 및 배선패턴(212b)을 형성한다. 또한, 남아 있는 금속막(303)을 공지의 에칭 방법 등으로 제거한다. 한편, 마찬가지로, 일련의 과정은 그 순서에 반드시 한정되는 것은 아니며, 예를 들면, 박리 전에 관통 홀(210H) 형성 전의 코어층(210)을 형성할 수도 있음은 물론이다.
16B, a support layer 211 for embedding at least a part of the wiring pattern 212a is formed on the metal film 303. Next, as shown in Fig. Further, a metal film 306, which can be utilized as a seed layer for forming the wiring pattern 212b in a subsequent step, is formed on the support layer 211, if necessary. Further, the carrier film 301 is peeled off. Further, holes (not shown) for vias are formed by utilizing a part of the wiring patterns 212a as pads. This can be performed by a mechanical drill and / or a sand blast method using laser drills and / or abrasive particles and / or a dry etching method using a plasma. The via 213 and the wiring pattern 212b are formed by a known plating process or the like. Further, the remaining metal film 303 is removed by a known etching method or the like. Similarly, the sequence of steps is not necessarily limited to the order. For example, the core layer 210 may be formed before forming the through hole 210H before peeling.

도 16c를 참조하면, 다음으로, 프레임(211)에 관통 홀(210H)을 형성한다. 또한, 프레임(211)의 일측에 점착필름(305)을 부착한다. 또한, 관통 홀(210H) 내에 전자부품(220)을 배치한다.
Referring to FIG. 16C, a through hole 210H is formed in the frame 211, next. Further, an adhesive film 305 is attached to one side of the frame 211. Further, the electronic component 220 is disposed in the through hole 210H.

도 16d를 참조하면, 다음으로, 봉합재(230)를 이용하여 전자부품(220)을 봉합한다. 또한, 점착필름(305)을 박리한다. 또한, 점착필름(305)을 제거한 프레임(211) 및 전자부품(220) 일측에 재배선층(240)을 형성한다. 필요에 따라서는, 재배선층(240) 상에 패시베이션층(250)을 형성한다. 또한, 패시베이션층(250)에 재배선층(240)의 배선패턴(242c) 중 적어도 일부가 노출되도록 개구부(부호 미도시)를 형성할 수 있다. 또한, 개구부(부호 미도시)에 언더범프금속층(260) 및 접속단자(270)를 형성할 수 있다.
Referring to FIG. 16D, the electronic component 220 is then sealed using the sealing material 230. Next, as shown in FIG. Further, the adhesive film 305 is peeled off. A rewiring layer 240 is formed on one side of the frame 211 and the electronic component 220 from which the adhesive film 305 is removed. If necessary, a passivation layer 250 is formed on the redistribution layer 240. Further, an opening (not shown) may be formed in the passivation layer 250 so that at least a part of the wiring pattern 242c of the re-wiring layer 240 is exposed. Further, the under bump metal layer 260 and the connection terminal 270 can be formed in the opening (not shown).

도 17은 도 14의 전자부품 패키지 변형예를 개략적으로 나타낸 단면도다.17 is a cross-sectional view schematically showing an electronic component package modification of Fig.

도 18은 도 17의 전자부품 패키지의 개략적인 Ⅵ-Ⅵ' 면 절단 평면도다.
Fig. 18 is a schematic plan view of the electronic component package of Fig. 17 taken along line VI-VI '; Fig.

이하, 다른 일례에 따른 전자부품 패키지의 변형예(200B)에 대한 설명에 있어서, 상술한 설명과 중복되는 내용은 생략하고 차이점을 중심으로 서술한다.
Hereinafter, in the description of the modification example 200B of the electronic part package according to another example, the contents overlapping with the above description will be omitted and the difference will be mainly described.

도면을 참조하면, 코어층(210)을 구성하는 비아(213)은 프레임(211)을 거의 수직하게 관통하는 것일 수도 있다. 즉, 원기둥 형상일 수 있다. 그 외에 다른 구성은 상술한 바와 동일한바 생략한다. 또한, 비아(213)을 수직하게 형성한 것을 제외하고는 상술한 제조공정 일례에 따라 제조할 수 있는바, 그에 대한 설명 역시 생략한다.
Referring to the drawings, the vias 213 constituting the core layer 210 may penetrate the frame 211 substantially vertically. That is, it may be a columnar shape. Other configurations are the same as those described above. Also, since the via 213 is formed vertically, it can be manufactured according to the above-described manufacturing process example, and a description thereof will be omitted.

도 19는 도 14의 전자부품 패키지 변형예를 개략적으로 나타낸 단면도다.Fig. 19 is a cross-sectional view schematically showing an electronic component package modification of Fig. 14; Fig.

도 20은 도 19의 전자부품 패키지의 개략적인 Ⅶ-Ⅶ' 면 절단 평면도다.
Fig. 20 is a schematic plan view of the electronic component package of Fig. 19 taken along line VII-VII '; Fig.

이하, 다른 일례에 따른 전자부품 패키지의 변형예(200C)에 대한 설명에 있어서, 상술한 설명과 중복되는 내용은 생략하고 차이점을 중심으로 서술한다.
Hereinafter, in the description of the modification example 200C of the electronic part package according to another example, the contents overlapping with the above description will be omitted and the difference will be mainly described.

도면을 참조하면, 코어층(210)을 구성하는 비아(213)는 지지층(211)에 형성된 비아용 홀(부호 미도시)의 벽면을 따라 형성된 것일 수도 있다. 그 외에 다른 구성은 상술한 바와 동일한바 생략한다. 또한, 비아(213)를 비아용 홀(부호 미도시)의 벽면을 따라 형성한 것을 제외하고는 상술한 제조공정 일례에 따라 제조할 수 있는바, 그에 대한 설명 역시 생략한다.
The vias 213 constituting the core layer 210 may be formed along the wall surface of a via hole (not shown) formed in the support layer 211. [ Other configurations are the same as those described above. Also, since the via 213 is formed along the wall surface of the via hole (not shown), it can be manufactured according to the above-described manufacturing process example, and a description thereof will also be omitted.

도 21은 도 14의 전자부품 패키지 변형예를 개략적으로 나타낸 단면도다.21 is a cross-sectional view schematically showing an electronic component package modification of Fig.

도 22는 도 21의 전자부품 패키지의 개략적인 Ⅷ-Ⅷ' 면 절단 평면도다.
22 is a schematic sectional view taken along line VIII-VIII 'of the electronic component package of FIG.

이하, 다른 일례에 따른 전자부품 패키지의 변형예(200D)에 대한 설명에 있어서, 상술한 설명과 중복되는 내용은 생략하고 차이점을 중심으로 서술한다.
Hereinafter, in the description of the modification example 200D of the electronic part package according to another example, the contents overlapping with the above description will be omitted and the difference will be mainly described.

도면을 참조하면, 코어층(210)은 관통 홀(210H) 내의 벽면에 배치된 금속층(214)을 더 포함할 수 있다. 금속층(214)는 열 방출, 전자파 차폐 등의 역할, 그리고 접지로의 역할을 수행할 수 있다. 그 외에 다른 구성은 상술한 바와 동일한바 생략한다. 또한, 관통 홀(210H)의 벽면에 도금 등으로 금속층(214)을 형성한 것을 제외하고는 상술한 제조공정 일례에 따라 제조할 수 있는바, 그에 대한 설명 역시 생략한다.
Referring to the drawings, the core layer 210 may further include a metal layer 214 disposed on a wall surface in the through hole 210H. The metal layer 214 can serve as heat dissipation, electromagnetic shielding, and grounding. Other configurations are the same as those described above. The metal layer 214 may be formed on the wall surface of the through hole 210H by plating or the like, and the manufacturing process of the metal layer 214 is not described here.

도 23은 도 14의 전자부품 패키지 변형예를 개략적으로 나타낸 단면도다.Fig. 23 is a cross-sectional view schematically showing an electronic component package modification of Fig. 14;

도 24는 도 23의 전자부품 패키지의 개략적인 Ⅸ-Ⅸ' 면 절단 평면도다.
FIG. 24 is a schematic plan view of the electronic component package of FIG. 23 taken along line IX-IX '; FIG.

이하, 다른 일례에 따른 전자부품 패키지의 변형예(200E)에 대한 설명에 있어서, 상술한 설명과 중복되는 내용은 생략하고 차이점을 중심으로 서술한다.
Hereinafter, in a description of a modification example 200E of the electronic component package according to another example, contents overlapping with the above description will be omitted and the differences will be mainly described.

도면을 참조하면, 관통 홀(210H) 내에는 별도의 수동부품(224)이 배치될 수 있다. 또한, 재배선층(240) 상에도 별도의 수동부품(226)이 배치될 수 있다. 관통 홀(210H) 내에 배치된 수동부품(224)은 고용량 커패시터, 예를 들면, MLCC일 수 있으나, 이에 한정되는 것은 아니다. 재배선층(240) 상에 표면 실장 된 수동부품(226)은 저용량 커패시터, 예를 들면, Si 계열의 커패시터일 수 있으나, 이에 한정되는 것은 아니다. 그 외에 다른 구성은 상술한 바와 동일한바 생략한다. 또한, 수동부품(224, 226)을 더 배치하는 것을 제외하고는 상술한 제조공정 일례에 따라 제조할 수 있는바, 그에 대한 설명 역시 생략한다.
Referring to the drawings, a separate passive component 224 may be disposed in the through hole 210H. Also, a separate passive component 226 may be disposed on the redistribution layer 240 as well. The passive component 224 disposed in the through hole 210H may be, but is not limited to, a high capacitance capacitor, for example, an MLCC. The passive component 226 surface-mounted on the re-distribution layer 240 may be, but is not limited to, a low-capacitance capacitor, for example, a Si-based capacitor. Other configurations are the same as those described above. Further, the process can be manufactured according to the above-described manufacturing process example, except that the passive components 224 and 226 are further disposed, and a description thereof will also be omitted.

도 25는 도 14의 전자부품 패키지 변형예를 개략적으로 나타낸 단면도다.Fig. 25 is a cross-sectional view schematically showing an electronic component package modification of Fig. 14;

도 26은 도 25의 전자부품 패키지의 개략적인 Ⅹ-Ⅹ' 면 절단 평면도다.
Fig. 26 is a schematic plan view of the electronic component package of Fig. 25 taken along line X-X '; Fig.

이하, 다른 일례에 따른 전자부품 패키지의 변형예(200F)에 대한 설명에 있어서, 상술한 설명과 중복되는 내용은 생략하고 차이점을 중심으로 서술한다.
Hereinafter, in the description of the modification example 200F of the electronic component package according to another example, contents overlapping with the above description will be omitted and the differences will be mainly described.

도면을 참조하면, 코어층(210)은 프레임(211) 및 프레임(211)의 일측에 일면이 노출되도록 매립된 배선패턴(212)만을 포함하는 것일 수도 있다. 그 외에 다른 구성은 상술한 바와 동일한바 생략한다. 또한, 코어층(210)의 구성요소가 줄어든 것을 제외하고는 상술한 제조공정 일례에 따라 제조할 수 있는바, 그에 대한 설명 역시 생략한다.
Referring to the drawing, the core layer 210 may include only the wiring pattern 212 buried in the frame 211 and one side of the frame 211 so that one side thereof is exposed. Other configurations are the same as those described above. Further, the manufacturing process can be manufactured according to the above-described manufacturing process, except that the constituent elements of the core layer 210 are reduced, and a description thereof will be omitted.

도 27은 도 14의 전자부품 패키지 변형예를 개략적으로 나타낸 단면도다.
Fig. 27 is a cross-sectional view schematically showing an electronic component package modification of Fig. 14;

이하, 다른 일례에 따른 전자부품 패키지의 변형예(200G)에 대한 설명에 있어서, 상술한 설명과 중복되는 내용은 생략하고 차이점을 중심으로 서술한다.
Hereinafter, in the description of the modification example 200G of the electronic component package according to another example, the contents overlapping with the above description will be omitted and the differences will be mainly described.

도면을 참조하면, 전자부품 패키지(200G)는 봉합재(230) 상에 배치된 배선패턴(282), 봉합재(230) 상에 배치되며 봉합재(230)에 배치된 배선패턴(282)의 일부를 노출시키는 개구부(부호 미도시)를 갖는 패시베이션층(280), 및 개구부(부호 미도시) 내의 노출된 배선패턴(282) 상에 배치된 표면 실장(SMT) 부품(281, 286)을 더 포함할 수 있다. 봉합재(230)에 형성된 배선패턴(282)는 봉합재(230)에 형성된 비아(283)을 통하여 코어층(110)과 전기적으로 연결될 수 있다. 표면 실장 부품(281, 286)은 배선패턴(182)의 직접 연결될 수도 있고 또는 개구부(부호 미도시)에 형성된 언더범프금속층(284) 및 접속단자(285)를 통하여 연결될 수도 있다. 그 외에 다른 구성은 상술한 바와 동일한바 생략한다. 또한, 추가로 패시베이션층(280), 표면 실장 부품(281, 286), 배선패턴(282), 비아(283) 등을 형성하는 것을 제외하고는 상술한 제조공정 일례에 따라 제조할 수 있으며, 이들은 상술한 내용을 통하여도 형성할 수 있는바, 그에 대한 설명 역시 생략한다.
Referring to the drawings, an electronic component package 200G includes a wiring pattern 282 disposed on a sealing material 230, a wiring pattern 282 disposed on the sealing material 230, and a wiring pattern 282 disposed on the sealing material 230 A passivation layer 280 having an opening (not shown) for exposing a part of the wiring pattern 282 and a surface mount (SMT) part 281, 286 disposed on the exposed wiring pattern 282 in an opening (not shown) . The wiring pattern 282 formed on the sealing material 230 can be electrically connected to the core layer 110 through the via 283 formed in the sealing material 230. [ The surface mount components 281 and 286 may be directly connected to the wiring pattern 182 or may be connected via the connection terminal 285 and the under bump metal layer 284 formed in the opening (not shown). Other configurations are the same as those described above. It is also possible to manufacture according to the above-described manufacturing process example except that the passivation layer 280, the surface mount components 281 and 286, the wiring pattern 282, the via 283, and the like are formed, The above description can also be made, and a description thereof will be omitted.

도 28은 도 14의 전자부품 패키지 변형예를 개략적으로 나타낸 단면도다.
28 is a cross-sectional view schematically showing an electronic component package modification of Fig.

이하, 다른 일례에 따른 전자부품 패키지의 변형예(100H)에 대한 설명에 있어서, 상술한 설명과 중복되는 내용은 생략하고 차이점을 중심으로 서술한다.
Hereinafter, in the description of the modification 100H of the electronic component package according to another example, the contents overlapping with the above description will be omitted and the differences will be mainly described.

도면을 참조하면, 전자부품 패키지(200H)는 봉합재(230)가 배선패턴(212b)의 일부를 노출시키는 개구부(부호 미도시)를 가지며, 개구부(부호 미도시) 상에 형성된 언더범프금속층(284) 및 언더범프금속층(284) 상에 형성된 접속단자(285)를 더 포함할 수 있다. 또한, 접속단자(285)과 연결된 메모리 칩 패키지(287)를 더 포함할 수 있다. 그 외에 다른 구성은 상술한 바와 동일한바 생략한다. 또한, 추가로 언더범프금속층(284) 및 접속단자(285) 등을 형성하는 것을 제외하고는 상술한 제조공정 일례에 따라 제조할 수 있으며, 이들은 상술한 내용을 통하여도 형성할 수 있는바, 그에 대한 설명 역시 생략한다.
Referring to the drawings, an electronic component package 200H includes an under bump metal layer (not shown) formed on an opening (not shown) having an opening (not shown) through which the sealing material 230 exposes a part of the wiring pattern 212b 284 and the connection terminal 285 formed on the under bump metal layer 284. [ Further, the memory chip package 287 may further include a memory chip package 287 connected to the connection terminal 285. Other configurations are the same as those described above. In addition, it is possible to manufacture the semiconductor device according to an example of the above-described manufacturing process except that the under-bump metal layer 284 and the connection terminal 285 are formed, and these can also be formed through the above- Explanations about it are also omitted.

이상에서 설명한 다른 일례에 따른 변형예들 역시 서로 모순되지 않는 한 각각의 특징 구성들이 서로 조합될 수 있음은 물론이다. 또한, 모순되지 않는 한 일례에 따른 전자부품 및 그 변형예들이 다른 일례에 따른 전자부품 및 그 변형예들과 서로 조합될 수도 있음은 물론이다.
It goes without saying that the variations according to the other embodiments described above may be combined with each other as long as they are not contradictory to each other. It goes without saying that the electronic components according to the example and the modifications thereof may be combined with the electronic components according to the other examples and the modifications thereof without contradiction.

도 29는 재배선층의 절연거리가 불균일한 전자부품 패키지의 일례를 나타내는 단면도다.
29 is a cross-sectional view showing an example of an electronic component package in which the insulation distance of the re-distribution layer is uneven.

도면을 참조하면, 재배선층의 절연거리가 불균일한 전자부품 패키지는 마찬가지로 코어층(210'), 전자부품(220'), 봉합재(230'), 재배선층(240'), 패시베이션층(250'), 및 접속단자(270')를 포함하도록 구성하였다. 코어층(210')은 단층의 지지층(211')으로 구성되며 관통 홀(210H')을 갖는 프레임(211'), 프레임(211')의 양면에 형성된 배선패턴 (212a', 212b'), 및 프레임(211')을 관통하는 비아(213')를 포함한다. 전자부품(220')은 전극패드(220P')를 갖는다. 재배선층(240')은 절연층(241a', 241b', 241c')과 배선패턴(242a', 242b', 242c')과 비아(243a', 243b', 243c')를 포함한다.
Referring to the drawings, an electronic component package in which the insulation distance of the re-distribution layer is uneven is similarly formed of a core layer 210 ', an electronic component 220', a sealant 230 ', a re- ', And a connection terminal 270'. The core layer 210 'is composed of a single support layer 211' and includes a frame 211 'having a through hole 210H', wiring patterns 212a 'and 212b' formed on both sides of the frame 211 ' And a via 213 'through the frame 211'. The electronic component 220 'has an electrode pad 220P'. The redistribution layer 240 'includes insulating layers 241a', 241b ', 241c', wiring patterns 242a ', 242b', 242c 'and vias 243a', 243b ', 243c'.

이때, 배선패턴(212a')은 재배선층(240')의 절연물질에 매립되며, 따라서 상술한 바와 같이 그 단차(H)에 의하여 절연거리 불균일을 초래할 수 있다. 또한, 별도의 언더범프금속층을 가지지 않아, 보드레벨신뢰성이 저하될 수 있다.
At this time, the wiring pattern 212a 'is buried in the insulating material of the re-wiring layer 240', and as a result, the insulation distance may be uneven due to the step difference H as described above. In addition, since there is no separate under bump metal layer, board level reliability can be degraded.

본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제 1, 제 2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제 1 구성요소는 제 2 구성요소로 명명될 수도 있고, 유사하게 제 2 구성요소는 제 1 구성요소로 명명될 수도 있다.
The meaning of being connected in this disclosure includes not only a direct connection but also an indirect connection through an adhesive layer or the like. In addition, the term "electrically connected" means a concept including both a physical connection and a non-connection. Also, the first, second, etc. expressions are used to distinguish one component from another, and do not limit the order and / or importance of the components. In some cases, without departing from the scope of the right, the first component may be referred to as a second component, and similarly, the second component may be referred to as a first component.

본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
The expression " exemplary " used in this disclosure does not mean the same embodiment but is provided for emphasizing and explaining different unique features. However, the above-mentioned examples do not exclude that they are implemented in combination with the features of other examples. For example, although the description in the specific example is not described in another example, it can be understood as an explanation related to another example, unless otherwise described or contradicted by the other example.

본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
The terms used in this disclosure are used only to illustrate an example and are not intended to limit the present disclosure. Wherein the singular expressions include plural expressions unless the context clearly dictates otherwise.

1000: 전자기기
1010: 메인 보드
1020: 칩 관련 부품
1030: 네트워크 관련 부품
1040: 기타 부품
1050: 카메라
1060: 안테나
1070: 디스플레이
1080: 배터리
1090: 신호 라인
1100: 스마트 폰
1101: 스마트 폰 바디
1110: 스마트 폰 메인 보드
1120: 스마트 폰 내장 전자부품
1130: 스마트 폰 카메라
100, 100A ~ 100F, 200A ~ 200G: 전자부품 패키지
110, 210: 코어층
111a, 111b, 211: 지지층(프레임)
112a, 112b, 112c, 212a, 212b: 배선패턴
113a, 113b: 비아
213: 비아
114, 214: 금속층
130, 230: 봉합재
140, 240: 재배선층
141a, 141b, 141c, 241a, 241b, 241c: 절연층
142a, 142b, 142c, 242a, 242b, 242c, 182, 282: 배선패턴
143a, 143b, 143c, 243a, 243b, 243c, 183, 283: 비아
150, 180, 250, 280: 패시베이션층
160, 260, 184, 284: 언더범프금속층
170, 270, 185, 285: 접속단자
181, 281, 186, 286: 표면 실장 부품
187, 287: 메모리 칩 패키지1000: Electronic device
1010: Motherboard
1020: Chip related parts
1030: Network related parts
1040: Other parts
1050: Camera
1060: Antenna
1070: Display
1080: Battery
1090: Signal line
1100: Smartphone
1101: Smartphone body
1110: Smartphone mainboard
1120: Smart phone built-in electronic parts
1130: Smartphone camera
100, 100A to 100F, 200A to 200G: Electronic component package
110, 210: core layer
111a, 111b, 211: support layer (frame)
112a, 112b, 112c, 212a, and 212b:
113a, 113b: Via
213: Via
114, 214: metal layer
130 and 230:
140, 240: rewiring layer
141a, 141b, 141c, 241a, 241b, and 241c:
142a, 142b, 142c, 242a, 242b, 242c, 182, 282:
143a, 143b, 143c, 243a, 243b, 243c, 183, 283: vias
150, 180, 250, 280: passivation layer
160, 260, 184, 284: under bump metal layer
170, 270, 185, 285: connection terminal
181, 281, 186, 286: Surface mount parts
187, 287: Memory chip package

Claims (16)

관통 홀을 가지는 프레임;
상기 관통 홀 내에 배치된 전자부품; 및
상기 프레임 및 상기 전자부품의 일측에 배치된 재배선층; 을 포함하며,
상기 재배선층은 상기 전자부품과 전기적으로 연결되는 배선패턴을 포함하며,
상기 프레임의 일측에는, 일면이 노출되도록 매립되며 상기 재배선층의 배선패턴과 전기적으로 연결되는 배선패턴이 배치된,
전자부품 패키지.
A frame having a through hole;
An electronic component disposed in the through hole; And
A re-wiring layer disposed on one side of the frame and the electronic component; / RTI >
Wherein the re-distribution layer includes a wiring pattern electrically connected to the electronic component,
A wiring pattern embedded in the one side of the frame so as to expose one surface thereof and electrically connected to the wiring pattern of the re-
Electronic component package.
제 1 항에 있어서,
상기 프레임의 타측면 상에 배선패턴이 더 배치된,
전자부품 패키지.
The method according to claim 1,
Wherein a wiring pattern is further arranged on the other side of the frame,
Electronic component package.
제 2 항에 있어서,
상기 프레임의 일측에 매립된 배선패턴과 상기 프레임의 타측면 상에 배치된 배선패턴은, 상기 프레임을 관통하는 비아를 통하여 전기적으로 연결된,
전자부품 패키지.
3. The method of claim 2,
Wherein the wiring pattern embedded on one side of the frame and the wiring pattern disposed on the other side of the frame are electrically connected through vias through the frame,
Electronic component package.
제 2 항에 있어서,
상기 프레임의 내부에는 배선패턴이 더 배치된,
전자부품 패키지.
3. The method of claim 2,
Wherein a wiring pattern is further disposed inside the frame,
Electronic component package.
제 4 항에 있어서,
상기 프레임의 내부에 배치된 배선패턴은, 상기 프레임의 일측에 매립된 배선패턴 및 상기 프레임의 타측면 상에 배치된 배선패턴과 각각 비아를 통하여 전기적으로 연결된,
전자부품 패키지.
5. The method of claim 4,
The wiring pattern disposed inside the frame is electrically connected to the wiring pattern embedded on one side of the frame and the wiring pattern disposed on the other side of the frame via vias,
Electronic component package.
제 4 항에 있어서,
상기 프레임의 내부에 배치된 배선패턴은 복수 층으로 구성되는,
전자부품 패키지.
5. The method of claim 4,
Wherein the wiring pattern disposed inside the frame comprises a plurality of layers,
Electronic component package.
제 1 항에 있어서,
상기 전자부품은, 전극패드를 가지는 집적회로이며,
상기 집적회로는, 상기 전극패드가 상기 재배선층을 향하도록 배치된,
전자부품 패키지.
The method according to claim 1,
The electronic component is an integrated circuit having an electrode pad,
Wherein the integrated circuit includes a plurality of electrode pads arranged so as to face the re-
Electronic component package.
제 7 항에 있어서,
상기 재배선층의 배선패턴으로부터 상기 프레임의 일측면까지의 거리와, 상기 재배선층의 배선패턴으로부터 상기 집적회로의 전극패드까지의 거리의 차이는, 상기 프레임의 일측에 매립된 배선패턴의 두께보다 작은,
전자부품 패키지.
8. The method of claim 7,
The difference between the distance from the wiring pattern of the re-distribution layer to one side of the frame and the distance from the wiring pattern of the re-distribution layer to the electrode pad of the integrated circuit is smaller than the thickness of the wiring pattern embedded in one side of the frame ,
Electronic component package.
제 1 항에 있어서,
상기 재배선층 상에 배치되며, 상기 재배선층의 배선패턴의 일부를 노출시키는 개구부를 갖는 패시베이션층;
상기 개구부 내의 벽면 및 상기 노출된 재배선층의 배선패턴 상에 배치된 언더범프금속층; 및
상기 언더범프금속층 상에 배치된 접속단자; 를 더 포함하는,
전자부품 패키지.
The method according to claim 1,
A passivation layer disposed on the redistribution layer and having an opening exposing a part of the wiring pattern of the redistribution layer;
An under bump metal layer disposed on a wall surface in the opening portion and on a wiring pattern of the exposed re-wiring layer; And
A connection terminal disposed on the under bump metal layer; ≪ / RTI >
Electronic component package.
제 3 항에 있어서,
상기 프레임 및 상기 전자부품의 타측과, 상기 관통 홀 내부에 형성되는 봉합재; 를 더 포함하고,
상기 봉합재 상에는, 상기 프레임의 타측면 상에 배치된 배선패턴과 전기적으로 연결되는 배선패턴이 배치된,
전자부품 패키지.
The method of claim 3,
A sealing member formed on the other side of the frame and the electronic component, and inside the through hole; Further comprising:
Wherein a wiring pattern electrically connected to a wiring pattern disposed on the other side of the frame is disposed on the sealing material,
Electronic component package.
제 10 항에 있어서,
상기 봉합재 상에 배치되며, 상기 봉합재 상에 배치된 배선패턴의 일부를 노출시키는 개구부를 갖는 패시베이션층; 을 더 포함하는,
전자부품 패키지.
11. The method of claim 10,
A passivation layer disposed on the sealing material and having an opening exposing a part of the wiring pattern disposed on the sealing material; ≪ / RTI >
Electronic component package.
제 3 항에 있어서,
상기 프레임 및 상기 전자부품의 타측과, 상기 관통 홀 내부에 형성되는 봉합재; 를 더 포함하고,
상기 봉합재는 상기 프레임의 타측면 상에 배치된 배선패턴의 일부를 노출시키는 개구부를 갖는,
전자부품 패키지.
The method of claim 3,
A sealing member formed on the other side of the frame and the electronic component, and inside the through hole; Further comprising:
Wherein the sealing material has an opening portion for exposing a part of the wiring pattern disposed on the other side of the frame,
Electronic component package.
캐리어 필름을 준비하는 단계;
상기 캐리어 필름 상에 배선패턴을 형성하는 단계;
상기 캐리어 필름 상에 상기 배선패턴의 적어도 일부를 매립하는 지지층을 형성하는 단계;
상기 캐리어 필름을 박리하는 단계;
상기 지지층을 관통하는 관통 홀을 형성하는 단계;
상기 관통 홀 내에 전자부품을 배치하는 단계; 및
상기 지지층 및 상기 전자부품의 일측에 재배선층을 형성하는 단계; 를 포함하는,
전자부품 패키지 제조방법.
Preparing a carrier film;
Forming a wiring pattern on the carrier film;
Forming a support layer for embedding at least a part of the wiring pattern on the carrier film;
Peeling the carrier film;
Forming a through hole through the support layer;
Disposing an electronic component in the through hole; And
Forming a re-wiring layer on one side of the supporting layer and the electronic component; / RTI >
A method of manufacturing an electronic component package.
제 13 항에 있어서,
상기 지지층을 형성하는 단계는, 복수의 지지층을 빌드 업 하는 것인,
전자부품 패키지 제조방법.
14. The method of claim 13,
Wherein forming the support layer comprises building up a plurality of support layers,
A method of manufacturing an electronic component package.
제 13 항에 있어서,
상기 지지층 상에 배선패턴을 형성하는 단계;
상기 지지층 및 상기 전자부품의 타측과, 상기 관통 홀 내부에 봉합재를 형성하는 단계; 및
상기 봉합재의 일부를 개구하여 상기 지지층 상에 형성된 배선패턴의 일부를 노출시키는 단계; 를 더 포함하는,
전자부품 패키지 제조방법.
14. The method of claim 13,
Forming a wiring pattern on the supporting layer;
Forming a sealing material on the other side of the supporting layer and the electronic part and in the through hole; And
Opening a part of the sealing material to expose a part of the wiring pattern formed on the supporting layer; ≪ / RTI >
A method of manufacturing an electronic component package.
제 13 항에 있어서,
상기 지지층 및 상기 전자부품의 타측과, 상기 관통 홀 내부에 봉합재를 형성하는 단계;
상기 봉합재 상에 배선패턴을 형성하는 단계;
상기 봉합재 상에 상기 봉합재 상에 형성된 배선패턴을 덮는 패시베이션층을 형성하는 단계; 및
상기 패시베이션층의 일부를 개구하여 상기 봉합재 상에 형성된 배선패턴의 일부를 노출시키는 단계; 를 더 포함하는,
전자부품 패키지 제조방법.14. The method of claim 13,
Forming a sealing material on the other side of the supporting layer and the electronic part and in the through hole;
Forming a wiring pattern on the sealing material;
Forming a passivation layer covering the wiring pattern formed on the sealing material on the sealing material; And
Opening a part of the passivation layer to expose a part of the wiring pattern formed on the sealing material; ≪ / RTI >
A method of manufacturing an electronic component package.
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