KR101892903B1 - Fan-out semiconductor package - Google Patents

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KR101892903B1
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Abstract

본 개시는 관통홀을 갖는 코어부재, 상기 관통홀에 배치된 제1 및 제2반도체칩, 상기 코어부재와 상기 제1 및 제2반도체칩의 적어도 일부를 봉합하는 봉합재, 및 상기 코어부재와 상기 제1 및 제2반도체칩의 활성면 상에 배치된 연결부재를 포함하며, 상기 연결부재의 재배선층은 제1도체 및 제2도체를 통해 상기 제1접속패드 및 상기 제2접속패드와 각각 연결되되, 상기 제2도체가 상기 제1도체보다 높이가 큰, 팬-아웃 반도체 패키지에 관한 것이다.The present disclosure relates to a semiconductor device comprising a core member having a through hole, first and second semiconductor chips arranged in the through hole, a sealing member sealing at least a part of the core member and the first and second semiconductor chips, And a connecting member disposed on the active surface of the first and second semiconductor chips, wherein the re-wiring layer of the connecting member is connected to the first connection pad and the second connection pad via the first conductor and the second conductor respectively Wherein the second conductor is higher in height than the first conductor.

Description

팬-아웃 반도체 패키지{FAN-OUT SEMICONDUCTOR PACKAGE}[0001] FAN-OUT SEMICONDUCTOR PACKAGE [0002]

본 개시는 반도체 패키지, 예를 들면, 접속단자를 반도체칩이 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지에 관한 것이다.
The present disclosure relates to a semiconductor package, for example, a fan-out semiconductor package capable of extending a connection terminal to an area outside the area where the semiconductor chip is disposed.

최근 반도체칩에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 반도체칩 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
One of the main trends of technology development related to semiconductor chips in recent years is to reduce the size of components. Accordingly, in the field of packages, it is required to implement a large number of pins with a small size in response to a surge in demand of small semiconductor chips and the like .

이에 부합하기 위하여 제안된 패키지 기술 중의 하나가 팬-아웃 반도체 패키지이다. 팬-아웃 반도체 패키지는 접속단자를 반도체칩이 배치된 영역 외로도 재배선하여, 소형의 크기를 가지면서도 다수의 핀을 구현할 수 있게 해준다.
One of the proposed package technologies to meet this is the fan-out semiconductor package. The fan-out semiconductor package rewires the connection terminal out of the region where the semiconductor chip is disposed, thereby realizing a plurality of pins with a small size.

본 개시의 여러 목적 중 하나는 복수의 반도체칩을 사용함에도 박형화 및 고성능화가 가능하며 신뢰성이 우수한 팬-아웃 반도체 패키지를 제공하는 것이다.
One of the objects of the present disclosure is to provide a fan-out semiconductor package which can be thinned and improved in performance even though a plurality of semiconductor chips are used, and is highly reliable.

본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 복수의 반도체칩을 스택하여 패키징하되, 이들을 와이어 본딩이 아닌 서로 다른 높이를 갖는 다단 도체를 이용하여 패키지 내의 재배선층과 전기적으로 연결하는 것이다.
One of the solutions proposed through the present disclosure is to stack and package a plurality of semiconductor chips, which are electrically connected to a re-wiring layer in a package using multi-stage conductors having different heights rather than wire bonding.

예를 들면, 본 개시를 통하여 제한하는 일례에 따른 팬-아웃 반도체 패키지는, 관통홀을 갖는 코어부재; 상기 관통홀에 배치되며, 제1접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 제1반도체칩; 상기 관통홀의 상기 제1반도체칩 상에 배치되며, 제2접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 제2반도체칩; 상기 코어부재, 상기 제1반도체칩, 및 상기 제2반도체칩의 적어도 일부를 봉합하는 봉합재; 및 상기 코어부재, 상기 제1반도체칩, 및 상기 제2반도체칩의 활성면 상에 배치된 연결부재; 를 포함하며, 상기 연결부재는 상기 제1접속패드 및 상기 제2접속패드와 전기적으로 연결된 재배선층을 포함하며, 상기 제2반도체칩은 활성면이 상기 제1반도체칩의 비활성면에 부착되되 상기 제2접속패드가 노출되도록 상기 제1반도체칩 상에 엇갈려 배치되며, 상기 연결부재의 재배선층은 제1도체 및 제2도체를 통해 상기 제1접속패드 및 상기 제2접속패드와 각각 연결되며, 상기 제2도체는 상기 제1도체 보다 높이가 큰 것일 수 있다.
For example, a fan-out semiconductor package according to an exemplary embodiment, which is limited through this disclosure, includes a core member having a through-hole; A first semiconductor chip disposed in the through hole and having an active surface on which the first connection pad is disposed and an inactive surface on the opposite side of the active surface; A second semiconductor chip disposed on the first semiconductor chip of the through-hole, the second semiconductor chip having an active surface on which the second connection pad is disposed and an inactive surface disposed on the opposite side of the active surface; A sealing material for sealing at least a part of the core member, the first semiconductor chip, and the second semiconductor chip; And a connection member disposed on the active surface of the core member, the first semiconductor chip, and the second semiconductor chip; Wherein the connecting member includes a re-wiring layer electrically connected to the first connection pad and the second connection pad, wherein the active surface of the second semiconductor chip is attached to the inactive surface of the first semiconductor chip, The re-wiring layer of the connection member is connected to the first connection pad and the second connection pad via the first conductor and the second conductor, respectively, and the second connection pad is staggered on the first semiconductor chip to expose the second connection pad, The second conductor may be larger in height than the first conductor.

본 개시의 여러 효과 중 일 효과로서 복수의 반도체칩을 사용함에도 박형화와 고성능화가 가능하며 신뢰성이 우수한 팬-아웃 반도체 패키지를 제공 가능하다.
It is possible to provide a fan-out semiconductor package that is thin and capable of high performance and has high reliability even though a plurality of semiconductor chips are used as one of the effects of the present disclosure.

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.
도 10은 도9의 팬-아웃 반도체 패키지의 개략적인 평면도다.
도 11은 도 9의 팬-아웃 반도체 패키지의 개략적인 제조 일례이다.
도 12는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 13은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 14는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 15는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 16은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 17은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 18은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 19는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 20은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 21은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 22는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 23은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 24는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 25는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 26은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 27은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 28은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 29는 일례에 따른 팬-아웃 반도체 패키지의 효과를 대략 나타낸다.
도 30은 일례에 따른 팬-아웃 반도체 패키지의 다른 효과를 대략 나타낸다.1 is a block diagram schematically showing an example of an electronic equipment system.
2 is a perspective view schematically showing an example of an electronic apparatus.
3 is a cross-sectional view schematically showing the front and rear of the package of the fan-in semiconductor package.
4 is a cross-sectional view schematically showing a packaging process of a fan-in semiconductor package.
5 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is mounted on an interposer substrate and finally mounted on a main board of an electronic apparatus.
6 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is embedded in an interposer substrate and finally mounted on a main board of an electronic apparatus.
7 is a cross-sectional view showing a schematic view of a fan-out semiconductor package.
8 is a cross-sectional view schematically showing a case where the fan-out semiconductor package is mounted on a main board of an electronic apparatus.
9 is a cross-sectional view schematically showing an example of a fan-out semiconductor package.
Figure 10 is a schematic top view of the fan-out semiconductor package of Figure 9;
Fig. 11 is a schematic manufacturing example of the fan-out semiconductor package of Fig.
12 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
13 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
14 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
15 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
16 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
17 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
18 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
19 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
20 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
21 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
22 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
23 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
24 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
25 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
26 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
27 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
28 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
29 schematically illustrates the effect of a fan-out semiconductor package according to an example.
30 schematically illustrates another effect of a fan-out semiconductor package according to an example.

이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
Hereinafter, the present disclosure will be described with reference to the accompanying drawings. The shape and size of elements in the drawings may be exaggerated or reduced for clarity.

전자기기Electronics

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
1 is a block diagram schematically showing an example of an electronic equipment system.

도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
Referring to the drawings, an electronic device 1000 accommodates a main board 1010. The main board 1010 is physically and / or electrically connected to the chip-related components 1020, the network-related components 1030, and other components 1040. They are also combined with other components to be described later to form various signal lines 1090.

칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
Chip related components 1020 include memory chips such as volatile memory (e.g., DRAM), non-volatile memory (e.g., ROM), flash memory, etc.; An application processor chip such as a central processor (e.g., a CPU), a graphics processor (e.g., a GPU), a digital signal processor, a cryptographic processor, a microprocessor, Analog-to-digital converters, and logic chips such as application-specific integrated circuits (ICs), and the like, but it is needless to say that other types of chip-related components may be included. It goes without saying that these components 1020 can be combined with each other.

네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
IEEE 802.11 family, etc.), IEEE 802.20, long term evolution (LTE), Ev-DO, HSPA +, HSDPA +, HSUPA +, EDGE, GSM , And any other wireless and wired protocols designated as GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G and later, as well as any other wireless or wired Any of the standards or protocols may be included. It goes without saying that the network-related component 1030 may be combined with the chip-related component 1020, as well.

기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
Other components 1040 include high-frequency inductors, ferrite inductors, power inductors, ferrite beads, low temperature co-firing ceramics (LTCC), EMI (Electro Magnetic Interference) filters, and MLCC (Multi-Layer Ceramic Condenser) But is not limited to, passive components used for various other purposes, and the like. It is also understood that other components 1040 may be combined with each other with the chip-related component 1020 and / or the network-related component 1030.

전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
Depending on the type of electronic device 1000, the electronic device 1000 may include other components that may or may not be physically and / or electrically connected to the mainboard 1010. Other components include, for example, a camera 1050, an antenna 1060, a display 1070, a battery 1080, an audio codec (not shown), a video codec (not shown), a power amplifier (not shown), a compass (Not shown), a CD (compact disk) (not shown), and a DVD (not shown), an accelerometer (not shown), a gyroscope a digital versatile disk (not shown), and the like. However, the present invention is not limited thereto, and other components used for various purposes may be included depending on the type of the electronic device 1000.

전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
The electronic device 1000 may be a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a network system, a computer a computer, a monitor, a tablet, a laptop, a netbook, a television, a video game, a smart watch, an automotive, and the like. However, it is needless to say that the present invention is not limited thereto and may be any other electronic device that processes data.

도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
2 is a perspective view schematically showing an example of an electronic apparatus.

도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드(1110)가 수용되어 있으며, 메인보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
Referring to the drawings, a semiconductor package is applied to various electronic apparatuses as described above for various purposes. For example, a main board 1110 is accommodated in the body 1101 of the smartphone 1100, and various components 1120 are physically and / or electrically connected to the main board 1110. Other parts, such as the camera 1130, which are physically and / or electrically connected to the main board 1110 or not, are contained within the body 1101. Some of the components 1120 may be chip related components, and the semiconductor package 100 may be, for example, an application processor, but is not limited thereto. It is needless to say that the electronic device is not necessarily limited to the smartphone 1100, but may be another electronic device as described above.

반도체 패키지Semiconductor package

일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
In general, a semiconductor chip has many microelectronic circuits integrated therein, but itself can not serve as a finished product of a semiconductor, and there is a possibility of being damaged by external physical or chemical impact. Therefore, the semiconductor chip itself is not used as it is, and the semiconductor chip is packaged and used as electronic devices in a package state.

반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
The reason for the necessity of semiconductor packaging is that there is a difference in circuit width between the semiconductor chip and the main board of the electronic device from the viewpoint of electrical connection. Specifically, in the case of a semiconductor chip, the size of the connection pad and the spacing between the connection pads are very small. On the other hand, in the case of the main board used in electronic equipment, the size of the component mounting pad and the interval between the component mounting pads are much larger than the scale of the semiconductor chip . Therefore, there is a need for a packaging technique which makes it difficult to directly mount a semiconductor chip on such a main board and can buffer the difference in circuit width between the semiconductor chips.

이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
The semiconductor package manufactured by such a packaging technique can be classified into a fan-in semiconductor package and a fan-out semiconductor package depending on the structure and use.

이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
Hereinafter, the fan-in semiconductor package and the fan-out semiconductor package will be described in more detail with reference to the drawings.

(팬-인 반도체 패키지)(Fan-in semiconductor package)

도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.3 is a cross-sectional view schematically showing the front and rear of the package of the fan-in semiconductor package.

도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
4 is a cross-sectional view schematically showing a packaging process of a fan-in semiconductor package.

도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
The semiconductor chip 2220 includes a body 2221 including silicon (Si), germanium (Ge), gallium arsenide (GaAs), or the like; A connection pad 2222 including a conductive material and a passivation film 2223 such as an oxide film or a nitride film formed on one surface of the body 2221 and covering at least a part of the connection pad 2222. [ May be an integrated circuit (IC) in a bare state. At this time, since the connection pad 2222 is very small, the integrated circuit (IC) is difficult to be mounted on a medium-level printed circuit board (PCB) as well as a main board of an electronic apparatus.

이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
A connection member 2240 is formed on the semiconductor chip 2220 in accordance with the size of the semiconductor chip 2220 in order to rewire the connection pad 2222. [ The connecting member 2240 is formed by forming an insulating layer 2241 with an insulating material such as a photosensitive insulating resin (PID) on the semiconductor chip 2220 and forming a via hole 2243h for opening the connecting pad 2222, The wiring pattern 2242 and the via 2243 can be formed. Thereafter, a passivation layer 2250 for protecting the connecting member 2240 is formed, and an under-bump metal layer 2260 or the like is formed after the opening 2251 is formed. That is, through a series of processes, a fan-in semiconductor package 2200 including, for example, a semiconductor chip 2220, a connecting member 2240, a passivation layer 2250, and an under bump metal layer 2260, do.

이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
As described above, the fan-in semiconductor package is a package in which all the connection pads of the semiconductor chip, for example, I / O (Input / Output) terminals are disposed inside the element, and the fan-in semiconductor package has good electrical characteristics and can be produced at low cost have. Accordingly, many devices incorporated in a smart phone are manufactured in the form of a fan-in semiconductor package. Specifically, development is being made in order to implement a small-sized and fast signal transmission.

다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
However, in the fan-in semiconductor package, all of the I / O terminals must be disposed inside the semiconductor chip, so that there are many space limitations. Therefore, such a structure is difficult to apply to a semiconductor chip having a large number of I / O terminals or a semiconductor chip having a small size. In addition, due to this vulnerability, the fan-in semiconductor package can not be directly mounted on the main board of the electronic device. This is because even if the size and spacing of the I / O terminals of the semiconductor chip are enlarged by the rewiring process, they do not have a size and a gap enough to be directly mounted on the electronic device main board.

도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.5 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is mounted on an interposer substrate and finally mounted on a main board of an electronic apparatus.

도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
6 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is embedded in an interposer substrate and finally mounted on a main board of an electronic apparatus.

도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
Referring to the drawing, the fan-in semiconductor package 2200 is again rewired with the connection pads 2222 of the semiconductor chip 2220, that is, the I / O terminals through the interposer substrate 2301, May be mounted on the main board 2500 of the electronic device with the fan-in semiconductor package 2200 mounted on the interposer substrate 2301. At this time, the solder ball 2270 and the like can be fixed with the underfill resin 2280 and the outside can be covered with the molding material 2290 or the like. Alternatively, the fan-in semiconductor package 2200 may be embedded in a separate interposer substrate 2302, and the interposer substrate 2302 may be embedded in the connection pads 2220 of the semiconductor chip 2220, The I / O terminals 2222, i.e., the I / O terminals, may be re-routed again and finally mounted on the main board 2500 of the electronic device.

이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
Since the fan-in semiconductor package is difficult to be directly mounted on the main board of the electronic apparatus, it is mounted on a separate interposer substrate and then re-packaged to be mounted on the electronic device main board, And is mounted on an electronic device main board while being embedded in a substrate.

(팬-아웃 반도체 패키지)(Fan-out semiconductor package)

도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
7 is a cross-sectional view showing a schematic view of a fan-out semiconductor package.

도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
In the fan-out semiconductor package 2100, for example, the outer side of the semiconductor chip 2120 is protected by the sealing material 2130, and the connection pad 2122 of the semiconductor chip 2120 is connected to the connection member 2120. [ The semiconductor chip 2120 is rewound to the outside of the semiconductor chip 2120. At this time, a passivation layer 2150 may be further formed on the connecting member 2140, and an under bump metal layer 2160 may be further formed on the opening of the passivation layer 2150. A solder ball 2170 may be further formed on the under bump metal layer 2160. The semiconductor chip 2120 may be an integrated circuit (IC) including a body 2121, a connection pad 2122, a passivation film (not shown), and the like. The connecting member 2140 includes an insulating layer 2141, a re-wiring layer 2142 formed on the insulating layer 2241, and a via 2143 for electrically connecting the connecting pad 2122 and the re-wiring layer 2142 .

이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
As described above, the fan-out semiconductor package is formed by rewiring the I / O terminals to the outside of the semiconductor chip through the connecting member formed on the semiconductor chip. As described above, in the fan-in semiconductor package, all of the I / O terminals of the semiconductor chip must be disposed inside the semiconductor chip. If the element size is reduced, the ball size and pitch must be reduced. On the other hand, in the fan-out semiconductor package, the I / O terminals are rewired to the outside of the semiconductor chip through the connecting member formed on the semiconductor chip so that the size of the semiconductor chip is reduced. And can be mounted on a main board of an electronic device without a separate interposer substrate as will be described later.

도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
8 is a cross-sectional view schematically showing a case where the fan-out semiconductor package is mounted on a main board of an electronic apparatus.

도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
Referring to the drawings, the fan-out semiconductor package 2100 may be mounted on a main board 2500 of an electronic device through a solder ball 2170 or the like. That is, as described above, the fan-out semiconductor package 2100 includes a connection member 2120 that can rewire the connection pad 2122 to the fan-out area beyond the size of the semiconductor chip 2120 on the semiconductor chip 2120, The standardized ball layout can be used as it is, and as a result, it can be mounted on the main board 2500 of the electronic apparatus without a separate interposer substrate or the like.

이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
Since the fan-out semiconductor package can be mounted on the main board of the electronic device without using a separate interposer substrate, the thickness of the fan-out semiconductor package can be reduced compared to a fan-in semiconductor package using the interposer substrate. Do. In addition, it has excellent thermal characteristics and electrical characteristics and is particularly suitable for mobile products. In addition, it can be implemented more compactly than a general POP (Package on Package) type using a printed circuit board (PCB), and it is possible to solve a problem caused by a bending phenomenon.

한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
On the other hand, the fan-out semiconductor package means a package technology for mounting the semiconductor chip on a main board or the like of an electronic device and protecting the semiconductor chip from an external impact, and the scale, (PCB) such as an interposer substrate having a built-in fan-in semiconductor package.

이하에서는, 복수의 반도체칩을 사용함에도 박형화 및 고성능화가 가능하며 신뢰성이 우수한 팬-아웃 반도체 패키지에 대하여 도면을 참조하여 설명한다.
Hereinafter, a fan-out semiconductor package which can be thinned and improved in performance even though a plurality of semiconductor chips are used and has high reliability will be described with reference to the drawings.

도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.9 is a cross-sectional view schematically showing an example of a fan-out semiconductor package.

도 10은 도9의 팬-아웃 반도체 패키지의 개략적인 평면도다.
Figure 10 is a schematic top view of the fan-out semiconductor package of Figure 9;

도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 관통홀(110H)을 갖는 제1연결부재(110), 관통홀(110H)에 배치되며 제1접속패드(121P)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 제1반도체칩(121), 관통홀(110H)의 제1반도체칩(121) 상에 배치되며 제2접속패드(122P)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 제2반도체칩(122), 제1연결부재(110)와 제1반도체칩(121)과 제2반도체칩(122)의 적어도 일부를 봉합하는 봉합재(130), 및 제1연결부재(110)와 제1반도체칩(121)과 제2반도체칩(122)의 활성면 상에 배치된 제2연결부재(140)를 포함한다. 제1연결부재(110)는 제1접속패드(121P) 및 제2접속패드(122P)와 전기적으로 연결된 재배선층(112a, 112b, 112c)을 포함한다. 제2연결부재(140)는 제1접속패드(121P) 및 제2접속패드(122P)와 전기적으로 연결된 재배선층(142)을 포함한다. 제2반도체칩(122)은 활성면이 제1반도체칩(121)의 비활성면에 부착되되 제2접속패드(122P)가 노출되도록 제1반도체칩(121) 상에 엇갈려 배치된다. 엇갈려 배치된다는 것은 제1반도체칩(121)과 제2반도체칩(122)의 각각의 측면이 서로 일치하지 않는 것을 의미한다. 제2연결부재(140)의 재배선층(142)은 제1도체(121v) 및 제2도체(122v)를 통해 제1접속패드(121P) 및 제2접속패드(122P)와 각각 연결된다. 제2도체(122v)는 제1도체(121v) 보다 높다.
Referring to FIG. 1, a fan-out semiconductor package 100A according to an exemplary embodiment includes a first connection member 110 having a through hole 110H, a first connection member 110 disposed in the through hole 110H and having a first connection pad 121P A first semiconductor chip 121 disposed on the first semiconductor chip 121 of the through hole 110H and having an active surface disposed on the opposite side of the active surface and the active surface, A second semiconductor chip 122 having an inactive surface disposed on the opposite side of the active surface and the first connection member 110 and at least a part of the first semiconductor chip 121 and the second semiconductor chip 122, A sealing member 130 and a second connecting member 140 disposed on the active surface of the first connecting member 110 and the first and second semiconductor chips 121 and 122. The first connection member 110 includes redistribution layers 112a, 112b and 112c electrically connected to the first connection pad 121P and the second connection pad 122P. The second connection member 140 includes a rewiring layer 142 electrically connected to the first connection pad 121P and the second connection pad 122P. The second semiconductor chip 122 is staggered on the first semiconductor chip 121 such that the active surface is attached to the inactive surface of the first semiconductor chip 121 and the second connection pad 122P is exposed. The staggered arrangement means that the side surfaces of the first semiconductor chip 121 and the second semiconductor chip 122 do not coincide with each other. The redistribution layer 142 of the second connection member 140 is connected to the first connection pad 121P and the second connection pad 122P via the first conductor 121v and the second conductor 122v. The second conductor 122v is higher than the first conductor 121v.

한편, 최근에는 메모리 용량의 확장을 위하여 복수의 메모리칩을 다단으로 스택하는 기술들이 개발되고 있다. 예를 들면, 도 29 및 도 30의 좌측 도면에서 볼 수 있듯이, 복수의 메모리칩을 2단(또는 3단)으로 스택하고, 스택한 메모리칩들을 인터포저 기판 상에 실장한 후, 몰딩재로 몰딩하여 패키지 형태로 사용하는 것을 들 수 있다. 이때, 스택한 메모리칩들은 와이어 본딩으로 인터포저 기판과 전기적으로 연결한다. 그런데, 이러한 구조에서는 인터포저 기판의 두께가 상당하기 때문에 박형화에 한계가 있다. 또한, 인터포저 기판이 실리콘 베이스로 제조되는 경우에는 비용이 상당하다는 문제가 있다. 또한, 스택한 메모리칩들을 잡아주는 보강재가 별도로 포함되지 않으면 워피지에 의하여 신뢰성에 문제가 발생할 수 있다. 또한, 와이어 본딩을 통하여 인터포저 기판과 전기적으로 연결되어 I/O가 재배선되기 때문에 신호 패스가 상당하여, 신호 로스가 빈번하게 발생할 수 있다는 문제가 있다.
In recent years, techniques for stacking a plurality of memory chips in multiple stages for expanding memory capacity have been developed. For example, as shown in the left drawing of Figs. 29 and 30, a plurality of memory chips are stacked in two stages (or three stages), the stacked memory chips are mounted on the interposer substrate, Molding and use in a package form. At this time, the stacked memory chips are electrically connected to the interposer substrate by wire bonding. However, since the thickness of the interposer substrate is significant in this structure, there is a limit to the thickness reduction. Further, there is a problem that the cost is considerable when the interposer substrate is made of a silicon base. In addition, if the reinforcing material for holding the stacked memory chips is not separately included, reliability may be caused by warpage. Further, since the I / O is rewired by being electrically connected to the interposer substrate through wire bonding, the signal path is significant and signal loss may occur frequently.

반면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 재배선층(112a, 112b, 112c)을 가지는 제1연결부재(110)를 도입하고, 제1연결부재(110)의 관통홀(110H)에 복수의 스택된 반도체칩(121, 122)을 배치한다. 또한, 인터포저 기판을 도입하지 않으며, 대신 재배선층(142)을 포함하는 제2연결부재(140)를 형성한다. 특히, 복수의 스택된 반도체칩(121, 122)들은 와이어 본딩이 아닌 서로 다른 높이를 갖는 다단 도체(121v, 122v)를 통하여 제2연결부재(140)의 재배선층(142)에 연결된다. 따라서, 도 29의 우측 도면에서 볼 수 있듯이, 재배선층을 다양한 위치로 분배할 수 있어 제2연결부재(140)의 두께를 최소화할 수 있음은 물론이며, 나아가 백사이드 봉합 두께나 스택된 칩의 두께 역시 최소화할 수 있다. 또한, 도 30의 우측 도면에서 볼 수 있듯이, 스택된 반도체칩(121, 122)으로부터 접속단자(170)까지의 신호 패스를 최소화할 수 있는바, 신호 로스가 감소시켜 신호 전기 특성을 향상시킬 수 있다. 더불어, 제1연결부재(110)를 통해 워피지 제어도 가능한바 신뢰성을 향상시킬 수 있다.
The fan-out semiconductor package 100A according to an exemplary embodiment of the present invention includes a first connection member 110 having a rewiring layer 112a, 112b and 112c, A plurality of stacked semiconductor chips 121 and 122 are disposed. Further, the second connection member 140 including the re-wiring layer 142 is formed instead of introducing the interposer substrate. In particular, the plurality of stacked semiconductor chips 121 and 122 are connected to the redistribution layer 142 of the second connection member 140 through the multi-stage conductors 121v and 122v having different heights instead of wire bonding. 29, it is possible to distribute the rewiring layer to various positions, thereby minimizing the thickness of the second connecting member 140. Further, the thickness of the backside sealing or the thickness of the stacked chips Can also be minimized. 30, the signal path from the stacked semiconductor chips 121 and 122 to the connection terminal 170 can be minimized. As a result, the signal loss can be reduced and the signal electric characteristics can be improved have. In addition, the warpage can be controlled through the first connection member 110, which improves reliability.

이하, 일례에 따른 팬-아웃 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
Hereinafter, each configuration included in the fan-out semiconductor package 100A according to the example will be described in more detail.

제1연결부재(110)는 반도체칩(121, 122)의 접속패드(121P, 122P)를 재배선시키는 재배선층(112a, 112b, 122c)을 포함하는바 제2연결부재(140)의 층수를 감소시킬 수 있다. 필요에 따라서는, 구체적인 재료에 따라 패키지(100A)의 강성을 유지시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 또한, 제1연결부재(110)에 의하여 일례에 따른 팬-아웃 반도체 패키지(100A)가 패키지 온 패키지(Package on Package)의 일부로 사용될 수 있다. 제1연결부재(110)는 관통홀(110H)을 가진다. 관통홀(110H) 내에는 스택된 반도체칩(121, 122)이 제1연결부재(110)와 소정거리 이격 되도록 배치된다. 반도체칩(121, 122)의 측면 주위는 제1연결부재(110)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다.
The first connecting member 110 is formed to have the number of bars of the second connecting member 140 including the rewiring layers 112a, 112b and 122c for rewiring the connecting pads 121P and 122P of the semiconductor chips 121 and 122 . The rigidity of the package 100A can be maintained according to a specific material and the function of securing the thickness uniformity of the sealing material 130 can be performed. In addition, the fan-out semiconductor package 100A according to the example of the first connecting member 110 can be used as a part of a Package on Package. The first connecting member 110 has a through hole 110H. In the through hole 110H, stacked semiconductor chips 121 and 122 are arranged to be spaced apart from the first connection member 110 by a predetermined distance. The periphery of the side surfaces of the semiconductor chips 121 and 122 may be surrounded by the first connection member 110. However, it is to be understood that the present invention is not limited thereto and various modifications may be made in other forms, and other functions may be performed according to the forms.

제1연결부재(110)는 제2연결부재(140)와 접하는 제1절연층(111a), 제2연결부재(140)와 접하며 제1절연층(111a)에 매립된 제1재배선층(112a), 제1절연층(111a)의 제1재배선층(112a)이 매립된측의 반대측 상에 배치된 제2재배선층(112b), 제1절연층(111a) 상에 배치되며 제2재배선층(112b)을 덮는 제2절연층(111b), 및 제2절연층(111b) 상에 배치된 제3재배선층(112c)을 포함한다. 제1 내지 제3재배선층(112a, 112b, 112c)은 접속패드(121P, 122P)와 전기적으로 연결된다. 제1 및 제2재배선층(112a, 112b)과 제2및 제3재배선층(112b, 112c)은 각각 제1 및 제2절연층(111a, 111b)을 관통하는 제1 및 제2비아(113a, 113b)를 통하여 전기적으로 연결된다.
The first connection member 110 includes a first insulation layer 111a contacting the second connection member 140 and a first rewiring layer 112a which contacts the second connection member 140 and is embedded in the first insulation layer 111a. A second redistribution layer 112b disposed on the opposite side of the first insulation layer 111a on the side where the first redistribution layer 112a is embedded; a second redistribution layer 112b disposed on the first insulation layer 111a, A second insulating layer 111b covering the first insulating layer 112b and a third redistribution layer 112c disposed on the second insulating layer 111b. The first to third rewiring layers 112a, 112b and 112c are electrically connected to the connection pads 121P and 122P. The first and second redistribution layers 112a and 112b and the second and third redistribution layers 112b and 112c have first and second via holes 113a and 113b penetrating the first and second insulating layers 111a and 111b, And 113b, respectively.

제1재배선층(112a)이 매립되어 있기 때문에 제2연결부재(140)의 절연층(141)의 절연거리가 실질적으로 일정할 수 있다. 제1연결부재(110)가 많은 수의 재배선층(112a, 112b, 112c)을 포함하는바, 제2연결부재(140)를 간소화할 수 있다. 따라서, 제2연결부재(140) 형성과정에서 발생하는 불량에 따른 반도체칩(121, 122) 배치 후의 수율 저하 문제를 개선할 수 있다. 제1재배선층(112a)은 제1절연층(111a) 내부로 리세스되며, 따라서 제1절연층(111a)의 하면과 제1재배선층(112a)의 하면이 단차를 가진다. 그 결과 봉합재(130)를 형성할 때 봉합재(130) 형성 물질이 블리딩되어 제1재배선층(112a)을 오염시키는 것을 방지할 수 있다.
Since the first rewiring layer 112a is buried, the insulation distance of the insulating layer 141 of the second connection member 140 can be substantially constant. The first connection member 110 includes a large number of rewiring layers 112a, 112b, and 112c, thereby simplifying the second connection member 140. [ Therefore, it is possible to improve the problem of yield reduction after the semiconductor chips 121 and 122 are disposed according to defects generated in the process of forming the second connection member 140. The first rewiring layer 112a is recessed into the first insulation layer 111a so that the lower surface of the first insulation layer 111a and the lower surface of the first rewiring layer 112a have steps. As a result, it is possible to prevent the material for forming the sealant 130 from being contaminated by contamination of the first rewiring layer 112a when the sealant 130 is formed.

제1연결부재(110)의 재배선층(112a, 112b, 112c)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 스택된 반도체칩(121, 122) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b, 112c) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142)은 박형화를 위하여 이 상대적으로 작은 사이즈로 형성할 수 있다.
The thickness of the redistribution layers 112a, 112b and 112c of the first connection member 110 may be thicker than the thickness of the redistribution layer 142 of the second connection member 140. [ The first connection member 110 may have a thickness greater than the thickness of the stacked semiconductor chips 121 and 122. The rewiring layers 112a, 112b and 112c may also be formed in a larger size in accordance with the scale. On the other hand, the redistribution layer 142 of the second connection member 140 can be formed in a relatively small size for thinning.

절연층(111a, 111b)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 절연물질, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 절연층(111a, 111b)의 재료로 감광성 절연(Photo Imageable Dielectric: PID) 수지를 사용할 수도 있다.
The material of the insulating layers 111a and 111b is not particularly limited. For example, an insulating material may be used. As the insulating material, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or an inorganic filler and / or a glass fiber For example, prepreg, ABF (Ajinomoto Build-up Film), FR-4, BT (bismaleimide triazine), or the like may be used. If necessary, a photo-insensitive dielectric (PID) resin may be used as the material of the insulating layers 111a and 111b.

재배선층(112a, 112b, 112c)은 반도체칩(121, 122)의 접속패드(121P, 122P)를 재배선하는 역할을 수행하며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함할 수 있다. 또한, 각종 패드 패턴 등을 포함할 수 있다.
The rewiring layers 112a, 112b and 112c serve to rewire the connection pads 121P and 122P of the semiconductor chips 121 and 122. The rewiring layers 112a, 112b and 112c are made of copper (Cu), aluminum (Al) A conductive material such as Ag, Sn, Au, Ni, Pb, Ti, or an alloy thereof may be used. The redistribution layers 112a, 112b, 112c can perform various functions according to the design design of the layer. For example, it may include a ground (GND) pattern, a power (PoWeR: PWR) pattern, a signal (S: S) pattern, Here, the signal S pattern may include various signals except for a ground (GND) pattern, a power (PWR) pattern, and the like, for example, a data signal. In addition, various pad patterns and the like may be included.

비아(113a, 113b)는 서로 다른 층에 형성된 재배선층(112a, 112b, 112c)을 전기적으로 연결시키며, 그 결과 제1연결부재(110) 내에 전기적 경로를 형성시킨다. 비아(113a, 113b) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 비아(113a, 113b)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 테이퍼형상뿐만 아니라, 원통형상 등 공지된 모든 형상이 적용될 수 있다. 한편, 비아(113a, 113b)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다.
The vias 113a and 113b electrically connect the redistribution layers 112a, 112b, and 112c formed in the different layers, thereby forming an electrical path in the first connection member 110. [ As the forming material of the vias 113a and 113b, a conductive material may also be used. The vias 113a and 113b may be completely filled with a conductive material, or a conductive material may be formed along the wall surface of the via hole. In addition, not only tapered but also all known shapes such as a cylindrical shape can be applied. On the other hand, the vias 113a and 113b may be advantageous in terms of the process in which the width of the upper surface is larger than the width of the lower surface.

반도체칩(121, 122)은 각각 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 집적회로는, 예를 들면, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리칩일 수 있으나, 이에 한정되는 것은 아니다. 반도체칩(121, 122)은 각각 접속패드(121P, 122P)가 배치된 면이 활성면이 되고, 이와 마주보는 반대측 면이 비활성면이 된다.
The semiconductor chips 121 and 122 may be an integrated circuit (IC) in which hundreds to millions of devices are integrated in one chip. The integrated circuit may be, but is not limited to, a memory chip such as, for example, a volatile memory (e.g., DRAM), a non-volatile memory (e.g., ROM), a flash memory, In the semiconductor chips 121 and 122, the surface on which the connection pads 121P and 122P are disposed becomes the active surface, and the surface on the opposite side thereof becomes the inactive surface.

반도체칩(121, 122)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 각각의 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(121P, 122P)는 반도체칩(121, 122)을 각각 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 필요에 따라서 바디 상에는 접속패드(121P, 122P)를 노출시키는 패시베이션막(미도시)이 형성될 수 있으며, 패시베이션막(미도시)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다.
The semiconductor chips 121 and 122 may be formed on the basis of an active wafer. In this case, silicon (Si), germanium (Ge), gallium arsenide (GaAs), or the like may be used as a base material of each body. The body may have various circuits formed. The connection pads 121P and 122P are for electrically connecting the semiconductor chips 121 and 122 to other components, respectively. As the forming material, a conductive material such as aluminum (Al) may be used without any particular limitation. A passivation film (not shown) may be formed on the body to expose the connection pads 121P and 122P. A passivation film (not shown) may be an oxide film or a nitride film, or may be a double layer of an oxide film and a nitride film . An insulating film (not shown) or the like may be further disposed at a necessary position.

반도체칩(121, 122)은 각각 서로 다른 높이를 갖는 도체(121v, 122v)를 통하여 제2연결부재(140)의 재배선층(142)과 연결된다. 이때, 제1도체(121v)는 봉합재(130)를 관통하지 않으나, 제2도체(122v)는 봉합재(130)를 관통한다. 즉, 제1도체(121v)는 봉합재(130)와 접하지 않을 수 있으며, 제2도체(122v)는 봉합재(130)와 접할 수 있다. 제2반도체칩(122)의 활성면은 제1반도체칩(121)의 비활성면과 마주하는 제1측부, 제1반도체칩(121)의 비활성면과 마주하는 중앙부, 및 제2반도체칩(122)의 활성면의 중심부를 기준으로 제1측부와 대칭되며 적어도 일부가 제1반도체칩(121)의 비활성면을 벗어나는 제2측부로 구성될 수 있다. 이때, 제2접속패드(122P)는 제2반도체칩(122)의 활성면의 제2측부에 배치될 수 있다. 즉, 반도체칩(121, 122)이 계단(step) 형식으로 엇갈리게 배치되고, 제2접속패드(122P)가 제2반도체칩(122)의 활성면의 제2측부에 배치됨에 따라, 서로 다른 높이를 갖는 다단 도체(121v, 122v)의 적용이 가능하다.
The semiconductor chips 121 and 122 are connected to the redistribution layer 142 of the second connection member 140 through conductors 121v and 122v having different heights. At this time, the first conductor 121v does not pass through the sealing material 130, but the second conductor 122v passes through the sealing material 130. [ That is, the first conductor 121v may not contact with the sealing material 130, and the second conductor 122v may contact with the sealing material 130. The active surface of the second semiconductor chip 122 has a first side facing the inactive surface of the first semiconductor chip 121, a central portion facing the inactive surface of the first semiconductor chip 121, And a second side that is at least partially offset from the inactive side of the first semiconductor chip 121. The second side of the first semiconductor chip 121 may have a first side opposite to the first side. At this time, the second connection pad 122P may be disposed on the second side of the active surface of the second semiconductor chip 122. That is, as the semiconductor chips 121 and 122 are staggered in a step manner and the second connection pad 122P is disposed on the second side of the active surface of the second semiconductor chip 122, The multi-stage conductors 121v and 122v can be applied.

반도체칩(121, 122)은 접착부재(180)를 통하여 부착될 수 있다. 접착부재(180)는 공지의 테이프, 접착제, 점착제 등 반도체칩(121, 122)을 부착시킬 수 있는 것이라면 재질 등이 특별히 한정되지 않으며, 어떤 것이든 적용될 수 있다. 경우에 따라서는 접착부재(180)가 생략될 수도 있음은 물론이다. 한편, 반도체칩(121, 122)의 배치 형태가 도면에 도시한 바와 같은 형태에 한정되는 것은 아니다. 즉, 반도체칩(121, 122)이 엇갈려 배치될 수 있으며, 다단 도체(121v, 122v)를 적용할 수 만 있다면, 평면도에 도시한 바와 다른 형태로도 이들이 배치될 수 있다.
The semiconductor chips 121 and 122 may be attached through the adhesive member 180. [ The adhesive member 180 is not particularly limited as long as it can adhere the semiconductor chips 121 and 122 such as known tapes, adhesives, and pressure-sensitive adhesives, and any material can be applied thereto. Needless to say, the adhesive member 180 may be omitted in some cases. On the other hand, the arrangement of the semiconductor chips 121 and 122 is not limited to the shapes shown in the drawings. That is, the semiconductor chips 121 and 122 may be staggered, and they may be arranged in different forms as shown in the plan view if they can apply the multi-stage conductors 121v and 122v.

봉합재(130)는 제1연결부재(110) 및/또는 반도체칩(121, 122)을 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 제1연결부재(110) 및/또는 반도체칩(121, 122)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 제1연결부재(110) 및 반도체칩(121, 122)의 비활성면의 적어도 일부를 덮을 수 있으며, 관통홀(110H)의 벽면 및 반도체칩(121, 122)의 측면 사이의 공간의 적어도 일부를 채울 수 있다. 한편, 봉합재(130)가 관통홀(110H)을 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다.
The sealing member 130 may protect the first connection member 110 and / or the semiconductor chips 121 and 122. The sealing form is not particularly limited and may be any shape that covers at least a part of the first connecting member 110 and / or the semiconductor chips 121 and 122. For example, the sealing member 130 may cover at least a part of the inactive surfaces of the first connecting member 110 and the semiconductor chips 121 and 122, and the wall surfaces of the through holes 110H and the semiconductor chips 121 and 122 Or at least a portion of the space between the side surfaces. On the other hand, by filling the through hole 110H with the sealing material 130, it can act as an adhesive according to a specific material and reduce buckling.

봉합재(130)는 절연물질을 포함한다. 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, PID 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수도 있음은 물론이다. 필요에 따라서는, 열경화성 수지나 열가소성 수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다.
The seal 130 includes an insulating material. As the insulating material, a material including an inorganic filler and an insulating resin, for example, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a resin containing a reinforcing material such as an inorganic filler, specifically ABF, FR-4, BT, PID resin, etc. may be used. It is needless to say that a known molding material such as EMC may be used. If desired, a thermosetting resin or a material impregnated with a core material such as an inorganic filler and / or a glass fiber (glass fiber, glass cloth, or glass fabric) may be used as the thermoplastic resin.

제2연결부재(140)는 반도체칩(121, 122)의 접속패드(121P, 122P)를 재배선하기 위한 구성이다. 제2연결부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 접속패드(121P, 122P)가 재배선 될 수 있으며, 후술하는 접속단자(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 제2연결부재(140)는 절연층(141), 절연층(141) 상에 배치된 재배선층(142), 및 절연층(141)을 관통하며 재배선층(142)을 연결하는 비아(143)를 포함한다. 일례에 따른 팬-아웃 반도체 패키지(100A)에서는 제2연결부재(140)가 단층으로 구성되나, 복수의 층일 수도 있다.
The second connection member 140 is a structure for rewiring the connection pads 121P and 122P of the semiconductor chips 121 and 122. Several hundreds of connection pads 121P and 122P having various functions can be rewired through the second connection member 140. The connection pads 121P and 122P can be physically and / . The second connection member 140 includes an insulating layer 141, a re-wiring layer 142 disposed on the insulating layer 141, and a via 143 connecting the re-wiring layer 142 through the insulating layer 141. [ . In the fan-out semiconductor package 100A according to the exemplary embodiment, the second connection member 140 is formed as a single layer, but may be a plurality of layers.

절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141)은 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 가지는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 절연수지 및 기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 겨우, 이들은 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
As the material of the insulating layer 141, an insulating material may be used. In addition to the above-described insulating material, a photosensitive insulating material such as a PID resin may be used as the insulating material. That is, the insulating layer 141 may be a photosensitive insulating layer. When the insulating layer 141 has photosensitivity, the insulating layer 141 can be made thinner and the pitch of the via 143 can be more easily achieved. The insulating layer 141 may be a photosensitive insulating layer including an insulating resin and a base filler. When the insulating layer 141 has multiple layers, these materials may be the same as each other and may be different from each other as needed. If the insulating layers 141 are multilayered, they may be unified according to the process, and the boundaries may be unclear.

재배선층(142)은 실질적으로 접속패드(121P, 122P)를 재배선하는 역할을 수행하며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함할 수 있다. 또한, 비아 패드, 접속단자 패드 등 각종 패드 패턴을 포함할 수 있다.
The re-distribution layer 142 substantially rewires the connection pads 121P and 122P and is formed of copper (Cu), aluminum (Al), silver (Ag), tin (Sn) (Ni), lead (Pb), titanium (Ti), or an alloy thereof may be used. The re-distribution layer 142 may perform various functions according to the design of the layer. For example, it may include a ground (GND) pattern, a power (PoWeR: PWR) pattern, a signal (S: S) pattern, Here, the signal S pattern may include various signals except for a ground (GND) pattern, a power (PWR) pattern, and the like, for example, a data signal. It may also include various pad patterns such as via pads, connection terminal pads, and the like.

비아(143)는 서로 다른 층에 형성된 재배선층 등을 전기적으로 연결시키며, 그 결과 패키지(100A) 내에 전기적 경로를 형성시킨다. 비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
The vias 143 electrically connect the re-wiring layers and the like formed on the different layers, thereby forming an electrical path in the package 100A. The via 143 may be formed of copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium A conductive material such as an alloy thereof may be used. The vias 143 can be fully filled with a conductive material, or a conductive material can be formed along the walls of the vias. In addition, any shape known in the art, such as a tapered shape, a cylindrical shape, etc., can be applied.

패시베이션층(150)은 제2연결부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 부가적인 구성이다. 패시베이션층(150)은 제2연결부재(140)의 재배선층(142)의 적어도 일부를 노출시키는 개구부(151)를 가질 수 있다. 이러한 개구부는 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다.
The passivation layer 150 is an additional structure for protecting the second connection member 140 from external physical chemical damage or the like. The passivation layer 150 may have an opening 151 that exposes at least a portion of the redistribution layer 142 of the second connection member 140. Such openings may be formed in the passivation layer 150 in several tens to several thousand.

패시베이션층(150)의 물질은 특별히 한정되지 않으며, 예를 들면, 감광성 절연수지와 같은 감광성 절연물질을 사용할 수 있다. 또는, 솔더 레지스트를 사용할 수도 있다. 또는, 심재는 포함하지 않으나, 필러는 포함하는 절연수지, 예를 들면, 무기필러 및 에폭시수지를 포함하는 ABF 등이 사용될 수 있다. 무기필러 및 절연수지를 포함하되 심재를 포함하지 않는 절연물질, 예를 들면, ABF 등을 사용하는 경우, 수지층(182)과 대칭 효과를 가질 수 있으며, 워피지 산포를 제어할 수 있어, 워피지 제어에 보다 효과적일 수 있다. 패시베이션층(150)으로 무기필러 및 절연수지를 포함하는 절연물질, 예를 들면, ABF 등을 사용할 때, 제2연결부재(140)의 절연층(141) 역시 무기필러 및 절연수지를 포함할 수 있으며, 이때 패시베이션층(150)에 포함된 무기필러의 중량퍼센트는 제2연결부재(140)의 절연층(141)에 포함된 무기필러의 중량퍼센트 보다 클 수 있다. 이 경우, 패시베이션층(150)의 열팽창계수(CTE)가 상대적으로 낮을 수 있으며, 워피지 제어에 활용될 수 있다.
The material of the passivation layer 150 is not particularly limited, and for example, a photosensitive insulating material such as a photosensitive insulating resin can be used. Alternatively, a solder resist may be used. Alternatively, an insulating resin including a core material but not including a filler, for example, ABF including an inorganic filler and an epoxy resin may be used. When an insulating material including an inorganic filler and an insulating resin but not including a core material such as ABF or the like is used, it can have a symmetrical effect with the resin layer 182 and can control the diffusion of warp, It can be more effective for sebum control. The insulating layer 141 of the second connection member 140 may also include an inorganic filler and an insulating resin when using an insulating material including an inorganic filler and an insulating resin such as ABF or the like as the passivation layer 150 The weight percentage of the inorganic filler included in the passivation layer 150 may be greater than the weight percentage of the inorganic filler included in the insulating layer 141 of the second connection member 140. [ In this case, the coefficient of thermal expansion (CTE) of the passivation layer 150 may be relatively low and utilized for warp control.

언더범프금속층(160)은 접속단자(170)의 접속 신뢰성을 향상시키며, 패키지(100A)의 보드 레벨 신뢰성을 개선하기 위한 부가적인 구성이다. 언더범프금속층(160)은 패시베이션층(150)의 개구부(151)를 통하여 개구된 제2연결부재(140)의 재배선층(142)과 연결된다. 언더범프금속층(160)은 패시베이션층(150)의 개구부(151)에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
The under bump metal layer 160 is an additional structure for improving the connection reliability of the connection terminal 170 and improving the board level reliability of the package 100A. The under bump metal layer 160 is connected to the redistribution layer 142 of the second connection member 140 that is opened through the opening 151 of the passivation layer 150. The under bump metal layer 160 may be formed on the opening 151 of the passivation layer 150 using a known conductive material, that is, a metal, by a known metallization method, but the present invention is not limited thereto.

접속단자(170)는 팬-아웃 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 부가적인 구성이다. 예를 들면, 팬-아웃 반도체 패키지(100A)는 접속단자(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 접속단자(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 접속단자(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 접속단자(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
The connection terminal 170 is an additional configuration for physically and / or electrically connecting the fan-out semiconductor package 100A to the outside. For example, the fan-out semiconductor package 100A may be mounted on the main board of the electronic device via the connection terminal 170. [ The connection terminal 170 may be formed of a conductive material, for example, a solder or the like, but this is merely an example and the material is not particularly limited thereto. The connection terminal 170 may be a land, a ball, a pin, or the like. The connection terminal 170 may be formed as a multilayer or a single layer. In the case of a multi-layered structure, it may include a copper pillar and a solder. In the case of a single layer, tin-silver may include solder or copper. However, the present invention is not limited thereto. .

접속단자(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 접속단자(170)가 솔더볼인 경우, 접속단자(170)는 언더범프금속층(160)의 패시베이션층(150)의 일면 상으로 연장되어 형성된 측면을 덮을 수 있으며, 접속 신뢰성이 더욱 우수할 수 있다.
The number, spacing, arrangement type, etc. of the connection terminals 170 are not particularly limited and can be sufficiently modified according to the design specifications of the ordinary artisan. For example, it may be several tens to several thousands, and may have more or less numbers. When the connection terminal 170 is a solder ball, the connection terminal 170 may cover the side surface formed on the one side of the passivation layer 150 of the under-bump metal layer 160, and the connection reliability may be further improved.

접속단자(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 즉, 일례에 따른 팬-아웃 반도체 패키지(100)는 팬-아웃 패키지이다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 별도의 기판 없이 전자기기에 실장이 가능한바 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
At least one of the connection terminals 170 is disposed in the fan-out area. The fan-out area means an area outside the area where the semiconductor chip 120 is disposed. That is, the exemplary fan-out semiconductor package 100 is a fan-out package. The fan-out package is more reliable than the fan-in package, allows multiple I / O terminals, and facilitates 3D interconnection. In addition, compared with BGA (Ball Grid Array) package and LGA (Land Grid Array) package, it is possible to manufacture a thin bar package that can be mounted on electronic devices without a separate substrate, and is excellent in price competitiveness.

한편, 도면에는 도시하지 않았으나, 필요에 따라서는 관통홀(110H)의 벽면에 금속층을 더 배치할 수 있다. 금속층은 반도체칩(121, 122)으로부터 발생하는 열을 효과적으로 방출하는 역할을 수행할 수 있다. 또한 전자파 차폐의 역할도 수행할 수 있다. 또한, 관통홀(110H) 내에는 커패시터나 인덕터와 같은 별도의 수동부품이 더 배치될 수도 있다. 이 외에도 당해 기술분야에 잘 알려진 공지의 구조들이 적용될 수 있음은 물론이다.
Although not shown in the drawings, a metal layer may be further disposed on the wall surface of the through hole 110H, if necessary. The metal layer may serve to effectively dissipate heat generated from the semiconductor chips 121 and 122. It can also serve as electromagnetic shielding. Further, another passive component such as a capacitor or an inductor may be disposed in the through hole 110H. Needless to say, well-known structures well known in the art can also be applied.

도 11은 도 9의 팬-아웃 반도체 패키지의 개략적인 제조 일례이다.
Fig. 11 is a schematic manufacturing example of the fan-out semiconductor package of Fig.

도 11a를 참조하면, 먼저 관통홀(110H)을 갖는 제1연결부재(110)를 준비한다. 제1연결부재(110)는 예를 들면, 일면 또는 양면에 금속막이 형성된 캐리어 필름을 준비하고, 금속막을 시드층으로 이용하여 제1재배선층(112a)을 형성하고, 금속막 상에 제1재배선층(112a)을 덮는 제1절연층(111a)을 형성하고, 제1절연층(111a) 상에 제2재배선층(112b)을 형성하고, 제1절연층(111a) 상에 제2재배선층(112b)을 덮는 제2절연층(111b)을 형성하고, 제2절연층(111b) 상에 제3재배선층(112c)을 형성하여 제1연결부재(110)를 형성하고, 캐리어 필름으로부터 제1연결부재(110)를 분리한 후, 제1재배선층(112a)에 남아있는 금속막을 제거하는 방법으로 준비할 수 있다. 금속막을 제거할 때 제1연결부재(110)에 리세스부를 형성할 수 있다. 재배선층(112a, 112b, 112c)은 드라이 필름 등을 이용하여 패터닝을 수행한 후 공지의 도금 공정으로 패턴을 채우는 방법으로 형성할 수 있다. 절연층(111a, 111b)은 공지의 라미네이션 방법이나 도포 및 경화 방법으로 형성할 수 있다. 그 후, 제1연결부재(110)의 일측에 점착필름(210)을 부착한다. 점착필름(210)은 제1연결부재(110)를 고정할 수 있으면 어느 것이나 사용이 가능하며, 제한되지 않는 일례로서 공지의 테이프 등이 사용될 수 있다. 공지의 테이프의 예로서는 열처리에 의해 부착력이 약화되는 열처리 경화성 접착 테이프, 자외선 조사에 의해 부착력이 약화되는 자외선 경화성 접착 테이프 등을 들 수 있다. 그 후, 제1연결부재(110)의 관통홀(110H) 내에 스택된 반도체칩(121, 122)을 배치한다. 예를 들면, 관통홀(110H) 내의 점착필름(210) 상에 스택된 반도체칩(121, 122)을 부착하 는 방법으로 배치할 수 있다. 스택된 반도체칩(121, 122)은 접속패드(121P, 122P)가 배치된 활성면 측이 점착필름(210)에 부착되도록 페이스-다운(face-down) 형태로 배치될 수 있다. 그 후, 봉합재(130)를 이용하여 제1연결부재(110) 및 반도체칩(121, 122)의 적어도 일부를 봉합한다. 봉합재(130)는 제1연결부재(110) 및 반도체칩(121, 122)의 비활성면의 적어도 일부를 봉합하며, 관통홀(110H) 내의 공간의 적어도 일부를 채운다. 봉합재(130)는 공지의 방법으로 형성될 수 있으며, 예를 들면, 봉합재(130) 전구체를 라미네이션을 한 후 경화하여 형성할 수 있다. 또는, 점착필름(210) 상에 반도체칩(121, 122) 등을 봉합할 수 있도록 봉합재(130)를 도포한 후 경화하여 형성할 수도 있다.
Referring to FIG. 11A, a first connecting member 110 having a through hole 110H is first prepared. The first connection member 110 may be formed by, for example, preparing a carrier film having a metal film on one surface or both surfaces thereof, using a metal film as a seed layer to form a first rewiring layer 112a, A second rewiring layer 112b is formed on the first insulating layer 111a and a second rewiring layer 112b is formed on the first insulating layer 111a by forming a first insulating layer 111a covering the wiring layer 112a, The first connection member 110 is formed by forming the second insulation layer 111b covering the first insulating layer 112b and the third rewiring layer 112c on the second insulation layer 111b, 1 connection member 110 is removed, and then the metal film remaining on the first rewiring layer 112a is removed. A recess may be formed in the first connection member 110 when the metal film is removed. The redistribution layers 112a, 112b, and 112c may be formed by patterning using a dry film or the like, and filling the pattern with a known plating process. The insulating layers 111a and 111b can be formed by a known lamination method or a coating and curing method. Thereafter, the adhesive film 210 is attached to one side of the first connecting member 110. The adhesive film 210 can be used as long as it can fix the first connecting member 110, and a known tape or the like can be used as a non-limiting example. Examples of known tapes include a heat-curable adhesive tape which is weakened in adhesion by heat treatment, and an ultraviolet-curable adhesive tape whose adhesion is weakened by ultraviolet irradiation. Thereafter, the semiconductor chips 121 and 122 stacked in the through holes 110H of the first connection member 110 are arranged. For example, the semiconductor chips 121 and 122 stacked on the adhesive film 210 in the through hole 110H can be disposed by a method. The stacked semiconductor chips 121 and 122 may be arranged face down so that the active surface side on which the connection pads 121P and 122P are disposed is adhered to the adhesive film 210. [ Thereafter, at least a part of the first connection member 110 and the semiconductor chips 121 and 122 are sealed using the sealing material 130. [ The sealing member 130 seals at least a part of the inactive surface of the first connecting member 110 and the semiconductor chips 121 and 122 and fills at least a part of the space in the through hole 110H. The sealing material 130 may be formed by a known method. For example, the sealing material 130 may be formed by laminating and then curing the precursor of the sealing material 130. Alternatively, the sealing material 130 may be coated on the adhesive film 210 so as to seal the semiconductor chips 121 and 122, and then cured.

도 11b를 참조하면, 다음으로, 점착필름(210)을 박리한다. 박리방법은 특별히 제한되지 않으며, 공지의 방법으로 수행이 가능하다. 예를 들면, 점착필름(210)으로 열처리에 의해 부착력이 약화되는 열처리 경화성 접착 테이프, 자외선 조사에 의해 부착력이 약화되는 자외선 경화성 접착 테이프 등을 사용한 경우에는, 점착필름(210)을 열처리하여 부착력을 약화시킨 이후에 수행하거나, 또는 점착필름(210)에 자외선을 조사하여 부착력을 약화시킨 이후에 수행할 수 있다. 그 후, 봉합재(130) 상에 필요에 따라서 디테치 필름(220)을 부착한다. 디테치 필름(220)의 재질 등은 특별히 한정되지 않는다. 그 후, 점착필름(210)을 제거한 영역에 절연층(141)을 형성한다. 절연층(141)은 마찬가지로 상술한 바와 같은 절연재료를 이용하여 라미네이션 방법이나 도포 방법으로 형성할 수 있다. 그 후, 재배선층(142) 및 비아(143)를 형성한다. 또한, 다단 도체(121v, 122v)를 형성한다. 비아(143)나 다단 도체(121v, 122v)는 각각 독립적으로 노광 및 현상 방법이나, 레이저 드릴 등을 이용하여 홀을 형성한 후, 재배선층(142)역시 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 공지의 도금 공정을 통하여 도금하여 형성할 수 있다. 재배선층(142)역시 상술한 공지의 도금 공정을 이용하여 형성할 수 있다. 일련의 과정을 통해 제1연결부재(110) 및 복수의 반도체칩(121, 122)의 활성면 상에 제2연결부재(140)가 형성된다.
Referring to Fig. 11B, the adhesive film 210 is then peeled off. The peeling method is not particularly limited, and can be carried out by a known method. For example, when a heat-curable adhesive tape whose adhesion is weakened by the heat treatment with the adhesive film 210, an ultraviolet-curable adhesive tape whose adhesion is weakened by ultraviolet irradiation is used, the adhesive film 210 is heat- Or may be performed after weakening the adhesive force by irradiating the adhesive film 210 with ultraviolet light. Then, the deterch film 220 is attached to the sealing material 130 as required. The material and the like of the detetch film 220 are not particularly limited. Thereafter, the insulating layer 141 is formed in the region from which the adhesive film 210 is removed. The insulating layer 141 can also be formed by a lamination method or a coating method using the above-described insulating material. Thereafter, a re-wiring layer 142 and a via 143 are formed. Further, multi-stage conductors 121v and 122v are formed. The vias 143 and the multistage conductors 121v and 122v may be formed by independently forming holes using exposure and development methods or laser drills and then the rewiring layer 142 may be formed of a subtractive, (PDP), an additive (SAP), a semi-additive process (SAP), a modified semi-additive process (MSAP) or the like. The re-distribution layer 142 can also be formed using the known plating process described above. The second connection member 140 is formed on the active surfaces of the first connection member 110 and the plurality of semiconductor chips 121 and 122 through a series of processes.

도 11c를 참조하면, 다단 도체(121v, 122v) 중 봉합재(130)를 관통하는 제2도체(122v)를 위한 홀의 일부(122vh)는 절연층(141)을 형성하기 전에 미리 형성할 수도 있다. 즉, 점착필름(210)을 박리한 후, 디테치 필름(220)을 부착하고, 제2도체(122v)를 위한 홀의 일부(122vh)를 먼저 형성한 후, 절연층(141)을 형성하고, 그 후 절연층(141)에 비아(143) 및 다단 도체(121v, 122v)를 위한 홀을 형성하고, 도금 공정을 수행하여, 제2연결부재(140) 및 다단 도체(121v, 122v)를 형성할 수도 있다.
11C, a portion 122vh of the hole for the second conductor 122v passing through the sealing material 130 among the multi-stage conductors 121v and 122v may be formed before the insulating layer 141 is formed . That is, after the adhesive film 210 is peeled off, the detent film 220 is attached, and a portion 122vh of the hole for the second conductor 122v is formed first, then the insulating layer 141 is formed, Thereafter, holes for the vias 143 and the multistage conductors 121v and 122v are formed in the insulating layer 141 and a plating process is performed to form the second connection member 140 and the multistage conductors 121v and 122v You may.

도 11d를 참조하면, 다음으로, 필요에 따라, 제2연결부재(140) 상에 패시베이션층(150)을 형성한다. 패시베이션층(150)은 마찬가지로 패시베이션층(150) 전구체를 라미네이션 한 후 경화시키는 방법, 패시베이션층(150) 형성 물질을 도포한 후 경화시키는 방법 등을 통하여 형성할 수 있다. 패시베이션층(150)에는 제2연결부재(140)의 재배선층(142) 중 적어도 일부가 노출되도록 개구부(151)를 형성할 수 있으며, 그 위에 공지의 메탈화 방법으로 언더범프금속층(160)을 형성할 수도 있다. 필요에 따라, 언더범프금속층(160) 상에 접속단자(170)를 형성한다. 접속단자(170)의 형성방법은 특별히 한정되지 않으며, 그 구조나 형태에 따라 당해 기술분야에 잘 알려진 공지의 방법에 의하여 형성할 수 있다. 접속단자(170)는 리플로우(reflow)에 의하여 고정될 수 있으며, 고정력을 강화시키기 위하여 접속단자(170)의 일부는 패시베이션층(150)에 매몰되고 나머지 부분은 외부로 노출되도록 함으로써 신뢰도를 향상시킬 수 있다. 기타, 필요에 따라 봉합재(130)를 관통하며 제1연결부재(110)의 제3재배선층(112c)의 적어도 일부를 노출시키는 개구부(131)를 형성할 수 있다.
Referring to FIG. 11D, next, a passivation layer 150 is formed on the second connection member 140, if necessary. The passivation layer 150 may be formed by a method of laminating the passivation layer 150 precursor and then curing the passivation layer 150, a method of applying the material for forming the passivation layer 150, and then curing the passivation layer 150. The opening 151 may be formed in the passivation layer 150 to expose at least a portion of the rewiring layer 142 of the second connection member 140 and an under bump metal layer 160 may be formed thereon by a known metallization method . If necessary, the connection terminal 170 is formed on the under bump metal layer 160. The method of forming the connection terminal 170 is not particularly limited and may be formed by a known method well known in the art depending on its structure and form. The connection terminal 170 may be fixed by reflow and a part of the connection terminal 170 may be buried in the passivation layer 150 and the remaining part may be exposed to the outside in order to enhance the fixing force, . In addition, if necessary, an opening 131 may be formed through the sealing material 130 to expose at least a part of the third rewiring layer 112c of the first connection member 110.

한편, 일련의 과정은 대량생산에 용이하도록 대용량 사이즈의 캐리어 필름을 준비한 후에 복수의 팬-아웃 반도체 패키지를 제조하고, 그 후 소잉(Sawing) 공정을 통하여 개별적인 팬-아웃 반도체 패키지로 싱귤레이션 하는 것일 수도 있다. 이 경우, 생산성이 우수하다는 장점이 있다.
Meanwhile, a series of processes include preparing a plurality of fan-out semiconductor packages after a carrier film of a large capacity size is prepared so as to facilitate mass production, and then singulating into individual fan-out semiconductor packages through a sawing process It is possible. In this case, there is an advantage that productivity is excellent.

도 12는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
12 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100B)는, 도 9에 도시한 팬-아웃 반도체 패키지(100A)에 있어서, 제1반도체칩(121)의 제1접속패드(121P)와 제2반도체칩(122)의 제2접속패드(122P)가 수평 방향을 기준으로 서로 반대측에 배치된다. 즉, 제1반도체칩(121)의 제1접속패드(121P)는 도면을 기준으로 제1반도체칩(121)의 활성면의 좌측의 어긋난 측부에 배치되며, 제2반도체칩(122)의 제2접속패드(122P)는 도면을 기준으로 제2반도체칩(122)의 활성면의 우측의 어긋난 측부에 배치된다. 그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 바와 실질적으로 동일한바 생략한다.
9, the first connection pad 121P of the first semiconductor chip 121 is electrically connected to the second connection pad 121B of the first semiconductor chip 121. In the fan-out semiconductor package 100A, And the second connection pads 122P of the second semiconductor chip 122 are disposed on the opposite sides with respect to the horizontal direction. That is, the first connection pad 121P of the first semiconductor chip 121 is disposed on the left side offset side of the active surface of the first semiconductor chip 121 with reference to the drawing, 2 connection pads 122P are disposed on the right side offset side of the active surface of the second semiconductor chip 122 with reference to the drawing. Other configurations and manufacturing methods are substantially the same as those described above.

도 13은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
13 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100C)는, 도 9에 도시한 팬-아웃 반도체 패키지(100A)에 있어서, 제1반도체칩(121) 대비 제2반도체칩(122)의 수평 단면적이 더 넓다. 즉, 제1반도체칩(121)의 비활성면 대비 제2반도체칩(122)의 활성면이 더 넓다. 이때, 제2반도체칩(122)의 활성면은 적어도 일부가 제1반도체칩(121)의 비활성면을 벗어나는 제1측부, 제1반도체칩(121)의 비활성면과 마주하는 중심부, 및 중심부를 기준으로 제1측부와 대칭되며 적어도 일부가 제1반도체칩(121)의 비활성면을 벗어나는 제2측부로 구성되며, 제2접속패드(122P)는 제2반도체칩(122)의 활성면의 제1 및 제2측부 모두에 배치될 수 있다. 즉, 반도체칩(121, 122)이 서로 다른 수평 단면적을 갖는 형식으로 엇갈리게 배치되고, 제2접속패드(122P)가 제2반도체칩(122)의 활성면의 제1 및 제2측부에 배치됨에 따라서도 다단 도체(121v, 122v)의 적용이 가능하다. 그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 바와 실질적으로 동일한바 생략한다.
9, the fan-out semiconductor package 100C according to another example is different from the first semiconductor chip 121 with respect to the second semiconductor chip 122 in the fan-out semiconductor package 100A. The horizontal cross-sectional area is larger. That is, the active surface of the second semiconductor chip 122 is wider than the inactive surface of the first semiconductor chip 121. At this time, the active surface of the second semiconductor chip 122 has a first side portion at least a portion deviating from the inactive surface of the first semiconductor chip 121, a center portion facing the inactive surface of the first semiconductor chip 121, And the second connection pad 122P is symmetrical with respect to the first side in reference to the active surface of the second semiconductor chip 122. The second connection pad 122P is composed of a second side that is at least partially deviated from the inactive surface of the first semiconductor chip 121, 1 and the second side. That is, the semiconductor chips 121 and 122 are staggered in a form having different horizontal cross-sectional areas, and the second connection pad 122P is disposed on the first and second sides of the active surface of the second semiconductor chip 122 Therefore, the multi-stage conductors 121v and 122v can be applied. Other configurations and manufacturing methods are substantially the same as those described above.

도 14는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
14 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100D)는, 도 9에 도시한 팬-아웃 반도체 패키지(100A)에 있어서, 관통홀(110H)의 제1반도체칩(121) 상에 제2반도체칩(122)과 나란히(Side-by-Side) 배치되며 제3접속패드(123P)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 제3반도체칩(123)을 더 포함한다. 제3반도체칩(123)은 활성면이 제1반도체칩(121)의 비활성면에 부착되되 제3접속패드(123P)가 노출되도록 제1반도체칩(121) 상에 일종의 계단(step) 형식으로 제2반도체칩(122)과 수평 방향을 기준으로 반대 측에 제1반도체칩(121)과 엇갈려 배치된다. 제2반도체칩(122) 및 제3반도체칩(123)은 제1반도체칩(121) 대비 수평 단면적이 더 좁다. 제2연결부재(140)의 재배선층(142)은 제3도체(123v)를 통해 제3접속패드(123P)와 연결되며, 제2 및 제3도체(122v, 123v)는 높이가 같다. 높이가 같다는 것은 실질적으로 동일한 것을 의미하는 것으로, 공정상의 오차를 포함하는 개념이다. 제1 내지 제3반도체칩(121, 122, 123)은 제1 및 제2접착부재(180a, 180b)를 통하여 연결될 수 있다. 그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 바와 실질적으로 동일한바 생략한다.
9, a fan-out semiconductor package 100D according to another example is formed on a first semiconductor chip 121 of a through hole 110H in a fan-out semiconductor package 100A shown in FIG. A third semiconductor chip 123 disposed side by side with the second semiconductor chip 122 and having an active surface on which the third connection pad 123P is disposed and an inactive surface on the opposite side of the active surface, . The third semiconductor chip 123 is mounted on the first semiconductor chip 121 in the form of a step so that the active surface is attached to the inactive surface of the first semiconductor chip 121 and the third connection pad 123P is exposed. And is disposed staggered with the first semiconductor chip 121 on the opposite side with respect to the second semiconductor chip 122 in the horizontal direction. The second semiconductor chip 122 and the third semiconductor chip 123 have a smaller horizontal cross-sectional area than the first semiconductor chip 121. The redistribution layer 142 of the second connection member 140 is connected to the third connection pad 123P through the third conductor 123v and the second and third conductors 122v and 123v have the same height. The same height means substantially the same thing and includes a process error. The first to third semiconductor chips 121, 122 and 123 may be connected through the first and second adhesive members 180a and 180b. Other configurations and manufacturing methods are substantially the same as those described above.

도 15는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
15 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100E)는, 도 9에 도시한 팬-아웃 반도체 패키지(100A)에 있어서, 관통홀(110H)에 제1반도체칩(121)과 나란히(Side-by-Side) 배치되며 제3접속패드(123P)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 제3반도체칩(123)을 더 포함한다. 제2반도체칩(122)은 활성면이 제1 및 제3반도체칩(121, 123)의 비활성면에 부착되되 제2접속패드(122P)가 노출되도록 제1 및 제3반도체칩(121, 123) 상에 엇갈려 배치된다. 제2연결부재(140)의 재배선층(142)은 제3도체(123v)를 통해 제3접속패드(123P)와 연결되며, 제1 및 제3도체(121v, 123v)는 높이가 같다. 제2반도체칩(122)이 제1 및 제3반도체칩(121, 123) 보다 수평 단면적이 더 넓다. 이때, 제2반도체칩(122)의 활성면은 적어도 일부가 제1반도체칩(121)의 비활성면을 벗어나는 제1측부, 적어도 일부가 제1 및 제2반도체칩(121, 122)의 비활성면 모두를 벗어나는 중심부, 및 중심부를 기준으로 제1측부와 대칭되며 적어도 일부가 제3반도체칩(123)의 비활성면을 벗어나는 제3측부로 구성되며, 제2접속패드(122P)는 제2반도체칩(122)의 활성면의 제1 및 제2측부와 중심부 모두에 배치될 수 있다. 즉, 제2반도체칩(122)이 제1 및 제3반도체칩(121, 123)과 다른 수평 단면적을 갖는 형식으로 엇갈리게 배치되고, 제2접속패드(122P)가 제2반도체칩(122)의 활성면의 제1 및 제2측부와 중신부에 배치된다. 제1 내지 제3반도체칩(121, 122, 123)은 제1 및 제2접착부재(180a, 180b)를 통하여 연결될 수 있다. 그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 바와 실질적으로 동일한바 생략한다.
9, a fan-out semiconductor package 100A according to another example is provided with a through hole 110H in parallel with a first semiconductor chip 121 in a fan-out semiconductor package 100A shown in FIG. Further comprising a third semiconductor chip 123 disposed side-by-side and having an active surface on which the third connection pad 123P is disposed and an inactive surface on the opposite side of the active surface. The second semiconductor chip 122 is attached to the inactive surface of the first and third semiconductor chips 121 and 123 with the active surface thereof and the first and third semiconductor chips 121 and 123 ). The rewiring layer 142 of the second connection member 140 is connected to the third connection pad 123P through the third conductor 123v and the first and third conductors 121v and 123v are equal in height. The second semiconductor chip 122 has a wider horizontal sectional area than the first and third semiconductor chips 121 and 123. At this time, the active surface of the second semiconductor chip 122 has a first side portion, at least a portion of which is deviated from the inactive surface of the first semiconductor chip 121, at least a portion of which is the inactive surface of the first and second semiconductor chips 121, And a third side symmetrical with the first side with respect to the central portion and at least partially deviating from the inactive surface of the third semiconductor chip 123, and the second connection pad 122P is composed of a second semiconductor chip May be disposed on both the first and second sides and the central portion of the active surface of the substrate 122. That is, the second semiconductor chip 122 is staggered in a form having a horizontal cross-sectional area different from that of the first and third semiconductor chips 121 and 123, and the second connection pad 122P The first side and the second side of the active surface and the intermediate portion. The first to third semiconductor chips 121, 122 and 123 may be connected through the first and second adhesive members 180a and 180b. Other configurations and manufacturing methods are substantially the same as those described above.

도 16은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
16 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100F)는, 도 9에 도시한 팬-아웃 반도체 패키지(100A)에 있어서, 관통홀(110H)에 제1반도체칩(121)과 나란히(Side-by-Side) 배치되며 제3접속패드(123P)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 제3반도체칩(123), 및 관통홀(110H)의 제3반도체칩(123) 상에 배치되며 제4접속패드(124P)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 제4반도체칩(124)을 더 포함한다. 제4반도체칩(124)은 활성면이 제3반도체칩(123)의 비활성면에 부착되되 제4접속패드(124P)가 노출되도록 일종의 계단(step) 형식으로 제3반도체칩(123) 상에 엇갈려 배치된다. 제2연결부재(140)의 재배선층(142)은 제3 및 제4도체(123v, 124v)를 통해 제3 및 제4접속패드(123P, 124P)와 각각 연결된다. 제4도체(124v)는 제3도체(123v) 보다 높이가 높다. 이와 같이, 반도체칩(121, 122, 123, 124)이 2단 병렬로 연결되는 구조에서도 다단 도체(121v, 122v, 123v, 124v)의 적용이 가능하다. 제1 내지 제4반도체칩(121, 122, 123, 124)은 제1 및 제2접착부재(180a, 180b)를 통하여 연결될 수 있다. 그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 바와 실질적으로 동일한바 생략한다.
Referring to the drawings, a fan-out semiconductor package 100F according to another example is similar to the fan-out semiconductor package 100A shown in FIG. 9 except that a through hole 110H is formed in parallel with the first semiconductor chip 121 A third semiconductor chip 123 disposed on a side-by-side basis and having an active surface on which the third connection pad 123P is disposed and an inactive surface disposed on the opposite side of the active surface, And a fourth semiconductor chip 124 disposed on the semiconductor chip 123 and having an active surface on which the fourth connection pad 124P is disposed and an inactive surface on the opposite side of the active surface. The fourth semiconductor chip 124 is mounted on the third semiconductor chip 123 in a step manner so that the active surface is attached to the inactive surface of the third semiconductor chip 123 and the fourth connection pad 124P is exposed. Respectively. The redistribution layer 142 of the second connection member 140 is connected to the third and fourth connection pads 123P and 124P through the third and fourth conductors 123v and 124v, respectively. The fourth conductor 124v is higher than the third conductor 123v. As described above, the multi-stage conductors 121v, 122v, 123v, and 124v can also be applied to the structure in which the semiconductor chips 121, 122, 123, and 124 are connected in two stages in parallel. The first to fourth semiconductor chips 121, 122, 123 and 124 may be connected to each other through the first and second adhesive members 180a and 180b. Other configurations and manufacturing methods are substantially the same as those described above.

도 17은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
17 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100G)는 도 16에서와 마찬가지로 반도체칩(121, 122, 123, 124)이 2단 병렬로 연결되는 구조이다. 다만, 제1반도체칩(121)의 제1접속패드(121P)와 제2반도체칩(122)의 제2접속패드(122P)가 수평 방향을 기준으로 서로 반대측에 배치된다. 또한, 제3반도체칩(123)의 제3접속패드(123P)와 제4반도체칩(124)의 제4접속패드(124P)가 수평 방향을 기준으로 서로 반대측에 배치된다. 즉, 제1반도체칩(121)의 제1접속패드(121P)는 도면을 기준으로 제1반도체칩(121)의 활성면의 좌측의 어긋난 측부에 배치되며, 제2반도체칩(122)의 제2접속패드(122P)는 도면을 기준으로 제2반도체칩(122)의 활성면의 우측의 어긋난 측부에 배치된다. 또한, 제3반도체칩(123)의 제3접속패드(123P)는 도면을 기준으로 제3반도체칩(123)의 활성면의 좌측의 어긋난 측부에 배치되며, 제4반도체칩(124)의 제4접속패드(124P)는 도면을 기준으로 제4반도체칩(124)의 활성면의 우측의 어긋난 측부에 배치된다. 그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 바와 실질적으로 동일한바 생략한다.
Referring to the drawings, a fan-out semiconductor package 100G according to another embodiment has a structure in which two semiconductor chips 121, 122, 123, and 124 are connected in parallel as in FIG. However, the first connection pad 121P of the first semiconductor chip 121 and the second connection pad 122P of the second semiconductor chip 122 are disposed on the opposite sides with respect to the horizontal direction. The third connection pad 123P of the third semiconductor chip 123 and the fourth connection pad 124P of the fourth semiconductor chip 124 are disposed on the opposite sides with respect to the horizontal direction. That is, the first connection pad 121P of the first semiconductor chip 121 is disposed on the left side offset side of the active surface of the first semiconductor chip 121 with reference to the drawing, 2 connection pads 122P are disposed on the right side offset side of the active surface of the second semiconductor chip 122 with reference to the drawing. The third connection pad 123P of the third semiconductor chip 123 is disposed on the left side offset side of the active surface of the third semiconductor chip 123 with reference to the drawing, 4 connection pads 124P are disposed on the right side deviated side of the active surface of the fourth semiconductor chip 124 with reference to the drawing. Other configurations and manufacturing methods are substantially the same as those described above.

도 18은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
18 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100H)는 도 16에서와 마찬가지로 반도체칩(121, 122, 123, 124)이 2단 병렬로 연결되는 구조이다. 다만, 제2반도체칩(122)의 제2접속패드(122P)는 도면을 기준으로 제2반도체칩(122)의 활성면의 좌측의 어긋난 측부에 배치되며, 제4반도체칩(124)의 제4접속패드(124P)는 도면을 기준으로 제4반도체칩(124)의 활성면의 우측의 어긋난 측부에 배치된다. 즉, 제1 및 제2반도체칩(121, 122)의 다단 도체(121v, 122v)의 어긋나는 부위와 제3 및 제4반도체칩(123, 124)의 다단 도체(123v, 124v)의 어긋나는 부위가 패키지(100H)의 수평 방향을 기준으로 서로 반대 방향에 위치한다. 그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 바와 실질적으로 동일한바 생략한다.
Referring to the drawings, a fan-out semiconductor package 100H according to another embodiment has a structure in which two semiconductor chips 121, 122, 123, and 124 are connected in parallel as in FIG. The second connection pad 122P of the second semiconductor chip 122 is disposed on the left side offset side of the active surface of the second semiconductor chip 122 with reference to the drawing, 4 connection pads 124P are disposed on the right side deviated side of the active surface of the fourth semiconductor chip 124 with reference to the drawing. That is, the shifted portions of the multi-stage conductors 121v and 122v of the first and second semiconductor chips 121 and 122 and the shifted portions of the multi-stage conductors 123v and 124v of the third and fourth semiconductor chips 123 and 124 Are positioned opposite to each other with respect to the horizontal direction of the package 100H. Other configurations and manufacturing methods are substantially the same as those described above.

도 19는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
19 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100I)는 도 16에서와 마찬가지로 반도체칩(121, 122, 123, 124)이 2단 병렬로 연결되는 구조이다. 다만, 제2반도체칩(122)의 제2접속패드(122P)는 도면을 기준으로 제2반도체칩(122)의 활성면의 우측의 어긋난 측부에 배치되며, 제4반도체칩(124)의 제4접속패드(124P)는 도면을 기준으로 제4반도체칩(124)의 활성면의 좌측의 어긋난 측부에 배치된다. 즉, 제1 및 제2반도체칩(121, 122)의 다단 도체(121v, 122v)가 어긋나는 부이와 제3 및 제4반도체칩(123, 124)의 다단 도체(123v, 124v)가 어긋나는 부위가 서로 마주보도록 위치한다. 그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 바와 실질적으로 동일한바 생략한다.
Referring to the drawings, a fan-out semiconductor package 100I according to another embodiment has a structure in which two semiconductor chips 121, 122, 123, and 124 are connected in parallel as in FIG. The second connection pad 122P of the second semiconductor chip 122 is disposed on the right side deviated side of the active surface of the second semiconductor chip 122 with reference to the drawing, 4 connection pad 124P is disposed on the left side offset side of the active surface of the fourth semiconductor chip 124 with reference to the drawing. That is, the portion where the multistage conductors 121v and 122v of the first and second semiconductor chips 121 and 122 deviate from each other and the multistage conductors 123v and 124v of the third and fourth semiconductor chips 123 and 124 They are positioned facing each other. Other configurations and manufacturing methods are substantially the same as those described above.

도 20은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
20 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100J)는 도 16에서와 마찬가지로 반도체칩(121, 122, 123, 124)이 2단 병렬로 연결되는 구조이다. 다만, 제1반도체칩(121) 대비 제2반도체칩(122)의 수평 단면적이 더 넓다. 또한, 제3반도체칩(123) 대비 제4반도체칩(124)의 수평 단면적이 더 넓다. 즉, 제1반도체칩(121)의 비활성면 대비 제2반도체칩(122)의 활성면이 더 넓다. 또한, 제3반도체칩(123)의 비활성면 대비 제4반도체칩(124)의 활성면이 더 넓다. 즉, 스택된 반도체칩(121, 122, 123, 124)이 각각 2단 병렬 구조로 서로 다른 수평 단면적을 갖는 형식으로 엇갈리게 배치된다. 그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 바와 실질적으로 동일한바 생략한다.
Referring to the drawings, a fan-out semiconductor package 100J according to another embodiment has a structure in which two semiconductor chips 121, 122, 123, and 124 are connected in parallel as in FIG. However, the horizontal cross-sectional area of the second semiconductor chip 122 is wider than that of the first semiconductor chip 121. In addition, the horizontal cross-sectional area of the fourth semiconductor chip 124 is wider than that of the third semiconductor chip 123. That is, the active surface of the second semiconductor chip 122 is wider than the inactive surface of the first semiconductor chip 121. In addition, the active surface of the fourth semiconductor chip 124 is wider than the inactive surface of the third semiconductor chip 123. That is, the stacked semiconductor chips 121, 122, 123, and 124 are staggered in a two-stage parallel structure with different horizontal cross-sectional areas. Other configurations and manufacturing methods are substantially the same as those described above.

도 21은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
21 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100K)는, 도 9의 팬-아웃 반도체 패키지(100A)에 있어서, 관통홀(110H)의 제2반도체칩(122) 상에 배치되며 제3접속패드(123P)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 제3반도체칩(123)을 더 포함한다. 제3반도체칩(123)은 활성면이 제2반도체칩(122)의 비활성면에 부착되되 제3접속패드(123P)가 노출되도록 계단(step) 형식으로 제2반도체칩(122) 상에 엇갈려 배치된다. 제2연결부재(140)의 재배선층(142)은 제3도체(123v)를 통해 제3접속패드(123P)와 연결된다. 제3도체(123v)는 제1 및 제2도체(121v, 122v) 보다 높이가 높다. 즉, 3단 스택으로 반도체칩(121, 122, 123)을 적층하는 경우에도 다단 도체(121v, 122v, 123v)의 적용이 가능하다. 제1 내지 제3반도체칩(121, 122, 123)은 제1 및 제2접착부재(180a, 180b)를 통하여 연결될 수 있다. 그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 바와 실질적으로 동일한바 생략한다.
Referring to the drawings, a fan-out semiconductor package 100K according to another example is disposed on the second semiconductor chip 122 of the through hole 110H in the fan-out semiconductor package 100A of FIG. 9 And a third semiconductor chip 123 having an active surface on which the third connection pad 123P is disposed and an inactive surface on the opposite side of the active surface. The third semiconductor chip 123 is staggered on the second semiconductor chip 122 in a step manner such that the active surface is attached to the inactive surface of the second semiconductor chip 122 and the third connection pad 123P is exposed. . The rewiring layer 142 of the second connection member 140 is connected to the third connection pad 123P through the third conductor 123v. The third conductor 123v is higher than the first and second conductors 121v and 122v. That is, even when the semiconductor chips 121, 122, 123 are stacked in a three-stage stack, the multi-stage conductors 121v, 122v, 123v can be applied. The first to third semiconductor chips 121, 122 and 123 may be connected through the first and second adhesive members 180a and 180b. Other configurations and manufacturing methods are substantially the same as those described above.

도 22는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
22 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100L)는 도 21에서와 마찬가지로 반도체칩(121, 122, 123)이 3단 병렬로 연결된다. 다만, 제1반도체칩(121) 대비 제2반도체칩(122)의 수평 단면적이 더 넓다. 또한, 제2반도체칩(122) 대비 제3반도체칩(123)의 수평 단면적이 더 넓다. 즉, 반도체칩(121, 122, 123)이 서로 다른 수평 단면적을 갖는 형식으로 엇갈리게 배치되는 방식으로 다단 도체(121v, 122v, 123v)의 적용된다. 그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 바와 실질적으로 동일한바 생략한다.
Referring to the drawings, in a fan-out semiconductor package 100L according to another example, semiconductor chips 121, 122 and 123 are connected in three stages in parallel as in FIG. However, the horizontal cross-sectional area of the second semiconductor chip 122 is wider than that of the first semiconductor chip 121. In addition, the horizontal cross-sectional area of the third semiconductor chip 123 is wider than that of the second semiconductor chip 122. That is, the multi-stage conductors 121v, 122v, and 123v are applied in such a manner that the semiconductor chips 121, 122, and 123 are staggered in a form having different horizontal cross-sectional areas. Other configurations and manufacturing methods are substantially the same as those described above.

도 23은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
23 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100M)는, 도 14에 도시한 팬-아웃 반도체 패키지(100D)에 있어서, 관통홀(110H)의 제2반도체칩(122) 상에 배치되며 제4접속패드(124P)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 제4반도체칩(124), 및 관통홀(110H)의 제3반도체칩(123) 상에 배치되며 제5접속패드(125P)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 제5반도체칩(125)을 더 포함한다. 제4반도체칩(124)은 활성면이 제2반도체칩(122)의 비활성면에 부착되되 제4접속패드(124P)가 노출되도록 제2반도체칩(122) 상에 엇갈려 배치된다. 제5반도체칩(125)은 활성면이 제3반도체칩(123)의 비활성면에 부착되되 제5접속패드(125P)가 노출되도록 제3반도체칩(123) 상에 엇갈려 배치된다. 제2연결부재(140)의 재배선층(142)은 제4 및 제5도체(124v, 125v)를 통해 제4 및 제5접속패드(124P, 125P)와 각각 연결된다. 제4 및 제5도체(124v, 125v)는 제2 및 제3도체(122v, 123v) 보다 높이가 높다. 제1 내지 제5반도체칩(121, 122, 123, 124, 125)은 제1 내지 제4접착부재(180a, 180b, 180c, 180d)를 통하여 연결될 수 있다. 그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 바와 실질적으로 동일한바 생략한다.
Referring to the drawings, a fan-out semiconductor package 100M according to another embodiment is a package in which the fan-out semiconductor package 100D shown in FIG. 14 is mounted on the second semiconductor chip 122 of the through hole 110H A fourth semiconductor chip 124 having an active surface on which the fourth connection pad 124P is disposed and an inactive surface disposed on the opposite side of the active surface and a third semiconductor chip 124 on the third semiconductor chip 123 of the through hole 110H, And a fifth semiconductor chip 125 having an active surface on which the fifth connection pad 125P is disposed and an inactive surface disposed on the opposite side of the active surface. The fourth semiconductor chip 124 is staggered on the second semiconductor chip 122 so that the active surface is attached to the inactive surface of the second semiconductor chip 122 and the fourth connection pad 124P is exposed. The fifth semiconductor chip 125 is staggered on the third semiconductor chip 123 so that the active surface is attached to the inactive surface of the third semiconductor chip 123 and the fifth connection pad 125P is exposed. The redistribution layer 142 of the second connection member 140 is connected to the fourth and fifth connection pads 124P and 125P through the fourth and fifth conductors 124v and 125v, respectively. The fourth and fifth conductors 124v and 125v are higher than the second and third conductors 122v and 123v. The first to fifth semiconductor chips 121, 122, 123, 124 and 125 may be connected to each other through the first to fourth adhesive members 180a, 180b, 180c and 180d. Other configurations and manufacturing methods are substantially the same as those described above.

도 24는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
24 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100N)는, 도 9에 도시한 팬-아웃 반도체 패키지(100A)에 있어서, 제2도체(122v)가 제2접속패드(122P)와 접속하는 금속 포스트(122v1) 및 제2연결부재(140)의 재배선층(142)과 접속하는 비아(122v2)를 포함한다. 금속 포스트(122v1)는 봉합재(130)에 매립되며 제1반도체칩(121)의 두께보다 큰 높이를 가진다. 비아(122v2)는 제2연결부재(140)의 절연층(141)을 관통하며 제1도체(121v)의 높이와 같은 높이 또는 그보다 더 작은 높이를 가진다. 금속 포스트(122v1) 및 비아(122v2)는 서로 접속한다. 금속 포스트(122v1)는 봉합재(130)를 형성하기 전에 미리 형성할 수 있다. 금속 포스트(122v1)는, 예를 들며, 구리 포스트(Cu Post)일 수 있으나, 이에 한정되는 것은 아니다.
9, the second conductor 122v is connected to the second connection pad 122P and the second connection pad 122P. In the fan-out semiconductor package 100A shown in Fig. 9, And a via 122v2 connected to the re-wiring layer 142 of the second connection member 140 and the metal posts 122v1 to be connected. The metal posts 122v1 are embedded in the sealing material 130 and have a height greater than the thickness of the first semiconductor chip 121. [ The via 122v2 penetrates the insulating layer 141 of the second connecting member 140 and has a height equal to or lower than the height of the first conductor 121v. The metal posts 122v1 and the vias 122v2 are connected to each other. The metal posts 122v1 may be formed in advance before the sealing material 130 is formed. The metal post 122v1 may be, but is not limited to, a copper post, for example.

그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 바와 실질적으로 동일한바 생략한다. 한편, 설명한 팬-아웃 반도체 패키지(100N)의 구조에 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100B~100M)의 특징들, 즉 반도체칩의 다양한 스택 형태가 도입될 수도 있음은 물론이다.
Other configurations and manufacturing methods are substantially the same as those described above. It goes without saying that the features of the fan-out semiconductor packages 100B to 100M according to another example described above in the structure of the above-described fan-out semiconductor package 100N, that is, various stack shapes of semiconductor chips may be introduced.

도 25는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
25 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100O)는, 도 24에 도시한 팬-아웃 반도체 패키지(100N)와 유사하게, 제2도체(122v)가 제2접속패드(122P)와 접속하는 금속 포스트(122v1) 및 제2연결부재(140)의 재배선층(142)과 접속하는 비아(122v2)를 포함한다. 다만, 금속 포스트(122v1)는 봉합재(130)에 매립되되 제1반도체칩(121)의 두께보다 작은 높이를 가진다. 따라서, 이와 접하는 비아(122v2)는 제2연결부재(140)의 절연층(141)을 관통하며 나아가 봉합재(130) 역시 관통한다. 즉, 비아(122v2)는 제1도체(121v)의 높이보다 큰 높이를 가진다.
Referring to the drawings, a fan-out semiconductor package 100O according to another example is similar to the fan-out semiconductor package 100N shown in Fig. 24 except that the second conductor 122v is connected to the second connection pad 122P, And a via 122v2 connected to the re-wiring layer 142 of the second connection member 140. The metal posts 122v1 and 122v2 are connected to each other. However, the metal posts 122v1 are embedded in the sealing material 130 and have a height smaller than the thickness of the first semiconductor chip 121. [ Therefore, the via 122v2 in contact therewith passes through the insulating layer 141 of the second connecting member 140 and further passes through the sealing material 130 as well. That is, the via 122v2 has a height greater than the height of the first conductor 121v.

그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 바와 실질적으로 동일한바 생략한다. 한편, 설명한 팬-아웃 반도체 패키지(100O)의 구조에 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100B~100M)의 특징들, 즉 반도체칩의 다양한 스택 형태가 도입될 수도 있음은 물론이다.
Other configurations and manufacturing methods are substantially the same as those described above. It goes without saying that the features of the fan-out semiconductor packages 100B to 100M according to another example described above in the structure of the above-described fan-out semiconductor package 100O, that is, various stack shapes of semiconductor chips may be introduced.

도 26은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
26 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100P)는, 도 9에 도시한 팬-아웃 반도체 패키지(100A)에 있어서, 제2도체(122v)가 제2접속패드(122P)와 접속하며 제1반도체칩(121)의 측면으로 연장된 금속 페이스트(122v1') 및 제2연결부재(140)의 재배선층(142)과 접하는 비아(122v2)를 포함한다. 금속 페이스트(122v1')는 제1반도체칩(121)의 활성면 상으로 연장되며, 연장된 부위에서 비아(122v2)와 접속한다. 즉, 금속 페이스트(122v1')는 일부가 봉합재(130)에 매립되며, 다른 일부는 제2연결부재(140)의 절연층(141)에 매립된다. 비아(122v2)는 제2연결부재(140)의 절연층(141)을 관통하며 제1도체(121v)의 높이 보다 작은 높이를 가진다. 금속 페이스트(122v1')는 제1반도체칩(121) 및 제2반도체칩(122)을 부착한 후 이를 제1연결부재(110)의 관통홀(110H)에 배치하기 전에 페이스트 인쇄 및 소결 등으로 형성할 수 있다. 금속 페이스트(122v1')는 은(Ag), 구리(Cu), 니켈(Ni), 및/또는 알루미늄(Al) 등에서 선택된 하나 이상의 금속과, 셀룰로오스계 수지, 아크릴계 수지, 이미드계 수지 및/또는 에폭시계 수지 등에서 선택된 하나 이상의 바인더 수지를 포함할 수 있으나, 이에 한정되는 것은 아니다.
9, the second conductor 122v is connected to the second connection pad 122P and the second connection pad 122P. In the fan-out semiconductor package 100A shown in FIG. 9, And a via 122v2 that contacts the re-wiring layer 142 of the second connection member 140 and the metal paste 122v1 'extending to the side of the first semiconductor chip 121. [ The metal paste 122v1 'extends on the active surface of the first semiconductor chip 121 and connects to the via 122v2 at the extended portion. That is, a part of the metal paste 122v1 'is embedded in the sealing material 130 and the other part is embedded in the insulating layer 141 of the second connecting member 140. [ The via 122v2 penetrates the insulating layer 141 of the second connection member 140 and has a height smaller than the height of the first conductor 121v. The metal paste 122v1 'may be formed by paste printing, sintering or the like before attaching the first semiconductor chip 121 and the second semiconductor chip 122 to the through hole 110H of the first connecting member 110 . The metal paste 122v1 'may contain at least one metal selected from the group consisting of silver (Ag), copper (Cu), nickel (Ni), aluminum (Al), and the like, and at least one metal selected from the group consisting of a cellulose resin, Based resin, and the like, but is not limited thereto.

그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 바와 실질적으로 동일한바 생략한다. 한편, 설명한 팬-아웃 반도체 패키지(100P)의 구조에 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100B~100M)의 특징들, 즉 반도체칩의 다양한 스택 형태가 도입될 수도 있음은 물론이다.
Other configurations and manufacturing methods are substantially the same as those described above. It goes without saying that the features of the fan-out semiconductor packages 100B to 100M according to another example described above in the structure of the above-described fan-out semiconductor package 100P, that is, various stack shapes of the semiconductor chip may be introduced.

도 27은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
27 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100Q)는, 도 26에 도시한 팬-아웃 반도체 패키지(100P)와 유사하게, 제2도체(122v)가 제2접속패드(122P)와 접속하며 제1반도체칩(121)의 측면으로 연장된 금속 페이스트(122v1') 및 제2연결부재(140)의 재배선층(142)과 접속하는 비아(122v2)를 포함한다. 다만, 금속 페이스트(122v1')는 제1반도체칩(121)의 활성면 상으로는 연장되지 않으며, 제2연결부재(140)의 절연층(141)을 관통하는 비아(122v)와 봉합재(130) 및 제2연결부재(140) 사이의 경계면에서 접한다. 이를 위하여 팬-아웃 반도체 패키지(100Q)의 금속 페이스트(122v1')는 팬-아웃 반도체 패키지(100P)의 금속 페이스트(122v1) 대비 선폭이 더 넓을 수 있다. 비아(122v2)는 제1도체(121v) 대비 실질적으로 거의 동일한 두께를 가질 수 있다.
Referring to the drawings, a fan-out semiconductor package 100Q according to another example is similar to the fan-out semiconductor package 100P shown in FIG. 26, in that the second conductor 122v is connected to the second connection pad 122P, And a via 122v2 connected to the metal paste 122v1 'extending to the side of the first semiconductor chip 121 and the rewiring layer 142 of the second connection member 140. [ The metal paste 122v1 'does not extend on the active surface of the first semiconductor chip 121 and the vias 122v passing through the insulating layer 141 of the second connection member 140 and the sealing material 130, And the second connecting member 140 at the interface. For this purpose, the metal paste 122v1 'of the fan-out semiconductor package 100Q may have a wider line width than the metal paste 122v1 of the fan-out semiconductor package 100P. The vias 122v2 may have substantially the same thickness as the first conductor 121v.

그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 바와 실질적으로 동일한바 생략한다. 한편, 설명한 팬-아웃 반도체 패키지(100Q)의 구조에 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100B~100M)의 특징들, 즉 반도체칩의 다양한 스택 형태가 도입될 수도 있음은 물론이다.
Other configurations and manufacturing methods are substantially the same as those described above. It goes without saying that the features of the fan-out semiconductor packages 100B to 100M according to another example described above in the structure of the above-described fan-out semiconductor package 100Q, that is, various stack shapes of semiconductor chips may be introduced.

도 28은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
28 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100R)는, 도 9에 도시한 팬-아웃 반도체 패키지(100A)에 있어서, 제1연결부재(110)가 제1절연층(111a), 제1절연층(111a)의 양면에 배치된 제1재배선층(112a) 및 제2재배선층(112b), 제1절연층(112a) 상에 배치되며 제1재배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b) 상에 배치된 제3재배선층(111c), 제1절연층(111a) 상에 배치되어 제2재배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상에 배치된 제4재배선층(112d)을 포함한다. 제1연결부재(110)가 더 많은 수의 재배선층(112a, 112b, 112c, 112d)을 포함하는바, 제2연결부재(140)를 더욱 간소화할 수 있다. 제1 내지 제4 재배선층(112a, 112b, 112c, 112d)는 제1 내지 제3 절연층(111a, 111b, 111c)을 관통하는 제1 내지 제3비아(113a, 113b, 113c)를 통하여 전기적으로 연결된다.
9, the first connection member 110 is electrically connected to the first insulation layer 111a, and the second connection member 110 is electrically connected to the first insulation layer 111a. In the fan-out semiconductor package 100A, A first redistribution layer 112a and a second redistribution layer 112b disposed on both sides of the first insulation layer 111a and a second redistribution layer 112b disposed on the first insulation layer 112a and covering the first redistribution layer 112a A third rewiring layer 111c disposed on the second insulation layer 111b and a third insulation layer 111b disposed on the first insulation layer 111a and covering the second rewiring layer 112b, And a fourth rewiring layer 112d disposed on the third insulating layer 111c. The first connecting member 110 includes a greater number of redistribution layers 112a, 112b, 112c and 112d, so that the second connecting member 140 can be further simplified. The first to fourth rewiring layers 112a, 112b, 112c and 112d are electrically connected through first to third vias 113a, 113b and 113c passing through the first to third insulation layers 111a, 111b and 111c Lt; / RTI >

제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 재배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1절연층(111a)은 심재, 무기필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2절연층(111c) 및 제3절연층(111c)은 무기필러 및 절연수지를 포함하는 ABF 필름 또는 감광성 절연 필름일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1비아(113a)의 직경은 제2비아(113b) 및 제3비아(113c)의 직경보다 클 수 있다.
The first insulating layer 111a may be thicker than the second insulating layer 111b and the third insulating layer 111c. The first insulating layer 111a may be relatively thick to maintain rigidity and the second insulating layer 111b and the third insulating layer 111c may form a larger number of redistribution layers 112c and 112d May be introduced. The first insulating layer 111a may include an insulating material different from the second insulating layer 111b and the third insulating layer 111c. For example, the first insulating layer 111a may be, for example, a prepreg including a core material, an inorganic filler, and an insulating resin, and the second insulating layer 111c and the third insulating layer 111c may be, And an insulating resin, but the present invention is not limited thereto. In a similar perspective, the diameter of the first via 113a may be larger than the diameter of the second via 113b and the third via 113c.

제1연결부재(110)의 재배선층(112a, 112b, 112c, 112d)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 스택된 반도체칩(121, 122) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b, 112c, 112d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142)은 박형화를 위하여 이 상대적으로 작은 사이즈로 형성할 수 있다.
The thickness of the redistribution layers 112a, 112b, 112c and 112d of the first connection member 110 may be thicker than the thickness of the redistribution layer 142 of the second connection member 140. [ The first connection member 110 may have a thickness larger than the thickness of the stacked semiconductor chips 121 and 122. The rewiring layers 112a, 112b, 112c and 112d may also be formed in a larger size. On the other hand, the redistribution layer 142 of the second connection member 140 can be formed in a relatively small size for thinning.

그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 바와 실질적으로 동일한바 생략한다. 한편, 설명한 팬-아웃 반도체 패키지(100R)의 구조에 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100B~100Q)의 특징들, 즉 반도체칩의 스택된 형태나 다단 도체의 여러가지 형태가 도입될 수도 있음은 물론이다.
Other configurations and manufacturing methods are substantially the same as those described above. On the other hand, the features of the fan-out semiconductor packages 100B to 100Q according to another example described above in the structure of the above-described fan-out semiconductor package 100R, that is, stacked forms of semiconductor chips or various forms of multi- Of course it is possible.

본 개시에서 사용된 일례나 변형예 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들이나 변형예들은 다른 일례나 변형예들의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
The terms "an example" and "modifications" used in the present disclosure are not intended to be construed to limit the same embodiments, but are provided to emphasize and describe different features. However, it should be understood that the above-described examples and modifications do not exclude that they are implemented in combination with the features of other examples or modifications. For example, although the description in the specific example is not described in another example, it can be understood as an explanation related to another example, unless otherwise described or contradicted by the other example.

본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제 1, 제 2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제 1 구성요소는 제 2 구성요소로 명명될 수도 있고, 유사하게 제 2 구성요소는 제 1 구성요소로 명명될 수도 있다.
In the present disclosure, the meaning of being connected is not a direct connection but a concept including an indirect connection. In addition, the term "electrically connected" means a concept including both a physical connection and a non-connection. Also, the first, second, etc. expressions are used to distinguish one component from another, and do not limit the order and / or importance of the components. In some cases, without departing from the scope of the right, the first component may be referred to as a second component, and similarly, the second component may be referred to as a first component.

본 개시에서 상부, 하부, 상측, 하측, 상면, 하면 등은 첨부된 도면을 기준으로 판단한다. 예를 들면, 제1연결부재는 재배선층 보다 상부에 위치한다. 다만, 특허청구범위가 이에 한정되는 것은 아니다. 또한, 수직 방향은 상술한 상부 및 하부 방향을 의미하며, 수평 방향은 이와 수직한 방향을 의미한다. 이때, 수직 단면은 수직 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에 도시한 단면도를 그 예로 들 수 있다. 또한, 수평 단면은 수평 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에서 도시한 평면도를 그 예로 들 수 있다.
In the present disclosure, upper, lower, upper, lower, upper, lower, and the like are determined based on the attached drawings. For example, the first connecting member is located above the re-wiring layer. However, the claims are not limited thereto. In addition, the vertical direction means the above-mentioned upper and lower direction, and the horizontal direction means the direction perpendicular thereto. In this case, the vertical cross-section means a case of cutting into a plane in the vertical direction, and the cross-sectional view shown in the figure is an example. In addition, the horizontal cross-section means a case where the horizontal cross-section is cut into a plane in the horizontal direction, for example, the plan view shown in the drawing.

본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
The terms used in this disclosure are used only to illustrate an example and are not intended to limit the present disclosure. Wherein the singular expressions include plural expressions unless the context clearly dictates otherwise.

1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결부재 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체칩
2121: 바디 2122: 접속패드
2140: 연결부재 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 100: 반도체 패키지
100A~100O: 팬-아웃 반도체 패키지
110: 제1연결부재 110H: 관통홀
112a~112c: 절연층 112a~112d: 재배선층
113a~113c: 비아 121~125: 반도체칩
121P~125P: 접속패드 121v~125v: 도체
122v1: 금속 포스트 122v1': 금속 페이스트
130: 봉합재 131: 개구부
140: 제2연결부재 141: 절연층
142: 재배선층 143: 비아
150: 패시베이션층 151: 개구부
160: 언더범프금속층 170: 접속단자
180, 180a~180d: 접착부재1000: electronic device 1010: main board
1020: Chip related parts 1030: Network related parts
1040: Other parts 1050: Camera
1060: antenna 1070: display
1080: Battery 1090: Signal line
1100: Smartphone 1101: Smartphone body
1110: Smartphone mainboard 1111: mainboard insulation layer
1112: main board wiring 1120: parts
1130: Smartphone camera 2200: Fan-in semiconductor package
2220: semiconductor chip 2221: body
2222: connection pad 2223: passivation film
2240: connecting member 2241: insulating layer
2242: re-wiring layer 2243: via
2250: passivation layer 2260: under bump metal layer
2270: solder ball 2280: underfill resin
2290: molding material 2500: main board
2301: Interposer substrate 2302: Interposer substrate
2100: Fan-out semiconductor package 2120: Semiconductor chip
2121: Body 2122: Connection pad
2140: connecting member 2141: insulating layer
2142: re-wiring layer 2143: via
2150: passivation layer 2160: under bump metal layer
2170: solder ball 100: semiconductor package
100A to 100O: Fan-out semiconductor package
110: first connecting member 110H: through hole
112a to 112c: insulating layers 112a to 112d:
113a to 113c: vias 121 to 125: semiconductor chips
121P to 125P: connection pad 121v to 125v: conductor
122v1: metal post 122v1 ': metal paste
130: sealing material 131: opening
140: second connecting member 141: insulating layer
142: re-wiring layer 143: via
150: passivation layer 151: opening
160: under bump metal layer 170: connection terminal
180, 180a to 180d:

Claims (17)

관통홀을 갖는 코어부재;
상기 관통홀에 배치되며, 제1접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 제1반도체칩;
상기 관통홀의 상기 제1반도체칩 상에 배치되며, 제2접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 제2반도체칩;
상기 코어부재, 상기 제1반도체칩, 및 상기 제2반도체칩의 적어도 일부를 봉합하는 봉합재; 및
상기 코어부재, 상기 제1반도체칩, 및 상기 제2반도체칩의 활성면 상에 배치된 연결부재; 를 포함하며,
상기 연결부재는 상기 제1접속패드 및 상기 제2접속패드와 전기적으로 연결된 재배선층을 포함하며,
상기 제2반도체칩은 활성면이 상기 제1반도체칩의 비활성면에 부착되되 상기 제2접속패드가 노출되도록 상기 제1반도체칩 상에 엇갈려 배치되며,
상기 연결부재의 재배선층은 제1도체 및 제2도체를 통해 상기 제1접속패드 및 상기 제2접속패드와 각각 연결되며,
상기 제2도체는 상기 제1도체 보다 높이가 큰,
팬-아웃 반도체 패키지.
A core member having a through hole;
A first semiconductor chip disposed in the through hole and having an active surface on which the first connection pad is disposed and an inactive surface on the opposite side of the active surface;
A second semiconductor chip disposed on the first semiconductor chip of the through-hole, the second semiconductor chip having an active surface on which the second connection pad is disposed and an inactive surface disposed on the opposite side of the active surface;
A sealing material for sealing at least a part of the core member, the first semiconductor chip, and the second semiconductor chip; And
A connecting member disposed on the active surface of the core member, the first semiconductor chip, and the second semiconductor chip; / RTI >
Wherein the connecting member includes a re-wiring layer electrically connected to the first connection pad and the second connection pad,
Wherein the second semiconductor chip is staggered on the first semiconductor chip so that the active surface is attached to the inactive surface of the first semiconductor chip and the second connection pad is exposed,
The re-wiring layer of the connecting member is connected to the first connection pad and the second connection pad through the first conductor and the second conductor, respectively,
Wherein the second conductor has a larger height than the first conductor,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 제1도체는 상기 봉합재와 접하지 않으며,
상기 제2도체는 상기 봉합재와 접하는,
팬-아웃 반도체 패키지.
The method according to claim 1,
The first conductor does not contact the sealing material,
Wherein the second conductor is in contact with the sealing material,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 제1 및 제2반도체칩은 서로 동일하거나 상이한 메모리칩인,
팬-아웃 반도체 패키지.
The method according to claim 1,
Wherein the first and second semiconductor chips are memory chips which are the same or different from each other,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 제2도체는 상기 제2접속패드와 접속하는 금속 포스트 및 상기 연결부재의 재배선층과 접속하는 비아를 포함하며,
상기 금속 포스트 및 상기 비아는 서로 접속하는,
팬-아웃 반도체 패키지.
The method according to claim 1,
The second conductor includes a metal post connected to the second connection pad and a via connected to the rewiring layer of the connection member,
Wherein the metal posts and the vias are connected to each other,
A fan-out semiconductor package.
제 4 항에 있어서,
상기 금속 포스트의 높이는 상기 제1반도체칩의 두께보다 크며,
상기 비아의 높이는 상기 제1도체의 높이와 같거나 더 작은,
팬-아웃 반도체 패키지.
5. The method of claim 4,
The height of the metal posts is larger than the thickness of the first semiconductor chip,
The height of the vias being equal to or smaller than the height of the first conductor,
A fan-out semiconductor package.
제 4 항에 있어서,
상기 금속 포스트의 높이는 상기 제1반도체칩의 두께보다 작으며,
상기 비아의 높이는 상기 제1도체의 높이보다 큰,
팬-아웃 반도체 패키지.
5. The method of claim 4,
The height of the metal posts is smaller than the thickness of the first semiconductor chip,
The height of the vias being greater than the height of the first conductor,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 제2도체는 상기 제2접속패드와 접속하며 상기 제1반도체칩의 측면으로 연장된 금속 페이스트 및 상기 연결부재의 재배선층과 접속하는 비아를 포함하며,
상기 금속 페이스트 및 상기 비아는 서로 접속하는,
팬-아웃 반도체 패키지.
The method according to claim 1,
The second conductor includes a metal paste connected to the second connection pad and extending to the side of the first semiconductor chip and a via connected to the re-wiring layer of the connection member,
Wherein the metal paste and the via are connected to each other,
A fan-out semiconductor package.
제 7 항에 있어서,
상기 금속 페이스트는 상기 제1반도체칩의 활성면 상으로도 연장된,
팬-아웃 반도체 패키지.
8. The method of claim 7,
Wherein the metal paste further extends on the active surface of the first semiconductor chip,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 관통홀의 제1반도체칩 상에 배치되며, 제3접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 제3반도체칩; 을 더 포함하며,
상기 제3반도체칩은 활성면이 상기 제1반도체칩의 비활성면에 부착되되 상기 제3접속패드가 노출되도록 상기 제1반도체칩 상에 엇갈려 배치되며,
상기 연결부재의 재배선층은 제3도체를 통해 제3접속패드와 연결되며,
상기 제2 및 제3도체는 높이가 같은,
팬-아웃 반도체 패키지.
The method according to claim 1,
A third semiconductor chip disposed on the first semiconductor chip of the through-hole, the third semiconductor chip having an active surface on which the third connection pad is disposed and an inactive surface disposed on the opposite side of the active surface; Further comprising:
The third semiconductor chip is staggered on the first semiconductor chip so that the active surface is attached to the inactive surface of the first semiconductor chip and the third connection pad is exposed,
The re-wiring layer of the connecting member is connected to the third connection pad through the third conductor,
The second and third conductors have the same height,
A fan-out semiconductor package.
제 9 항에 있어서,
상기 관통홀의 제2반도체칩 상에 배치되며, 제4접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 제4반도체칩; 및
상기 관통홀의 제3반도체칩 상에 배치되며, 제5접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 제5반도체칩; 을 더 포함하며,
상기 제4반도체칩은 활성면이 상기 제2반도체칩의 비활성면에 부착되되 상기 제4접속패드가 노출되도록 상기 제2반도체칩 상에 엇갈려 배치되며,
상기 제5반도체칩은 활성면이 상기 제3반도체칩의 비활성면에 부착되되 상기 제5접속패드가 노출되도록 상기 제3반도체칩 상에 엇갈려 배치되며,
상기 연결부재의 재배선층은 제4도체 및 제5도체를 통해 상기 제4접속패드 및 상기 제5접속패드와 각각 연결되며,
상기 제4 및 제5도체는 상기 제2 및 제3도체 보다 높이가 큰,
팬-아웃 반도체 패키지.
10. The method of claim 9,
A fourth semiconductor chip disposed on a second semiconductor chip of the through-hole, the fourth semiconductor chip having an active surface on which a fourth connection pad is disposed and an inactive surface disposed on the opposite side of the active surface; And
A fifth semiconductor chip disposed on the third semiconductor chip of the through-hole, the fifth semiconductor chip having an active surface on which a fifth connection pad is disposed and an inactive surface disposed on the opposite side of the active surface; Further comprising:
The fourth semiconductor chip is staggered on the second semiconductor chip so that the active surface is attached to the inactive surface of the second semiconductor chip and the fourth connection pad is exposed,
The fifth semiconductor chip is staggered on the third semiconductor chip so that the active surface is attached to the inactive surface of the third semiconductor chip and the fifth connection pad is exposed,
The re-wiring layer of the connecting member is connected to the fourth connection pad and the fifth connection pad through the fourth conductor and the fifth conductor, respectively,
Wherein the fourth and fifth conductors are larger in height than the second and third conductors,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 관통홀에 제1반도체칩과 나란히 배치되며, 제3접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 제3반도체칩;을 더 포함하며,
상기 제2반도체칩은 활성면이 상기 제1 및 제3반도체칩의 비활성면에 부착되되 상기 제2접속패드가 노출되도록 상기 제1 및 제3반도체칩 상에 엇갈려 배치되며,
상기 연결부재의 재배선층은 제3도체를 통해 제3접속패드와 연결되며,
상기 제1 및 제3도체는 높이가 같은,
팬-아웃 반도체 패키지.
The method according to claim 1,
And a third semiconductor chip disposed in parallel with the first semiconductor chip in the through hole and having an active surface on which the third connection pad is disposed and an inactive surface disposed on the opposite side of the active surface,
Wherein the second semiconductor chip is staggered on the first and third semiconductor chips so that the active surface is attached to the inactive surface of the first and third semiconductor chips and the second connection pad is exposed,
The re-wiring layer of the connecting member is connected to the third connection pad through the third conductor,
The first and third conductors have the same height,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 관통홀의 제2반도체칩 상에 배치되며, 제3접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 제3반도체칩; 을 더 포함하며,
상기 제3반도체칩은 활성면이 상기 제2반도체칩의 비활성면에 부착되되 상기 제3접속패드가 노출되도록 상기 제2반도체칩 상에 엇갈려 배치되며,
상기 연결부재의 재배선층은 제3도체를 통해 제3접속패드와 연결되며,
상기 제3도체는 상기 제1 및 제2도체 보다 높이가 큰,
팬-아웃 반도체 패키지.
The method according to claim 1,
A third semiconductor chip disposed on the second semiconductor chip of the through-hole, the third semiconductor chip having an active surface on which the third connection pad is disposed and an inactive surface disposed on the opposite side of the active surface; Further comprising:
The third semiconductor chip is staggered on the second semiconductor chip so that the active surface is attached to the inactive surface of the second semiconductor chip and the third connection pad is exposed,
The re-wiring layer of the connecting member is connected to the third connection pad through the third conductor,
Wherein the third conductor has a larger height than the first and second conductors,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 관통홀에 제1반도체칩과 나란히 배치되며, 제3접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 제3반도체칩; 및
상기 관통홀의 제3반도체칩 상에 배치되며, 제4접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 제4반도체칩; 을 더 포함하며,
상기 제4반도체칩은 활성면이 상기 제3반도체칩의 비활성면에 부착되되 상기 제4접속패드가 노출되도록 상기 제3반도체칩 상에 엇갈려 배치되며,
상기 연결부재의 재배선층은 제3도체 및 제4도체를 통해 상기 제3접속패드 및 상기 제4접속패드와 각각 연결되며,
상기 제4도체는 상기 제3도체 보다 높이가 큰,
팬-아웃 반도체 패키지.
The method according to claim 1,
A third semiconductor chip disposed in parallel with the first semiconductor chip in the through hole, the third semiconductor chip having an active surface on which the third connection pad is disposed and an inactive surface disposed on the opposite side of the active surface; And
A fourth semiconductor chip disposed on the third semiconductor chip of the through-hole, the fourth semiconductor chip having an active surface on which a fourth connection pad is disposed and an inactive surface disposed on the opposite side of the active surface; Further comprising:
The fourth semiconductor chip is staggered on the third semiconductor chip so that the active surface is attached to the inactive surface of the third semiconductor chip and the fourth connection pad is exposed,
The re-wiring layer of the connecting member is connected to the third connection pad and the fourth connection pad through the third conductor and the fourth conductor, respectively,
Wherein the fourth conductor has a larger height than the third conductor,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 코어부재는, 제1절연층, 상기 연결부재와 접하며 상기 제1절연층에 매립된 제1재배선층, 및 상기 제1절연층의 상기 제1재배선층이 매립된측의 반대측 상에 배치된 제2재배선층, 을 포함하는,
팬-아웃 반도체 패키지.
The method according to claim 1,
Wherein the core member includes a first insulating layer, a first rewiring layer in contact with the connecting member and embedded in the first insulating layer, and a second rewiring layer disposed on the opposite side of the first rewiring layer, And a second redistribution layer,
A fan-out semiconductor package.
제 14 항에 있어서,
상기 코어부재는, 상기 제1절연층 상에 배치되며 상기 제2재배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3재배선층, 을 더 포함하는,
팬-아웃 반도체 패키지.
15. The method of claim 14,
Wherein the core member further comprises a second insulating layer disposed on the first insulating layer and covering the second rewiring layer and a third rewiring layer disposed on the second insulating layer,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 코어부재는, 제1절연층, 상기 제1절연층의 양면에 배치된 제1재배선층 및 제2재배선층, 상기 제1절연층 상에 배치되며 상기 제1재배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3재배선층, 을 포함하는,
팬-아웃 반도체 패키지.
The method according to claim 1,
Wherein the core member includes a first insulating layer, a first rewiring layer and a second rewiring layer disposed on both surfaces of the first insulating layer, a second insulating layer disposed on the first insulating layer and covering the first rewiring layer, And a third rewiring layer disposed on the second insulating layer,
A fan-out semiconductor package.
제 16 항에 있어서,
상기 코어부재는, 상기 제1절연층 상에 배치되어 상기 제2재배선층을 덮는 제3절연층, 및 상기 제3절연층 상에 배치된 제4재배선층, 을 더 포함하는,
팬-아웃 반도체 패키지.17. The method of claim 16,
Wherein the core member further comprises: a third insulating layer disposed on the first insulating layer and covering the second rewiring layer; and a fourth rewiring layer disposed on the third insulating layer.
A fan-out semiconductor package.
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