KR101362714B1 - Semiconductor package, method of manufacturing the same and package-on-package - Google Patents

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Abstract

본 발명은, 정밀하고 공정 결함이 낮은 관통 배선을 포함하는 반도체 패키지의 제조 방법을 제공한다. 본 발명의 일실시예에 따른 반도체 패키지는, 제1 관통부와 제2 관통부를 포함하는 절연 기판; 제1 관통부를 충전하고, 절연 기판을 관통하여 위치하는 관통 배선; 제2 관통부 내에 위치하고 관통 배선과 전기적으로 연결된 반도체 칩; 반도체 칩과 절연 기판을 몰딩하고, 관통 배선의 최상측을 노출하는 리세스 영역을 가지는 몰딩 부재; 절연 기판의 하측에 위치하고, 관통 배선과 반도체 칩을 전기적으로 연결하는 재배선 패턴층; 및 재배선 패턴층에 전기적으로 연결되는 외부 연결 부재;를 포함한다.The present invention provides a method of manufacturing a semiconductor package including a through wiring with high precision and low process defects. A semiconductor package according to an embodiment of the present invention includes an insulating substrate including a first through part and a second through part; A through wiring filling the first through part and positioned through the insulating substrate; A semiconductor chip located in the second through portion and electrically connected to the through line; A molding member for molding the semiconductor chip and the insulating substrate and having a recessed region exposing the uppermost side of the through wiring; A redistribution pattern layer disposed under the insulating substrate and electrically connecting the through wiring and the semiconductor chip; And an external connection member electrically connected to the redistribution pattern layer.

Description

반도체 패키지, 그 제조 방법 및 패키지 온 패키지{Semiconductor package, method of manufacturing the same and package-on-package}Semiconductor package, method of manufacturing the same and package-on-package

본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 더욱 상세하게는, 관통 배선을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.Technical aspects of the present invention relate to a semiconductor package, and more particularly, to a semiconductor package including a through wiring and a manufacturing method thereof.

반도체 칩의 제조 공정의 지속적인 발전에 따라, 반도체 칩의 크기도 지속적으로 감소해 왔다. 현재에는, 반도체 칩의 크기가 매우 축소되어, 반도체 패키지를 형성할 때 전기적 연결을 위하여 패키지 크기를 증가시킬 필요가 있는 경우도 발생하고 있다. 이러한 발달 과정에서 제시된 반도체 패키지 기술 중의 하나가 팬-아웃 패키지(Pan-out Package)이다. 또한, 팬-아웃 패키지의 외측 영역에 상하 수직으로 신호를 전달하는 패턴 구조를 형성하여 동종의 패키지 또는 이종의 패키지를 상하로 적층하여 동일한 실장 면적에서 메모리 용량의 확장이나 반도체의 동작 성능을 향상시키는 기술 역시 병행하여 여러 가지 형태로 개발되고 있다.With the continuous development of the semiconductor chip manufacturing process, the size of the semiconductor chip has also been continuously reduced. Nowadays, the size of the semiconductor chip is greatly reduced, so that it is necessary to increase the package size for the electrical connection when forming the semiconductor package. One of the semiconductor package technologies proposed in this development process is a fan-out package. In addition, by forming a pattern structure that transmits the signal vertically and vertically in the outer region of the fan-out package, by stacking the same type of package or heterogeneous package up and down to increase the memory capacity or improve the operation performance of the semiconductor in the same mounting area Technology is also being developed in various forms.

종래 기술은 전기적 신호를 수직으로 연결하기 위하여 반도체 칩의 외부 몰딩 영역에 홀을 가공하고 그 내부에 도전성 페이스트를 채워서 수직 형태의 관통 패턴을 형성한 후, 상기 관통 패턴과 전기적으로 연결되고, 상기 외부 몰딩 영역의 상측면 및/또는 하측면에 수평 패턴을 형성한다. 그러나, 이러한 종래 기술은 제조 공정 중에 칩 패드 표면 손상이나 몰딩 재료의 침투 등으로 인하여 여러 가지 공정 불량을 발생시키고 있다. 또한, 반도체 칩의 몰딩 영역에 형성되는 관통 패턴을 형성하기 위한 관통홀을 정밀하게 형성하기 어렵고, 상기 관통홀에 도전성 물질을 치밀하게 충전하기 어려운 한계가 있다.In the prior art, a hole is formed in an external molding region of a semiconductor chip to vertically connect an electrical signal, and a conductive paste is filled therein to form a vertical through pattern, and then electrically connected to the through pattern. A horizontal pattern is formed on the upper side and / or the lower side of the molding region. However, these prior arts cause various process defects due to chip pad surface damage, penetration of molding material, etc. during the manufacturing process. In addition, it is difficult to precisely form a through hole for forming a through pattern formed in a molding region of a semiconductor chip, and there is a limit in that it is difficult to densely fill a conductive material in the through hole.

미국등록특허 제7,545,047호United States Patent No. 7,545,047

본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 정밀하고 공정 결함이 낮은 관통 배선을 포함하는 반도체 패키지를 제공하는 것이다.An object of the present invention is to provide a semiconductor package including a through wiring with precision and low process defects.

본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 정밀하고 공정 결함이 낮은 관통 배선을 포함하는 반도체 패키지의 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and it is an object of the present invention to provide a method of manufacturing a semiconductor package including a through wiring with high precision and low process defects.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는; 제1 관통부와 제2 관통부를 포함하는 절연 기판; 상기 제1 관통부를 충전하고, 상기 절연 기판을 관통하여 위치하는 관통 배선; 상기 제2 관통부 내에 위치하고 상기 관통 배선과 전기적으로 연결된 반도체 칩; 상기 반도체 칩과 상기 절연 기판을 몰딩하고, 상기 관통 배선의 최상측을 노출하는 리세스 영역을 가지는 몰딩 부재; 상기 절연 기판의 하측에 위치하고, 상기 관통 배선과 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴층; 및 상기 재배선 패턴층에 전기적으로 연결되는 외부 연결 부재;를 포함한다.The semiconductor package according to the technical idea of the present invention for achieving the above technical problem; An insulating substrate including a first through portion and a second through portion; A through wiring filling the first through part and positioned through the insulating substrate; A semiconductor chip positioned in the second through part and electrically connected to the through wire; A molding member molding the semiconductor chip and the insulating substrate and having a recessed region exposing an uppermost side of the through wiring; A redistribution pattern layer disposed under the insulating substrate and electrically connecting the through wiring and the semiconductor chip; And an external connection member electrically connected to the rewiring pattern layer.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 제조 방법은, 절연 기판을 준비하는 단계; 상기 절연 기판 내의 제1 관통부에 관통 배선을 형성하는 단계; 상기 절연 기판 내의 제2 관통부에 반도체 칩을 배치하는 단계; 상기 절연 기판과 상기 반도체 칩을 덮는 몰딩 부재를 형성하는 단계; 상기 관통 배선과 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴층을 형성하는 단계; 상기 재배선 패턴층에 전기적으로 연결되는 외부 연결 부재를 형성하는 단계; 및 상기 몰딩 부재의 일부 영역을 제거하여 상기 관통 배선을 노출하는 리세스 영역을 형성하는 단계;를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor package, the method including: preparing an insulating substrate; Forming a through wire in a first through portion in the insulating substrate; Disposing a semiconductor chip in a second through portion in the insulating substrate; Forming a molding member covering the insulating substrate and the semiconductor chip; Forming a redistribution pattern layer electrically connecting the through wiring and the semiconductor chip; Forming an external connection member electrically connected to the redistribution pattern layer; And removing a portion of the molding member to form a recessed region exposing the through line.

상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 패키지 온 패키지는, 제1 관통부와 제2 관통부를 포함하는 하부 절연 기판; 상기 제1 관통부를 충전하고, 상기 하부 절연 기판을 관통하여 위치하는 하부 관통 배선; 상기 제2 관통부 내에 위치하고 상기 하부 관통 배선과 전기적으로 연결된 하부 반도체 칩; 상기 하부 반도체 칩과 상기 하부 절연 기판을 몰딩하고, 상기 하부 관통 배선의 최상측을 노출하는 하부 리세스 영역을 가지는 하부 몰딩 부재; 상기 하부 절연 기판의 하측에 위치하고, 상기 하부 관통 배선과 상기 하부 반도체 칩을 전기적으로 연결하는 하부 재배선 패턴층; 및 상기 하부 재배선 패턴층에 전기적으로 연결되는 하부 외부 연결 부재;를 포함하는 하부 반도체 패키지; 및 제3 관통부와 제4 관통부를 포함하는 상부 절연 기판; 상기 제3 관통부를 충전하고, 상기 상부 절연 기판을 관통하여 위치하는 상부 관통 배선; 상기 제4 관통부 내에 위치하고 상기 상부 관통 배선과 전기적으로 연결된 상부 반도체 칩; 상기 상부 반도체 칩과 상기 상부 절연 기판을 몰딩하는 상부 몰딩 부재; 상기 상부 절연 기판의 하측에 위치하고, 상기 상부 관통 배선과 상기 상부 반도체 칩을 전기적으로 연결하는 상부 재배선 패턴층; 및 상기 상부 재배선 패턴층에 전기적으로 연결되는 상부 외부 연결 부재;를 포함하는 상부 반도체 패키지;를 포함하고, 상기 상부 반도체 패키지는 상기 하부 반도체 패키지의 상측에 위치하고, 상기 상부 반도체 패키지의 상기 상부 외부 연결 부재는, 상기 하부 반도체 패키지의 상기 하부 관통 배선과 전기적으로 연결된다.According to an aspect of the present invention, there is provided a package on package including a lower insulating substrate including a first through part and a second through part; A lower through wiring filling the first through part and positioned through the lower insulating substrate; A lower semiconductor chip positioned in the second through part and electrically connected to the lower through wire; A lower molding member molding the lower semiconductor chip and the lower insulating substrate and having a lower recess region exposing an uppermost side of the lower through wiring; A lower redistribution pattern layer disposed under the lower insulating substrate and electrically connecting the lower through wiring and the lower semiconductor chip; And a lower external connection member electrically connected to the lower rewiring pattern layer. And an upper insulating substrate including a third through portion and a fourth through portion. An upper through wiring filling the third through part and positioned through the upper insulating substrate; An upper semiconductor chip positioned in the fourth through part and electrically connected to the upper through line; An upper molding member molding the upper semiconductor chip and the upper insulating substrate; An upper redistribution pattern layer disposed under the upper insulating substrate and electrically connecting the upper through wiring and the upper semiconductor chip; And an upper external connection member electrically connected to the upper redistribution pattern layer, wherein the upper semiconductor package is positioned above the lower semiconductor package, and the upper outer package of the upper semiconductor package. The connection member is electrically connected to the lower through wiring of the lower semiconductor package.

본 발명의 기술적 사상에 따른 반도체 패키지는, 종래의 반도체 칩을 실장한 후에 관통홀을 형성한 후 충전하여 관통 배선을 형성하는 경우에 비하여, 미리 절연 기판에 관통홀 형성 및 충전을 통하여 관통 배선을 형성한 후에 반도체 칩을 실장하므로, 제조 공정 중에 반도체 칩에 대한 손상을 감소시킬 수 있고, 정밀하고 공정 결함이 낮은 관통 배선을 제공할 수 있다.In the semiconductor package according to the technical concept of the present invention, the through wiring is formed through the formation of the through hole and the filling in the insulating substrate in advance, as compared with the case where the through hole is formed after the conventional semiconductor chip is mounted and charged. Since the semiconductor chip is mounted after formation, damage to the semiconductor chip can be reduced during the manufacturing process, and the through wiring can be provided with precision and low process defects.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 반도체 패키지를 선 II-II를 따라 절단한 평면도이다.
도 3 내지 도 15는 본 발명의 일 실시예에 따른 도 1의 반도체 패키지를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.
도 16은 도 1의 반도체 패키지가 복수로 적층된 패키지-온-패키지를 도시하는 단면도이다.
도 17 내지 도 19는 본 발명의 일 실시예에 따른 도 1의 반도체 패키지를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.
도 20 내지 도 22는 본 발명의 일 실시예에 따른 반도체 패키지들을 도시하는 단면도들이다.
도 23은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
FIG. 2 is a plan view of the semiconductor package of FIG. 1 taken along line II-II according to an example embodiment. FIG.
3 to 15 are cross-sectional views illustrating a method of manufacturing the semiconductor package of FIG. 1 according to an embodiment of the present invention, according to process steps.
FIG. 16 is a cross-sectional view showing a package-on-package in which a plurality of semiconductor packages of FIG. 1 are stacked. FIG.
17 to 19 are cross-sectional views illustrating a method of manufacturing the semiconductor package of FIG. 1 according to an embodiment of the present invention, according to process steps.
20 through 22 are cross-sectional views illustrating semiconductor packages according to example embodiments.
23 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. It will be apparent to those skilled in the art that the present invention may be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art. The scope of technical thought is not limited to the following examples. Rather, these embodiments are provided so that this disclosure will be more thorough and complete, and will fully convey the scope of the invention to those skilled in the art. As used herein, the term "and / or" includes any and all combinations of one or more of the listed items. The same reference numerals denote the same elements at all times. Further, various elements and regions in the drawings are schematically drawn. Accordingly, the technical spirit of the present invention is not limited by the relative size or spacing depicted in the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지(100)를 도시하는 단면도이다. 도 2는 본 발명의 일 실시예에 따른 도 1의 반도체 패키지(100)를 선 II-II를 따라 절단한 평면도이다.1 is a cross-sectional view illustrating a semiconductor package 100 according to an embodiment of the present invention. 2 is a plan view of the semiconductor package 100 of FIG. 1 taken along line II-II according to an embodiment of the inventive concept.

도 1 및 도 2를 참조하면, 반도체 패키지(100)는 절연 기판(110), 관통 배선(120), 반도체 칩(130), 몰딩 부재(140), 재배선 패턴층(150), 및 외부 연결 부재(170)을 포함한다. 또한, 반도체 패키지(100)는 본딩층(160)을 더 포함할 수 있다.1 and 2, the semiconductor package 100 may include an insulating substrate 110, a through wiring 120, a semiconductor chip 130, a molding member 140, a redistribution pattern layer 150, and an external connection. The member 170 is included. In addition, the semiconductor package 100 may further include a bonding layer 160.

절연 기판(110)은 제1 관통부(112)와 제2 관통부(114)를 포함할 수 있다. 제2 관통부(114)는 절연 기판(110)의 중앙에 위치할 수 있고, 제1 관통부(112)는 제2 관통부(114)의 둘레에 위치할 수 있다. 제1 관통부(112)에는 도전물이 충전됨으로써, 관통 배선(120)이 형성될 수 있다. 제2 관통부(114)에는 반도체 칩(130)이 위치할 수 있다.The insulating substrate 110 may include a first through part 112 and a second through part 114. The second through part 114 may be positioned at the center of the insulating substrate 110, and the first through part 112 may be positioned around the second through part 114. The through wire 120 may be formed by filling the first through part 112 with a conductive material. The semiconductor chip 130 may be positioned in the second through part 114.

관통 배선(120)은 절연 기판(110)을 관통하도록 위치할 수 있다. 관통 배선(120)은 재배선 패턴층(150)에 의하여 반도체 칩(130)과 전기적으로 연결될 수 있다. 즉, 관통 배선(120)은 재배선 패턴(154)에 의하여 반도체 칩(130)의 반도체 칩 패드(132)와 전기적으로 연결될 수 있다. 관통 배선(120)은 반도체 칩(130)에 데이터 신호를 제공하거나 전력 신호를 제공할 수 있다.The through wire 120 may be positioned to penetrate the insulating substrate 110. The through wire 120 may be electrically connected to the semiconductor chip 130 by the redistribution pattern layer 150. That is, the through wire 120 may be electrically connected to the semiconductor chip pad 132 of the semiconductor chip 130 by the redistribution pattern 154. The through wire 120 may provide a data signal or a power signal to the semiconductor chip 130.

반도체 칩(130)은 중앙에 위치할 수 있고, 반도체 칩(130)의 외각에 관통 배선(120)이 위치한다. 반도체 칩(130)은 메모리 칩이거나 또는 로직 칩일 수 있다. 이러한 메모리 칩은, 예를 들어 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)을 포함할 수 있다. 이러한 로직 칩은 메모리칩들을 제어하는 제어기일 수 있다. 반도체 칩(130)의 높이(H1)은 절연 기판(110)의 높이(H2)에 비하여 작을 수 있다. 이에 따라, 반도체 칩(130)의 높이(H1)은 관통 배선(120)의 높이에 비하여 작을 수 있다.The semiconductor chip 130 may be located at the center, and the through wiring 120 is positioned at an outer side of the semiconductor chip 130. The semiconductor chip 130 may be a memory chip or a logic chip. Such memory chips may include, for example, DRAMs, SRAMs, flashes, PRAMs, ReRAMs, EF RAMs, or MRAMs. have. Such a logic chip may be a controller that controls memory chips. The height H1 of the semiconductor chip 130 may be smaller than the height H2 of the insulating substrate 110. Accordingly, the height H1 of the semiconductor chip 130 may be smaller than the height of the through wiring 120.

몰딩 부재(140)는 반도체 칩(130)을 밀봉할 수 있다. 반도체 칩(130)의 반도체 칩 패드(132)는 몰딩 부재(140)로부터 노출될 수 있다. 몰딩 부재(140)는 절연 기판(110)의 최상면을 덮을 수 있고, 절연 기판(110)의 측면은 몰딩 부재(140)로부터 노출될 수 있다. 몰딩 부재(140)는 관통 배선(120)의 최상면의 적어도 일부를 노출하는 리세스 영역(142)을 가질 수 있다. 몰딩 부재(140)는 반도체 칩(130)과 절연 기판(110) 사이를 충전할 수 있다. 몰딩 부재(140)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.The molding member 140 may seal the semiconductor chip 130. The semiconductor chip pad 132 of the semiconductor chip 130 may be exposed from the molding member 140. The molding member 140 may cover the top surface of the insulating substrate 110, and the side surface of the insulating substrate 110 may be exposed from the molding member 140. The molding member 140 may have a recessed region 142 exposing at least a portion of the uppermost surface of the through wiring 120. The molding member 140 may fill the space between the semiconductor chip 130 and the insulating substrate 110. The molding member 140 may include an insulator, and may include, for example, an epoxy mold compound (EMC).

재배선 패턴층(150)은 절연 기판(110)의 하측에 위치할 수 있다. 재배선 패턴층(150)은 반도체 칩(130)을 지지할 수 있다. 제1 절연층(152), 재배선 패턴(154), 및 제2 절연층(156)은 재배선 패턴층(150)을 구성할 수 있다. 재배선 패턴(154)은 제1 절연층(152)과 제2 절연층(156)에 의하여 둘러싸일 수 있다. 재배선 패턴(154)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 재배선 패턴(154)은 반도체 칩(130)을 재배선할 수 있다. 이에 따라, 재배선 패턴(154)은 반도체 칩(130)의 입출력 단자를 미세화할 수 있고, 또한 상기 입출력 단자의 갯수를 증가시킬 수 있다. 또한, 재배선 패턴(154)에 의하여, 반도체 패키지(100)는 팬-아웃 구조를 가질 수 있다.The redistribution pattern layer 150 may be located under the insulating substrate 110. The redistribution pattern layer 150 may support the semiconductor chip 130. The first insulating layer 152, the redistribution pattern 154, and the second insulating layer 156 may constitute the redistribution pattern layer 150. The redistribution pattern 154 may be surrounded by the first insulating layer 152 and the second insulating layer 156. The redistribution pattern 154 may include a conductive material, for example, may include a metal, and may include copper, a copper alloy, aluminum, or an aluminum alloy. The redistribution pattern 154 may redistribute the semiconductor chip 130. As a result, the redistribution pattern 154 may reduce the size of the input / output terminals of the semiconductor chip 130 and increase the number of the input / output terminals. In addition, by the redistribution pattern 154, the semiconductor package 100 may have a fan-out structure.

또한, 재배선 패턴층(150)은 미리 제조된 구조체로 구성될 수 있고, 이러한 구조체가 압착, 접착, 리플로우 등에 의하여 반도체 칩(130) 및 몰딩 부재(140)에 접착되는 경우도 본 발명의 기술적 사상에 포함된다.In addition, the redistribution pattern layer 150 may be formed of a prefabricated structure, and the structure may be bonded to the semiconductor chip 130 and the molding member 140 by pressing, bonding, or reflowing. It is included in the technical idea.

외부 연결 부재(170)는 재배선 패턴(154)과 전기적으로 및/또는 물리적으로 연결될 수 있고, 이에 따라 반도체 칩(130) 및/또는 관통 배선(120)과 전기적으로 연결될 수 있다. 외부 연결 부재(170)는 반도체 칩(130)을 외부 장치와 전기적으로 연결할 수 있다. 외부 연결 부재(170)는 관통 배선(120)에 수직적으로 동일한 위치에 위치할 수 있다. 이에 따라, 하기의 도 16을 참조하여 설명하는 바와 같이, 하나의 반도체 패키지의 외부 연결 부재(170)와 다른 반도체 패키지의 관통 배선이 서로 접촉하여 전기적으로 및/또는 물리적으로 연결될 수 있다. 외부 연결 부재(170)는 반도체 칩(130)의 외곽에 위치할 수 있다. 그러나, 이는 예시적이며 본 발명의 기술적 사상은 이에 한정되지 않고, 외부 연결 부재(170)가 반도체 칩(130)과 중첩하여 위치하는 경우도 본 발명의 기술적 사상에 포함될 수 있다. 외부 연결 부재(170)는, 예를 들어 솔더볼일 수 있다.The external connection member 170 may be electrically and / or physically connected to the redistribution pattern 154, and thus may be electrically connected to the semiconductor chip 130 and / or the through wiring 120. The external connection member 170 may electrically connect the semiconductor chip 130 with an external device. The external connection member 170 may be located at the same position perpendicular to the through wire 120. Accordingly, as described with reference to FIG. 16, the external connection member 170 of one semiconductor package and the through wires of the other semiconductor package may contact each other to be electrically and / or physically connected. The external connection member 170 may be located outside the semiconductor chip 130. However, this is exemplary and the inventive concept is not limited thereto, and the case in which the external connection member 170 overlaps with the semiconductor chip 130 may also be included in the inventive concept. The external connection member 170 may be, for example, a solder ball.

선택적으로(optionally), 관통 배선(120) 상에 본딩층(160)이 위치한다. 본딩층(160)은 몰딩 부재(140)의 리세스 영역(142) 내에 위치할 수 있다. 본딩층(160)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있다. 본딩층(160)은 리세스 영역(142)의 일부를 충전할 수 있고, 이에 따라 본딩층(160)의 최상면은 몰딩 부재(140)의 최상면에 대하여 단차를 가지도록 리세스될 수 있다.Optionally, the bonding layer 160 is positioned on the through wiring 120. The bonding layer 160 may be located in the recessed region 142 of the molding member 140. The bonding layer 160 may include a conductive material, for example, may include a metal. The bonding layer 160 may fill a portion of the recessed region 142, and thus the top surface of the bonding layer 160 may be recessed to have a step with respect to the top surface of the molding member 140.

도 3 내지 도 15는 본 발명의 일 실시예에 따른 도 1의 반도체 패키지(100)를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.FIGS. 3 to 15 are cross-sectional views illustrating a manufacturing method for manufacturing the semiconductor package 100 of FIG. 1 according to an embodiment of the present invention, according to process steps.

도 3을 참조하면, 절연 기판(110)을 준비한다. 절연 기판(110)은 절연 물질을 포함할 수 있고, 예를 들어 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer)를 포함할 수 있다. 절연 기판(110)은 평판으로 이루어 질 수 있고, 또한 원형 또는 다각형의 형상을 가질 수 있다.Referring to FIG. 3, an insulating substrate 110 is prepared. The insulating substrate 110 may include an insulating material and may include, for example, silicon, glass, ceramic, plastic, or polymer. The insulating substrate 110 may be formed of a flat plate and may have a circular or polygonal shape.

도 4를 참조하면, 절연 기판(110)의 일부 영역을 제거하여 절연 기판(110)을 관통하는 제1 관통부(112)와 제2 관통부(114)를 동시에 형성한다. 제1 관통부(112)와 제2 관통부(114)를 형성하는 공정은 라우팅 공정, 금형절단 가공 공정, 식각 공정, 드릴링 공정 또는 레이저 제거(laser ablation) 공정을 이용하여 수행할 수 있다. 제1 관통부(112)는 후속의 공정에 의하여 관통 배선(120)이 형성되는 영역에 상응할 수 있다. 제2 관통부(114)는 후속의 공정에 의하여 반도체 칩(130)이 위치하는 영역에 상응할 수 있다. 제1 관통부(112)와 제2 관통부(114)는 동일한 공정에서 형성되거나 또는 서로 다른 공정에서 형성될 수 있다. 제2 관통부(114)는 절연 기판(110)의 중앙에 위치할 수 있고, 제1 관통부(112)는 제2 관통부(114)의 둘레에 위치할 수 있다. 그러나, 이러한 제1 관통부(112) 및 제2 관통부(114)의 위치 관계가 다양하게 변화되는 경우들도 본 발명의 기술적 사상에 포함된다. 도면에서 도시된 점선은 제1 관통부(112) 및 제2 관통부(114)를 명확하게 나타내기 위하여 도시된 것일 뿐이며, 절연 기판(110)이 여러 부분들로 분리됨을 의미하는 것은 아니다. Referring to FIG. 4, the first through part 112 and the second through part 114 penetrating the insulating substrate 110 are simultaneously formed by removing a portion of the insulating substrate 110. The process of forming the first through part 112 and the second through part 114 may be performed using a routing process, a mold cutting process, an etching process, a drilling process, or a laser ablation process. The first through part 112 may correspond to a region where the through wire 120 is formed by a subsequent process. The second through part 114 may correspond to a region where the semiconductor chip 130 is located by a subsequent process. The first through part 112 and the second through part 114 may be formed in the same process or may be formed in different processes. The second through part 114 may be positioned at the center of the insulating substrate 110, and the first through part 112 may be positioned around the second through part 114. However, technical cases of the present invention also include cases where the positional relationship between the first through part 112 and the second through part 114 is variously changed. The dotted lines shown in the drawings are only shown to clearly show the first through part 112 and the second through part 114, and do not mean that the insulating substrate 110 is separated into various parts.

도 5를 참조하면, 절연 기판(110) 내에 관통 배선(120)을 형성한다. 구체적으로, 제1 관통부(112)를 도전성 물질로 충전하여 관통 배선(120)을 형성한다. 관통 배선(120)은 TSV(through silicon via) 또는 TSV(through substrate via)일 수 있다. 관통 배선(120)은 상기 도전성 물질을 포함하고 유동성을 가지는 도전성 페이스트(conductive paste)를 제1 관통부(112)에 충전한 후 고형화하여 형성할 수 있다. 상기 도전성 페이스트는 금속 분말 및/또는 탄소 분말과 액상 레진(resin)의 혼합물일 수 있다. 대안적으로, 관통 배선(120)은 도금이나 증착을 이용하여 제1 관통부(112)를 상기 도전성 물질로 충전하여 형성할 수 있다. 관통 배선(120)은, 예를 들어 금속을 포함할 수 있고, 예를 들어 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 또한, 관통 배선(120)은 탄소를 포함할 수 있다.Referring to FIG. 5, a through wire 120 is formed in the insulating substrate 110. In detail, the through wire 120 is formed by filling the first through part 112 with a conductive material. The through wiring 120 may be through silicon via (TSV) or through substrate via (TSV). The through wire 120 may be formed by filling the first through part 112 with a conductive paste including the conductive material and having fluidity, and then solidifying the through wire 112. The conductive paste may be a mixture of a metal powder and / or a carbon powder and a liquid resin. Alternatively, the through wire 120 may be formed by filling the first through part 112 with the conductive material using plating or deposition. The through wiring 120 may include, for example, a metal, and may include, for example, copper, a copper alloy, aluminum, or an aluminum alloy. In addition, the through wire 120 may include carbon.

도 6을 참조하면, 절연 기판(110)을 캐리어 기판(129) 상에 부착한다. 예를 들어, 절연 기판(110)은 캐리어 기판(129) 상에 접착 부재(128)를 이용하여 부착될 수 있다. 캐리어 기판(129)은 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer)를 포함할 수 있다. 접착 부재(128)는 액상 접착제 또는 접착 테이프일 수 있다. 절연 기판(110)의 제2 관통부(114)에 접착 부재(128)가 노출될 수 있다.Referring to FIG. 6, an insulating substrate 110 is attached onto a carrier substrate 129. For example, the insulating substrate 110 may be attached onto the carrier substrate 129 using the adhesive member 128. The carrier substrate 129 may include silicon, glass, ceramic, plastic, or polymer. The adhesive member 128 may be a liquid adhesive or an adhesive tape. The adhesive member 128 may be exposed on the second through part 114 of the insulating substrate 110.

도 7을 참조하면, 절연 기판(110) 내에 반도체 칩(130)을 배치한다. 구체적으로, 반도체 칩(130)을 캐리어 기판(129) 상에 절연 기판(110)의 제2 관통부(114) 내에 위치하도록 부착한다. 반도체 칩(130)의 반도체 칩 패드(132)는 캐리어 기판(129)을 향할 수 있고, 접착 부재(128)와 접촉할 수 있다. 반도체 칩(130)과 절연 기판(110)은 측면 방향으로 서로 이격되도록 위치할 수 있다. 즉, 제2 관통부(114)의 평면 면적이 반도체 칩(130)의 평면 면적에 비하여 클 수 있다. 대안적으로, 반도체 칩(130)과 절연 기판(110)은 측면에서 서로 접촉하도록 위치할 수 있다. 예를 들어, 제2 관통부(114)의 평면 면적이 반도체 칩(130)의 평면 면적과 거의 동일할 수 있다. 반도체 칩(130)의 높이(H1)는 절연 기판(110)의 높이(H2)에 비하여 작을 수 있다. 이에 따라, 반도체 칩(130)의 최상면은 절연 기판(110)의 최상면에 대하여 단차를 가질 수 있다. 그러나, 이는 예시적이며 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들어, 반도체 칩(130)의 높이(H1)는 절연 기판(110)의 높이(H2)와 동일하거나 클 수 있다.Referring to FIG. 7, the semiconductor chip 130 is disposed in the insulating substrate 110. In detail, the semiconductor chip 130 is attached on the carrier substrate 129 to be positioned in the second through part 114 of the insulating substrate 110. The semiconductor chip pad 132 of the semiconductor chip 130 may face the carrier substrate 129 and may contact the adhesive member 128. The semiconductor chip 130 and the insulating substrate 110 may be positioned to be spaced apart from each other in the lateral direction. That is, the planar area of the second through part 114 may be larger than the planar area of the semiconductor chip 130. Alternatively, the semiconductor chip 130 and the insulating substrate 110 may be positioned to contact each other at the side. For example, the planar area of the second through part 114 may be substantially the same as the planar area of the semiconductor chip 130. The height H1 of the semiconductor chip 130 may be smaller than the height H2 of the insulating substrate 110. Accordingly, the top surface of the semiconductor chip 130 may have a step with respect to the top surface of the insulating substrate 110. However, this is illustrative and the technical idea of the present invention is not limited thereto. For example, the height H1 of the semiconductor chip 130 may be equal to or greater than the height H2 of the insulating substrate 110.

관통 배선(120)은 반도체 칩(130)을 둘러싸도록 위치할 수 있다. 관통 배선(120)은 반도체 칩(130)의 양측에 동일한 갯수로서 위치할 수 있다. 그러나, 이는 예시적이며 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 관통 배선(120)이 반도체 칩(130)의 일측에만 위치하거나 또는 반도체 칩(130)의 양측에 다른 갯수로서 위치할 수 있다. 또한, 반도체 칩(130)을 중심으로 양측에 2개의 관통 배선(120)이 위치하도록 도시되어 있으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 즉, 반도체 칩(130)을 중심으로 양측에 다양한 갯수의 관통 배선(120)이 위치할 수 있다.The through wire 120 may be positioned to surround the semiconductor chip 130. The through wires 120 may be positioned as the same number on both sides of the semiconductor chip 130. However, this is illustrative and the present invention is not limited thereto. For example, the through wires 120 may be located on only one side of the semiconductor chip 130, or may be located in different numbers on both sides of the semiconductor chip 130. In addition, although two through wires 120 are positioned on both sides of the semiconductor chip 130, this is merely exemplary, and the present invention is not limited thereto. That is, various numbers of through wires 120 may be positioned at both sides of the semiconductor chip 130.

도 8을 참조하면, 절연 기판(110)과 반도체 칩(130)을 덮는 몰딩 부재(140)를 형성한다. 몰딩 부재(140)는 반도체 칩(130)을 밀봉할 수 있다. 절연 기판(110)의 최상면은 몰딩 부재(140)에 의하여 덮일 수 있고, 절연 기판(110)의 측면은 몰딩 부재(140)로부터 노출될 수 있다. 또한, 관통 배선(120)은 몰딩 부재(140)에 의하여 덮일 수 있다. 몰딩 부재(140)는 반도체 칩(130)과 절연 기판(110) 사이를 충전할 수 있다. 몰딩 부재(140)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 몰딩 부재(140)를 형성하는 단계는 하나의 단계로 수행되거나 또는 복수의 단계들로 수행될 수 있다. 선택적으로, 몰딩 부재(140)의 최상면을 평탄화하는 공정을 수행할 수 있다. 몰딩 부재(140)는 인쇄(printing) 방식이나 압축 몰딩(compression molding) 방식을 이용하여 형성할 수 있다.Referring to FIG. 8, a molding member 140 covering the insulating substrate 110 and the semiconductor chip 130 is formed. The molding member 140 may seal the semiconductor chip 130. The top surface of the insulating substrate 110 may be covered by the molding member 140, and the side surface of the insulating substrate 110 may be exposed from the molding member 140. In addition, the through wire 120 may be covered by the molding member 140. The molding member 140 may fill the space between the semiconductor chip 130 and the insulating substrate 110. The molding member 140 may include an insulator, and may include, for example, an epoxy mold compound (EMC). The forming of the molding member 140 may be performed in one step or in a plurality of steps. Optionally, a process of planarizing the top surface of the molding member 140 may be performed. The molding member 140 may be formed using a printing method or a compression molding method.

도 9를 참조하면, 캐리어 기판(129)과 접착 부재(128)를 제거한다. 이에 따라, 반도체 칩(130)의 반도체 칩 패드(132)와 관통 배선(120)이 몰딩 부재(140)로부터 노출될 수 있다.9, the carrier substrate 129 and the adhesive member 128 are removed. Accordingly, the semiconductor chip pad 132 and the through wiring 120 of the semiconductor chip 130 may be exposed from the molding member 140.

도 10 내지 도 12를 참조하면, 관통 배선(120)과 반도체 칩(130)을 전기적으로 연결하는 재배선 패턴층(150)을 형성한다.10 to 12, the redistribution pattern layer 150 electrically connecting the through wiring 120 and the semiconductor chip 130 is formed.

도 10을 참조하면, 절연 기판(110) 및 관통 배선(120) 상에 제1 절연층(152)을 형성한다. 제1 절연층(152)은 반도체 칩(130) 상으로 연장될 수 있다. 구체적으로, 제1 절연층(152)은 절연 기판(110)을 기준으로 몰딩 부재(140)에 대하여 대향하여(opposite) 위치할 수 있다. 이어서, 제1 절연층(152)의 일부 영역을 제거하여, 관통 배선(120)을 노출하는 제1 개구부(151)와 반도체 칩(130)의 반도체 칩 패드(132)를 노출하는 제2 개구부(153)를 형성한다. 제1 절연층(152)을 제거하는 공정은 식각 공정 또는 레이저 제거 공정을 이용하여 수행할 수 있다. 제1 절연층(152)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다. Referring to FIG. 10, a first insulating layer 152 is formed on the insulating substrate 110 and the through wiring 120. The first insulating layer 152 may extend onto the semiconductor chip 130. In detail, the first insulating layer 152 may be positioned opposite to the molding member 140 with respect to the insulating substrate 110. Subsequently, a portion of the first insulating layer 152 may be removed to expose the first opening 151 exposing the through wiring 120 and the second opening exposing the semiconductor chip pad 132 of the semiconductor chip 130. 153). Removing the first insulating layer 152 may be performed using an etching process or a laser removal process. The first insulating layer 152 may include an insulator and may include, for example, an oxide, a nitride, an epoxy molding compound, or the like.

도 11을 참조하면, 제1 절연층(152) 상에 관통 배선(120)과 반도체 칩(130)의 반도체 칩 패드(132)를 전기적으로 연결하는 재배선 패턴(154)을 형성한다. 재배선 패턴(154)은 제1 개구부(151)를 충전할 수 있고, 이에 따라 재배선 패턴(154)은 관통 배선(120)과 전기적으로 및/또는 물리적으로 연결될 수 있다. 또한, 재배선 패턴(154)은 제2 개구부(153)를 충전할 수 있고, 이에 따라 재배선 패턴(154)은 반도체 칩 패드(132)와 전기적으로 및/또는 물리적으로 연결될 수 있다. 재배선 패턴(154)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 또한, 재배선 패턴(154)은 탄소를 포함할 수 있다. 재배선 패턴(154)은 증착, 도금, 프린팅 등 다양한 방법을 이용하여 형성될 수 있다. 또한, 재배선 패턴(154)은 관통 배선(120)을 형성하도록 사용된 도전성 페이스트를 이용하여 형성할 수 있다. 재배선 패턴(154)은 반도체 칩(130)을 재배선할 수 있다. 재배선 패턴(154)은 외부 연결 부재(160, 도 15 참조)에 전기적으로 및/또는 물리적으로 연결될 수 있다. 이에 따라, 재배선 패턴(154)은 반도체 칩(130)의 입출력 단자를 미세화할 수 있고, 또한 상기 입출력 단자의 갯수를 증가시킬 수 있다. 또한, 재배선 패턴(154)에 의하여, 반도체 패키지(100)는 팬-아웃 구조를 가질 수 있다.Referring to FIG. 11, a redistribution pattern 154 is formed on the first insulating layer 152 to electrically connect the through wiring 120 and the semiconductor chip pad 132 of the semiconductor chip 130. The redistribution pattern 154 may fill the first opening 151, and thus the redistribution pattern 154 may be electrically and / or physically connected to the through wiring 120. In addition, the redistribution pattern 154 may fill the second opening 153, and thus the redistribution pattern 154 may be electrically and / or physically connected to the semiconductor chip pad 132. The redistribution pattern 154 may include a conductive material, for example, may include a metal, and may include copper, a copper alloy, aluminum, or an aluminum alloy. In addition, the redistribution pattern 154 may include carbon. The redistribution pattern 154 may be formed using various methods such as deposition, plating, and printing. In addition, the redistribution pattern 154 may be formed using a conductive paste used to form the through wiring 120. The redistribution pattern 154 may redistribute the semiconductor chip 130. The redistribution pattern 154 may be electrically and / or physically connected to the external connection member 160 (see FIG. 15). As a result, the redistribution pattern 154 may reduce the size of the input / output terminals of the semiconductor chip 130 and increase the number of the input / output terminals. In addition, by the redistribution pattern 154, the semiconductor package 100 may have a fan-out structure.

도 12를 참조하면, 재배선 패턴(154) 상에 제2 절연층(156)을 형성한다. 이어서, 제2 절연층(156)의 일부 영역을 제거하여, 재배선 패턴(154)의 일부 영역을 노출하는 제3 개구부(155)를 형성한다. 제2 절연층(156)을 제거하는 공정은 식각 공정 또는 레이저 제거 공정을 이용하여 수행할 수 있다. 제2 절연층(156)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다. 제1 절연층(152)과 제2 절연층(156)은 동일한 물질을 포함하거나 또는 다른 물질을 포함할 수 있다. 제1 절연층(152), 재배선 패턴(154), 및 제2 절연층(156)은 재배선 패턴층(150)을 구성할 수 있다.Referring to FIG. 12, a second insulating layer 156 is formed on the redistribution pattern 154. Subsequently, a portion of the second insulating layer 156 is removed to form a third opening 155 exposing a portion of the redistribution pattern 154. Removing the second insulating layer 156 may be performed using an etching process or a laser removal process. The second insulating layer 156 may include an insulator and may include, for example, an oxide, a nitride, an epoxy molding compound, or the like. The first insulating layer 152 and the second insulating layer 156 may include the same material or different materials. The first insulating layer 152, the redistribution pattern 154, and the second insulating layer 156 may constitute the redistribution pattern layer 150.

또한, 재배선 패턴층(150)은 미리 제조된 구조체로 구성될 수 있고, 이러한 구조체가 압착, 접착, 리플로우 등에 의하여 반도체 칩(130) 및 몰딩 부재(140)에 접착되는 경우도 본 발명의 기술적 사상에 포함된다.In addition, the redistribution pattern layer 150 may be formed of a prefabricated structure, and the structure may be bonded to the semiconductor chip 130 and the molding member 140 by pressing, bonding, or reflowing. It is included in the technical idea.

도 13을 참조하면, 몰딩 부재(140)의 일부 영역을 제거하여 관통 배선(120)을 노출하는 리세스 영역(142)을 형성한다. 관통 배선(120)의 노출된 표면은 절연 기판(110)을 기준으로 재배선 패턴층(150)에 대하여 대향하여(opposite) 위치할 수 있다. 몰딩 부재(140)를 제거하는 공정은 식각 공정 또는 레이저 제거 공정을 이용하여 수행할 수 있다.Referring to FIG. 13, a portion of the molding member 140 is removed to form a recessed region 142 that exposes the through wiring 120. The exposed surface of the through wire 120 may be positioned opposite to the redistribution pattern layer 150 with respect to the insulating substrate 110. Removing the molding member 140 may be performed using an etching process or a laser removal process.

도 14를 참조하면, 리세스 영역(142) 내에 관통 배선(120)과 전기적으로 및/또는 물리적으로 연결된 본딩층(160)을 형성한다. 본딩층(160)은 리세스 영역(142)의 일부를 충전하거나 또는 완전히 충전할 수 있다. 본딩층(160)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있다. 본딩층(160)은 증착, 도금, 프린팅 등 다양한 방법을 이용하여 형성될 수 있다. 본딩층(160)은 관통 배선(120)의 외부 부재와의 전기적 접촉을 개선하는 기능을 수행할 수 있고, 예를 들어 접촉각이나 젖음성을 개선할 수 있다. 또한, 복수의 반도체 패키지(100)들이 적층되는 경우, 다른 반도체 패키지의 외부 연결 부재와의 전기적 접촉을 개선하는 기능을 수행할 수 있다. 또한, 다른 반도체 패키지의 외부 연결 부재가 리세스 영역(142)을 리플로우에 의하여 충전하는 경우에 있어서, 리세스 영역(142) 내에 보이드가 형성되지 않고 도전물로 완전히 충전되도록 본딩층(160)은 상기 도전물을 제공하는 기능을 수행할 수 있다.Referring to FIG. 14, a bonding layer 160 may be formed in the recess region 142 to be electrically and / or physically connected to the through wiring 120. The bonding layer 160 may fill or partially fill the recessed region 142. The bonding layer 160 may include a conductive material, for example, may include a metal. The bonding layer 160 may be formed using various methods such as deposition, plating, and printing. The bonding layer 160 may perform a function of improving electrical contact with the external member of the through wiring 120, and may improve contact angle or wettability, for example. In addition, when a plurality of semiconductor packages 100 are stacked, a function of improving electrical contact with external connection members of another semiconductor package may be performed. In addition, when the external connection member of another semiconductor package fills the recess region 142 by reflow, the bonding layer 160 is completely filled with the conductive material without voids being formed in the recess region 142. May serve to provide the conductive material.

본딩층(160)은 관통 배선(120)에 비하여 작은 평면 면적을 가질 수 있다. 그러나 이는 예시적이며, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들어, 본딩층(160)은 관통 배선(120)과 동일한 평면 면적을 가지거나 또는 더 큰 평면 면적을 가지는 경우들도 본 발명의 기술적 사상에 포함된다.The bonding layer 160 may have a smaller planar area than the through wiring 120. However, this is illustrative and the technical idea of the present invention is not limited thereto. For example, cases where the bonding layer 160 has the same planar area as the through wiring 120 or a larger planar area are included in the technical idea of the present invention.

또한, 본딩층(160)을 형성하는 공정은 선택적(optionally)이며, 경우에 따라서는 생략될 수 있다.In addition, the process of forming the bonding layer 160 is optional and may be omitted in some cases.

도 15를 참조하면, 재배선 패턴(154)에 전기적으로 및/또는 물리적으로 연결된 외부 연결 부재(170)를 부착한다. 외부 연결 부재(170)는 노출된 재배선 패턴(154)에 부착될 수 있다. 외부 연결 부재(170)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있다. 외부 연결 부재(170)는 솔더볼일 수 있다.Referring to FIG. 15, an external connection member 170 that is electrically and / or physically connected to the redistribution pattern 154 is attached. The external connection member 170 may be attached to the exposed redistribution pattern 154. The external connection member 170 may include a conductive material, for example, may include a metal. The external connection member 170 may be a solder ball.

도 16은 도 1의 반도체 패키지(100)가 복수로 적층된 패키지-온-패키지(Package-On-Package, POP)(1000)를 도시하는 단면도이다. 본 실시예들에 따른 패키지-온-패키지(1000)에 대하여, 상술한 실시예의 반도체 패키지(100)에 대한 설명과 중복된 설명은 생략하기로 한다.16 is a cross-sectional view showing a package-on-package (POP) 1000 in which a plurality of semiconductor packages 100 of FIG. 1 are stacked. For the package-on-package 1000 according to the present embodiments, the description of the semiconductor package 100 of the above-described embodiment and the overlapping description will be omitted.

도 16을 참조하면, 패키지-온-패키지(1000)는, 반도체 패키지들(100A, 100B)이 수직으로 적층되어 있다. 구체적으로, 하부 반도체 패키지(100B) 상에 상부 반도체 패키지(100A)가 위치한다. 또한, 두 개 이상의 반도체 패키지들이 적층된 패키지-온-패키지들도 본 발명의 기술적 사상에 포함된다.Referring to FIG. 16, in the package-on-package 1000, semiconductor packages 100A and 100B are vertically stacked. In detail, the upper semiconductor package 100A is positioned on the lower semiconductor package 100B. Also, package-on-packages in which two or more semiconductor packages are stacked are included in the technical spirit of the present invention.

상부 반도체 패키지(100A)의 외부 연결 부재(170A)는 하부 반도체 패키지(100B)의 관통 배선(120B)과 전기적으로 연결될 수 있다. 또한, 선택적으로 외부 연결 부재(170A)는 하부 반도체 패키지(100B)의 리세스 영역(142B) 내에 위치하는 본딩층(160B)과 전기적으로 및/또는 물리적으로 연결될 수 있다. 외부 연결 부재(170A)는 하부 반도체 패키지(100B)의 몰딩 부재(140B)의 리세스 영역(142B) 내를 충전할 수 있고. 이에 따라 외부 연결 부재(170A)가 몰딩 부재(140B)에 의하여 정렬 및/또는 고정될 수 있다.The external connection member 170A of the upper semiconductor package 100A may be electrically connected to the through wiring 120B of the lower semiconductor package 100B. In addition, the external connection member 170A may be electrically and / or physically connected to the bonding layer 160B positioned in the recess region 142B of the lower semiconductor package 100B. The external connection member 170A may fill the recess region 142B of the molding member 140B of the lower semiconductor package 100B. Accordingly, the external connection member 170A may be aligned and / or fixed by the molding member 140B.

상부 반도체 패키지(100A)의 본딩층(160A)은 상측으로 노출될 수 있고, 또는 다른 반도체 패키지(미도시)의 외부 연결 부재가 전기적으로 연결될 수 있다.The bonding layer 160A of the upper semiconductor package 100A may be exposed upward, or an external connection member of another semiconductor package (not shown) may be electrically connected.

하부 반도체 패키지(100B)의 외부 연결 부재(170B)는 외부 기판(미도시)과 같은 외부 장치와 전기적으로 연결될 수 있다.The external connection member 170B of the lower semiconductor package 100B may be electrically connected to an external device such as an external substrate (not shown).

이하에서는, 반도체 패키지들(100A, 100B)의 전기적 연결관계에 대하여 설명하기로 한다.Hereinafter, the electrical connection between the semiconductor packages 100A and 100B will be described.

하부 반도체 패키지(100B)의 반도체 칩(130B)은 재배선 패턴(154B) 및 외부 연결 부재(170B)를 통하여 외부 장치(미도시)와 전기적으로 연결될 수 있다. The semiconductor chip 130B of the lower semiconductor package 100B may be electrically connected to an external device (not shown) through the redistribution pattern 154B and the external connection member 170B.

상부 반도체 패키지(100A)의 반도체 칩(130A)은 재배선 패턴(154A), 외부 연결 부재(170A), 관통 배선(120B), 재배선 패턴(154B), 및 외부 연결 부재(170B)를 통하여 외부 장치(미도시)와 전기적으로 연결될 수 있다. 대안적으로, 상부 반도체 패키지(100A)의 반도체 칩(130A)은 재배선 패턴(154A)과 관통 배선(120A)을 통하여 외부 장치(미도시)와 전기적으로 연결될 수 있다.The semiconductor chip 130A of the upper semiconductor package 100A is externally connected through the redistribution pattern 154A, the external connection member 170A, the through wiring 120B, the redistribution pattern 154B, and the external connection member 170B. It may be electrically connected to a device (not shown). Alternatively, the semiconductor chip 130A of the upper semiconductor package 100A may be electrically connected to an external device (not shown) through the redistribution pattern 154A and the through wiring 120A.

또한, 상부 반도체 패키지(100A)의 반도체 칩(130A)은 재배선 패턴(154A), 외부 연결 부재(170A), 관통 배선(120B) 및 재배선 패턴(154B)을 통하여 하부 반도체 패키지(100B)의 반도체 칩(130B)과 전기적으로 연결될 수 있다.In addition, the semiconductor chip 130A of the upper semiconductor package 100A may be connected to the lower semiconductor package 100B through the redistribution pattern 154A, the external connection member 170A, the through wiring 120B, and the redistribution pattern 154B. It may be electrically connected to the semiconductor chip 130B.

도 17 내지 도 19는 본 발명의 일 실시예에 따른 도 1의 반도체 패키지(100)를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.17 to 19 are cross-sectional views illustrating a manufacturing method of manufacturing the semiconductor package 100 of FIG. 1 according to an embodiment of the present invention, according to process steps.

도 17에 도시된 단계는 도 3을 참조하여 설명한 절연 기판(110)을 준비하는 단계를 수행한 후에 수행된다. 도 17을 참조하면, 절연 기판(110)의 일부 영역을 제거하여 제1 관통부(112)를 형성한다. 도 4에 도시된 실시예와 상이한 점은, 제2 관통부(114)를 형성하지 않는 것이다.17 is performed after preparing the insulating substrate 110 described with reference to FIG. 3. Referring to FIG. 17, a portion of the insulating substrate 110 is removed to form the first through part 112. The difference from the embodiment shown in FIG. 4 is that the second through part 114 is not formed.

도 18을 참조하면, 제1 관통부(112)를 도전성 물질로 충전하여 관통 배선(120)을 형성한다.Referring to FIG. 18, a through wire 120 is formed by filling the first through part 112 with a conductive material.

도 19를 참조하면, 절연 기판(110)의 일부 영역을 제거하여 제2 관통부(114)를 형성한다. 이어서, 도 6 내지 도 15를 참조하여 상술한 단계들을 수행하여 도 1의 반도체 패키지(100)를 제조한다. Referring to FIG. 19, a portion of the insulating substrate 110 is removed to form the second through part 114. Subsequently, the semiconductor package 100 of FIG. 1 is manufactured by performing the above-described steps with reference to FIGS. 6 to 15.

도 17 내지 도 19를 참조하여 설명한 실시예는 관통 배선(120)을 위한 제1 관통부(112)와 반도체 칩(130)의 삽입을 위한 제2 관통부(114)를 별개의 공정으로 형성함으로써, 관통 배선(120)을 형성할 때에 도전층이 제2 관통부(114) 내에 증착되는 것을 방지함으로써, 공정 비용 감소, 오염 감소 및 공정 수율 증가의 효과를 나타낼 수 있다. 17 to 19 are formed by forming a first through part 112 for the through wiring 120 and a second through part 114 for the insertion of the semiconductor chip 130 in separate processes. When the through wiring 120 is formed, the conductive layer is prevented from being deposited in the second through portion 114, thereby reducing the process cost, reducing the contamination, and increasing the process yield.

도 20 내지 도 22은 본 발명의 일 실시예에 따른 반도체 패키지들(200, 300, 400)을 도시하는 단면도들이다. 본 실시예들에 따른 반도체 패키지들(200, 300, 400) 은 상술한 실시예들의 반도체 패키지들에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략하기로 한다.20 to 22 are cross-sectional views illustrating semiconductor packages 200, 300, and 400 according to an embodiment of the present invention. The semiconductor packages 200, 300, and 400 according to the present exemplary embodiments may be modified in some configurations of the semiconductor packages of the above-described embodiments, and thus redundant descriptions thereof will be omitted.

도 20을 참조하면, 반도체 패키지(200)는 관통 배선(120), 반도체 칩(230), 몰딩 부재(140), 재배선 패턴층(150), 및 외부 연결 부재(170)을 포함한다. 또한, 반도체 패키지(200)는 본딩층(160)을 선택적으로 더 포함할 수 있다. 본 실시예에서, 반도체 칩(230)의 높이(H1)은 절연 기판(110)의 높이(H2)와 동일할 수 있다. 이에 따라, 반도체 칩(230)의 높이(H1)은 관통 배선(120)의 높이와 동일할 수 있다. 또한, 반도체 칩(230)의 최상면은 절연 기판(110)의 최상면과 동일 평면(coplanar)일 수 있다.Referring to FIG. 20, the semiconductor package 200 includes a through wiring 120, a semiconductor chip 230, a molding member 140, a redistribution pattern layer 150, and an external connection member 170. In addition, the semiconductor package 200 may further include a bonding layer 160 selectively. In the present embodiment, the height H1 of the semiconductor chip 230 may be the same as the height H2 of the insulating substrate 110. Accordingly, the height H1 of the semiconductor chip 230 may be the same as the height of the through wiring 120. In addition, the top surface of the semiconductor chip 230 may be coplanar with the top surface of the insulating substrate 110.

도 21을 참조하면, 반도체 패키지(300)는 관통 배선(120), 반도체 칩(330), 몰딩 부재(140), 재배선 패턴층(150), 및 외부 연결 부재(170)을 포함한다. 또한, 반도체 패키지(300)는 본딩층(160)을 선택적으로 더 포함할 수 있다. 본 실시예에서, 반도체 칩(330)의 높이(H1)은 절연 기판(110)의 높이(H2)에 비하여 클 수 있다. 이에 따라, 반도체 칩(330)의 높이(H1)은 관통 배선(120)의 높이에 비하여 클 수 있다. 또한, 반도체 칩(330)의 최상면은 절연 기판(110)의 최상면에 비하여 높을 수 있다. 즉, 반도체 칩(330)의 최상면은 절연 기판(110)의 최상면에 비하여 재배선 패턴층(150)으로부터 멀리 이격될 수 있다.Referring to FIG. 21, the semiconductor package 300 includes a through wiring 120, a semiconductor chip 330, a molding member 140, a redistribution pattern layer 150, and an external connection member 170. In addition, the semiconductor package 300 may further include a bonding layer 160 selectively. In the present embodiment, the height H1 of the semiconductor chip 330 may be larger than the height H2 of the insulating substrate 110. Accordingly, the height H1 of the semiconductor chip 330 may be larger than the height of the through wiring 120. In addition, the top surface of the semiconductor chip 330 may be higher than the top surface of the insulating substrate 110. That is, the top surface of the semiconductor chip 330 may be spaced apart from the redistribution pattern layer 150 as compared with the top surface of the insulating substrate 110.

도 22를 참조하면, 반도체 패키지(400)는 관통 배선(120), 반도체 칩(430), 몰딩 부재(140), 재배선 패턴층(150), 및 외부 연결 부재(170)을 포함한다. 또한, 반도체 패키지(400)는 본딩층(160)을 선택적으로 더 포함할 수 있다. 본 실시예에서, 반도체 칩(430)의 높이(H1)은 절연 기판(110)의 높이(H2)에 비하여 클 수 있다. 이에 따라, 반도체 칩(430)의 높이(H1)은 관통 배선(120)의 높이에 비하여 클 수 있다. 또한, 반도체 칩(430)의 최상면은 절연 기판(110)의 최상면에 비하여 높을 수 있다. 즉, 반도체 칩(430)의 최상면은 절연 기판(110)의 최상면에 비하여 재배선 패턴층(150)으로부터 멀리 이격될 수 있다. 또한, 반도체 칩(430)의 최상면은 몰딩 부재(140)로부터 노출될 수 있다. 또한, 반도체 칩(430)의 최상면은 몰딩 부재(140)의 최상면과 동일 평면(coplanar)일 수 있다.Referring to FIG. 22, the semiconductor package 400 includes a through wiring 120, a semiconductor chip 430, a molding member 140, a redistribution pattern layer 150, and an external connection member 170. In addition, the semiconductor package 400 may optionally further include a bonding layer 160. In the present embodiment, the height H1 of the semiconductor chip 430 may be larger than the height H2 of the insulating substrate 110. Accordingly, the height H1 of the semiconductor chip 430 may be larger than the height of the through wiring 120. In addition, the top surface of the semiconductor chip 430 may be higher than the top surface of the insulating substrate 110. That is, the top surface of the semiconductor chip 430 may be spaced apart from the redistribution pattern layer 150 compared to the top surface of the insulating substrate 110. In addition, the top surface of the semiconductor chip 430 may be exposed from the molding member 140. In addition, the top surface of the semiconductor chip 430 may be coplanar with the top surface of the molding member 140.

도 23은 본 발명의 일 실시예에 따른 반도체 패키지(500)를 도시하는 단면도이다. 본 실시예에 따른 반도체 패키지(500)는 상술한 실시예의 반도체 패키지에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략하기로 한다.23 is a cross-sectional view illustrating a semiconductor package 500 in accordance with an embodiment of the present invention. The semiconductor package 500 according to the present exemplary embodiment is a modification of some components of the semiconductor package of the above-described exemplary embodiment, and thus duplicated description will be omitted.

도 23을 참조하면, 반도체 패키지(500)는 관통 배선(120), 제1 반도체 칩(530a), 제2 반도체 칩(530b), 몰딩 부재(140), 재배선 패턴층(150), 및 외부 연결 부재(170)을 포함한다. 제1 반도체 칩(530a)과 제2 반도체 칩(530b)은 도 1의 반도체 칩(130)과 유사하게 재배선 패턴층(150)에 전기적으로 연결될 수 있다. 제1 반도체 칩(530a)과 제2 반도체 칩(530b)은 서로 동일한 크기를 가지거나 서로 다른 크기를 가질 수 있다. 제1 반도체 칩(530a)과 제2 반도체 칩(530b)은 메모리 칩이거나 또는 로직 칩일 수 있다. 또한, 제1 반도체 칩(530a)과 제2 반도체 칩(530b)은 서로 동일한 기능을 가지는 동종 제품들이거나 또는 서로 다른 기능을 가지는 이종 제품들일 수 있다. 예를 들어, 제1 반도체 칩(530a)은 로직칩이고 제2 반도체 칩(530b)은 메모리 칩일 수 있고, 또는 이와 반대일 수 있다. 반도체 패키지(500)는 SOC(system on chip) 또는 SIP(system in package)를 구성할 수 있다.Referring to FIG. 23, the semiconductor package 500 may include a through wiring 120, a first semiconductor chip 530a, a second semiconductor chip 530b, a molding member 140, a redistribution pattern layer 150, and an exterior. And a connecting member 170. The first semiconductor chip 530a and the second semiconductor chip 530b may be electrically connected to the redistribution pattern layer 150 similar to the semiconductor chip 130 of FIG. 1. The first semiconductor chip 530a and the second semiconductor chip 530b may have the same size or different sizes. The first semiconductor chip 530a and the second semiconductor chip 530b may be memory chips or logic chips. In addition, the first semiconductor chip 530a and the second semiconductor chip 530b may be homogeneous products having the same function or heterogeneous products having different functions. For example, the first semiconductor chip 530a may be a logic chip and the second semiconductor chip 530b may be a memory chip, or vice versa. The semiconductor package 500 may configure a system on chip (SOC) or a system in package (SIP).

도 23에서는 제1 반도체 칩(530a)과 제2 반도체 칩(530b)이 평면적으로 배열된 경우에 대하여 도시되어 있으나, 수직적으로 적층된 경우도 본 발명의 기술적 사상에 포함된다. 또한, 도 23의 반도체 패키지(500)에 도 20 내지 도 22의 반도체 패키지들(200, 300, 400)의 기술적 특징이 조합되는 경우도 본 발명의 기술적 사상에 포함된다.Although FIG. 23 illustrates a case in which the first semiconductor chip 530a and the second semiconductor chip 530b are arranged in a planar manner, the case in which the first semiconductor chip 530a and the second semiconductor chip 530b are vertically stacked is also included in the technical concept of the present invention. In addition, the technical features of the semiconductor packages 200, 300, and 400 of FIGS. 20 to 22 are combined with the semiconductor package 500 of FIG. 23.

이상에서 설명한 본 발명의 기술적 사상이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. Will be apparent to those of ordinary skill in the art.

100, 200, 300, 400, 500: 반도체 패키지, 110: 절연 기판,
112: 제1 관통부, 114: 제2 관통부, 120: 관통 배선, 128: 접착 부재,
129: 캐리어 기판, 130, 230, 330, 430, 530a, 530b: 반도체 칩,
132: 반도체 칩 패드, 140: 몰딩 부재, 142: 리세스 영역,
150: 재배선 패턴층, 151: 제1 개구부, 152: 제1 절연층, 153: 제2 개구부,
154: 재배선 패턴, 155: 제3 개구부, 156: 제2 절연층, 160: 본딩층,
170: 외부 연결 부재, 1000: 패키지-온-패키지100, 200, 300, 400, 500: semiconductor package, 110: insulated substrate,
112: first through portion, 114: second through portion, 120: through wiring, 128: adhesive member,
129: carrier substrate, 130, 230, 330, 430, 530a, 530b: semiconductor chip,
132: semiconductor chip pad, 140: molding member, 142: recessed region,
150: redistribution pattern layer, 151: first opening, 152: first insulating layer, 153: second opening,
154: redistribution pattern, 155: third opening, 156: second insulating layer, 160: bonding layer,
170: external connection member, 1000: package-on-package

Claims (20)

제1 관통부와 제2 관통부를 포함하는 절연 기판;
상기 제1 관통부를 충전하고, 상기 절연 기판을 관통하여 위치하는 관통 배선;
상기 제2 관통부 내에 위치하고 상기 관통 배선과 전기적으로 연결된 반도체 칩;
상기 반도체 칩과 상기 절연 기판을 몰딩하고, 상기 관통 배선의 최상측을 노출하는 리세스 영역을 가지는 몰딩 부재;
상기 절연 기판의 하측에 위치하고, 상기 관통 배선과 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴층;
상기 재배선 패턴층에 전기적으로 연결되는 외부 연결 부재; 및
상기 몰딩 부재의 상기 리세스 영역 내의 상기 관통 배선 상에 위치하는 본딩층을 포함하는 반도체 패키지.An insulating substrate including a first through portion and a second through portion;
A through wiring filling the first through part and positioned through the insulating substrate;
A semiconductor chip positioned in the second through part and electrically connected to the through wire;
A molding member molding the semiconductor chip and the insulating substrate and having a recessed region exposing an uppermost side of the through wiring;
A redistribution pattern layer disposed under the insulating substrate and electrically connecting the through wiring and the semiconductor chip;
An external connection member electrically connected to the redistribution pattern layer; And
And a bonding layer on the through wiring in the recess region of the molding member. 삭제delete 제 1 항에 있어서,
상기 본딩층은 도전물을 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 1,
The bonding layer comprises a conductive material. 제 1 항에 있어서,
상기 본딩층의 최상면은 상기 몰딩 부재의 최상면에 대하여 단차를 가지도록 리세스된 것을 특징으로 하는 반도체 패키지.The method of claim 1,
And the top surface of the bonding layer is recessed to have a step with respect to the top surface of the molding member. 제 1 항에 있어서,
상기 반도체 칩의 높이는 상기 절연 기판의 높이에 비하여 작은 것을 특징으로 하는 반도체 패키지.The method of claim 1,
The height of the semiconductor chip is a semiconductor package, characterized in that smaller than the height of the insulating substrate. 제 1 항에 있어서,
상기 반도체 칩의 높이는 상기 절연 기판의 높이와 동일한 것을 특징으로 하는 반도체 패키지.The method of claim 1,
The height of the semiconductor chip is the semiconductor package, characterized in that the same as the height of the insulating substrate. 제 1 항에 있어서,
상기 반도체 칩의 높이는 상기 절연 기판의 높이에 비하여 큰 것을 특징으로 하는 반도체 패키지.The method of claim 1,
And the height of the semiconductor chip is larger than the height of the insulating substrate. 제 1 항에 있어서,
상기 반도체 칩의 최상면은 상기 절연 기판의 최상면과 동일 평면인 것을 특징으로 하는 반도체 패키지.The method of claim 1,
And the top surface of the semiconductor chip is flush with the top surface of the insulating substrate. 제 1 항에 있어서,
상기 반도체 칩의 최상면은 상기 몰딩 부재의 최상면과 동일 평면인 것을 특징으로 하는 반도체 패키지.The method of claim 1,
And the top surface of the semiconductor chip is flush with the top surface of the molding member. 제 1 항에 있어서,
상기 반도체 칩의 최상면은 상기 몰딩 부재로부터 노출된 것을 특징으로 하는 반도체 패키지.The method of claim 1,
And a top surface of the semiconductor chip is exposed from the molding member. 제 1 항에 있어서,
상기 반도체 칩은 복수의 반도체 칩들을 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 1,
The semiconductor chip comprises a plurality of semiconductor chips. 삭제delete 절연 기판을 준비하는 단계;
상기 절연 기판 내의 제1 관통부에 관통 배선을 형성하는 단계;
상기 절연 기판 내의 제2 관통부에 반도체 칩을 배치하는 단계;
상기 절연 기판과 상기 반도체 칩을 덮는 몰딩 부재를 형성하는 단계;
상기 관통 배선과 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴층을 형성하는 단계;
상기 재배선 패턴층에 전기적으로 연결되는 외부 연결 부재를 형성하는 단계; 및
상기 몰딩 부재의 일부 영역을 제거하여 상기 관통 배선을 노출하는 리세스 영역을 형성하는 단계를 포함하고,
상기 절연 기판 내에 관통 배선을 형성하는 단계는,
상기 절연 기판의 일부 영역을 제거하여 상기 제1 관통부와 상기 제2 관통부를 동시에 형성하는 단계; 및
상기 제1 관통부를 도전물로 충전하여 상기 관통 배선을 형성하는 단계;
를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.Preparing an insulating substrate;
Forming a through wire in a first through portion in the insulating substrate;
Disposing a semiconductor chip in a second through portion in the insulating substrate;
Forming a molding member covering the insulating substrate and the semiconductor chip;
Forming a rewiring pattern layer electrically connecting the penetrating wiring and the semiconductor chip;
Forming an external connection member electrically connected to the redistribution pattern layer; And
Removing a portion of the molding member to form a recessed region exposing the through line;
Forming the through wiring in the insulating substrate,
Removing a portion of the insulating substrate to simultaneously form the first through portion and the second through portion; And
Filling the first through part with a conductive material to form the through wire;
Wherein the semiconductor package is formed of a semiconductor material. 절연 기판을 준비하는 단계;
상기 절연 기판 내의 제1 관통부에 관통 배선을 형성하는 단계;
상기 절연 기판 내의 제2 관통부에 반도체 칩을 배치하는 단계;
상기 절연 기판과 상기 반도체 칩을 덮는 몰딩 부재를 형성하는 단계;
상기 관통 배선과 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴층을 형성하는 단계;
상기 재배선 패턴층에 전기적으로 연결되는 외부 연결 부재를 형성하는 단계; 및
상기 몰딩 부재의 일부 영역을 제거하여 상기 관통 배선을 노출하는 리세스 영역을 형성하는 단계를 포함하고,
상기 절연 기판 내에 관통 배선을 형성하는 단계는,
상기 절연 기판의 일부 영역을 제거하여 상기 제1 관통부를 형성하는 단계;
상기 제1 관통부를 도전물로 충전하여 상기 관통 배선을 형성하는 단계; 및
상기 절연 기판의 일부 영역을 제거하여 상기 제2 관통부를 형성하는 단계;
를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.Preparing an insulating substrate;
Forming a through wire in a first through portion in the insulating substrate;
Disposing a semiconductor chip in a second through portion in the insulating substrate;
Forming a molding member covering the insulating substrate and the semiconductor chip;
Forming a rewiring pattern layer electrically connecting the penetrating wiring and the semiconductor chip;
Forming an external connection member electrically connected to the redistribution pattern layer; And
Removing a portion of the molding member to form a recessed region exposing the through line;
Forming the through wiring in the insulating substrate,
Removing the partial region of the insulating substrate to form the first through portion;
Filling the first through part with a conductive material to form the through wire; And
Removing a portion of the insulating substrate to form the second through portion;
Wherein the semiconductor package is formed of a semiconductor material. 절연 기판을 준비하는 단계;
상기 절연 기판 내의 제1 관통부에 관통 배선을 형성하는 단계;
상기 절연 기판 내의 제2 관통부에 반도체 칩을 배치하는 단계;
상기 절연 기판과 상기 반도체 칩을 덮는 몰딩 부재를 형성하는 단계;
상기 관통 배선과 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴층을 형성하는 단계;
상기 재배선 패턴층에 전기적으로 연결되는 외부 연결 부재를 형성하는 단계; 및
상기 몰딩 부재의 일부 영역을 제거하여 상기 관통 배선을 노출하는 리세스 영역을 형성하는 단계를 포함하고,
상기 제1 관통부 및 상기 제2 관통부는 라우팅 공정, 금형절단 가공 공정, 식각 공정, 드릴링 공정 또는 레이저 제거 공정을 이용하여 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.Preparing an insulating substrate;
Forming a through wire in a first through portion in the insulating substrate;
Disposing a semiconductor chip in a second through portion in the insulating substrate;
Forming a molding member covering the insulating substrate and the semiconductor chip;
Forming a rewiring pattern layer electrically connecting the penetrating wiring and the semiconductor chip;
Forming an external connection member electrically connected to the redistribution pattern layer; And
Removing a portion of the molding member to form a recessed region exposing the through line;
And the first through part and the second through part are formed using a routing process, a mold cutting process, an etching process, a drilling process, or a laser removal process. 절연 기판을 준비하는 단계;
상기 절연 기판 내의 제1 관통부에 관통 배선을 형성하는 단계;
상기 절연 기판 내의 제2 관통부에 반도체 칩을 배치하는 단계;
상기 절연 기판과 상기 반도체 칩을 덮는 몰딩 부재를 형성하는 단계;
상기 관통 배선과 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴층을 형성하는 단계;
상기 재배선 패턴층에 전기적으로 연결되는 외부 연결 부재를 형성하는 단계; 및
상기 몰딩 부재의 일부 영역을 제거하여 상기 관통 배선을 노출하는 리세스 영역을 형성하는 단계를 포함하고,
상기 절연 기판 내의 상기 제2 관통부에 상기 반도체 칩을 배치하는 단계는,
상기 절연 기판을 캐리어 기판 상에 부착하는 단계; 및
상기 반도체 칩을 상기 캐리어 기판 상에 상기 절연 기판 내의 상기 제2 관통부 내에 부착하는 단계;
를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.Preparing an insulating substrate;
Forming a through wire in a first through portion in the insulating substrate;
Disposing a semiconductor chip in a second through portion in the insulating substrate;
Forming a molding member covering the insulating substrate and the semiconductor chip;
Forming a rewiring pattern layer electrically connecting the penetrating wiring and the semiconductor chip;
Forming an external connection member electrically connected to the redistribution pattern layer; And
Removing a portion of the molding member to form a recessed region exposing the through line;
Placing the semiconductor chip in the second through portion in the insulating substrate,
Attaching the insulating substrate on a carrier substrate; And
Attaching the semiconductor chip to the second through portion in the insulating substrate on the carrier substrate;
Wherein the semiconductor package is formed of a semiconductor material. 절연 기판을 준비하는 단계;
상기 절연 기판 내의 제1 관통부에 관통 배선을 형성하는 단계;
상기 절연 기판 내의 제2 관통부에 반도체 칩을 배치하는 단계;
상기 절연 기판과 상기 반도체 칩을 덮는 몰딩 부재를 형성하는 단계;
상기 관통 배선과 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴층을 형성하는 단계;
상기 재배선 패턴층에 전기적으로 연결되는 외부 연결 부재를 형성하는 단계; 및
상기 몰딩 부재의 일부 영역을 제거하여 상기 관통 배선을 노출하는 리세스 영역을 형성하는 단계를 포함하고,
상기 몰딩 부재의 일부 영역을 제거하여 상기 관통 배선을 노출하는 리세스 영역을 형성하는 단계를 수행한 후에,
상기 리세스 영역 내에 상기 관통 배선과 전기적으로 연결된 본딩층을 형성하는 단계;
를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.Preparing an insulating substrate;
Forming a through wire in a first through portion in the insulating substrate;
Disposing a semiconductor chip in a second through portion in the insulating substrate;
Forming a molding member covering the insulating substrate and the semiconductor chip;
Forming a rewiring pattern layer electrically connecting the penetrating wiring and the semiconductor chip;
Forming an external connection member electrically connected to the redistribution pattern layer; And
Removing a portion of the molding member to form a recessed region exposing the through line;
After removing a portion of the molding member to form a recessed region exposing the through line,
Forming a bonding layer electrically connected to the through wiring in the recess region;
Further comprising the steps of: 제 17 항에 있어서,
상기 본딩층은 상기 관통 배선애 비하여 작은 평면 면적을 가지는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 17,
The bonding layer has a smaller planar area than the through wiring. 제 13 항 내지 제 18 항 중 어느 한 항에 있어서,
상기 관통 배선과 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴층을 형성하는 단계는,
상기 절연 기판 및 상기 관통 배선 상에, 상기 관통 배선과 상기 반도체 칩의 반도체 칩 패드를 노출하는 제1 절연층을 형성하는 단계;
상기 제1 절연층 상에 상기 관통 배선과 상기 반도체 칩 패드를 전기적으로 연결하는 재배선 패턴을 형성하는 단계; 및
상기 재배선 패턴 상에, 상기 재배선 패턴의 일부 영역을 노출하는 제2 절연층을 형성하는 단계;
를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.19. The method according to any one of claims 13 to 18,
Forming a rewiring pattern layer electrically connecting the penetrating wiring and the semiconductor chip,
Forming a first insulating layer on the insulating substrate and the through wiring to expose the through wiring and the semiconductor chip pad of the semiconductor chip;
Forming a redistribution pattern on the first insulating layer to electrically connect the through wiring and the semiconductor chip pad; And
Forming a second insulating layer on the redistribution pattern to expose a portion of the redistribution pattern;
Further comprising the steps of: 제1 관통부와 제2 관통부를 포함하는 하부 절연 기판; 상기 제1 관통부를 충전하고, 상기 하부 절연 기판을 관통하여 위치하는 하부 관통 배선; 상기 제2 관통부 내에 위치하고 상기 하부 관통 배선과 전기적으로 연결된 하부 반도체 칩; 상기 하부 반도체 칩과 상기 하부 절연 기판을 몰딩하고, 상기 하부 관통 배선의 최상측을 노출하는 하부 리세스 영역을 가지는 하부 몰딩 부재; 상기 하부 절연 기판의 하측에 위치하고, 상기 하부 관통 배선과 상기 하부 반도체 칩을 전기적으로 연결하는 하부 재배선 패턴층; 상기 하부 재배선 패턴층에 전기적으로 연결되는 하부 외부 연결 부재; 및 상기 하부 몰딩 부재의 상기 하부 리세스 영역 내의 상기 하부 관통 배선 상에 위치하는 하부 본딩층을 포함하는 하부 반도체 패키지; 및
제3 관통부와 제4 관통부를 포함하는 상부 절연 기판; 상기 제3 관통부를 충전하고, 상기 상부 절연 기판을 관통하여 위치하는 상부 관통 배선; 상기 제4 관통부 내에 위치하고 상기 상부 관통 배선과 전기적으로 연결된 상부 반도체 칩; 상기 상부 반도체 칩과 상기 상부 절연 기판을 몰딩하는 상부 몰딩 부재; 상기 상부 절연 기판의 하측에 위치하고, 상기 상부 관통 배선과 상기 상부 반도체 칩을 전기적으로 연결하는 상부 재배선 패턴층; 및 상기 상부 재배선 패턴층에 전기적으로 연결되는 상부 외부 연결 부재; 를 포함하는 상부 반도체 패키지를 포함하고,
상기 상부 반도체 패키지는 상기 하부 반도체 패키지의 상측에 위치하고,
상기 상부 반도체 패키지의 상기 상부 외부 연결 부재는, 상기 하부 반도체 패키지의 상기 하부 본딩층과 전기적으로 연결되는 것을 특징으로 하는 패키지 온 패키지.A lower insulating substrate including a first through portion and a second through portion; A lower through wiring filling the first through part and positioned through the lower insulating substrate; A lower semiconductor chip positioned in the second through part and electrically connected to the lower through wire; A lower molding member molding the lower semiconductor chip and the lower insulating substrate and having a lower recess region exposing an uppermost side of the lower through wiring; A lower redistribution pattern layer disposed under the lower insulating substrate and electrically connecting the lower through wiring and the lower semiconductor chip; A lower external connection member electrically connected to the lower redistribution pattern layer; And a lower bonding layer on the lower through wiring in the lower recessed region of the lower molding member. And
An upper insulating substrate including a third through portion and a fourth through portion; An upper through wiring filling the third through part and positioned through the upper insulating substrate; An upper semiconductor chip positioned in the fourth through part and electrically connected to the upper through line; An upper molding member molding the upper semiconductor chip and the upper insulating substrate; An upper redistribution pattern layer disposed under the upper insulating substrate and electrically connecting the upper through wiring and the upper semiconductor chip; And an upper external connection member electrically connected to the upper redistribution pattern layer. Including a top semiconductor package comprising;
The upper semiconductor package is located above the lower semiconductor package,
The upper external connection member of the upper semiconductor package is electrically connected to the lower bonding layer of the lower semiconductor package.
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