JP2001284483A - 配線基板 - Google Patents
配線基板Info
- Publication number
- JP2001284483A JP2001284483A JP2000092258A JP2000092258A JP2001284483A JP 2001284483 A JP2001284483 A JP 2001284483A JP 2000092258 A JP2000092258 A JP 2000092258A JP 2000092258 A JP2000092258 A JP 2000092258A JP 2001284483 A JP2001284483 A JP 2001284483A
- Authority
- JP
- Japan
- Prior art keywords
- connection terminal
- wiring
- hole
- conductor layer
- wiring board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
おいて、内蔵コンデンサの高容量化と電源配線および接
地配線の低インダクタンス化を同時に実現することがで
きる配線基板を提供すること。 【構成】配線基板1は、その主面1Aに密集領域MRを
形成する第1接続端子3Pおよび第2接続端子3Gを備
える。また、内部に、電源電極層29等、接地電極層3
0等、および高誘電体層76等からなる内蔵コンデンサ
13を備える。各電極層と各接続端子とを接続する接続
配線は、上記密集領域を厚み方向に投影した投影密集領
域TMR内に集中的に形成され、また各電極層と各接続
端子とを絶縁するための貫通孔29K等も上記密集領域
内に集中的に形成されている。
Description
ンサが内蔵された配線基板に関し、特にこの内蔵コンデ
ンサの高容量化と電源配線および接地配線の低インダク
タンス化を同時に改善した配線基板に関する。
たは裏面側にマザーボード等を接続することができ、基
板内部にコンデンサが内蔵形成された配線基板が知られ
ている。このような配線基板においては、主面側にIC
チップ等の接続端子に対応した接続端子(ハンダバン
プ)が多数形成され、一方、裏面側には、マザーボード
等の接続端子に対応した外部接続端子が多数形成されて
いる。
源電位と接続する第1接続端子と、接地電位を接続する
第2接続端子と、信号を出入力するための第3接続端子
とをそれぞれ多数有している。これらの接続端子は、主
面に略格子状に密集して配置されている。
層および第2導体層と、第1導体層および第2導体層の
間に挟まれた高誘電体層からなる。第1導体層は第1接
続配線を介して第1接続端子および第1外部接続端子と
接続されている。第1接続配線は、第2導体層に形成さ
れた第2貫通孔内を通り、第2導体層とは絶縁されてい
る。また、第2導体層は第2接続配線を介して第2接続
端子および第2外部接続端子と接続されている。第2接
続配線は第1導体層に形成された第1貫通孔内を通り、
第1導体層とは絶縁されている。
は、一方の導体層(電極層)と絶縁する貫通孔に対応す
る部位にて他方の導体層(電極層)と接続することが行
われる。また、各導体層と接続するための接続配線は、
通常多数形成されるため、その分、絶縁するための貫通
孔も多く必要となる。製造を容易とするためには、貫通
孔を導体層(電極層)に均一に配置することが好まし
い。
された接続端子は例えば配線基板の略中央付近に密集領
域をなして形成されており、貫通孔を導体層に均一に配
置しようとすると、各接続端子と導体層とを接続(また
は絶縁)する接続配線を配線基板のほぼ全域に分散させ
る必要がある。ところが、上記理由から、接続配線を分
散させると、接続端子と導体層とを結ぶ接続配線が長く
なり、各接続配線のインダクタンスを増大させるという
問題点を有している。
コンデンサの電極である各導体層を密集領域を厚さ方向
に投影した部分に限って形成し、信号用の配線等はコン
デンサ部分を避けてその周囲の配線基板周縁部に配置さ
れた構造も知られている。この場合には、コンデンサの
電極をなす導体層の外形で囲まれた面積が小さくなり、
さらに、貫通孔が集約されて集中するため導体層の実面
積が極めて小さくなり、コンデンサの有効面積が極端に
小さくなるため、コンデンサの容量が小さくなるという
問題点がある。さらに、隣接する信号用の配線間には相
互容量によるクロストークノイズが発生するという問題
点がある。特に、信号用の配線が高誘電体層を貫通する
構造では特にこのクロストークノイズの問題が顕著であ
る。
れたものであって、本発明の目的は、コンデンサの電極
をなす導体層と接続端子とを接続する接続配線のインダ
クタンスを低減し、かつ、コンデンサの高容量化を実現
できる配線基板を提供することにある。
主面と裏面とを有する配線基板であって、上記主面に形
成され、ICチップの端子と接続するための多数の接続
端子であって、多数の第1接続端子および第2接続端子
を含み、密集して配置された密集領域に形成された接続
端子と、上記裏面に形成された第1外部接続端子および
第2外部接続端子からなる外部接続端子と、上記配線基
板の内部に、高誘電体層を介して上記密集領域を厚さ方
向に投影した投影密集領域およびその周縁領域に積層さ
れ、コンデンサの電極を構成する複数の略平板状の導体
層であって、第1貫通孔を有し、電源電位に接続される
第1導体層と、第2貫通孔を有し、接地電位に接続され
る第2導体層と、上記第1接続端子と上記第1導体層と
上記第1外部接続端子とを接続し、上記第2貫通孔内に
位置し、第2導体層と絶縁する第1接続配線と、上記第
2接続端子と上記第2導体層と上記第2外部接続端子と
を接続し、上記第1貫通孔内に位置し、第1導体層と絶
縁する第2接続配線と、からなり、上記第1貫通孔およ
び第2貫通孔は、それぞれ第1導体層および第2導体層
のうち、上記投影密集領域内に集中的に形成されている
ことを特徴とする配線基板である。なお、投影密集領域
内に集中的に形成されているとは、あくまでも相対的疎
密をいうのであって、必ずしもすべてが投影密集領域内
に形成されているという意味ではなく、必要に応じて投
影領域外、すなわち周縁領域に設けることができる。
第2導体層は、投影密集領域およびその周縁領域に形成
され、第1接続配線および第2接続配線が投影密集領域
に集中している。すなわち、投影密集領域においては、
第1導体層についていえば、第1導体層と接続する第1
接続配線と、第1導体層と第2接続配線とを絶縁するた
めの第1貫通孔とが多数密集して形成される。他方、第
2導体層についていえば、第2導体層と接続する第2接
続配線と、第2導体層と第1接続配線とを絶縁するため
の第2貫通孔とが多数密集して形成される。
よび第2接続配線は、密集領域内の第1接続端子および
第2接続端子と、そのほぼ真下に位置する投影密集領域
にて第1導体層および第2導体層とそれぞれ接続すれば
よいので、それぞれの配線長さを短くすることができ、
各配線のインダクタンスを低減できる。特に、第1接続
端子と第1導体層とを接続する第1接続配線および第2
接続端子と第2導体層とを接続する第2接続配線は、主
として厚み方向(垂直方向)の配線(ビア導体など)で
構成され、絶縁層表面に平面方向に形成される配線の長
さはできるだけ小さくするのが好ましく、各配線におい
てそれぞれ合計で1mm以下とするのが好ましい。上記
投影密集領域においては、コンデンサの容量が小さくな
ってしまうが、上記周縁領域においては、貫通孔の数が
少なくてよいため、コンデンサの容量を大きくでき、コ
ンデンサ全体としてみれば、容量を大きくすることがで
きる。
1に記載に形成された配線基板であって、前記接続端子
は、第3接続端子を含み、前記外部接続端子は、第3外
部接続端子を含み、前記第1導体層に形成された第3貫
通孔と、前記第2導体層に形成された第4貫通孔と、上
記第3貫通孔内および第4貫通孔内に位置し、第1導体
層と第2導体層のいずれとも絶縁されつつ、上記第3接
続端子と上記第3外部接続端子とを接続し、信号伝達用
に用いられる第3接続配線と、を備え、上記第3貫通孔
および第4貫通孔は、それぞれ第1導体層および第2導
体層のうち、上記密集領域を厚さ方向に投影した投影密
集領域の外側の周縁領域内に集中的に形成されており、
第3貫通孔同士の間隔および第4貫通孔同士の間隔は、
いずれも第1貫通孔同士の間隔および第2貫通孔同士の
間隔よりも大きいことを特徴とする配線基板である。
第4貫通孔同士の間隔は、比較的大きく設定できるた
め、コンデンサの容量低下を小さくできる。また、信号
伝達用の第3接続配線は、その周囲を第1導電層および
第2導電層に包囲された構造となっているため、隣接す
る第3接続配線同士の相互干渉を抑制することができ
る。
厚み方向に投影した位置に形成するとよい。すなわち、
第3貫通孔と第4貫通孔とは、厚み方向で同じ位置に形
成されているため、それぞれの貫通孔の略中心に第3接
続配線を形成するとよく、シールド効果により、第2接
続配線相互間のキャパシタンスが小さくなり、信号用の
第3接続配線間のクロストークノイズを低減することが
できる。また、第3貫通孔および第4貫通孔とを互いに
厚さ方向で重ねることにより、各電極層が互いに対向す
る面積を増すことができ、コンデンサの容量を効果的に
得ることができる。
2接続配線、および第3接続配線とは、絶縁層(誘電体
層)の表面に形成された配線パターンや複数の配線パタ
ーン同士を相互に接続するためのビア導体やスルーホー
ル導体等を含むものであり、公知の材料により形成され
る。
体層や高誘電体層ではない絶縁層などの材質、製法等を
勘案して選択すればよいが、BaTiO3の他、たとえ
ば、PbTiO3、PbZrO3、TiO2、SrTi
O3、CaTiO3、MgTiO3、KNbO3、Nb
O3、NaTiO3、KTaO3、RbTaO3、(N
a1/2Bi1/2)TiO3、Pb(Mg1/2W
1/2)O3、(K1/ 2Bi1/2)TiO3などを
主成分とした高誘電率セラミックが挙げられる。また、
アルミナ、窒化アルミニウム、ムライト、ガラスセラミ
ックなどのセラミックに、あるいはエポキシ樹脂やポリ
イミド樹脂、BT樹脂などの樹脂に、上記高誘電率セラ
ミックのフィラーを添加した複合材料なども用いること
ができる。これらは要求されるコンデンサの静電容量そ
の他に応じて適宜選択すればよい。
を参照しつつ説明する。本実施形態の配線基板1につい
て、図1(a)に平面図を、図1(b)に側面図を、図
2に部分拡大断面図を示す。この配線基板1は、図1
(b)に示すように主面1Aと裏面1Bを有し、略矩形
状の略板形状をなしている。配線基板1の主面1A側に
は図中に破線で示すICチップCH搭載することができ
る一方、裏面1B側には、図中に破線で示すマザーボー
ドMBなど他の配線基板を接続することができる。
とのIC接続端子として、ハンダバンプTを多数備えて
いる。このハンダバンプTは、信号を入出力するための
信号バンプTSの他、電源電位を受け入れる電源バンプ
TP、および接地電位を受け入れる接地バンプTGを多
数有している。一方、この配線基板1を接続する予定の
マザーボードMBも、配線基板1との接続端子として、
信号バンプUS、電源バンプUP、および接地バンプU
G等のハンダバンプUを多数有している。
示すように、その主面1Aに、ICチップCHのハンダ
バンプTと接続する接続端子として、多数のハンダバン
プ3を有し、また、裏面1Bに、マザーボードMBのハ
ンダバンプUと接続する接続端子として、多数の接続パ
ッド(外部接続端子)5を有している。このうち、主面
1Aに形成された接続端子は、ICのハンダバンプT
(電源バンプTP、接地バンプTG、信号バンプTS)
に対応した電源バンプ(第1接続端子)3P、接地バン
プ(第2接続端子)3G、および信号バンプ(第3接続
端子)3Sをそれぞれ有している。これらのハンダバン
プ3は、図1(a)に示すように、配線基板1の主面1
Aに略格子状に並び、略矩形状のバンプ領域BRを形成
している。さらに詳細にいうと、このバンプ領域BRの
略中央には、多数の電源バンプ3Pと接地バンプ3Gと
が、150μmの格子間隔で互い違いに略格子状に密集
して並んだ略矩形状の密集領域MRが形成されている。
また、バンプ領域BRのうち密集領域MRを取り囲む領
域に、信号バンプ3S、電源バンプ3P、および接地バ
ンプ3Gが格子状に多数並んだ周囲領域SRが形成され
ている。
も、マザーボードのハンダバンプUに対応した信号パッ
ド5S、電源パッド5P、および接地パッド5Gをそれ
ぞれ多数有し、略矩形状のパッド領域を形成している。
そして、パッド領域の略中央には、多数の電源パッド5
Pと接地パッドが互い違いに略格子状に配置されてい
る。また、それらの周囲には、信号パッド5S、電源パ
ッド5P、および接地パッド5Gが多数配置されてい
る。
面1Aを形成する第1絶縁層71から裏面1Bを形成す
る第11絶縁層81まで全部で11層のセラミック絶縁
層が積層されたものである。そして、これらの絶縁層7
1〜81の層内や層間にはそれぞれビア導体や配線パタ
ーンが形成されている。
ると、第1絶縁層71〜第5絶縁層75からなる展開部
9と、BaTiO3を主成分とする高誘電体層からなる
第6絶縁層76〜第10絶縁層80等からなる内蔵コン
デンサ13とに分けられる。
バンプ領域BRのうち、周縁領域SRに形成されたハン
ダバンプ3とこれらと対応する接続パッド5とを電気的
に接続させるために、これらのハンダバンプと接続する
配線、特に信号バンプ3Sと信号パッド5Sとを電気的
に接続するためにの信号配線(第3接続配線)19等を
引き回して配線基板1の周縁方向へ展開(ファンアウ
ト)させるためのものである。一方、図2に示す投影密
集領域TMR内では、電源バンプ3Pに接続した電源配
線(第1接続配線)15、および、接地バンプ3Gに接
続した接地配線(第2接続配線)17がそれぞれ主面1
A側から裏面1B側へ向かって厚さ方向に延びている。
投影密集領域TMR内において、電源バンプ3Pから延
びた電源配線(第1接続配線)15が電源電極層(第1
導体層)29、31、33に接続しており、また、接地
バンプ3Gから延びた接地配線(第2接続配線)17が
接地電極層(第2導体層)30、32、34に接続して
いる。このように各電極層に接続するための電源配線1
5、接地配線17を投影密集領域TMRに集中させたた
めに電源配線15、接地配線17のインダクタンスを低
減できる。
上述した通り、電源配線15および接地配線17が集中
するために、接地配線17と電源電極層29、31、3
3とを絶縁するために電源電極層29、31、33に設
けられた第1貫通孔29K、31K、33Kも密集して
形成されることとなる。同様に、電源配線19と接地電
極層30、32、34とを絶縁するために接地電極層3
0、32、34に設けられた第2貫通孔30K、32
K、34Kも密集して形成されることとなる。
ては、電源配線15と、これと隣接する接地配線17と
の間隔は、例えば150μm〜450μm程度に設定さ
れている。したがって、第1貫通孔29K、31K、3
3K、第2貫通孔30K、32K、34Kとの間隔も、
150μm〜450μm程度に設定されている。したが
って、投影密集領域TMR内においては、各配線のイン
ダクタンスを低減できる反面、電源電極層29、31、
33と接地電極層30、32、34とが厚さ方向にて互
いに重なりあう対向面積が小さくなり、コンデンサの容
量はあまり得られない。
れた周縁領域TSRについて説明する。周縁領域TSR
においては、展開部9にハンダバンプ3から展開された
配線が形成されており、特に、信号バンプ3Sから延び
て形成された信号配線19が集中的に配置されている。
内蔵コンデンサ13部分においては、信号配線19は、
電源電極層29、31、33に設けられた第3貫通孔2
9S、31S、33S内を貫通し、さらに接地電極層3
0、32、34に設けられた第4貫通孔30S、32
S、34S内を貫通し、いずれの電極層とも絶縁されつ
つ、信号パッド5Sと接続されている。
1.25mm程度に設定されており、第3貫通孔29
S、31S、33S、第4貫通孔30S、32S、34
Sも同じく1mm〜1.25mm程度の間隔で設けられ
ている。このように投影密集領域TMRよりも貫通孔の
間隔が広くなっているため、電源電極層29、31、3
3および接地電極層30、32、34の面積が大きくな
り、コンデンサの容量を大きくすることができる。
9S、31S、33S、第4貫通孔30S、32S、3
4Sは、同径で互いに厚さ方向に形成した位置に形成さ
れている。したがって、電源電極層29、31、33お
よび接地電極層30、32、34が互いに対向する面積
が大きくなり、コンデンサの容量をより効果的に大きく
することができる。
電極層29、31、33および接地電極層30、32、
34に包囲されているため、シールド効果により、互い
のクロストークノイズが防止される。
1によれば、投影密集領域においては、コンデンサの容
量をある程度犠牲にしながらも、インダクタンスの小さ
い電源配線15および接地配線17と各電極層とを接続
し、周縁領域SRにおいては、信号配線をシールドしつ
つ、大容量のコンデンサを得ることができるため、内蔵
コンデンサ13全体としてみれば、大容量で、かつ、低
インダクタンスの接続配線により接続されたコンデンサ
とすることができる。
り、(a)は平面図であり、(b)は側面図である。
面図である。
Claims (3)
- 【請求項1】主面と裏面とを有する配線基板であって、 上記主面に形成され、ICチップの端子と接続するため
の多数の接続端子であって、多数の第1接続端子および
第2接続端子を含み、 上記第1接続端子および第2接続端子の少なくとも一部
は、上記第1接続端子と第2接続端子とが密集する密集
領域をなして配置された接続端子と、 上記裏面に形成された第1外部接続端子および第2外部
接続端子からなる外部接続端子と、 上記配線基板の内部に、高誘電体層を介して上記密集領
域を厚さ方向に投影した投影密集領域およびその周縁領
域に積層され、コンデンサの電極を構成する複数の略平
板状の導体層であって、 第1貫通孔を有し、電源電位に接続される第1導体層
と、 第2貫通孔を有し、接地電位に接続される第2導体層
と、 上記第1接続端子と上記第1導体層と上記第1外部接続
端子とを接続し、上記第2貫通孔内に位置し、第2導体
層と絶縁する第1接続配線と、 上記第2接続端子と上記第2導体層と上記第2外部接続
端子とを接続し、上記第1貫通孔内に位置し、第1導体
層と絶縁する第2接続配線と、からなり、 上記第1貫通孔および第2貫通孔は、それぞれ第1導体
層および第2導体層のうち、上記投影密集領域内に集中
的に形成されていることを特徴とする配線基板。 - 【請求項2】請求項1に記載に形成された配線基板であ
って、 前記接続端子は、第3接続端子を含み、 前記外部接続端子は、第3接続端子を含み、 前記第1導体層に形成された第3貫通孔と、 前記第2導体層に形成された第4貫通孔と、 上記第3貫通孔内および第4貫通孔内に位置し、第1導
体層と第2導体層のいずれとも絶縁されつつ、上記第3
接続端子と上記第3外部接続端子とを接続し、信号伝達
用に用いられる第3接続配線と、を備え、 上記第3貫通孔および第4貫通孔は、それぞれ第1導体
層および第2導体層のうち、上記密集領域を厚さ方向に
投影した投影密集領域の外側の周縁領域内に集中的に形
成されており、 第3貫通孔同士の間隔および第4貫通孔同士の間隔は、
いずれも第1貫通孔同士の間隔および第2貫通孔同士の
間隔よりも大きいことを特徴とする配線基板。 - 【請求項3】前記第4貫通孔は、第3貫通孔を厚み方向
に投影した位置に形成されてなることを特徴とする請求
項2に記載の配線基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000092258A JP3554885B2 (ja) | 2000-03-29 | 2000-03-29 | 配線基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000092258A JP3554885B2 (ja) | 2000-03-29 | 2000-03-29 | 配線基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001284483A true JP2001284483A (ja) | 2001-10-12 |
JP3554885B2 JP3554885B2 (ja) | 2004-08-18 |
Family
ID=18607619
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000092258A Expired - Fee Related JP3554885B2 (ja) | 2000-03-29 | 2000-03-29 | 配線基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3554885B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6924562B2 (en) | 2002-05-31 | 2005-08-02 | Nec Corporation | Semiconductor integrated circuit having at least one of a power supply plane and ground plane divided into parts insulated from one another |
JP2016534571A (ja) * | 2013-09-06 | 2016-11-04 | クアルコム,インコーポレイテッド | 基板貫通インターポーザを用いる低パッケージ寄生インダクタンス |
-
2000
- 2000-03-29 JP JP2000092258A patent/JP3554885B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6924562B2 (en) | 2002-05-31 | 2005-08-02 | Nec Corporation | Semiconductor integrated circuit having at least one of a power supply plane and ground plane divided into parts insulated from one another |
JP2016534571A (ja) * | 2013-09-06 | 2016-11-04 | クアルコム,インコーポレイテッド | 基板貫通インターポーザを用いる低パッケージ寄生インダクタンス |
Also Published As
Publication number | Publication date |
---|---|
JP3554885B2 (ja) | 2004-08-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5847936A (en) | Optimized routing scheme for an integrated circuit/printed circuit board | |
JP4746770B2 (ja) | 半導体装置 | |
KR101218011B1 (ko) | 플립 칩 인터커넥션 패드 레이아웃 반도체 패키지 및 그 생산 방법 | |
KR101384082B1 (ko) | 캐패시터 내장 배선기판 및 부품 내장 배선기판 | |
JP2001320171A (ja) | 多層配線基板及び半導体装置 | |
KR101496920B1 (ko) | 반도체 장치 | |
US6407343B1 (en) | Multilayer wiring board | |
JP2003110084A (ja) | 半導体装置 | |
TWI677065B (zh) | 電子裝置及電路基板 | |
JP3785083B2 (ja) | 半導体装置、電子カード及びパッド再配置基板 | |
US7791896B1 (en) | Providing an embedded capacitor in a circuit board | |
JP3554886B2 (ja) | 配線基板 | |
JP2001007249A (ja) | パッケージ基板及びこれを備えた半導体装置 | |
JPH11297872A (ja) | 半導体装置 | |
JP4625674B2 (ja) | プリント配線基板及びこの基板を搭載する情報処理装置 | |
US7394026B2 (en) | Multilayer wiring board | |
JP2001291799A (ja) | 配線基板 | |
JP2001284483A (ja) | 配線基板 | |
JPH07142283A (ja) | コンデンサ及びこれを用いた実装構造 | |
KR102578797B1 (ko) | 반도체 패키지 | |
JP2007059530A (ja) | 配線基板 | |
JP2003188305A (ja) | 配線基板 | |
JP4000815B2 (ja) | 半導体装置 | |
JP2000340710A (ja) | 配線基板、半導体実装装置および電子機器 | |
JP2006186053A (ja) | 積層型半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20031210 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040120 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040312 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040420 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040422 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080521 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090521 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090521 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090521 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100521 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100521 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110521 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120521 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120521 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120521 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140521 Year of fee payment: 10 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |