JP2007059530A - 配線基板 - Google Patents
配線基板 Download PDFInfo
- Publication number
- JP2007059530A JP2007059530A JP2005241224A JP2005241224A JP2007059530A JP 2007059530 A JP2007059530 A JP 2007059530A JP 2005241224 A JP2005241224 A JP 2005241224A JP 2005241224 A JP2005241224 A JP 2005241224A JP 2007059530 A JP2007059530 A JP 2007059530A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- density
- wiring
- pad
- dummy pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Wire Bonding (AREA)
Abstract
【課題】
端子パッドが形成されている領域と、それ以外の領域とで配線密度の差があっても、端子パッドに均一な大きさの半田バンプを形成することができる配線基板を提供する。
【解決手段】
端子パッドと、高密度導体部と、端子パッドの間に位置するダミーパターンを備える。これら端子パッド、高密度導体部、ダミーパターンは同一の導電層によって構成されている。高密度導体部は、端子パッドが形成されているパッド領域よりも配線密度が高い。ダミーパターンは、パッド領域の配線密度を高めることにより、パッド領域と高密度導体部との間にできる、ソルダーレジスト表面の凹凸を減少させる。これにより、半田印刷をした際に半田のボリュームを均一にすることができる。
【選択図】図1
端子パッドが形成されている領域と、それ以外の領域とで配線密度の差があっても、端子パッドに均一な大きさの半田バンプを形成することができる配線基板を提供する。
【解決手段】
端子パッドと、高密度導体部と、端子パッドの間に位置するダミーパターンを備える。これら端子パッド、高密度導体部、ダミーパターンは同一の導電層によって構成されている。高密度導体部は、端子パッドが形成されているパッド領域よりも配線密度が高い。ダミーパターンは、パッド領域の配線密度を高めることにより、パッド領域と高密度導体部との間にできる、ソルダーレジスト表面の凹凸を減少させる。これにより、半田印刷をした際に半田のボリュームを均一にすることができる。
【選択図】図1
Description
本発明は、配線基板に関するものである。
従来から、電子機器に用いられる配線基板として、ダミーパターンを形成したものが知られている。例えば特許文献1には、表面側と裏面側の配線密度差によって生じる基板の変形を防止するためのダミーパターンを設けた配線基板が開示されている。
一方、図11に示す配線基板がある。これは配線基板101をフリップチップ接続側から見たもので、半田バンプが形成される端子パッド103と、導体層からなるベタパターン102、104とを有する。端子パッド103はICチップに接続するための端子であり、ベタパターン102、104は端子パッド103からの配線に影響を与えるノイズ防止用や電源供給用として設けられている。このように、端子パッド103が形成されている領域は、ベタパターン102、104によって挟まれ、その幅は比較的狭いものとなっている。この場合、ベタパターン102、104が形成されている領域は配線密度が高く、端子パッド103が形成されている領域は配線密度が低いため、ソルダーレジストを塗布すると、端子パッド103が形成されている領域ではソルダーレジストの表面が凹みやすくなる問題がある。詳細は後述するが、この状態で半田を印刷すると半田バンプの大きさが不均一になり、外部機器との電気的接続が不十分になる。そのため従来から、端子パッドが形成されている領域とそれ以外の領域とで配線密度の差があっても、端子パッドに均一な大きさの半田バンプを形成することができる配線基板が望まれてきた。
本発明は上述のような事情を背景になされたもので、特に、端子パッドが形成されている領域と、それ以外の領域とで配線密度の差があっても、端子パッドに均一な大きさの半田バンプを形成することができる配線基板を提供することを課題とする。
この発明は、
誘電体層と導体層とが交互に積層された配線積層部と、
前記配線積層部を構成する前記導体層のうち、最も外側に位置する導体層に複数個形成された、外部接続用の端子パッドと、
前記配線積層部の主表面を覆い、前記複数個の端子パッドを個別に露出させる開口部が形成されたソルダーレジストと、
前記端子パッドを構成する導体層に形成され、該端子パッドが形成されたパッド領域よりも配線密度が高くされた高密度導体部と、
前記端子パッドを構成する前記導体層に形成され、前記複数個の端子パッドの間に位置するダミーパターンと、
を備えることを特徴とする配線基板である。
誘電体層と導体層とが交互に積層された配線積層部と、
前記配線積層部を構成する前記導体層のうち、最も外側に位置する導体層に複数個形成された、外部接続用の端子パッドと、
前記配線積層部の主表面を覆い、前記複数個の端子パッドを個別に露出させる開口部が形成されたソルダーレジストと、
前記端子パッドを構成する導体層に形成され、該端子パッドが形成されたパッド領域よりも配線密度が高くされた高密度導体部と、
前記端子パッドを構成する前記導体層に形成され、前記複数個の端子パッドの間に位置するダミーパターンと、
を備えることを特徴とする配線基板である。
上記本発明によると、複数個の端子パッドが形成され、この端子パッドに半田バンプが形成される。これら複数個の端子パッドの間にダミーパターンが位置しているので、パッド領域における配線密度を高めることができる。これにより、パッド領域と高密度導体部との間における、ソルダーレジストの表面高さの差(凹凸)を減少させることができる。そのため、端子パッドに半田を印刷した際に、その半田の大きさを均一にすることができる。
また、本発明は、
前記高密度導体部は所定の電位に保持され、前記ダミーパターンは前記高密度導体部と接続されることにより該高密度導体部と同じ電位に保持される配線基板としてもよい。
ダミーパターンが電気的に浮いていると、ある特定の端子パッドに伝達される電気信号が、それに隣接する端子パッドの電気信号から影響を受ける現象(クロストーク)が発生しやすくなるが、ダミーパターンを所定の電位に保持することにより、この現象が発生しにくくなる。一方、上記構成を採用すると、ダミーパターンを構成する導体層と同一の導体層(高密度導体部)によって、当該ダミーパターンを所定電位に保持することができる。つまり、電位保持のためにダミーパターンを他の導体層とビアを介して接続する必要がない。
前記高密度導体部は所定の電位に保持され、前記ダミーパターンは前記高密度導体部と接続されることにより該高密度導体部と同じ電位に保持される配線基板としてもよい。
ダミーパターンが電気的に浮いていると、ある特定の端子パッドに伝達される電気信号が、それに隣接する端子パッドの電気信号から影響を受ける現象(クロストーク)が発生しやすくなるが、ダミーパターンを所定の電位に保持することにより、この現象が発生しにくくなる。一方、上記構成を採用すると、ダミーパターンを構成する導体層と同一の導体層(高密度導体部)によって、当該ダミーパターンを所定電位に保持することができる。つまり、電位保持のためにダミーパターンを他の導体層とビアを介して接続する必要がない。
より詳しくは、本発明は、
前記ダミーパターンは格子状に形成され、前記複数個の端子パッドをそれぞれ取り囲むように位置している配線基板としてもよい。
このようにすると、パッド領域における配線密度を高めることができる。
前記ダミーパターンは格子状に形成され、前記複数個の端子パッドをそれぞれ取り囲むように位置している配線基板としてもよい。
このようにすると、パッド領域における配線密度を高めることができる。
一方、本発明は以下の構成を採用してもよい。すなわち、
前記端子パッドは外周面形状が円形となるようにされ、
前記ダミーパターンは、前記複数個形成された円形の端子パッドをそれぞれ個別に取り囲む端子取囲部が形成され、
その端子取囲部の内周面形状は、前記円形の端子パッドと同心となるように円形に形成されている配線基板。
このようにすると、ダミーパターンの面積を増やすことができ、その結果、半田バンプのバラツキを一層、低減することができる。
前記端子パッドは外周面形状が円形となるようにされ、
前記ダミーパターンは、前記複数個形成された円形の端子パッドをそれぞれ個別に取り囲む端子取囲部が形成され、
その端子取囲部の内周面形状は、前記円形の端子パッドと同心となるように円形に形成されている配線基板。
このようにすると、ダミーパターンの面積を増やすことができ、その結果、半田バンプのバラツキを一層、低減することができる。
また、本発明は、
前記高密度導体部は前記パッド領域の外周縁側にのみ形成されている配線基板としてもよい。
これは、配線密度の低いパッド領域が、高密度導体部に囲まれた形態である。すなわち、パッド領域(ソルダーレジスト表面が凹む領域)が高密度導体部(ソルダーレジスト表面が高い領域)に囲まれているため、半田を印刷した際にその大きさが不均一になりやすい。そのため上記形態では、端子パッドの間にダミーパターンを形成することによる本発明の効果が顕著に現れる。
前記高密度導体部は前記パッド領域の外周縁側にのみ形成されている配線基板としてもよい。
これは、配線密度の低いパッド領域が、高密度導体部に囲まれた形態である。すなわち、パッド領域(ソルダーレジスト表面が凹む領域)が高密度導体部(ソルダーレジスト表面が高い領域)に囲まれているため、半田を印刷した際にその大きさが不均一になりやすい。そのため上記形態では、端子パッドの間にダミーパターンを形成することによる本発明の効果が顕著に現れる。
さらに詳しくは、本発明は、
前記高密度導体部は前記パッド領域の外周縁側および内側にそれぞれ形成されている配線基板としてもよい。
これは、配線密度の低いパッド領域が、2つの高密度導体部に挟まれた形態である。すなわち、パッド領域(ソルダーレジスト表面が凹む領域)が2つの高密度導体部(ソルダーレジスト表面が高い領域)に挟まれているため、半田を印刷した際にその大きさが特に不均一になりやすい。そのため上記形態では、端子パッドの間にダミーパターンを形成することによる本発明の効果が特に顕著に現れる。
前記高密度導体部は前記パッド領域の外周縁側および内側にそれぞれ形成されている配線基板としてもよい。
これは、配線密度の低いパッド領域が、2つの高密度導体部に挟まれた形態である。すなわち、パッド領域(ソルダーレジスト表面が凹む領域)が2つの高密度導体部(ソルダーレジスト表面が高い領域)に挟まれているため、半田を印刷した際にその大きさが特に不均一になりやすい。そのため上記形態では、端子パッドの間にダミーパターンを形成することによる本発明の効果が特に顕著に現れる。
本発明の実施形態を、図面を参照しながら以下に説明する。
図1は本発明に係る配線基板1をIC接続側から見た全体図であり、図2はその要部拡大図である。このように配線基板1は、ICチップと接続するための複数の端子パッド3と、外側高密度導体部2と、内側高密度導体部4と、端子パッド3の間に位置するダミーパターン5とを有する。これら複数の端子パッド3、外側高密度導体部2、内側高密度導体部4、ダミーパターン5は、同一の導体層から構成されている。外側高密度導体部2および内側高密度導体部4は所定電位(例えばVCC、GND)に保持されており、これにより、外部から端子パッド3からの配線に影響を与えるノイズが入ることを防止している。また、図2に示すように、ダミーパターン5は内側高密度導体部4と接続されており、所定電位に保持されている。仮に、ダミーパターン5が電気的に浮いているとすると、端子パッド3間にクロストーク等の問題が生じやすくなるが、このように電位を一定に保持することにより、この問題が生じにくくなる。
図1は本発明に係る配線基板1をIC接続側から見た全体図であり、図2はその要部拡大図である。このように配線基板1は、ICチップと接続するための複数の端子パッド3と、外側高密度導体部2と、内側高密度導体部4と、端子パッド3の間に位置するダミーパターン5とを有する。これら複数の端子パッド3、外側高密度導体部2、内側高密度導体部4、ダミーパターン5は、同一の導体層から構成されている。外側高密度導体部2および内側高密度導体部4は所定電位(例えばVCC、GND)に保持されており、これにより、外部から端子パッド3からの配線に影響を与えるノイズが入ることを防止している。また、図2に示すように、ダミーパターン5は内側高密度導体部4と接続されており、所定電位に保持されている。仮に、ダミーパターン5が電気的に浮いているとすると、端子パッド3間にクロストーク等の問題が生じやすくなるが、このように電位を一定に保持することにより、この問題が生じにくくなる。
なお、図1では表示の便宜上、内側高密度導体部4の中央に「4」を示す部分を設け、これを白抜きにしている。しかしこれは、当該部分に導体層が形成されていないことを意味する訳ではない。つまり、図1は「4」の部分に導体層が形成されていない実施形態に限定して解釈すべきものではない。
次に、配線基板1の断面構造を図3に示す。配線基板1はコア基板7を有し、そのコア基板7の第一主表面MP1に第一配線積層部L1が形成され、第二主表面MP2に第二配線積層部L2が形成されている。第一配線積層部L1は導体層M1〜M3と誘電体層V1、V2を交互に積層して構成したものである。導体層M1〜M3のうち、最も外側に位置する導体層M3に複数個の端子パッド3と、内側高密度導体部4と、外側高密度導体部2と、ダミーパターン5が形成されている。また、第一配線積層部の主表面はソルダーレジストSR1に覆われており、このソルダーレジストSR1には端子パッド3を個別に露出させる開口部13が形成されている。そして端子パッド3には、開口部13から露出する面にハンダバンプ11が形成されており、このハンダバンプ11によってICチップとの接続がなされる。
配線基板1について更に詳細に説明する。コア基板7は耐熱性樹脂板(例えばビスマレイミド−トリアジン樹脂板)や、繊維強化樹脂板(例えばガラス繊維強化エポキシ樹脂)等で構成されており、この両主表面MP1,MP2に、所定の配線パターンをなすコア導体層M1,M11が形成される。これらコア導体層M1,M11はコア基板7の表面の大部分を被覆するとともに、電源層又は接地層として用いられる。一方、コア基板7にはドリルなどによりスルーホール8が穿孔され、その内壁面にはコア導体層M1,M11を互いに導通させるスルーホール導体9が形成されている。また、スルーホール導体9の内部は、エポキシ樹脂等の樹脂製穴埋め材10により充填されている。
コア導体層M1,M11の上層には、樹脂組成物からなる第一誘電体層V1がそれぞれ形成されている。さらに、その表面には配線パターンを構成する第一導体層M2、M12がCuメッキにより形成されている。また、コア導体層M1,M11と第一導体層M2,M12はそれぞれ、ビア12により層間接続がなされている。ビア12は、ビアホール12hとその内周面に設けられたビア導体12sと、底面側にてビア導体12sと導通するように設けられたビアパッド12pとを有している。
上述したように、コア基板7の第一主表面MP1には第一配線積層部L1が形成され、コア基板7の第二主表面MP2には第二配線積層部L2が形成されている。これら配線積層部L1、L2はいずれも、導体層と誘電体層とが交互に積層されたものであり、第一主表面CP1上には複数個の端子パッド3、ダミーパターン5、内側高密度導体部4、外側高密度導体部2がそれぞれ形成されている。また、配線積層部L2の第二主表面CP2上には複数個のパッド6が形成され、このパッド6は図4に示すように格子状に配列されており、配線基板1自体をマザーボード等にピングリッドアレイ(PGA)あるいはボールグリッドアレイ(BGA)により接続するために用いられる。
次に、仮にダミーパターン5を形成しなかった場合、どのような不具合が起こるか図5および図6を用いて説明する。まず、図5Aに示すように、第二導体層M3に端子パッド3、外側高密度導体部2、内側高密度導体部4が形成されており、ダミーパターン5が形成されていない状態を考える。この時、端子パッド3が形成されたパッド領域PAの配線密度は、それ以外の非パッド領域NP(外側高密度導体部2および内側高密度導体部4が形成されている領域)の配線密度よりも相対的に低くなっている。そのためソルダーレジストSR1を塗布すると(図5B)、パッド領域PAの部分だけソルダーレジストSR1が凹んでしまう問題がある。この後、周知のフォト工程やレーザー加工工程等を経て、複数個の端子パッド3を個別に露出させる開口部13をソルダーレジストSR1に形成し(図5C)、続いてソルダーマスク14をスルダーレジストSR1表面に被せ、半田11’を各端子パッド3に印刷する(図6D)。この時、パッド領域PAでは非パッド領域NPと比較してソルダーレジストSR1が凹んでいるため、ソルダーマスク14とソルダーレジストSR1との間に隙間Sができてしまう。その結果、図6Eに示すように、隙間Sに半田11’が余分に入り込んだり、逆に入る量が少なすぎたりする。この後、ソルダーマスク14を取ってリフロー工程(図6F)を施すと、半田バンプ11の大きさにバラツキができてしまい、例えば隣接する半田バンプ11が繋がってしまう不良(ブリッジ)が生じたり、外部機器との接続が十分にされなかったり(ミスバンプ)する。
それに対して本発明は図7に示すように、複数個の端子パッド3の間に位置するようにダミーパターン5が形成されており、これにより、パッド領域PAにおける第ニ導体層M3の配線密度が高められている。その結果、パッド領域PAでのソルダーレジストSR1の凹み量を少なくすることができる(図7A)。すなわち、配線基板1全体で見たときのソルダーレジストSR1表面の凹凸を減少させることができる。これにより、後の工程(図7B)でソルダーマスク14をかけた際にソルダーレジストSR1とソルダーマスク14とが密着しやすくなり、例えば図6Eで示したような隙間Sができにくくなる。そのため、各端子パッド3に印刷する半田11’の大きさを揃えることができ、リフロー後(図7C)の半田バンプ11を均一な大きさにすることができる。その結果、外部機器との接続を良好に行えるようになる。
以上説明した配線基板1では、例えば図2に示すようにダミーパターン5が格子状に形成され、端子パッド3をそれぞれ取り囲むようになっているが、別の形態にすることもできる。例えば図8に示すように、端子パッド3の間を可能な限り埋める形で、ダミーパターン5を形成することができる。より詳しくは、このダミーパターン5は、外周面形状が円形にされた端子パッド3をそれぞれ取囲む端子取囲部Aが形成され、その端子取囲部Aの内周面形状は、端子パッド3と同心となるように円形に形成されている。このようにすると、端子パッド3の外周面と端子取囲部Aの内周面との間に僅かな隙間が形成されるだけで、他の部分は殆ど全て導体層が覆う形になる。そのため、パッド領域PAにおける配線密度を高めて、非パッド領域NPの配線密度に近づけることができる。
一方、図9に示すように、ダミーパターン5を櫛状に形成して、端子パッド3の間に位置させる構成を採用してもよい。
なお、以上説明した実施形態では外側高密度導体部2または内側高密度導体部4が全体として一つの電位に保持されていたが、図10に示すように、例えば外側高密度導体部2を複数の領域に分割して、それぞれ異なる電位で使用することも可能である。すなわち、接続される外部機器によっては複数の電源電圧(例えば5Vと3.3V)で動作するものがあり、この場合、配線基板1の内部で使用する電位を分けるのである。図10の実施形態では、例えば外側高密度導体部2自体を第一の電圧(例えば5V)で使用し、外側高密度導体部2から分割した領域2a〜2lをそれぞれ第二の電圧(例えば3.3V)で使用することができる。また、内側高密度導体部4は分割されておらず、全体で一つの電位になっている。この際、ダミーパターン5を接続する側は、外側高密度導体部2ではなく内側高密度導体部4にするとよい。つまり、外側高密度導体部2は複数の領域2a〜2lに分割されているので、ダミーパターン5をどこでも自由に接続するわけにはいかない。それに対して内側高密度導体部4は単一の電位に固定されているので、図10に示すようにダミーパターン5をどこにでも接続することができる。なお、図10とは逆に、内側高密度導体部4を複数の領域に分割し、外側高密度導体部2を単一の電位にする場合は、ダミーパターン5を外側高密度導体部2に接続するとよい。
1 配線基板
2 外側高密度導体部
3 端子パッド
4 内側高密度導体部
5 ダミーパターン
7 コア基板
11 半田バンプ
13 ソルダーレジストの開口部
SR ソルダーレジスト
L1 第一配線積層部
M 導体層
V 誘電体層
PA パッド領域
NP 非パッド領域
2 外側高密度導体部
3 端子パッド
4 内側高密度導体部
5 ダミーパターン
7 コア基板
11 半田バンプ
13 ソルダーレジストの開口部
SR ソルダーレジスト
L1 第一配線積層部
M 導体層
V 誘電体層
PA パッド領域
NP 非パッド領域
Claims (5)
- 誘電体層と導体層とが交互に積層された配線積層部と、
前記配線積層部を構成する前記導体層のうち、最も外側に位置する導体層に複数個形成された、外部接続用の端子パッドと、
前記配線積層部の主表面を覆い、前記複数個の端子パッドを個別に露出させる開口部が形成されたソルダーレジストと、
前記端子パッドを構成する導体層に形成され、該端子パッドが形成されたパッド領域よりも配線密度が高くされた高密度導体部と、
前記端子パッドを構成する前記導体層に形成され、前記複数個の端子パッドの間に位置するダミーパターンと、
を備えることを特徴とする配線基板。 - 前記高密度導体部は所定の電位に保持され、前記ダミーパターンは前記高密度導体部と接続されることにより該高密度導体部と同じ電位に保持される請求項1記載の配線基板。
- 前記ダミーパターンは格子状に形成され、前記複数個の端子パッドをそれぞれ取り囲むように位置している請求項1または2記載の配線基板。
- 前記端子パッドは外周面形状が円形となるようにされ、
前記ダミーパターンは、前記複数個形成された円形の端子パッドをそれぞれ個別に取り囲む端子取囲部が形成され、
その端子取囲部の内周面形状は、前記円形の端子パッドと同心となるように円形に形成されている請求項1ないし3のいずれか1項に記載の配線基板。 - 前記高密度導体部は前記パッド領域の外周縁側にのみ形成されているか、又は前記パッド領域の外周縁側および内側にそれぞれ形成されている請求項1ないし4のいずれか1項に記載の配線基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005241224A JP2007059530A (ja) | 2005-08-23 | 2005-08-23 | 配線基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005241224A JP2007059530A (ja) | 2005-08-23 | 2005-08-23 | 配線基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007059530A true JP2007059530A (ja) | 2007-03-08 |
Family
ID=37922774
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005241224A Pending JP2007059530A (ja) | 2005-08-23 | 2005-08-23 | 配線基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007059530A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009110355A1 (ja) * | 2008-03-05 | 2009-09-11 | 日本電気株式会社 | 実装構造およびその製造方法 |
JP2012156257A (ja) * | 2011-01-25 | 2012-08-16 | Fujitsu Ltd | 回路基板及び電子装置 |
US9728516B2 (en) | 2015-05-29 | 2017-08-08 | Samsung Electronics Co., Ltd. | Electric apparatus including electric patterns for suppressing solder bridges |
-
2005
- 2005-08-23 JP JP2005241224A patent/JP2007059530A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009110355A1 (ja) * | 2008-03-05 | 2009-09-11 | 日本電気株式会社 | 実装構造およびその製造方法 |
JPWO2009110355A1 (ja) * | 2008-03-05 | 2011-07-14 | 日本電気株式会社 | 実装構造およびその製造方法 |
JP2012156257A (ja) * | 2011-01-25 | 2012-08-16 | Fujitsu Ltd | 回路基板及び電子装置 |
US8958211B2 (en) | 2011-01-25 | 2015-02-17 | Fujitsu Limited | Circuit board and electronic device |
US9148958B2 (en) | 2011-01-25 | 2015-09-29 | Fujitsu Limited | Circuit board and electronic device |
US9728516B2 (en) | 2015-05-29 | 2017-08-08 | Samsung Electronics Co., Ltd. | Electric apparatus including electric patterns for suppressing solder bridges |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8058721B2 (en) | Package structure | |
KR102163039B1 (ko) | 인쇄회로기판, 그 제조방법, 및 전자부품 모듈 | |
JP2009070965A (ja) | 半導体装置 | |
JP2011023626A (ja) | 半導体装置及びその製造方法 | |
KR101811923B1 (ko) | 배선 기판 | |
JP2007281369A (ja) | 半田接続部の形成方法、配線基板の製造方法、および半導体装置の製造方法 | |
JP2009147007A (ja) | 配線基板及び半導体装置 | |
JP2000307005A (ja) | 半導体集積回路およびプリント配線基板ならびに電子機器 | |
JP2009218544A (ja) | 回路基板およびこれを利用した半導体パッケージ | |
JP2009130196A (ja) | 半導体装置 | |
KR20140057982A (ko) | 반도체 패키지 및 반도체 패키지의 제조 방법 | |
US8436463B2 (en) | Packaging substrate structure with electronic component embedded therein and method for manufacture of the same | |
JP2008311538A (ja) | 回路基板及び半導体装置 | |
US8022513B2 (en) | Packaging substrate structure with electronic components embedded in a cavity of a metal block and method for fabricating the same | |
JP2019114677A (ja) | プリント配線板 | |
JP2007059530A (ja) | 配線基板 | |
JP6469441B2 (ja) | 多層配線板 | |
TWI444115B (zh) | 印刷電路板和晶片系統 | |
JP2008153482A (ja) | インターポーザ基板を備えた半導体パッケージ | |
JP5106351B2 (ja) | 配線基板およびその製造方法 | |
JP7211110B2 (ja) | 配線基板 | |
JP2010040669A (ja) | 半導体パッケージ | |
JP4591816B6 (ja) | 半導体装置 | |
JP2014179409A (ja) | プリント配線板 | |
JP4591816B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090402 |
|
A131 | Notification of reasons for refusal |
Effective date: 20090814 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
A521 | Written amendment |
Effective date: 20091009 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
A02 | Decision of refusal |
Effective date: 20091119 Free format text: JAPANESE INTERMEDIATE CODE: A02 |