JP2005012106A

JP2005012106A - コンデンサ

Info

Publication number: JP2005012106A
Application number: JP2003176894A
Authority: JP
Inventors: Atsushi Otsuka; 淳大塚; Manabu Sato; 学佐藤
Original assignee: NGK Spark Plug Co Ltd
Current assignee: Niterra Co Ltd
Priority date: 2003-06-20
Filing date: 2003-06-20
Publication date: 2005-01-13

Abstract

【課題】薄膜コンデンサを中間基板として使用し、熱応力に十分耐えることができるコンデンサを提供する。
【解決手段】コンデンサ１は、第一種電極導体薄膜１４と第二種電極導体薄膜１７とが、誘電体薄膜１３を挟んで積層された薄膜コンデン１０を有する。薄膜コンデンサ１０の第一主表面に、第一種電極導体薄膜１４と第二種電極導体薄膜１7とに第一種端子５ａと第二種端子５ｂとが形成される。薄膜コンデンサ１０は、板状基体５０の第一主表面上に形成され、該板状基体５０の第二主表面に、直流的に互いに分離された第一種基体側端子７ａと第二種基体側端子７ｂとが形成される。それら第一種基体側端子７ａと第二種基体側端子７ｂとは、板状基体５０を厚さ方向に貫通する基体側結合導体部５１ａ，５１ｂを介して、薄膜コンデンサ１０の第二主表面に最も近い第一種電極導体薄膜１４及び第二種電極導体層１７にそれぞれ接続されている。
【選択図】図４

Description

【０００１】
【発明の属する技術分野】
この発明はコンデンサに関する。
【０００２】
【従来の技術】
【特許文献１】
特開２００３−１４２６２４号公報
【非特許文献１】
栗原和明「低インダクタンス薄膜デカップリングキャパシタの開発」エレクトロニクス実装技術第１９巻（２００３年）第１号、５０頁
【０００３】
ＣＰＵやその他のＬＳＩなどの高速動作する集積回路デバイスにおいては、集積回路内の複数の回路ブロックに対し、共通の電源から分岐する形で電源線が割り振られているが、回路ブロック内の多数の素子が同時に高速でスイッチングすると、電源から一度に大きな電流が引き出され、電源電圧の変動が一種のノイズとなり、電源線を介して各回路ブロックに伝播してしまう問題がある。そこで、各回路ブロック毎に電源インピーダンスを下げるためのデカップリングコンデンサを設けることが、電源電圧変動によるブロック間ノイズ伝播を抑制する上で有効である。また、サージノイズなどの外来性ノイズを交流フィルタリング的に除去するバイパスコンデンサ（「パスコン」と通称される）が、同様の接続形態で設けられる場合もある。
【０００４】
ところで、ＣＰＵなどの大規模な集積回路の場合、作りこまれる回路ブロックの数も多く、電源端子やグランド端子の数も増加する傾向にあり、端子間距離もどんどん縮小しつつある。デカップリングコンデンサは各回路ブロックに向かう電源線毎に接続する必要があり、多数の端子が密集した集積回路にコンデンサを個別接続するのが実装技術的に困難であるばかりでなく、小型化等の流れにも逆行する。
【０００５】
そこで、特許文献１及び非特許文献１には、強誘電体薄膜と金属薄膜とを積層し、密集した集積回路側端子に個別に接続される多数のコンデンサ端子を、フォトリソグラフィー技術を用いて作りこんだ薄膜デカップリングコンデンサが開示されている。高速スイッチング時の電源電圧変動によるノイズ問題が特に表面化しやすい高周波領域（特に１００ＭＨｚ以上）においては、電源インピーダンスに占める誘導性リアクタンス項の比重が大きくなるため、デカップリングコンデンサに導通する電源端子とグランド端子との距離をなるべく接近させることが、電源インピーダンス低減に効果的である。また、端子部分のインダクタンスが増加すると、デカップリングコンデンサの容量成分と結合して共振点が生じ、十分なインピーダンス低減効果が得られる帯域幅が縮小する問題もある。従って、上記のようにフォトリソグラフィー技術を利用して端子間距離の小さい薄膜コンデンサを作製することは、単に素子の小型化だけでなく、本来の目的である電源インピーダンス低減とその広帯域化にも寄与する利点がある。
【０００６】
【発明が解決しようとする課題】
しかし、前述の特許文献１においては、薄膜コンデンサを単独で中間基板化した構成となっている。この構成は、薄膜コンデンサの剛性がそれほど高くないため、接続先となる主基板が、マザーボードや、２段目の中間基板をなすオーガニックパッケージ基板など、高分子材料を主体とするものであった場合、半田リフローなどの熱履歴が加わると、半導体素子と主基板との線膨張係数係数差を吸収しきれず、半田剥がれや薄膜コンデンサ自体が剛性不足のため損傷する、といった不具合につながる惧れがある。
【０００７】
本発明の課題は、薄膜コンデンサを中間基板として使用しつつも、その剛性を大幅に向上させることができ、ひいては半田リフローなどの熱履歴が加わわった場合でも、半導体素子と主基板との線膨張係数係数差による熱応力に十分耐えることができるコンデンサを提供することにある。
【０００８】
【課題を解決するための手段及び作用・効果】
上記の課題を解決するために、本発明のコンデンサは、
直流的に互いに分離された第一種電極導体薄膜と第二種電極導体薄膜とが、誘電体薄膜を挟んで積層された薄膜コンデンサ部を有し、該薄膜コンデンサ部の第一主表面に、第一種電極導体薄膜と第二種電極導体薄膜とにそれぞれ、互いに直流的に互いに分離された形で導通する第一種端子と第二種端子とが形成されるとともに、
薄膜コンデンサ部が板状基体の第一主表面上に形成され、該板状基体の第二主表面に、直流的に互いに分離された第一種基体側端子と第二種基体側端子とが形成され、それら第一種基体側端子と第二種基体側端子とが、板状基体を厚さ方向に貫通する基体側結合導体部を介して、薄膜コンデンサ部の第二主表面に最も近い第一種電極導体薄膜及び第二種電極導体層にそれぞれ接続されていることを特徴とする。なお、本発明において「薄膜」とは、厚さが１．５μｍ以下の膜のことをいう。
【０００９】
このような薄膜コンデンサ部においては、誘電体層の薄膜化効果に基づいて、素子寸法が小さくとも、実現可能な静電容量を大幅に増加させることができる。また、フォトリソグラフィー技術によるパターニングと、一般的な成膜技術とを単純に繰り返すだけで容易に製造できる。この薄膜コンデンサ部を、誘電体層、第一種及び第二種電極導体層を各々複数層ずつ積層することもできる。この場合、２つの同種電極導体薄膜を互いに結合する結合導体部は、２つの同種電極導体薄膜の少なくともいずれかと共成膜される薄膜部として形成できる。
【００１０】
そして、本発明においては、薄膜コンデンサ部の第一主表面に形成された第一種端子及び第二種端子には、シリコン集積回路チップ等で構成された半導体素子側の電源端子及びグランド端子をそれぞれ半田接続でき、また、板状基体の第二主表面側の第一種基体側端子及び第二種基体側端子には、高分子材料を主体とする主基板側の電源端子及びグランド端子をそれぞれ接続できる。従って、該構造のコンデンサは、半導体素子と主基板との中間に位置して両者の接続の仲立ちをする中間基板として機能させることができる。
【００１１】
また、デカップリングコンデンサ（あるいはパスコン）として機能するコンデンサを、中間基板の形で半導体素子に直結することで、デカップリングコンデンサを半導体素子により近づけることができ、電源端子とデカップリングコンデンサとの配線長を短縮できる。その結果、コンデンサ端子部のインダクタンスを低減することができ、デカップリングコンデンサの低インピーダンス化に寄与する。また、中間基板内にデカップリングコンデンサが組み込まれるので、デカップリングコンデンサを別素子として主基板の裏面側に配置する必要がなくなり、部品点数の削減あるいは装置の小型化とを図ることができる。
【００１２】
そして、前述の特許文献１においては、薄膜コンデンサ部をシリコン基板上に形成し、さらに半導体素子を薄膜コンデンサ部に実装した後、そのシリコン基板を剥離して、薄膜コンデンサ部を単独で中間基板化した構成となっている。この構成は、シリコン基板剥離に工数を要し、また、基板剥離された薄膜コンデンサ部は剛性がそれほど高くない欠点がある。このため、接続先となる主基板が高分子材料を主体とするものであった場合、半田リフローなどの熱履歴が加わると、半導体素子と主基板との線膨張係数係数差を吸収しきれず、半田剥がれや薄膜コンデンサ部自体が剛性不足のため損傷する、といった不具合につながる惧れがある。しかしながら、本発明のコンデンサは、薄膜コンデンサ部の成膜ベースとなる板状基体に、基体側端子と基体側結合導体部とを作り込み、該板状基体を中間基板の構成要素として取り込んでしまうことで、基体の剥離工程が不要となる上、中間基板の剛性が大幅に向上し、上記のような不具合の発生を効果的に防止することができるようになる。
【００１３】
なお、特許文献１においては、その図２に示されているように、コンデンサ電極とは別に、端子間隔変換のための引き回し配線部（符号３２：第三の導電体層）を最上層位置にわざわざ設けており、層数増加により製造工程が長くなるばかりでなく、半導体素子の端子部に直結する位置に長い引き回し配線部が形成されるために、端子部のインダクタンスが大きく増加し、低インピーダンス化及び広帯域化を図ることが困難である。そこで、薄膜コンデンサ部の第一主表面において、第一種端子と第二種端子とを予め定められた間隔にて各々複数個配置される場合、それら第一種端子及び第二種端子を、第一主表面に最も近い第一種電極導体薄膜及び第二種電極導体薄膜に対し、それぞれ直接又は補助結合導体部を介して積層方向に結合するとよい。この構造によると、端子に直結する導体部が、コンデンサをなす電極導体層か、又はその電極導体層に導通する積層方向の補助結合導体部である。その結果、インダクタンス増加の原因となる特許文献１のような引き回し配線部を効果的に排除でき、ひいてはコンデンサの低インピーダンス化及び広帯域化を図ることができる。また、電極導体層と別に引き回し配線部を設ける必要がなくなるので、構造が単純化され、製造工程の簡略化も図ることができる。
【００１４】
なお、薄膜コンデンサ部の第一主表面に、それら複数の第一種端子と第二種端子とが混在した端子アレーが形成される場合は、該端子アレー内にて最も隣接する異種端子同士の縁間間隔を２０μｍ以上３００μｍ以下とすることが望ましい。デカップリングコンデンサに使用する場合、上記の異種端子は一方が電源端子、他方がグランド端子として機能することになるが、この両者を縁間間隔にて３００μｍ以下に接近させることにより、異種の端子を流れる逆相的な交流波形同士の相互誘導的なキャンセル効果により、端子部の見かけのインダクタンスを低減でき、ひいてはコンデンサの更なる低インピーダンス化を図ることができる。
【００１５】
上記薄膜コンデンサ部において、誘電体薄膜の厚さは、例えば１０ｎｍ以上１０００ｎｍ以下であることが望ましい。誘電体薄膜の厚さが１０ｎｍ未満になると、該誘電体薄膜が隔てている電極導体薄膜間の直流的な分離状態が悪化し、リーク電流の発生が顕著となる。また、誘電体薄膜の厚さが１０００ｎｍを超えると、薄膜コンデンサ部特有の小型化あるいは大容量化のメリットが顕著でなくなる。誘電体薄膜の厚さは、より望ましくは３０ｎｍ以上５００ｎｍ以下であるのがよい。他方、電極導体薄膜は、例えば金属薄膜を用いる場合、その厚さを１０ｎｍ以上５００ｎｍ以下とすることが望ましい。電極導体薄膜をなす金属薄膜の厚さが１０ｎｍ未満になると、薄膜のシート抵抗が増大するため、等価回路的には、形成されるコンデンサに対し直列的に付加される直流抵抗成分が大きくなる。これは、デカップリングコンデンサやパスコン等に使用した場合に、インピーダンス低減効果を損ねる原因となり、またＲＣ直列共振回路形成による帯域幅の狭小化につながる場合もある。また、５００ｎｍ以上の電極導体薄膜を用いることは、コストアップの要因ともなる。電極導体薄膜の厚さは、より望ましくは５０ｎｍ以上３００ｎｍ以下であるのがよい。
【００１６】
薄膜コンデンサ部において、結合導体部にて結合される同種の電極導体薄膜は、インダクタンス低減及び直流抵抗増大防止のために、電極導体薄膜毎に、同じ主表面側にて該電極導体薄膜に導通する結合導体部を複数個形成することが望ましい。この場合、それら複数個の結合導体部のうち、異種であって最も近接するもの同士の縁間間隔は、２０μｍ以上３００μｍ以下であることが望ましい。該縁間間隔が２０μｍ未満になると、直流的に分離すべき異種の結合導体部間での短絡が生じやすくなる。また、結合導体部間への誘電体層の充填が困難となり、空隙等の欠陥を生じやすくなる場合もある。また、縁間間隔が３００μｍを超えると、コンデンサの直流抵抗増大を招きやすくなる。他方、異種の結合導体部間の間隔を３００μｍ以下に接近させれば、異種の結合導体部を流れる逆相交流波形同士の相互誘導的なキャンセル効果により、結合導体部の見かけのインダクタンスを低減でき、ひいてはコンデンサの更なる低インピーダンス化を図ることができる。なお、本発明においてフォトリソグラフィー技術が採用できるということは、多数の電源端子あるいはグランド端子を有した集積回路用のデカップリングコンデンサとして用いる場合、上記のようなμｍオーダーにて結合導体部が微細に密集している場合でも、簡単かつ高精度に形成できる利点がある。
【００１７】
また、端子アレー内にて最も隣接する異種端子同士の縁間間隔を２０μｍ以上３００μｍ以下とすることが望ましい。デカップリングコンデンサに使用する場合、上記の異種端子は一方が電源端子、他方がグランド端子として機能することになるが、この両者を縁間間隔にて３００μｍ以下に接近させることにより、異種の端子を流れる逆相的な交流波形同士の相互誘導的なキャンセル効果により、端子部の見かけのインダクタンスを低減でき、ひいてはコンデンサの更なる低インピーダンス化を図ることができる。
【００１８】
また、積層体の第一主表面側が上記薄膜コンデンサ部にて構成される場合、前記第一端子アレー内にて最も隣接する異種端子同士の縁間間隔を、２０μｍ以上３００μｍ以下とすることが望ましい。デカップリングコンデンサに使用する場合、上記の異種端子は一方が電源端子、他方がグランド端子として機能することになるが、この両者を縁間間隔にて３００μｍ以下に接近させることにより、異種の端子を流れる逆相的な交流波形同士の相互誘導的なキャンセル効果により、端子部の見かけのインダクタンスを低減でき、ひいてはコンデンサの更なる低インピーダンス化を図ることができる。
【００１９】
薄膜コンデンサ部を構成する電極導体薄膜及び結合導体部は、例えばＣｕ、Ａｇ、ＡｕあるいはＰｔなどの金属で構成でき、スパッタリング、真空蒸着などの気相成膜法にて形成することが効率的である。他方、誘電体薄膜及び誘電体孔内充填部は、酸化物あるいは窒化物などの無機誘電体の場合、高周波スパッタリング、反応性スパッタリング、化学気相堆積法（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ：ＣＶＤ）などの気相成膜法を用いることが効率的である。また、酸化物系の誘電体薄膜の場合、いわゆるゾルゲル成膜法などの化学溶液成膜法（ＣｈｅｍｉｃａｌＳｏｌｕｔｉｏｎＤｅｐｏｓｉｔｉｏｎ：ＣＳＤ）にて形成することもできる。化学溶液成膜法は、誘電体薄膜を構成する化合物の原料となる溶液の塗付層を乾燥ないし焼成により誘電体薄膜を得る方法で、誘電体薄膜を気相成膜法よりも一層簡便に形成できる利点がある。例えば、ゾルゲル成膜法は、有機金属溶液のゾル状組成物を板状基体上に塗付して乾燥後、焼成して誘電体薄膜（例えば酸化物薄膜）を得る。
【００２０】
特に静電容量の高い薄膜コンデンサ部を得たい場合、あるいは同容量の薄膜コンデンサ部をより小型化したい場合には、誘電率のより大きい誘電体を使用することが有利であり、この目的のためには、誘電体薄膜及び誘電体孔内充填部を高誘電率セラミック（比誘電率が５０以上のセラミックと定義する：例えば強誘電性セラミック）にて構成することが望ましい。高誘電率セラミックからなる誘電体薄膜としては、ペロブスカイト型結晶構造を有した複合酸化物、例えばチタン酸バリウム、チタン酸ストロンチウム及びチタン酸鉛の１種又は２種以上にて構成されたものが特に高誘電率であり、また、製造も比較的容易であるため本発明に好適に採用できる。なお、高誘電率セラミックからなる誘電体薄膜は、結晶性が損なわれると誘電率の大幅な低下を招くので、該誘電体薄膜は結晶質薄膜として構成することが望ましい。スパッタ法などの気相成膜法を採用する場合は、板状基体を加熱しながら成膜すれば結晶化を促進することができ、ゾルゲル法などの化学溶液成膜法を採用する場合は、乾燥後の焼成処理にて膜の結晶化を進行させることができる。
【００２１】
次に、本発明のコンデンサに使用する板状基体は、薄膜コンデンサ部よりも厚く形成しておくのがコンデンサ全体の剛性向上の観点において望ましい。板状基体の材質は高分子材料などであってもよい。しかし、より望ましくは、半導体素子（例えばシリコン）と中間基板間、及び中間基板と高分子材料を主体とする主基板間との各膨張係数差を縮小し、ひいては半田リフロー時等において中間基板の両面に形成された各端子に加わる熱的な剪断応力のレベルを低減できるように、基板材質を選定することが、端子における半田剥がれ等を防止する観点において望ましい。室温から半田リフローに使用される３００℃付近までのシリコンの線膨張係数は２〜３ｐｐｍ／℃と低く、逆に、主基板（マザーボードあるいはオーガニックパッケージ基板）を構成するエポキシ樹脂等の高分子材料は１７〜２０ｐｐｍ／℃と高い。薄膜コンデンサ部を構成する誘電体層が高誘電率セラミックの線膨張係数は、例えば前述のペロブスカイト型酸化物の場合は、１２〜１３ｐｐｍ／℃と比較的高いので、これよりも線膨張係数の低いセラミック材料にて板状基体を構成することが、上記の各線膨張係数差の縮小、ひいては端子に働く剪断応力の軽減により効果的である。このようなセラミック材料としては、アルミナ（７〜８ｐｐｍ／℃）や、ホウケイ酸系ガラスあるいはホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを４０〜６０重量部添加したガラスセラミックなどを使用できる。また、その他のセラミック材料としては、窒化アルミニウム、窒化珪素、ムライト、二酸化珪素、酸化マグネシウムなども使用可能である。他方、セラミック以外の材料としては、半導体素子との線膨張係数が類似している観点から、シリコンを使用することも可能である（ただし、薄膜コンデンサ部や、これに導通する導体部との絶縁を考慮する必要がある）。
【００２２】
上記の線膨張係数差によって、半導体素子と中間基板間、及び中間基板と主基板間にて、端子間の面内方向の相対変位が生じようとするが、これが端子間の半田結合によって拘束されるため、端子間の半田接続部には剪断応力が付加される。この場合、中間基板の要部をなす板状基体を、薄膜コンデンサ部中の誘電体薄膜をなす高誘電率セラミックよりもヤング率の高いセラミック材料にて構成しておくことが望ましい。これにより板状基体の剛性が高められ、線膨張率差が多少存在していても、板状基体側の弾性変形量は少なく留まるから、結果的に半田接続部に作用する剪断変形的な変位も小さくなり、接続部の剥離や断線などの不具合を生じにくくなる。
【００２３】
また、板状基体は、焼成セラミック誘電体層と、該焼成セラミック誘電体層と同時焼成された電極導体層とを交互に積層した積層セラミックコンデンサ基体として構成することもできる。これにより、薄膜コンデンサ部と、板状基体側に作りこまれた焼成型の積層セラミックコンデンサとにより、コンデンサ全体の静電容量をより増加させることができる。また、比較的大容量の薄膜コンデンサ部と、それよりも容量的には小さい積層セラミックコンデンサとの並列的な組合せを一素子で実現でき、インピーダンス低減効果をより広い周波数帯域にて確保できる場合もある。なお、積層セラミックコンデンサに使用する誘電体層を、アルミナやガラスセラミックなど、常誘電性のセラミックで構成することも可能であるが、大容量化という観点では、積層セラミックコンデンサに使用する誘電体層も、高誘電率セラミック（前述のペロブスカイト型酸化物層）にて構成することが望ましい。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を用いて説明する。
図１は、本発明の一実施形態をなすコンデンサ１を、半導体集積回路素子２と主基板３との間に配置される中間基板として構成した例である（以下、必要に応じ、中間基板１ともいう）。また、本実施形態において板状部材の第一主表面は、図中にて上側に表れている面とし、第二主表面は下側に表れている面とする。
【００２５】
半導体集積回路素子２は第二主表面に各々複数の信号端子、電源端子及びグランド端子からなる素子側端子アレー４を有し、中間基板１の第一主表面に形成された第一端子アレー５に対し、半田接続部６を介してフリップチップ接続されている。他方、主基板３はマザーボード、あるいは２段目の中間基板をなすオーガニック積層パッケージ基板であり、いずれもセラミック粒子あるいは繊維をフィラーとして強化された高分子材料を主体に構成されており、半田ボールあるいは金属ピンからなる主基板側端子アレー８において、中間基板１の第二主表面に形成された第二端子アレー７に対し、半田接続部６を介して接続されている。中間基板をなすコンデンサ１は、図２に示すように、半導体集積回路素子２の電源ラインに並列接続されるデカップリングコンデンサとして機能する。なお、図２の等価回路では、電源ライン毎に独立したデカップリングコンデンサを設けているように描いているが、これらのデカップリングコンデンサは全て、同一電圧の電源ラインとグランドとの間に並列接続されるので、以下の実施形態においては、該デカップリングコンデンサを、単一のコンデンサとして電源ライン間で共用化した構成により代表させて説明する（ただし、これに限られるものではない）。
【００２６】
図３に示すように、コンデンサ１は、板状基体５０と、その板状基体５０の第一主表面に薄膜コンデンサ部１０が接合された構造を有する。薄膜コンデンサ部１０の第一主表面には、一方が電源端子、他方がグランド端子として使用される第一種端子５ａと第二種端子５ｂとが互い違いの格子状（あるいは千鳥状でもよい）に配列され、第一端子アレー５を形成している。また、板状基体５０の第二主表面には、一方が電源端子、他方がグランド端子として使用される第一種基体側端子７ａと第二種基体側端子７ｂとが、第一端子アレー５の端子配列に対応した、互い違いの格子状（あるいは千鳥状でもよい）に配列されている。なお、いずれのアレー５，７も、電源端子とグランド端子との格子状配列を取り囲む形態で複数の信号用端子５ｓ及び信号用基体側端子７ｓを有している。
【００２７】
図４は、コンデンサ（中間基板）１の詳細構造を示すものである。
薄膜コンデンサ部１０は、コンデンサを形成する複数の誘電体薄膜１３と複数の電極導体薄膜１４，１７とが交互に積層されたものである。該薄膜コンデンサ部１０の第一主表面には、第一種端子５ａと第二種端子５ｂとが直流的に互いに分離された形で形成されている。電極導体薄膜１４，１７は、第一種端子５ａに導通する第一種電極導体薄膜１４と、第二種端子５ｂに導通する第二種電極導体薄膜１７とが、誘電体薄膜１３により隔てられた形で積層方向に交互に配列している。
【００２８】
一方、板状基体５０側の第一種基体側端子７ａと第二種基体側端子７ｂとは、薄膜コンデンサ部１０の第二主表面に最も近い第一種電極導体薄膜１４及び第二種電極導体薄膜１７にそれぞれ、薄膜コンデンサ部１０側の結合導体部１５，１９を介して結合されている。この構造により、図１に示すように、薄膜コンデンサ部１０の第一主表面に形成された第一種端子５ａ及び第二種端子５ｂには、シリコン集積回路チップ等で構成された半導体集積回路素子２（図１）側の電源端子及びグランド端子（アレー４）がそれぞれ半田接続できる。また、板状基体５０の第二主表面側の第一種基体側端子７ａ及び第二種基体側端子７ｂには、主基板３側の電源端子及びグランド端子（アレー８）をそれぞれ接続できる。かくして、上記コンデンサ１は、半導体集積回路素子２と主基板３との中間に位置して両者の接続の仲立ちをする中間基板として機能させることができる。
【００２９】
図４に戻り、一部拡大例示するように、積層方向に隣接する一方の同種電極導体薄膜（ここでは、第二種電極導体薄膜）１７（Ａ）と、他方の同種電極導体薄膜１７（Ｂ）との間に、第一の誘電体薄膜１３（Ａ）と、他種電極導体薄膜（ここでは、第一種電極導体薄膜）１４と、第二の誘電体薄膜１３（Ｂ）とがこの順序で配列してなる。第一の誘電体薄膜１３（Ａ）に形成された第一貫通孔１３ｈ（Ａ）と、他種電極導体薄膜１４に形成された第二貫通孔１６とは面内投影にて重なりを有し、該第二貫通孔１６と第二の誘電体薄膜１３（Ｂ）に形成された第三貫通孔１３ｈ（Ｂ）とが面内投影にて重なりを有している（例示した部分では、これらの貫通孔は円形断面により同軸的に配置されている）。そして、第一貫通孔１３ｈ（Ａ）と第三貫通孔１３ｈ（Ｂ）とをそれぞれ充填する形で、一方の同種電極導体薄膜１７（Ａ）と、他方の同種電極導体薄膜１７（Ｂ）とを結合する結合導体部１９が形成されている。そして、第二貫通孔１６内において、第一の誘電体薄膜１３（Ａ）及び第二の誘電体薄膜１３（Ｂ）とそれぞれ一体化（結合）された誘電体孔内充填部１３ｖにより、結合導体部１９の外周面と該第二貫通孔１６の内周面とが直流的に分離されてなる。上記構造におい、第一電極導体薄膜１４と第二電極導体薄膜１７とが反転した構造部も同様に形成されている。本実施形態では、一方の同種電極導体薄膜１７（Ａ）から第一結合導体薄膜部１９ａが突出し、他方の同種電極導体薄膜１４（Ｂ）から第二結合導体薄膜部１９ｂが突出し、第二貫通孔１６内にてそれら第一結合導体薄膜部１９ａと第二結合導体薄膜部１９ｂとが互いに結合して一体の結合導体部１９を形成している（ただし、一方の同種電極導体薄膜から突出する結合導体部の先端を、他方の同種電極導体薄膜に直接結合してもよい）。
【００３０】
電極導体薄膜１４，１７の多層化により合計面積が拡大し、かつ、誘電体層の薄膜化効果とも相俟って、素子寸法が小さくとも、実現可能な静電容量を大幅に増加させることができる。図４では、貫通孔１６，１８の図示に伴い、電極導体薄膜１４，１７は面内方向に分断されているように見えるが、実際は図５のごとく、貫通孔１６，１８以外の部分では面内方向に連続薄膜を形成している。また、誘電体薄膜１３についても同様である。
【００３１】
誘電体薄膜１３の厚さは、例えば１０ｎｍ以上１０００ｎｍ以下、より望ましくは３０ｎｍ以上５００ｎｍ以下である。他方、電極導体薄膜１４，１７の厚さは、例えば１０ｎｍ以上５００ｎｍ以下、より望ましくは５０ｎｍ以上５００ｎｍ以下である。電極導体薄膜１４，１７及び結合導体部１５（１９）は、例えばＣｕ、Ａｇ、ＡｕあるいはＰｔなどの金属で構成でき、スパッタリング、真空蒸着などの気相成膜法にて形成され、本実施形態では真空蒸着により形成している。他方、誘電体薄膜１３及び誘電体孔内充填部１３ｖは、酸化物あるいは窒化物などの無機誘電体で構成され、高周波スパッタリング、反応性スパッタリング、化学気相堆積法（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ：ＣＶＤ）などの気相成膜法により形成される。本実施形態では、誘電体薄膜１３及び誘電体孔内充填部１３ｖを、ペロブスカイト型結晶構造を有した複合酸化物、例えばチタン酸バリウム、チタン酸ストロンチウム及びチタン酸鉛の１種又は２種以上にて構成された酸化物薄膜を、ゾルゲル法により形成している。
【００３２】
なお、結合導体部１５（１９）にて結合される同種の電極導体薄膜１４（１７）は、直流抵抗増大を防止するために、電極導体薄膜１４（１７）毎に、同じ主表面側にて該電極導体薄膜１４（１７）に導通する結合導体部１５（１９）を複数個形成してあり、具体的には、第一端子アレー５の各端子と同数にて、結合導体部１５（１９）が分散形成されてなる。複数個の結合導体部１５（１９）は、異種であって最も近接するもの同士の縁間間隔が、２０μｍ以上３００μｍ以下に設定されている。
【００３３】
また、第一端子アレー５内の第一種端子５ａと第二種端子５ｂとは、該第一主表面に最も近い第一種電極導体薄膜１４及び第二種電極導体薄膜１７に対し、それぞれ直接（本実施形態では第一種電極導体薄膜１４側）又は補助結合導体部１９’（本実施形態では第二種電極導体薄膜１７側）を介して層厚方向に結合された構造となっている。また、最も隣接する第一種端子５ａと第二種端子５ｂとの縁間間隔は、２０μｍ以上３００μｍ以下とされる。デカップリングコンデンサ１に使用する場合、これら異種端子は一方が電源端子、他方がグランド端子として機能するが、この両者を縁間間隔にて３００μｍ以下に接近させることにより、異種の端子を流れる逆相的な交流波形同士のキャンセル効果により見かけのインダクタンスを低減でき、ひいてはコンデンサ１の更なる低インピーダンス化に貢献する。また、隣接する異種の結合導体部１５，１９間でも同様の効果が生じている。
【００３４】
コンデンサ１は、薄膜コンデンサ部１０の成膜ベースとなる板状基体５０に、基体側端子７ａ，７ｂ，７ｓと基体側結合導体部５１ａ，５１ｂ，５１ｓを作り込み、該板状基体５０を中間基板の構成要素として取り込んでいる。従って、特許文献１のごとき基体の剥離工程が不要となる上、中間基板の剛性が大幅に向上する。板状基体５０は、具体的には薄膜コンデンサ部１０よりも厚く形成され（例えば１００μｍ以上２ｍｍ以下）、本実施形態では、アルミナ又はガラスセラミックがその構成材料として採用されている。該材質は、半導体集積回路素子２をなすシリコンと主基板３の主体をなす高分子材料との中間の線膨張係数を有し、誘電体薄膜１３をなす高誘電率セラミックよりもヤング率が高い。
【００３５】
次に、本実施形態のコンデンサ（中間基板）１においては、第二端子アレー７の端子配列間隔が、第一端子アレー５の端子配列間隔よりも広く設定されている。板状基体５０の第一主表面には、第一種基体側端子７ａに導通する第一種基体側結合導体部５１ａと、第二種基体側端子７ｂに導通する第二種基体側結合導体部５１ｂとの各端部が、第一端子アレー５の端子間隔よりも（平均値にて）大間隔にて配列している。この場合、第一端子アレー５側の狭い端子間隔を、広い第二端子アレー７の端子配列に合わせるために、コンデンサ１の内部で端子間隔の変換を行なう必要がある。
【００３６】
本実施形態では、薄膜コンデンサ部１０の第二主表面（板状基体５０の第一主表面）において、第一種基体側結合導体部５１ａ及び第二種基体側結合導体部５１ｂが、第一端子アレー５よりも大間隔にて配列しており、それぞれ、薄膜コンデンサ部１０の該第二主表面に最も近い第一種電極薄膜導体１４及び第二電極薄膜導体１７に対し、直接（本実施形態では、第一種電極薄膜導体１４側）又は補助結合導体部１５”（本実施形態では第二電極薄膜導体１７側）を介して積層方向に結合されてなる。上記構造では、薄膜コンデンサ部１０との境界をなす薄膜コンデンサ部１０の第二主表面（板状基体５０の第一主表面）において、大間隔の基体側結合導体部５１ａ，５１ｂに第一端子結合導体部１５及び第二端子結合導体部１９の間隔が合わせ込まれるよう、端子間隔の変換が薄膜コンデンサ部１０の内部にて行われる。
【００３７】
具体的には、図４に示すように、電極導体薄膜１４，１７の少なくとも一層、ここでは、最上層を除く各々全ての電極導体薄膜１４，１７が間隔変換用薄膜ＬＴとされている。間隔変換用薄膜ＬＴにおいては当該電極導体薄膜１４，１７に対し、第一端子アレー５側からは結合導体部１５（Ａ）（１９（Ａ））が第一配列間隔ｄ１にて接続し、第二端子アレー７側からは、該第一配列間隔ｄ１よりも広い第二配列間隔ｄ２にて結合導体部１５（Ｂ）（１９（Ｂ））が接続する。つまり、間隔変換用薄膜ＬＴは、その上下に接続する結合導体部１５（１９）の接続位置を互いに異ならせることで、端子間隔の変換を実現している。また、コンデンサ１を構成する電極導体薄膜１４，１７を間隔変換用薄膜ＬＴとして利用することで、半導体集積回路素子が接続される薄膜コンデンサ部１０の第一主表面側に、特許文献１のような端子間隔変換のための引き回し配線部を形成する必要がなくなり、コンデンサ端子部のインダクタンスを大幅に低減することができる。なお、間隔変換用薄膜ＬＴの上下に接続する結合導体部１５（Ａ）（１９（Ａ））及び結合導体部１５（Ｂ）（１９（Ｂ））の配列間隔は、例えば等間隔配列を基本に設計できるが、異極性の結合導体部との干渉回避などのため局所的に間隔変更されることもあり、最終的な配列間隔は必ずしも等間隔になるとは限らない。上記の第一配列間隔ｄ１及び第二配列間隔ｄ２は、こうした場合も考慮して、複数の結合導体部の各縁間間隔の平均値にて表すものとしている。例えば、変換前の配列間隔が１００μｍ以上２００μｍ以下の範囲に分布し、変換後の配列間隔が１５０μｍ以上３００μｍの範囲に分布していて、両者の間で間隔範囲の重なりを生じていても、平均値にて表した第二配列間隔ｄ２が同じく第一配列間隔ｄ１よりも大きくなっていればよいのである。
【００３８】
図４においては、第一種電極導体薄膜１４と第二種電極導体薄膜１７との双方が、それぞれ間隔変換用薄膜ＬＴとして利用されている。第一種電極導体薄膜１４は第一種端子５ａに導通する結合導体部１５の間隔拡張に使用され、第二種電極導体薄膜１７は第二種端子５ｂに導通する結合導体部１９の間隔拡張に使用されている。
【００３９】
例えば図１０の変形例では、異なる種別の端子の間隔を、薄膜コンデンサ部１０内の積層方向の同じ位置、図１０では最下層の第二種電極導体薄膜１７の形成位置で一括して行なっている。この構成では、第一極性となる第二種電極導体薄膜１７中に、誘電体１３にて隔てられた大きな貫通孔１８を穿ち、その貫通孔１８内に第二極性（第一種電極導体薄膜１４と同一極性である）の補助導体薄膜１４ｓが、端子間隔拡張のため比較的大面積で配置されている。この補助導体薄膜１４ｓは、誘電体薄膜１３を隔てて隣接する第一種電極導体薄膜１４と同極性になるため、静電容量形成にはほとんど寄与しない。その結果、静電容量形成の主体とな第二種電極導体薄膜１７は、補助導体薄膜１４ｓを配置するために貫通孔１８により大きく切り欠かれ、電極実効面積が減少し、静電容量の低下につながる。
【００４０】
しかし、図４のごとく、各種別の端子に対応した結合導体部の間隔を、薄膜コンデンサ部１０内の積層方向において互いに異なる位置で拡張変換すれば、積層方向の同一位置において、静電容量形成に寄与しない異極性の補助導体薄膜を混在させる必要がなくなり、静電容量の低下を防止することができる。図４において、例えば、間隔変換用薄膜ＬＴに対し第一端子アレー５側に最も近い同種の電極導体薄膜１４を変換前薄膜ＬＢとし、同じく第二端子アレー７側に最も近い同種の電極導体薄膜１４を変換後薄膜ＬＡとして定義すると、変換前薄膜ＬＢと間隔変換用薄膜ＬＴとの間、及び間隔変換用薄膜ＬＴと変換後薄膜ＬＡとの間では、各結合導体部１５（１９）の結合位置が面内方向にてそれぞれ互いに一致している。他方、各薄膜間に位置する２つの他種電極導体薄膜１７，１７には、間隔変換用薄膜ＬＴを介した第一配列間隔ｄ１から第二配列間隔ｄ２への変換に伴い、結合導体部１５（Ａ），１５（Ｂ）を通すための第二貫通孔１３，１３同士を互いにずれて形成してある。これにより、図１０のごとき補助導体薄膜１４ｓは全く不要となる。その結果、結合導体部の間隔変換を行なうにもかかわらず、第一種電極導体薄膜１４及び第二種電極導体薄膜１７に形成する貫通孔１６，１８は、結合導体部１５，１９を通す必要最小限の面積で済み、貫通孔形成による静電容量低下の影響を可及的に排除することができる。
【００４１】
なお、補助導体薄膜を用いる場合であっても、図１０のように、端子間隔変換を少数の層で一挙に行なおうとすれば、該層に形成する補助導体薄膜１４ｓの面積が極端に大きくならざるを得ず、静電容量の低下が相当に顕著になる。そこで、図１１に示すように、第一種電極導体薄膜１４及び第二種電極導体薄膜１７の双方において、補助導体薄膜１４ｓ，１７ｓを各層に分散配置すれば、１つ１つの補助導体薄膜が担当すべき間隔変換量が少なくなり、貫通孔１６，１８内の結合導体薄膜部１５，１９との直流分離用のクリアランスをそれほど逸脱しない面積に留めることができるようになる。その結果、静電容量の低下を抑制することができる。ここで、図１０及び図１１の構成においては、図４にて一部拡大例示した構造と異なり、積層方向に隣接する一方の同種電極導体薄膜と、他方の同種電極導体薄膜と間において、第一の誘電体薄膜に形成された第一貫通孔と、他種電極導体薄膜に形成された第二貫通孔とが面内投影にて重なりを有し、該第二貫通孔と第二の誘電体薄膜に形成された第三貫通孔とが面内投影にて重なりを有しているが、上記３つの貫通孔は必ずしも同軸的に配置されていない。
【００４２】
図４に戻り、本実施形態のコンデンサ１においては、上記のように端子間隔の拡張変換を行なっており、第二端子アレー７の方が第一端子アレー５よりもアレー面積が大きくなっている。そこで、その面積差を利用して、薄膜コンデンサ部１０の第二主表面側に配列する、第一種電極導体薄膜１４と第二種電極導体薄膜１７との組の一部のもの、ここでは最下層の２層１４（Ｗ），１７（Ｗ）を、第一主表面側に配列する第一種電極導体薄膜１４と第二種電極導体薄膜１７との組よりも大面積としている。これにより、コンデンサ１の静電容量を一層高めることができる。
【００４３】
なお、図７に示すように、第一種電極導体薄膜１４と第二種電極導体薄膜１７とは、それぞれ１層ずつのみを間隔変換用薄膜ＬＴとすることもできる。この場合、間隔変換用薄膜ＬＴにおいて上下の結合導体部１５，１５”及び１９，５１ｂの間隔変換量は増加するが、貫通孔１６，１８の形成位置が変わるだけなので、電極の実効面積にはほとんど影響が及ばず、従って、静電容量の減少もほとんど生じない。図７においては、間隔変換量を大きく確保できることから、他の膜よりも面積拡張された第一種電極導体薄膜１４と第二種電極導体薄膜１７との組（すなわち、最下層の２層１４（Ｗ），１７（Ｗ））を、間隔変換用薄膜ＬＴ，ＬＴとして用いている。
【００４４】
図４に戻り、薄膜コンデンサ部１０の第一主表面には、第一種端子５ａ及び第二種端子５ｂの他に、第一端子アレー５の外周領域を割り当てる形で、前述の信号用端子５ｓが複数形成されている。ここれら信号用端子５ｓは、板状基体５０の第二主表面に形成された信号用基体側端子７ｓに対し、薄膜コンデンサ部１０内にて電極導体薄膜１４，１７に導通しない形で（本実施形態では、電極導体薄膜１４，１７を面内方向外側に迂回する形で）、薄膜コンデンサ部１０内の信号用結合導体部２２及び板状基体５０内の信号用基体側結合導体部５１ｓを介して接続されている。また、薄膜コンデンサ部１０内において信号用結合導体部２２を覆う誘電体層（以下、補助誘電体層と称する）１２は、電極導体薄膜１４，１７を覆う誘電体層１３よりも低誘電率の材料（本実施形態では、例えば二酸化珪素である）にて形成されている。
【００４５】
図４では、第一端子アレー５は第二端子アレー７内に投影関係において包含されるように形成されており、アレーの外側に位置する端子ほど、配置間隔拡大に伴うアレー間の対応端子同士の位置ずれ量が大きい。従って、第一端子アレー５の外周領域に配置される信号用端子５ｓは、対応する信号用基体側端子７ｓに接続するために、薄膜コンデンサ部１０内に形成される面内方向の引き回し配線部２１も長く確保する必要がある。図４の実施形態では、第一端子アレー５から第二端子アレー７への端子間隔変換量が比較的大きく設定されているため、内側に位置する信号用端子５ｓの引き回し配線部２１が、外側の信号用端子５ｓの引き回し配線部２１と面内方向に干渉することを避けるため、両配線部２１，２１を、互いに異なる層に作りこんでいる。
【００４６】
他方、端子間隔変換量がそれほど大きくない場合は、図８及び図９に示すように、内外の信号用端子５ｓの引き回し配線部２１を同一層内に形成することも可能である。なお、図８及び図９では、端子間隔変換量が比較的小さいため、全ての電極導体薄膜１４，１７を同一面積にて形成している。また、第一種電極導体薄膜１４と第二種電極導体薄膜１７との一部だけを間隔変換用薄膜ＬＴ，ＬＴとして用いる場合、どの薄膜を間隔変換用薄膜ＬＴ，ＬＴとして設定するかは自由であり、例えば図８においては、最下層の１組を間隔変換用薄膜ＬＴ，ＬＴとして用いており、図９においては、最下層の第一種電極導体薄膜１４と最上層の第二種電極導体薄膜１７とを間隔変換用薄膜ＬＴ，ＬＴとして用いている。なお、上記の実施形態では、第一端子アレー５の外周領域を割り当てる形で、信号用端子５ｓが形成されているが、信号ラインのシールド性を高めクロストーク抑制を図るために、信号用端子５ｓ（及びこれに導通する信号ライン）を、グランド端子（及びこれに導通するグランドライン）にて包囲することも可能である。
【００４７】
また、図１２に示すように、第一端子アレー５との第二端子アレー７との端子配列間隔を同一に設定することも可能である。この場合、図１３に示すように、間隔変換用薄膜ＬＴ，ＬＴは形成されない。この場合、薄膜コンデンサ部１０を通る信号線の長さは該薄膜コンデンサ部１０の厚さに等しく、信号波長よりも十分に短い。この程度であれば、薄膜コンデンサ部１０の誘電体層を（信号ラインを覆う部分も含めて）、全て高誘電率セラミックで形成しても信号品質への影響は小さく、製造コストの低減にも寄与する。また、図４においては、該第一種端子５ａが第一種電極導体薄膜１４に直接接続され、第二種端子５ｂが第二種電極導体薄膜１７に対し補助結合導体部１９’を介して接続されていたが、図１３では、該第一種端子５ａが第一種電極導体薄膜１４に対し補助結合導体部１５’を介して接続され、第二種端子５ｂが第二種電極導体薄膜１７に対し直接接続された構造となっている。
【００４８】
上記コンデンサ１０は、例えば図６のような工程に従い製造することができる。まず、基体の構成セラミックの原料粉末を含有した周知のセラミックグリーンシートと、パンチングあるいはレーザー穿孔等により形成したビアホールに、金属粉末ペーストを充填したものを積層して焼成することにより、前述の基体側結合導体部５１を積層ビアとして形成した板状基体５０を用意する。なお、各基体側結合導体部５１において板状基体５０の第二主表面側には、メッキ等により基体側端子７ａ，７ｂ，７ｓ（図４参照）を予め形成しておく。
【００４９】
次に、工程１に示すように、板状基体５０の第一主表面上に誘電体薄膜３を成膜する。そして、工程２に進み、形成した金属薄膜２０は、第一種電極導体薄膜１４と第二種電極導体薄膜１７とを直流的に分離するため、不要な結合導体薄膜部２１との結合を、フォトリソグラフィー工程を用いたエッチングにより解消する。例えば金属薄膜２０を第二種電極導体薄膜１７とする場合は、第一種電極導体薄膜１４と導通することになる結合導体薄膜部２１の周囲をドーナツ状にエッチングして貫通孔１８を形成し、内側に残った金属薄膜２０を第一種電極導体薄膜１４用の第一結合導体薄膜部１５ａとする（Ａ工程）。他方、金属薄膜２０を第一種電極導体薄膜１４とする場合は、第二種電極導体薄膜１７と導通することになる結合導体薄膜部２１の周囲をドーナツ状にエッチングして貫通孔１６を形成し、内側に残った金属薄膜２０を第二種電極導体薄膜１７用の第一結合導体薄膜部１９ａとする（Ｂ工程）。図６の工程２では、Ａ工程を実施している。
【００５０】
続いて、工程３に進み、エッチング終了後の第二種電極導体薄膜１７（Ｂ工程では第一種電極導体薄膜１４）の全面を覆うように誘電体薄膜１３を成膜する。ゾルゲル法を用いる場合は、例えば次のような工程を採用できる。まず、誘電体薄膜を形成する高誘電率酸化物の原料となるアルコキシド、例えばチタン酸バリウムを主たる誘電体材料として用いる場合はチタンイソプロポキシドを、金属バリウムとともにアルコール系の有機溶媒に溶解させる。このとき、金属バリウムはアルコール系の有機溶媒と反応して、バリウムアルコキシドの形で溶解する。なお、誘電率特性等の調整のため、チタン酸ストロンチウムやチタン酸鉛を配合したい場合は、溶液中にストロンチウムノルマルブトキシドや酢酸鉛などを溶解させるとよい。なお、溶媒となるアルコール系有機溶媒は、キレート形成性を有するもの、例えばエタノールとアセチルアセトンとの混合溶媒や、２−エトキシエタノールなどを使用することが望ましい。また、得られる溶液の粘性調整などのために、少量（アルコール系有機溶媒と等量以下）の水を溶液に配合し、各金属源を適度に重合させてもよい。上記のようにして得られた溶液は、加熱等により均質化した後、スピンコート法などの周知の塗付方法により膜状塗布される。そして、これを乾燥後、５００℃以上１０００℃以下にて焼成し、結晶質の高誘電率薄膜を得ることができる。なお、ゾルゲル法に代えてスパッタリングやＣＶＤ法を用いてもよい。
【００５１】
このとき、貫通孔１８（Ｂ工程では貫通孔１６）と第一結合導体薄膜部１９ａ（Ｂ工程では第一結合導体薄膜部１５ａ）との間のドーナツ状の隙間は誘電体薄膜１３の材料にて埋められ、誘電体孔内充填部１３ｖが形成される。このとき、誘電体孔内充填部１３ｖの内側の結合導体薄膜部１９ａ（１５ａ）は誘電体薄膜１３により一旦覆われるが、フォトリソグラフィー工程により貫通孔１３ｈを形成して露出させる（エッチング液としては、例えはフッ酸系水溶液を使用できる）。また、第二種電極導体薄膜１７（Ｂ工程では第一種電極導体薄膜１４）用の第一結合導体薄膜部１９ａ（Ｂ工程では結合導体薄膜部１５ａ）を形成するために、これに対応する位置にも貫通孔１３ｈを形成する。なお、第二種電極導体薄膜１７（Ｂ工程では第一種電極導体薄膜１４）を前述の間隔変換用薄膜ＬＴとする場合は、間隔変更量に合わせて貫通孔１３ｈの形成位置をずらせばよい。
【００５２】
そして、工程４に示すように、工程１と同様の金属薄膜２０を形成する。工程５で形成された貫通孔１３ｈ内は、金属で埋まって第二結合導体薄膜部１９ｂ（１５ｂ）が形成され、誘電体孔内充填部１３ｖ内部の第一結合導体薄膜部１９ａ（１５ａ）と一体化して結合導体部１９（１５）となる。以下、工程２に戻って以降の工程を繰り返すことにより、工程５に示すように、第一種電極導体薄膜１４と第二種電極導体薄膜１７とを直流的に分離した形で順次積層形成できる（なお、工程４はＡ工程とＢ工程とを交互に繰り返す）。なお、図４においては、第一種電極導体薄膜１４と第二種電極導体薄膜１７との積層形成が完了した後に、信号用結合導体２２及び引き回し配線部２１と、補助誘電体層１２との積層形成を一括して行なうようにしている。そして、さらにメッキ等により端子５ｓ，５ｂ，５ａを形成した後、ソルダーレジスト層を兼ねた保護セラミック層１１を、二酸化珪素等を用いて形成することにより、コンデンサ１が完成する。
【００５３】
なお、図１４に示すコンデンサ（中間基板）２００のごとく、板状基体は、焼成セラミック誘電体層５２と、該焼成セラミック誘電体層５２と同時焼成された電極導体層５４，５７とを交互に積層した積層セラミックコンデンサ基体６０として構成することもできる。このような積層セラミックコンデンサ基体６０は、図４の板状基体５０と同様のセラミックグリーンシートを用いて製造でき、電極導体層５４，５７は、金属ペーストの印刷塗布により形成することができる。同極性となる電極導体層５４同士あるいは５７同士は、ビアをなす基体側結合導体部５５，５９により積層方向に連結され、極性の異なる電極導体層５４，５７と基体側結合導体部５９，５５同士は、金属ペーストの印刷パターンニング時において各電極導体層５４，５７に形成された貫通孔５６，５８により直流的に分離される。
【００５４】
大容量化という観点では、積層セラミックコンデンサ６０に使用する誘電体層５２を、高誘電率セラミック（前述のペロブスカイト型酸化物層）にて構成することが望ましい。他方、低インピーダンス化を望む帯域をより高周波側に拡張するために、積層セラミックコンデンサ６０側の静電容量を積極的に小さく設定したい場合は、積層セラミックコンデンサ６０に使用する誘電体層５２を、アルミナやガラスセラミックなど、常誘電性のセラミックで構成することも可能である。
【００５５】
また、図１５のコンデンサ（中間基板）３００のように、積層セラミックコンデンサ基体６０内の電極導体層５４，５７を、薄膜コンデンサ部１０における間隔変換用薄膜ＬＴと同様に、上下の基体側結合導体部５５，５９の連結位置が異なる端子間隔変換層ＬＴ’とし、該積層セラミックコンデンサ基体６０にて端子間隔変換を行なうようにしてもよい。図１５においては、薄膜コンデンサ部１０内にも間隔変換用薄膜ＬＴを設けて適当な間隔まで結合導体部１５，１９の配列間隔を広げ、さらに、積層セラミックコンデンサ基体６０内の端子間隔変換層ＬＴ’により、基体側結合導体部５９，５５の配列間隔を広げることにより、端子間隔変換を２段階にて行なっている。また、図１６に示すコンデンサ４００のように、コンデンサを内蔵しない板状基体５０’を用いる場合においても、基体側結合導体部５９，５５の中間に引き回し配線部５３を設けて端子間隔変換を行なうようにすることも可能である。図１５と図１６においては、薄膜コンデンサ部１０の第二主表面における第一端子結合導体部１５及び第二端子結合導体部１９の配列間隔が、板状基体５０の第二主表面における第一種基体側結合導体部５１ａ及び第二種基体側結合導体部５１ｂの配列間隔よりも小となっている。
【００５６】
なお、上記の実施形態に開示した本発明のコンデンサは、薄膜コンデンサ部１０が、いずれも第一種電極導体薄膜と第二種電極導体薄膜がいずれも複数ずつ積層された構造となっていたが、第一種電極導体薄膜と第二種電極導体薄膜が各々１層のみの薄膜コンデンサ部を形成するようにしてもよい。
【図面の簡単な説明】
【図１】本発明のコンデンサを中間基板として構成した一例を示す側面模式図。
【図２】集積回路用のデカップリングコンデンサの使用形態の一例を示す等価回路図。
【図３】図１の本発明のコンデンサを取り出して示す平面図及び側面断面模式図。
【図４】図３のコンデンサの詳細構造を示す断面図。
【図５】電極導体薄膜の平面形態を例示して示す模式図。
【図６】図４のコンデンサの製造方法の一例を示す工程説明図。
【図７】図４のコンデンサの第一変形例を示す断面図。
【図８】同じく第二変形例を示す断面図。
【図９】同じく第三変形例を示す断面図。
【図１０】同じく第四変形例を示す断面図。
【図１１】同じく第五変形例を示す断面図。
【図１２】同じく第六変形例を示す平面図及び側面断面模式図。
【図１３】図１２の要部拡大断面模式図。
【図１４】図４のコンデンサの第七変形例を示す断面図。
【図１５】同じく第八変形例を示す断面図。
【図１６】同じく第九変形例を示す断面図。
【符号の説明】
１，２００，３００，４００コンデンサ（中間基板）
５第一端子アレー
５ａ第一種端子
５ｂ第二種端子
５ｓ信号用端子
７基体側端子アレー
７ａ第一種基体側端子
７ｂ第二種基体側端子
７ｓ信号用基体側端子
１０薄膜コンデンサ部
１２補助誘電体層
１３誘電体薄膜
１３ｈ貫通孔
１３ｖ誘電体孔内充填部
１４第一種電極導体薄膜
１５，１９結合導体部
１７第二種電極導体薄膜
１６，１８貫通孔
２２信号用結合導体部
５１ａ第一種基体側結合導体部
５１ｂ第二種基体側結合導体部
５１ｓ信号用基体側結合導体部
５２焼成セラミック誘電体層
５４，５７電極導体層
ＬＴ間隔変換用薄膜

Claims

直流的に互いに分離された第一種電極導体薄膜と第二種電極導体薄膜とが、誘電体薄膜を挟んで積層された薄膜コンデンサ部を有し、該薄膜コンデンサ部の第一主表面に、前記第一種電極導体薄膜と第二種電極導体薄膜とにそれぞれ、互いに直流的に互いに分離された形で導通する第一種端子と第二種端子とが形成されるとともに、
前記薄膜コンデンサ部が板状基体の第一主表面上に形成され、該板状基体の第二主表面に、直流的に互いに分離された第一種基体側端子と第二種基体側端子とが形成され、それら第一種基体側端子と第二種基体側端子とが、前記板状基体を厚さ方向に貫通する基体側結合導体部を介して、前記薄膜コンデンサ部の第二主表面に最も近い第一種電極導体薄膜及び第二種電極導体層にそれぞれ接続されていることを特徴とするコンデンサ。
前記薄膜コンデンサ部の前記第一主表面において、前記第一種端子と前記第二種端子とを予め定められた間隔にて各々複数個配置され、それら第一種端子及び第二種端子を、前記第一主表面に最も近い前記第一種電極導体薄膜及び前記第二種電極導体薄膜に対し、それぞれ直接又は補助結合導体部を介して積層方向に結合されてなる請求項１記載のコンデンサ。
前記誘電体薄膜が高誘電率セラミックにて構成されてなる請求項１又は請求項２に記載のコンデンサ。
前記高誘電率セラミックはチタン酸バリウム、チタン酸ストロンチウム及びチタン酸鉛の１種又は２種以上からなる請求項３記載のコンデンサ。
前記板状基体は前記薄膜コンデンサ部よりも厚く形成され、かつ、前記高誘電率セラミックよりも線膨張係数の低いセラミック材料よりなる請求項１ないし請求項４のいずれか１項に記載のコンデンサ。
前記板状基体が、前記高誘電率セラミックよりもヤング率の高いセラミック材料よりなる請求項５記載のコンデンサ。
前記板状基体がアルミナ又はガラスセラミックからなる請求項６記載のコンデンサ。
前記板状基体は、焼成セラミック誘電体層と、該焼成セラミック誘電体層と同時焼成された電極導体層とを交互に積層した積層セラミックコンデンサ基体からなる請求項１ないし請求項４のいずれか１項に記載のコンデンサ。
焼成セラミック誘電体層は高誘電率セラミックからなる請求項８記載のコンデンサ。