JP2006278553A - 電子回路部品、半導体パッケージ、および電子回路部品の作製方法 - Google Patents

Abstract

【課題】 低コストで小型化が可能な電子回路部品を提供する。
【解決手段】 電子回路部品（１０）は、第１の方向に平行に延びる一対の下部電極（１５ａ）と、前記一対の下部電極上の対角をなす位置に、対応する下部電極の長手方向の中心線を越えるように互い違いに配置される誘電体層（１６）と、前記誘電体層上で、前記第１の方向と直交する第２の方向に平行に延びる一対の上部電極（１５ｂ）とを備え、基板（１４）上に互い違いに位置するキャパシタ（１７）を構成する。
【選択図】 図８

Description

本発明は、電子回路部品に関し、特に、誘電体および電極層を多層化して構成される薄膜キャパシタ回路またはＬＣ回路を有する電子回路部品と、その作製方法に関する。

近年、マイクロプロセッサをはじめとするＬＳＩの高速化と低消費電力化により、デカップリングキャパシタ（デカップリングコンデンサまたはバイパスコンデンサとも呼ばれる）の性能向上が望まれている。デカップリングキャパシタは、ＬＳＩの負荷インピーダンスが急激に変動したときなどに、電源電圧の変動を押さえ、スイッチングノイズを減少させて，高速動作デジタルＬＳＩの高周波領域での動作を安定させるための部品である。また、携帯端末に用いられる回路基板に代表されるように、回路基板の緻密化、サイズダウン（特に厚さ）およびコンパクト化（部品点数の削減）が求められており、基板に搭載する部品の小型、複合化および低コスト化が必須である。

図１は、従来技術１として、パッケージタイプの回路配線基板を示す。この従来例では、電源電圧変動と基板内の高周波ノイズによるＬＳＩ誤動作防止のために、デカップリングキャパシタとして、積層チップキャパシタ１０２およびインダクタ１０３を、ＬＳＩチップ１０４の近傍に実装している。ところが，この場合，基板１０１内で、チップキャパシタ等の部品とＬＳＩチップ１０４との間で、引き回し配線１０５が必要になる。そうすると、配線引き回しのためのリード間でのインダクタンスが存在することから、高速動作ＬＳＩに対して、チップキャパシタによる電源電圧変動の抑止と高周波リップル吸収の効果が薄れてくる。

図２は、従来技術２として、ＢＧＡタイプのパッケージを示す。図２の従来例では、引き回し配線のインダクタンスの低減を図るために，層間接続の可能なインターポーザ基板１０６を用い、ＬＳＩ直下に、キャパシタ１０２、インダクタ１０３などの部品を配置する。ＬＳＩ電源やグランド端子からキャパシタ１０２までの配線引き回しを、ビア電極１０７により最短にすることができる。

しかし、搭載されるチップキャパシタ１０２やインダクタ部品１０３は、図３に示すように、積層型のセラミック部品を代表とする厚みがある構造体が主であるため、回路基板の厚さ方向でのサイズダウンに寄与しない。

図３の従来例では、パターンが形成されたグリーンシート１２０を積層して焼成し（図３（ａ））、焼結体１２１を多数の切り出し品１２２に切断し、それぞれに電極１２３を形成する（図３（ｂ））。切り出し品１２２のサイズは、電極１２３部分を入れて、０．８ｍｍ×０．８ｍｍ×１．６ｍｍ程度である（図３（ｃ））。内部構成は、図３（ｄ）に示すような縦巻き構成や、図３（ｅ）に示すような横巻き構成をとる。

図４は、厚さ方向へのサイズダウンを測るために提案されている従来の薄膜キャパシタを示す。セラミック回路基板１０８上に、上下電極１０９と、これらの間に挟まれた誘電体１１０から成る薄膜キャパシタ１１１が形成されている。

図５は、従来技術５として、ＳＩＰ（システムインパッケージ）型の回路構成を示す。ビアホール１０７を有する支持基板（ＳＩＰ基板）１０８上に、薄膜型キャパシタ１１１が形成される。薄膜キャパシタ１１１の上面パッドをＬＳＩ１０４に、下面パッドをＳＩＰ基板１０８に接続する。すなわち、ＬＳＩ１０４と、それを搭載するＳＩＰ基板１０８との間にキャパシタ１１１を挿入して、インダクタンスを低減する（たとえば、特許文献１および２参照。）。

容量を増大するために誘電体層１１０の厚さを薄くする技術を導入した薄膜キャパシタ１１１では、シリコンなどの支持基板１０８上に、金属と誘電体酸化物を堆積させる薄膜プロセスにより製造され、微細加工が可能である。したがって、低インダクタンス構造のキャパシタを実現することが可能になる。

更に大容量の特性が要求される場合は、チップ面積の拡大、薄膜の多層化等の方法が必要になってくるが、これらの技術は、以下の理由で問題点が生じる。また、コスト増加を避けられない。

チップの大面積化については、
（１）基板からのチップ取り数が低下する、
（２）薄膜形成時に生じるピンホールの取得率が増加し、歩留まりが低下する、
（３）搭載基板への面積占有率が大きくなり、回路基板のサイズダウンを阻害する、
などの問題がある。

図６は、従来技術６として、薄膜を多層化した積層タイプのキャパシタを示す。多層化の問題点として、
（１）多層化に伴い、加工プロセス（薄膜プロセス、構造図面、ガラスマスク）が増加する、
（２）パッド部のパターニング面積が増加し、バンプピッチ間の制約により、積層数が制限され、薄膜パターニング工程も増加する、
等の点が挙げられる。

図７は、従来技術７として、キャパシタ形成後にインダクタを形成したＬＣ回路を有するチップ部品の構成例を示す。しかし、この構造は、キャパシタ回路１１１を形成した後インダクタ回路１１３を形成（もしくはその逆）するため、薄膜プロセスを含む製造工程数が増える。この結果、歩留まりが悪くなり、コストが増加する。

形成されるインダクタ回路１１３は、キャパシタのカバー用絶縁層内に位置するか、もしくはインダクタ専用の独立層を設ける必要がある。そのため、コスト面から、必要な特性を得るために、主に渦巻き形状が用いられる。しかし、この構造では、巻き数の増加に伴って大面積化の傾向があるため、素子サイズの制御およびコストの増加等の問題が生じる。
特開２００１−６８５８３号公報 特開２００１−３５９９０号公報

携帯端末等の回路基板に搭載するキャパシタおよびインダクタ部品に要求される特性として、部品の小型化（特に薄層化）、部品特性（特に一定部品サイズでの容量）の制御および低コスト、コンパクト化（部品点数の削減ＬＣ回路を形成した複合部品）が求められている。

薄膜キャパシタ構造では，例えばシリコンのようなリジットで平滑性のある基板上に、下部電極層、誘電体材料層、上部電極層を順次堆積し、次に、電極（孔）を引き出すためにフォトリソグラィ法を用いて各層のエッチングによりパターン形成を行なう。これらの工程は、製造上、薄膜層のエッチングバラツキ、誘電体層のピンホール、ダスト等が生じ、技術的に制御が困難とされている。また、加工工程数が多く、低コスト化を見込むことができない。多層化した場合は、レジストパタ−ニング、エチング工程等の加工数がさらに増加し、エッチング面積が拡大するため信頼性の面でも問題がある。

そこで、本発明は、パッケージの小型化を図ることのできる構成の電子回路部品の提供を課題とする。

また、使用するマスクの数を最小とし、工程数とコストの増加を抑制することのできる電子回路部品の作製方法を提供することを課題とする。

また、上述した電子回路部品を搭載する半導体パッケージの提供を課題とする。

上記課題を達成するために、第１に側面において、電子回路部品を提供する。電子回路部品は、
（ａ）第１の方向に平行に延びる複数の下部電極と、
（ｂ）前記複数の下部電極上に、当該下部電極に沿った長手方向の位置が一部重なり合うように互い違いに位置する誘電体層と、
（ｃ）前記誘電体層上に、前記第１の方向と直交する第２の方向に平行に延びる複数の上部電極と
を有し、基板上で互い違いに位置するキャパシタ回路を構成する。

良好な構成例では、前記複数の下部電極は、第１の方向に平行に延びる一対の下部電極であり、前記誘電体層は、前記一対の下部電極上の対角をなす位置に、対応する下部電極の長手方向の中心線を越えるように互い違いに配置され、前記複数の上部電極は、前記誘電体層上で、前記第２の方向に平行に延びる一対の上部電極である。

また、別の構成例では、前記基板は、貫通電極を有し、誘電体層を介して互いに直交する下部電極と上部電極の交差の中心に、基板の貫通電極に接続する開口を有する。

これによりキャパシタ回路にシグナル配線を導入することができる。

第２の側面では、上述した電子回路部品と、パッケージ基板と、パッケージ基板に搭載され、前記電子回路部品と電気的に接続される半導体チップとを備える半導体パッケージを提供する。

第３の側面では、電子回路部品の作製方法を提供する。この作製方法は、
（ａ）所定の方向に平行に延びる第１開口を有する電極用マスクを用いて、基板上に第１の方向に延びる複数の下部電極を形成し、
（ｂ）チェッカーボード状の開口を有する誘電体用マスクを用いて、前記下部電極上に、当該下部電極に沿った長手方向の位置が一部重なり合うように互い違いに配置される誘電体層を形成し、
（ｃ）前記電極用マスクを前記基板に対して相対的に９０°回転させて、前記誘電体層上に、前記第１の方向と直交する第２の方向に延びる複数の上部電極を形成する工程と、
を含む。

電子回路部品の小型化、薄膜化を図ることができる。

電子回路部品の作製工程において、使用するマスクの数を最小とし、工程数とコストの増加を抑制することができる。

半導体チップと電子回路部品の距離を最短とするコンパクトが半導体パッケージが実現される。

以下、添付図面を参照して、本発明の良好な実施形態を説明する。

図８は、第１実施形態に係る電子回路部品の構成を示す図である。第１実施形態では、電子回路部品として、キャパシタ回路部品１０を構成する。キャパシタ回路部品１０は、支持基板１４上に平行に延びる一対の下部電極１５ａを有する。これら一対の下部電極１５ａ上で、対角を成す位置に誘電体層１６が位置する。誘電体層１６は、対応する下部電極１５ａの長手方向の中心線を越えるように互い違いに配置されている。誘電体層１６の上には、下部電極１５ａと直交する位置、すなわち９０°回転した位置に、一対の上部電極１５ｂが位置し、これらによりキャパシタ１７が構成される。

図９は、図８のキャパシタ回路１７の形成に用いられるスパッタ装置２０を概略図である。スパッタ装置２０は、電極ターゲット１９を備える第１チャンバ２５Ａと、誘電体ターゲット１８を備える第２チャンバ２５Ｂを有する。第１チャンバ２５Ａには、電極パターン形成用の第１マスク２１Ａが設定されており、第２チャンバ２５Ｂでは、誘電体パターン形成用の第２マスク２１Ｂが設定されている。

スパッタ装置２０はまた、支持基板１４を保持して、その位置決めと回転を行なう回転位置決め機構２２を有する。回転位置決め機構２２は、たとえば、第１チャンバ２５Ａで下部電極を成膜し、第２チャンバで誘電体層を成膜した後、支持基板１４を９０°回転させる。９０°位相回転された支持基板１４は第１チャンバに搬送され、支持基板１４上に、下部電極と直交する方向の上部電極が形成される。

図９には描かれていないが、絶縁膜用のチャンバをさらに追加することで、層間絶縁膜の形成も同一装置で行なうことができる。

スパッタ装置２０を用いることで、レジストパタ−ニング、エッチング工程を各層毎に行うことなく、キャパシタ回路１７を簡易に作製できる。

図１０は、図８のキャパシタ回路１７を作製する際に用いるマスク構成と、対応する成膜構成を示す図である。この場合、電極用マスク２１Ａと誘電体用マスク２１Ｂの２種類のマスクだけを用いている。図１０（ａ）に示すように、下部電極１５ａを形成するときは、マスク２１Ａを第１の方向（図では縦方向）に配置し、マスク２１Ｂを用いて誘電体層１６を形成後に、マスク２１Ａを９０°回転させて、第１の方向と直交する方向に延びる上部電極１５ｂを形成して、キャパシタ回路１７を作製する。誘電体用のマスク２１Ｂは、互いに対角に位置し、中央部でつながるマスク開口（白色部分）を有する。

図１０の例では、形成するパタ−ン中に独立した部位を含まないので、マスク開口の中に独立した遮断部を設ける必要がなく、メッシュタイプの特殊仕様のマスクを作製する必要がない。通常のメタルマスクを用いることができるので、マスク価格を低く抑えることができる。メタルマスクは、成膜時の位置決や、マスク洗浄が簡単である、熱ストレスによる歪みが少ない、マスク寿命が長い等のメリットがあり、有利である。

図９に示す装置で、図１０に示すマスクを用いて実際に薄膜キャパシタ１７を作製する場合は、チャンバ２５内で、シリコンウェハ（ＳｉＯ２：５０００Å）などの支持基板１４上に、電極用メタルマスク２１Ａをセットし、下部電極材料として，Ｃｒ（０．３μｍ）／Ａｕ（０．７μｍ）をスパッタリングにより成膜する。Ｃｒのスパッタは、ＤＣスパッタリングとし、基板１４にバイアス（２００Ｗ〜３００Ｗ）を印加しながらスパッタリングを行なう。

次に、チャンバ２５Ｂに誘電体用メタルマスク２１Ｂをセットし、キャパシタ誘電体材料として，Ｂａ、Ｓｒ、Ｔｉで構成される酸化物Ｂａ_ｘＳｒ_１−ｘＴｉＯ_３（以下ＢＳＴと呼ぶ）をスパッタリング法により形成する。ＢＳＴは比較的大きな比誘電率（バルクでは１５００）を持ち，小型で大容量のキャパシタを実現するのに有効な材料である。ＢＳＴスパッタ膜の成膜条件として、基板温度２００℃、ガス圧力０．１Ｐａ、Ａｒ／Ｏ_２比が４：１、印加電力５００Ｗ、３０分のレートで形成する。

次に、チャンバ２５Ａで、電極用メタルマスク２１Ａを９０°位相をずらした状態でセットし、あるいは、支持基板を９０°回転させてセットして、誘電体層（ＢＳＴ膜）１６上に、前述と同じスパッタ法で、上部電極層としてＡｕ層（１００ｎｍ）を形成する。これにより，下部電極層１５ａおよび上部電極層１５ｂにはさみこまれた誘電体層１６が形成される。

図１１は、図１０のキャパシタ回路を多層化する例を示す。多層化する場合も、２種類のマスク２１Ａ、２１Bのみを用いる。

図１１（ａ）〜図１１（ｃ）では、縦方向の第１電極層１５ａ、誘電体層１６、横方向の第２電極層１５ｃを順次形成する。図１１（ｄ）で、誘電体用のマスク２１Ｂを９０°回転させ、横方向の第２電極層１５ｂに沿って互い違い（対角）に位置する誘電体層１６を形成する。図１１（ｅ）で、電極用マスク２１Ａをもとの位置に戻して、縦方向の第３電極層１５ｃを形成する。図１１（ｆ）で、誘電体用マスク２１Ｂをもとの位置に戻し、縦方向の第３電極層１５ｃに沿って互い違いに位置する誘電体層１６を形成する。

このように、電極層１５と誘電体層１６を交互に９０°回転しながら積層することで、多層化が実現される。成膜ごとのパッド部のパターン加工が不要になり、連続して多層薄膜キャパシタ回路を形成できる。また、ピッチ間の加工制限を受けないことから、成膜応力の限界まで成膜・多層化を行うことができる。これにより、任意のチップサイズでのキャパシタの大容量化が可能になる。

さらに、固定マスクでの成膜のため、パターン精度が向上する。各層毎のパターニング工程が不要になり、薄膜層のエッチングパラツキおよびピンホール部のエッチングダメージ不良が低減し、製造コストに対する効果が大きい。

図１２は、キャパシタ回路部品の中央部に貫通孔（開口）２３を有する構成例を示す。キャパシタ回路の中央に貫通孔２３を設けることで、キャパシタ構成部に垂直方向のシグナル配線を有するインターポーザ基板の機能を付与することができる。シグナル配線Ｓを挟んで、一方のキャパシタは、Ｇ端子に接続され、他方のキャパシタはＶ端子に接続される。

図１３は、図１２に示すキャパシタ回路部品の作製方法を示す。図１３においても、電極用マスク２１Ａと、誘電体用マスク２１Ｃの２種類のマスクのみを用いる。図１０の場合と異なり、マスク２１Ｃは、対角に位置して互いに分離するマスク開口（白色部分）を有する。成膜工程では、図１１と同様に、マスク２１Ａとマスク２１Ｃを交互に使用し、多層化の都度、各マスクを９０°回転する。

誘電体用マスク２１Ｃの開口パターンを分割することで、キャパシタの形成と同時に、キャパシタ回路の中央部に、貫通孔（開口）２３を形成することができる。シグナル配線等に対応した層間接続部を個別に形成、もしくは独立した工程でパターニングする必要がない。また、固定されたマスクで形成できるため、コスト、パターン精度等に寄与する。

図１４は、第２実施形態に係る電子回路部品の作製方法を示す図である。第２実施形態では、電子回路部品として、ＬＣ回路部品を作製する。このとき、２種類のマスク、すなわち電極用マスク２１Ｄと誘電体用マスク２１Ｃを使用して、キャパシタとインダクタを同時に形成する。

誘電体用マスク２１Ｃは、図１３と同様に、対角の位置に分割されたマスク開口（白色部分）を有する。

電極用マスク２１Ｄは、キャパシタ電極用の開口３１と、インダクタコイル用の開口３２を有する。

まず、図１４（ａ）に示すように、マスク２１Ｄを用いて。平行に延びる一対の第１電極層１５ａと、インダクタ用のコイル配線２６を同時に形成する。

次に、図１４（ｂ）に示すように、マスク２１Ｃを用いて、電極層１５ａおよびインダクタ配線１６上に、対角位置に互い独立して位置する誘電体層１６を形成する。

次に、図１４（ｃ）に示すように、マスク２１Ｄを９０°回転して、第２電極層１５ｂを形成する。さらに図１４（ｄ）〜図１４（ｆ）に示すように、マスク２１Ｃとマスク２１Ｄを、９０°回転させながら交互に使用してスパッタを行なって、誘電体層１６と、電極層１５およびインダクタ用のコイル配線２６を積層する。これにより、Ｇ端子に接続する薄膜キャパシタ、Ｖ端子に接続する薄膜キャパシタ、およびこれらを取り巻くインダクタ用コイルが形成される。

図１４のＬＣ回路部品はまた、誘電体層１６を介して交差するキャパシタ電極１５の中央部に、シグナル配線Ｓのための貫通孔２３を有する。

薄膜キャパシタの各層と同時に、コイル状の多層配線が形成され、キャパシタとインダクタと同時に形成できる。したがって、個別にインダクタ層を設ける必要がなく、パターニング工程が不要なため、コスト低減に寄与する。また、積層することにより、コイルの巻き数が設定できるため、渦巻き配線のような大面積は不要である。

図１６は、２重コイルタイプのインダクタの作製方法を示す。２重コイルを形成するために、電極用マスクとして、キャパシタ開口３１の両側に２本のインダクタ用の開口３２を有するマスク２１Ｅを用いる。誘電体用マスクには、図１５と同様に、対角位置に互いに独立する開口を有するマスク２１Ｃを用いる。

また、図示はしないが、平行に並ぶ一対のキャパシタ開口３１の片側または両側に、インダクタ用の開口３２を２本以上配置する構成のマスクを用いてもよい。インダクタの配線を２本以上形成することで、２以上のインダクタコイルが作製される。追加するインダクタ配線の数に応じたインダクタコイルが形成される。

図１６は、第３実施形態に係る電子回路部品の構成を示す図である。第３実施形態では、電子回路部品として、多ピンキャパシタ回路部品を構成する。

第３実施形態では、第１の方向（たとえば縦方向）に平行に延びる複数の第１電極１５と、第１電極上に、独立して（互いに分離して）互い違いに配置される誘電体層１６と、誘電体層１６上に、第１の方向と直交する第２の方向（たとえば横方向）に平行に延びる複数の第２電極１５ｂとを有する。

第２電極１５ｂ上に、さらに、互い違いに配置される上層の誘電体層１６と、複数の平行な電極１５ｎとを、その延設方向を第１の方向と第２の方向に交互に変えながら、順次積層することで、互い違いに位置する多層キャパシタ回路が構成される。

また。誘電体層１６を介して互いに直交する方向に延びる電極の交差の中心に、シグナル配線用の貫通孔２３を多数有する多層多ピン回路が構成される。

図１７は、図１６の多層多ピンキャパシタ回路をパッケージ化した例である。図１７（ａ）に示すように、支持基板としての絶縁層に、Ｖ端子、Ｓ端子、Ｇ端子を含む複数の貫通電極が設けられている。図１７（ｂ）では、支持基板上に、図１６のマスク構成で作製された貫通孔を多層多ピンのキャパシタ回路が形成され、図１７（ｃ）で、全面を絶縁膜で覆い、パターニングしてインターポーザ型の回路素子が形成できる。各キャパシタの最上層にＶ電極、Ｇ電極が各々接続されているため、大容量が確保できる、また、積層数に応じ任意に容量が制御できる。

図９のスパッタ装置２０内に、絶縁層を形成するラインを設けることで、スパッタ工程だけでインターポーザ型電子回路部品が形成できる。

図１８は、キャパシタとインダクタが同時形成される多層多ピン型の電子回路部品の作製に用いられるマスク構成と、対応する成膜構成を示す図である。図１８の例では、基板の一角にインダクタ回路を形成するために、３種類のマスク２１Ｈ、２１Ｇ、２１Ｉを用いる。まず、図１８（ａ）に示すように、キャパシタ用の開口３１とインダクタ用の開口３２を有するマスク２１Ｈを用いて、第１の方向に延びるキャパシタ電極１５ａとインダクタ配線２６を最下層に形成する。次に、図１８（ｂ）に示すように、下層の電極１５ａ上に、互い違いに配置される誘電体層１６を形成する。次に、図１８（ｃ）に示すように、異なるパターン配置のマスク２１Ｉを用いて、第２の方向に延びる第２のキャパシタ電極１５ｂとインダクタ配線２６を形成する。このような工程を所望の層数だけ繰り返すことによって、多層薄膜キャパシタと、インダクタコイルが同時に形成される。キャパシタ電極用のマスク２１Ｈ、２１Ｉ内に、独立したインダクタ配線部を１ブロックとして形成することで、各層におけるパターニングを行なうことなく、同時工程でＬＣ回路が形成できる。

図１９は、図１８のＬＣ回路のパッケージ構成例を示す。図１９（ａ）に示すように、あらかじめパターニングした支持基板としての絶縁層を設ける。支持絶縁層には、インダクタの下部配線をリークさせる配線部３７が形成されている。図１９（ｂ）において、図１８と同様にしてＬＣ回路を形成した後、図１９（ｃ）でカバー絶縁層を形成し、パターニングすることで、インターポーザ型の電子回路部品が形成される。図１９（ｄ）に示すように、パッケージの上面から、２系統の配線部の接続３８ａ、３８ｂを確保することができる。

図２０は、図１９の変形例である。図２０（ａ）に示す支持絶縁層上の配線部３７に加えて、図２０（ｂ）の成膜後のカバー絶縁膜に、インダクタの上層配線をリークさせる配線３９を形成する（図２０（ｃ））。図２０（ｄ）に示すように、パッケージの上面において、Ｖ端子、Ｇ端子、Ｓ端子による配線部の接続を確保する。インダクタに関して、絶縁層での配線引き回しとともに、貫通孔（シグナル）部での配線接続が可能になる。したがって、回路基板に搭載する際の独立した引き回し電極の形成が不要になる。

図２１は、電極用マスクのパターン配置例を示す図である。図２１（ａ）に示すように、パターンＢの領域には、図２１（ｂ）のパターンＢのマスクが多数配置されており、パターンＡの領域には、図２１（ｂ）のパターンＡのマスクが多数配置されている。成膜時に、誘電体層の形成をはさんで基板を９０度回転することによって、長方形の多ピン型のＬＣ回路（図２１（ｄ））を一括して形成することができる。誘電体用のマスクは、パターンＡの開口とパターンＢの開口に対応する位置に、図１８（ｂ）のようなチェッカーボード状の開口を有する。誘電体用マスクと、パターンＡ及びＢを組み合わせた電極用のマスクの２種類のマスクで、長方形のＬＣ回路を一括形成できるため、スパッタのチャンパー数や、マスクの交換機能を低減することができる。

図２２は、キャパシタ領域とインダクタ領域が分断されたＬＣ回路を同時形成する例を示す。誘電体層のパターンもキャパシタ領域とインダクタ領域で分割することで、互いに独立したキャパシタ回路とインダクタ回路を、同時形成する。

図２２（ａ）に示すように、支持基板１４上に絶縁層４０を形成しパターニングし、ず２２（ｂ）に示すように、インダクタ用の引き回し配線（下層Ｌ配線）４１を支持基板４０上の絶縁層４０に覆われていない領域に形成する。支持基板１４と電極膜（配線膜）４１とは剥離が可能であるが、絶縁層４０と電極配線とは密着性が良好である。次に、図２２（ｃ）に示すように、キャパシタとインダクタを同時に形成し、図２２（ｄ）に示すように、カバー絶縁層を形成、パターニングする。最後に、図２２（ｅ）に示すように、インダクタ用の引き出し電極（上層Ｌ配線）４２を形成する。

図２２のＬＣ回路部品では、誘電体用のマスクに、キャパシタ用の開口と、インダクタ用の開口を独立して形成したものを用いる。

図２３は、図２２のＬＣ回路部品の作製に用いられるマスク構成と、対応する成膜構成を示す図である。

図２３（ａ）に示す電極用マスク２１Ｊを用いて、第１の方向に延びる下層のキャパシタ電極１５ａとインダクタ配線２６を同時に形成する。図２３（ｂ）に示すように、キャパシタ用誘電体とインダクタ用誘電体領域が分割された誘電体用マスク２１Ｋを用いて、下層キャパシタ電極１５ａの対角位置、すなわち互い違いの位置に、キャパシタ用誘電体層１６を、外側に位置するインダクタ用の誘電体層と分割して形成する。次に、図２３（ｃ）に示すように、マスク２１Ｊを９０°回転させて、下層の電極と直交する第２の方向に延びるキャパシタ電極１５ｂとインダクタ配線２６を形成する。さらに、図２３（ｄ）に示すように、マスク２１Ｋを９０°回転させて、誘電体層１６を形成する。マスク２１Ｊ、２１Ｋの開口パターンにより、中央部にシグナル配線Ｓにつながる貫通孔が形成される。さらに、図２３（ｅ）に示すようにマスク２１Ｊを１８０°の位相に設定して、キャパシタ電極１５ｃとインダクタ配線２６を形成し、図２３（ｆ）に示すように、インダクタ部分と分割した誘電体膜１６を形成する。このように、２種類のマスクを組み合わせて用いることで、エッチングすることなく、インダクタ領域とキャパシタ領域を分割することができる。

具体的な実施例では、シリコンウェハ上（ＳｉＯ２：５０００Å）に、図２２（ａ）の形状に絶縁層（ポリイミド：１０μｍ）４０を３００ｒｐｍのレートでスピンコート塗布した後、Ｎ₂雰囲気中、５００℃、２時間でベークする。

次に、図２２（ｂ）のように、インダクタ形成領域（ポリイミド外周部のＳｉＯ2場および接続用のポリイミド独立部）に、電解メッキにより、Ｃｕ（５μｍ）膜４１を形成する。

次に、図２２（ｃ）のように、電極用メタルマスク２１Ｊをセットし、下部電極材料として，Ｃｒ（０．３μｍ）／Ａｕ（０．７μｍ）をスパッタリングにより成膜する。Ｃｒのスパッタの際，ＤＣスパッタ装置を用い，基板バイアス（２００Ｗ〜３００Ｗ）を印加しながらスパッタリングを行なう。次いで、誘電体用メタルマスク２１Ｋをセットし、キャパシタ誘電体材料として，Ｂａ，Ｓｒ，Ｔｉで構成される酸化物Ｂａ_ｘＳｒ_１−ｘＴｉＯ_３（ＢＳＴ）をスパッタリング法により形成する。ＢＳＴは比較的大きな比誘電率（バルクでは１５００）を持ち，小型で大容量のキャパシタを実現するのに有効な材料である。ＢＳＴスパッタ膜の成膜条件は、基板温度２００℃、ガス圧力０．１Ｐａ、Ａｒ／Ｏ２比４：１、印加電力５００Ｗ，３０分のレートである。さらに、ＢＳＴ誘電体層１６の上に、電極用メタルマスク２１Ｋを９０°回転した状態でセットし，前述と同じスパッタ法で形成する。これを繰り返し、多層化することでキャパシタおよびインダクタ特性を任意の素子面積上に形成する。

次に、図２２（ｄ）および図２２（ｅ）のように、絶縁層と引き回し電極４２を上述した条件で形成することで、キャパシタとインダクタ部の配線を行う。

図２４は、図２３で作製されたＬＣ回路部品の搭載例を示す。図２４（ａ）は、インダクタコイル４５を、アンテナのように垂直に立てた搭載例を、図２４（ｂ）は、インダクタコイル４５を、水平に開いた搭載例である。インダクタ部の分離は、熱応力（ＹＡＧレーザによる加熱）または接着シートによるテープ剥離により行い、インダクタコイル４５を折り曲げて、キャパシタとインダクタ部を分離する。インダクタコイル４５をキャパシタ回路４６と分離することにより、ノイズ、共振等の特性上の不安定要素を抑制する。

図２５は、図２３で作製されたＬＣ回路部品のさらに別の搭載例を示す。図２５（ａ）は、パッケージタイプへの適用例である。パッケージ基板５１に実装された素子（チップ）４７の直上に、ＬＣ回路部品６０を搭載し、ワイヤーボンディングで接合する。図２５（ｂ）は、ＢＧＡタイプへの適用例である。基板５１の素子４７の搭載面と反対側の面に、ＬＣ回路部品６０を搭載し、ビア５３およびバンプ５２を介して、ＬＣ回路部品６０と素子４７を接続する。図２５（ｃ）は、インターポーザタイプへの適用例であう。基板５１上かつ素子４７の真下にＬＣ回路部品６０を挿入し、バンプ５２を介して接合する。

キャパシタおよびインダクタの接続を、片面もしくは層間で任意に行えるため、パッケージ、ＢＧＡ等の片面およびインターポーザ型の層間接続が簡易に行うことができる。

以上述べたように、実施形態においては、回路やトレンチホ−ルを形成した半導体基板、樹脂回路等に、直接、同時にキャパシタ・インダクタ回路が形成できる。また、フォトプロセス、エッチングプロセス等の工程が不要で、連続して多層化できるため、作製工程時間が短縮し，歩留まりに寄与することが大きい。

また、半導体集積回路素子（チップ）の直下にキャパシタを実装し，両者の距離を最短することができるため、キャパシタの低抵抗化および低インダクタンス化を達成できる。

キャパシタ形成工程と同時にインダクタ回路が形成できるため、半導体集積回路素子の高周波領域（ＧＨｚ帯）での安定動作を実現するモジュールを作製することができる。

最後に、以上の説明に関して、以下の付記を開示する。
（付記１） 第１の方向に平行に延びる複数の下部電極と、
前記複数の下部電極上に、当該下部電極に沿った長手方向の位置が一部重なり合うように互い違いに位置する誘電体層と、
前記誘電体層上に、前記第１の方向と直交する第２の方向に平行に延びる複数の上部電極と
を有し、基板上で互い違いに位置するキャパシタ回路を有する電子回路部品。
（付記２） 前記複数の下部電極は、第１の方向に平行に延びる一対の下部電極であり、
前記誘電体層は、前記一対の下部電極上の対角をなす位置に、対応する下部電極の長手方向の中心線を越えるように互い違いに配置され、
前記複数の上部電極は、前記誘電体層上で、前記第２の方向に平行に延びる一対の上部電極であることを特徴とする付記１に記載の電子回路部品。
（付記３） 前記基板は、貫通電極を有し、
前記誘電体層を介して互いに直交する下部電極と上部電極の交差の中心に、前記基板の貫通電極に接続する開口を有することを特徴とする付記１に記載の電子回路部品。
（付記４） 前記上部電極上に、当該上部電極に沿った長手方向の位置が一部重なり合うように互い違いに位置する第２の誘電層と、
前記第２の誘電層上に、前記第１の方向に平行に延びる複数の第３電極と、
をさらに有し、基板上で互い違いに位置する多層キャパシタ回路を有することを特徴とする付記１に記載の電子回路部品。
（付記５） 前記基板上にコイル状の立体配線をさらに有し、前記立体配線は、前記下部電極、上部電極、および第３電極の各々と対応する層に位置する複数の構成部分から成ることを特徴とする付記４に記載の電子回路部品。
（付記６） 前記コイル状の立体配線は、前記基板の各辺に沿ってスパイラル状に形成されるインダクタコイルであり、
当該インダクタコイルは、前記基板の一辺を回転軸として、前記基板上から開閉自在に分離されることを特徴とする付記５に記載の電子回路部品。
（付記７） 前記基板上に、前記立体配線を、基板側でリークさせる第１リーク配線をさらに有することを特徴とする付記５に記載の電子回路部品。
（付記８） 前記立体配線を、上面側でリークさせる第２のリーク配線をさらに有することを特徴とする付記７に記載の電子回路部品。
（付記９） 付記１に記載の電子回路部品と、
パッケージ基板と、
前記パッケージ基板に搭載され、前記電子回路部品に電気的に接続される半導体チップと
を備える半導体パッケージ。
（付記１０） 所定の方向に平行に延びる第１開口を有する電極用マスクを用いて、基板上に第１の方向に延びる複数の下部電極を形成し、
チェッカーボード状の開口を有する誘電体用マスクを用いて、前記下部電極上に、当該下部電極に沿った長手方向の位置が一部重なり合うように互い違いに配置される誘電体層を形成し、
前記電極用マスクを前記基板に対して相対的に９０°回転させて、前記誘電体層上に、前記第１の方向と直交する第２の方向に延びる複数の上部電極を形成する工程と
を含む電子回路部品の作製方法。
（付記１１） 前記誘電体用マスクは、互いに分離独立した複数の開口がチェッカーボード状に配置されており、
前記誘電体層を介した下部電極と上部電極の交差の中心に、開口が形成されることを特徴とする付記１０に記載の電子回路部品の作製方法。
（付記１２） 前記電極用マスクは、前記第１開口に加えインダクタ配線用の第２開口をさらに有し、
前記下部電極および上部電極の形成と同時に、コイル状のインダクタ配線の一部を形成する工程をさらに含むことを特徴とする請求項１０に記載の電子回路部品の作製方法。
（付記１３） 前記基板上の所定の領域に絶縁層を形成し、
前記絶縁層が形成されていない基板領域に、前記インダクタ配線に接続する引き回し電極を形成し、
前記絶縁膜上に、前記下部電極、誘電体膜および上部電極を含むキャパシタ回路を形成すると同時に、前記引き回し電極上に、コイル状のインダクタ回路を形成し、
前記インダクタ回路を、その一部を支軸として開閉自在に前記基板から分離する
工程をさらに含むことを特徴とする付記１２に記載の電子回路部品の作製方法。
（付記１４） 第１の方向に延びる第１開口パターンが配置される第１パターン領域と、前記第１の方向と直交する第２の方向に延びる第２開口パターンが配置される第２パターン領域を組み合わせた電極用マスクを用いて、基板上に下部電極を形成し、
前記下部電極上に、互い違いに位置する誘電体層を形成し、
前記電極用マスクを前記基板に対して相対的に９０°回転させて、前記誘電体層上に上部電極を形成する、
工程を含み、長方形の回路領域に、互い違いに位置するキャパシタ回路を形成する電子回路部品の作製方法。
（付記１５） 所定の方向に平行に延びる第１開口と、インダクタ配線用の第２開口とを有する電極用マスクと、
前記第１開口に対応する位置にチェッカーボード状に配置される開口を有する誘電体用マスクと
を含む成膜用マスクセット。
（付記１６） 第１の方向に延びる第１開口パターンが配置される第１パターン領域と、前記第１の方向と直交する第２の方向に延びる第２開口パターンが配置される第２パターン領域を組み合わせた電極用マスクと、
前記第１開口パターンおよび第２開口パターンに対応する位置にチェッカーボード状に配置される開口を有する誘電体用マスクと、
を含む成膜用マスクセット。

従来技術１として、パッケージタイプの電子回路の一例を示す図である。 従来技術２として、ＢＧＡタイプの電子回路装置の一例を示す図である。 従来技術３として、積層型セラミック部品の一例を示す図である。 従来技術４として、一般的な薄膜キャパシタの構成を示す図である。 従来技術５として、ＳＩＰタイプの電子回路部品の一例を示す図である。 従来技術６として、積層タイプの電子回路部品の一例を示す図である。 従来技術７として、キャパシタ形成後にインダクタを形成するＬＣ回路の構成例を示す図である。 本発明の第１実施形態に係るキャパシタ回路部品の構成を示す図である。 図８のキャパシタ回路部品の作製に用いられる成膜装置の一例を示す図である。 図８のキャパシタ回路部品の作製に用いられるマスクの構成例と、対応する成膜構成を示す図である。 図８のキャパシタ回路を多層化する例を示す図である。 図８のキャパシタ回路部品の変形例として、貫通ビアを有する基板を用いて、ＶＧＳ貫通部を設けた構成例を示す図である。 図１２のＶＧＳ貫通部を有するキャパシタ回路部品の作製に用いるマスク構成と、対応する成膜構成を示す図である。 本発明の第２実施形態に係る電子回路部品として、キャパシタとインダクタコイルとを同時形成するＬＣ回路部品の作製に用いるマスク構成と、対応する成膜構成を示す図である。 図１４の変形例として、キャパシタと２重コイルインダクタを同時形成する２重コイルＬＣ回路部品の作製に用いるマスク構成と、対応する成膜構成を示す図である。 本発明の第３実施形態に係る電子回路部品として、多ピンキャパシタ回路部品の作製に用いるマスク構成と、対応する成膜構成を示す図である。 図１６の多ピン構成を有する絶縁パッケージの構成例を示す図である。 多ピン配置のＬＣ回路部品の作製に用いるマスク構成と、対応する成膜構成を示す図である。 図１８の多ピン構成を有する絶縁パッケージＬＣ回路部品の構成例を示す図である。 多ピン構成を有する絶縁パッケージＬＣ回路部品の別の構成例を示す図である。 長方形のＬＣ回路部品の作成に用いられるマスクのパターン配置例を示す図である。 インダクタ配線部と薄膜キャパシタ部とを分離可能に形成する構成例を示す図である。 図２２の分離型のＬＣ回路部品の作製に用いられるマスク構成例と、対応する成膜工程を示す図である。 分離可能なインダクタ回路を、基板に対して開閉自在に剥離する例を示す図である。 図２４のＬＣ回路部品のパッケージ構成例を示す図である。

符号の説明

７ ビア電極
８ 支持基板（ＳＩＰ基板）
１０ 電子回路部品（キャパシタ回路部品）
１４ 支持基板
１５ 電極層
１５ａ 下部電極層
１５ｂ 上部電極層
１５ｃ 第３電極層
１６ 誘電体層
１７、４６ キャパシタ
１８ 誘電体ターゲット
１９ 電極ターゲット
２０ 成膜装置（スパッタ装置）
２１、２１Ａ〜２１Ｋ マスク
２２ 回転位置決め機構
２３ 貫通孔（開口）２３
２６ インダクタ用コイル配線
３１ キャパシタ用のマスク開口
３２ インダクタ配線用のマスク開口
３７ 下層リーク配線
３８ａ、３８ｂ 配線接続部
３９ 上層リーク配線
４０ 絶縁層
４１ 下層インダクタ配線（引き回し電極）
４２ 上層インダクタ配線（引き回し電極）
４５ インダクタコイル
４６ 半導体素子（チップ）
５１ パッケージ基板
６０ ＬＣ回路部品

Claims (5)

1. 第１の方向に平行に延びる複数の下部電極と、
   前記複数の下部電極上に、当該下部電極に沿った長手方向の位置が一部重なり合うように互い違いに位置する誘電体層と、
   前記誘電体層上に、前記第１の方向と直交する第２の方向に平行に延びる複数の上部電極と
   を有し、基板上で互い違いに位置するキャパシタ回路を構成する電子回路部品。
2. 前記複数の下部電極は、第１の方向に平行に延びる一対の下部電極であり、
   前記誘電体層は、前記一対の下部電極上の対角をなす位置に、対応する下部電極の長手方向の中心線を越えるように互い違いに配置され、
   前記複数の上部電極は、前記誘電体層上で、前記第２の方向に平行に延びる一対の上部電極であることを特徴とする請求項１に記載の電子回路部品。
3. 前記基板は、貫通電極を有し、
   前記誘電体層を介して互いに直交する下部電極と上部電極の交差の中心に、前記基板の貫通電極に接続する開口を有することを特徴とする請求項１に記載の電子回路部品。
4. 請求項１に記載の電子回路部品と、
   パッケージ基板と、
   前記パッケージ基板に搭載され、前記電子回路部品と電気的に接続される半導体チップと、
   を備える半導体パッケージ。
5. 所定の方向に平行に延びる第１開口を有する電極用マスクを用いて、基板上に第１の方向に延びる複数の下部電極を形成し、
   チェッカーボード状の開口を有する誘電体用マスクを用いて、前記下部電極上に、当該下部電極に沿った長手方向の位置が一部重なり合うように互い違いに配置される誘電体層を形成し、
   前記電極用マスクを前記基板に対して相対的に９０°回転させて、前記誘電体層上に、前記第１の方向と直交する第２の方向に延びる複数の上部電極を形成する工程と
   を含む電子回路部品の作製方法。
   

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