CN103022005A - 一种基于外围垂直互连技术的叠层型3d-mcm结构 - Google Patents
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Abstract
本发明公开了一种基于外围垂直互连技术的叠层型3D-MCM结构，包括上层多芯片组件MCM，外围垂直互连焊柱(1)，下层多芯片组件MCM，封装壳体(2)。上层多芯片组件是由上层芯片放置区、上层球栅阵列和高密度多层互连基板构成。下层多芯片组件是由下层芯片放置区、下层球栅阵列、互连球栅阵列和高密度多层互连基板构成。采用外围垂直互连焊柱的形式实现上下层多芯片组件间的互连，共用一个封装壳体，形成三维多芯片组件3D-MCM。所发明结构能满足复杂电子电路系统小型化、高性能和高可靠性要求。
Description
技术领域
本发明属于微电子技术领域，涉及微电子组装，特别是多芯片组件MCM，垂直互连叠层型三维多芯片组件3D-MCM技术，主要应用于实现复杂电子系统的小型化、高性能、高可靠性。
背景技术
微电子组装技术是减小电子设备体积重量、加快运算速度、提高可靠性、减少组装层次的关键技术，其中最引人瞩目的是多芯片组件MCM，而在多芯片组件MCM基础上发展起来的三维多芯片组件3D-MCM以其独有的优势也越来越多的受到国内外的重视。
国际上，以美、法等国为首的发达国家加强了对三维多芯片组件3D-MCM的研究。美国Honeywell公司采用AIN多层基板制作的航天计算机用存储和处理3D-MCM，上层包括两个双面组装的存储器组件，每面含有八个8×32K的SRAM，一个线性驱动器IC和一个备用SRAM；下层包括一个单面组装的处理器组件，内含5个1750A芯片。法国Thomson公司采用3D-MCM技术实现了便携式图像传输组件，包含一个微棱镜、一个312×287光电二极管阵列、九个IC芯片和四十个元件，而体积仅为14mm*11mm*10mm。目前国外3D-MCM主要应用于军用电子、航天电子和大型计算机等领域，主要产品有存储器、数字信号处理器、图像处理与识别系统、人工神经网络、大型并行计算机处理器以及二级缓存等。
目前国内的多芯片组件MCM研究单位虽然对3D-MCM也进行了一些探索，但总体来说尚属于起步阶段。美新半导体公司公开了一种利用PCB基板进行垂直互连的三维多芯片组件3D-MCM封装方法，在PCB基板侧壁和表面贴装有IC和MEMS等芯片，进行垂直方向贴片。中国航天时代电子公司第七七一研究所公开了一种三维多芯片组件3D-MCM的互连及封装方法，采用该方法的计算机单位面积连接点数大于10000个/dm2，热阻小于0.45℃/W，I/0数量为256个，组装效率达121％。
虽然近年来国内3D-MCM的研究小有成就，但是3D-MCM实用化工作方面尚属于起步阶段，与国外的应用水平和发展规模相比有较远距离。为了改变这种现状，所以展开相关研究。
发明内容
本发明提供了一种基于外围垂直互连技术的叠层型三维多芯片组件3D-MCM结构，在多芯片组件MCM的基础上，采用外围垂直互连技术，形成叠层型三维多芯片组件3D-MCM，用于满足复杂电子电路系统的小型化、高性能及高可靠性要求。
为了实现上述目的，本发明采用如下技术方案：
一种基于外围垂直互连技术的叠层型三维多芯片组件3D-MCM结构，包括上层多芯片组件MCM，外围垂直互连焊柱(1)，下层多芯片组件MCM，封装壳体(2)；
所述上层多芯片组件MCM，包括第一芯片放置区(3)、上层球栅阵列(4)和第一高密度多层互连基板(8)；第一芯片放置区(3)位于第一高密度多层互连基板(8)的上表面；该上层球栅阵列(4)位于第一高密度多层互连基板(8)的下表面；该第一芯片放置区(3)内各个芯片之间的互连通过在第一高密度多层互连基板(8)上布线实现；第一芯片放置区(3)内各个芯片与下层多芯片组件MCM中各个芯片之间的互连管脚以及与外围电路的互连管脚均连接到上层球栅阵列(4)；
所述外围垂直互连焊柱(1)是由上层球栅阵列(4)的各个焊球引出到互连球栅阵列(7)的垂直互连金属柱，所述外围垂直互连焊柱(1)用于实现上层多芯片组件MCM中各个芯片与下层多芯片组件MCM中各个芯片之间的互连，以及通过该外围垂直互连焊柱(1)，把上层多芯片组件MCM中各个芯片与外围电路的互连管脚连接到下层球栅阵列(6)；
所述下层多芯片组件MCM，包括第二芯片放置区(5)、下层球栅阵列(6)、互连球栅阵列(7)和第二高密度多层互连基板(9)；第二上层芯片放置区(5)位于第二高密度多层互连基板(9)的上表面；所述下层球栅阵列(6)位于第二高密度多层互连基板(9)的下表面；所述互连球栅阵列(7)位于第二高密度多层互连基板(9)的上表面和第二芯片放置区(5)的外围；第二芯片放置区(5)各个芯片之间的互连通过在第二高密度多层互连基板(9)上布线实现；该第二芯片放置区(5)中各个芯片与外围电路的互连管脚连接到下层球栅阵列(6)上；下层球栅阵列(7)作为叠层型三维多芯片组件3D-MCM中的所有芯片与外围电路的互连管脚；
所述的封装壳体(2)，包括四个侧面壳体和一个顶面壳体，叠层型三维多芯片组件3D-MCM中所有芯片均封装在该封装壳体(2)中。
所述的叠层型三维多芯片组件3D-MCM结构，上层多芯片组件MCM和下层多芯片组件MCM的互连采用外围互连的形式，上层球栅阵列(4)和互连球栅阵列(7)的阵列结构、焊盘尺寸、数量、间距完全一致，上层球栅阵列(4)的各个焊球与互连球栅阵列(7)的各个焊球在垂直方向上一一对应，采用外围垂直互连焊柱(1)实现上层多芯片组件MCM和下层多芯片组件MCM的外围互连。
所述的叠层型三维多芯片组件3D-MCM结构，上层多芯片组件MCM和下层多芯片组件MCM中芯片的全部互连管脚均由下层多芯片组件MCM的下层球栅阵列(6)引出。
所述的叠层型三维多芯片组件3D-MCM结构，第一高密度多层互连基板(8)板框尺寸比第二高密度多层互连基板(9)板框尺寸小，减小部分的大小为封装壳体(2)的尺寸。
本发明由于使用了叠层型三维多芯片组件3D-MCM结构，每层中的各元件可以更紧密的相互靠近安装，提高了组装效率和组装密度，上下层多芯片组件MCM之间的垂直互连长度远小于传统的平面互连长度，传输信号线长度变短，改善了信号的传输特性，提高了信号的质量以及传输速度，实现了产品的高性能和多功能化，减少了线间串扰噪声和组装层次，有效地提高了可靠性以及抗干扰能力，体积和重量均远较传统结构小，满足复杂电子电路系统小型化、高性能及高可靠性要求。
附图说明
图1是本发明叠层型三维多芯片组件3D-MCM结构的示意图；
图2是芯片放置区的布局示意图；
图3是本发明结构中下层多芯片组件的上表面俯视图；
具体实施方式
以下结合具体实施例，对本发明进行详细说明。
将本发明用于某实时成像系统中信号处理装置，该信号处理装置包括8片数字信号处理器DSP和32片同步动态随机存储器SDRAM。采用该叠层型三维多芯片组件3D-MCM结构，将8片DSP和32片SDRAM分割成两个相同结构的3D-MCM；每个3D-MCM包括有4片DSP和16片SDRAM，分为上层多芯片组件MCM和下层多芯片组件MCM；上层多芯片组件MCM和下层多芯片组件MCM均分别包括2片DSP和8片SDRAM。
参照图1，本发明结构包括4部分，第一部分为上层多芯片组件MCM，第二部分为外围垂直互连焊柱1，第三部分为下层多芯片组件MCM，第四部分是封装壳体2。
第一部分的上层多芯片组件MCM，包括第一芯片放置区3、上层球栅阵列4和第一高密度多层互连基板8。参照图2，该第一芯片放置区3包括2片DSP和8片SDRAM，各个芯片之间的互连通过在第一高密度多层互连基板8上布线实现；该上层多芯片组件MCM中各个芯片与下层多芯片组件MCM中各个芯片之间的互连管脚，以及与外围电路的互连管脚均连接到上层球栅阵列4。
第二部分的外围垂直互连焊柱1是由上层球栅阵列4的各个焊球引出到互连球栅阵列7的垂直互连金属柱，其中：互连球栅阵列7的阵列结构、焊盘尺寸、间距、数量均与上层球栅阵列4完全一致。该外围垂直互连焊柱1用于实现上层多芯片组件MCM中各个芯片与下层多芯片组件MCM中各个芯片之间的互连，以及通过该外围垂直互连焊柱1，把上层多芯片组件MCM中各个芯片与外围电路的互连管脚连接到下层球栅阵列6。
第三部分的下层多芯片组件MCM，包括第二芯片放置区5、下层球栅阵列6、互连球栅阵列7和第二高密度多层互连基板9。参照图3，该互连球栅阵列7位于第二芯片放置区5的外围。该第二芯片放置区5包括2片DSP和8片SDRAM，其中芯片布局与第一芯片放置区3的芯片布局相同，各个芯片之间的互连通过在第二高密度多层互连基板9上布线实现；该第二芯片放置区5中各个芯片与外围电路的互连管脚连接到下层球栅阵列6上。下层球栅阵列6作为叠层型三维多芯片组件3D-MCM中的所有芯片与外围电路的互连管脚。
第四部分的封装壳体2，包括四个侧面壳体和一个顶面壳体，叠层型三维多芯片组件3D-MCM中所有芯片均封装在该封装壳体2中。
对本发明中数字信号处理器DSP和同步动态随机存取存储器SDRAM的关键信号网络进行测试，其结果如表1：
表一
由表1可见，本发明基于外围垂直互连技术的叠层型3D-MCM结构能满足复杂电子电路系统的小型化、高性能及高可靠性要求。
应当理解的是，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本发明所附权利要求的保护范围。
Claims (4)
1.一种基于外围垂直互连技术的叠层型三维多芯片组件3D-MCM结构，其特征在于，包括上层多芯片组件MCM，外围垂直互连焊柱(1)，下层多芯片组件MCM，封装壳体(2)；
所述上层多芯片组件MCM，包括第一芯片放置区(3)、上层球栅阵列(4)和第一高密度多层互连基板(8)；第一芯片放置区(3)位于第一高密度多层互连基板(8)的上表面；该上层球栅阵列(4)位于第一高密度多层互连基板(8)的下表面；该第一芯片放置区(3)内各个芯片之间的互连通过在第一高密度多层互连基板(8)上布线实现；第一芯片放置区(3)内各个芯片与下层多芯片组件MCM中各个芯片之间的互连管脚以及与外围电路的互连管脚均连接到上层球栅阵列(4)；
所述外围垂直互连焊柱(1)是由上层球栅阵列(4)的各个焊球引出到互连球栅阵列(7)的垂直互连金属柱，所述外围垂直互连焊柱(1)用于实现上层多芯片组件MCM中各个芯片与下层多芯片组件MCM中各个芯片之间的互连，以及通过该外围垂直互连焊柱(1)，把上层多芯片组件MCM中各个芯片与外围电路的互连管脚连接到下层球栅阵列(6)；
所述下层多芯片组件MCM，包括第二芯片放置区(5)、下层球栅阵列(6)、互连球栅阵列(7)和第二高密度多层互连基板(9)；第二上层芯片放置区(5)位于第二高密度多层互连基板(9)的上表面；所述下层球栅阵列(6)位于第二高密度多层互连基板(9)的下表面；所述互连球栅阵列(7)位于第二高密度多层互连基板(9)的上表面和第二芯片放置区(5)的外围；第二芯片放置区(5)各个芯片之间的互连通过在第二高密度多层互连基板(9)上布线实现；该第二芯片放置区(5)中各个芯片与外围电路的互连管脚连接到下层球栅阵列(6)上；下层球栅阵列(6)作为叠层型三维多芯片组件3D-MCM中的所有芯片与外围电路的互连管脚；
所述的封装壳体(2)，包括四个侧面壳体和一个顶面壳体，叠层型三维多芯片组件3D-MCM中所有芯片均封装在该封装壳体(2)中。
2.根据权利要求1所述的叠层型三维多芯片组件3D-MCM结构，其特征在于，上层多芯片组件MCM和下层多芯片组件MCM的互连采用外围互连的形式，上层球栅阵列(4)和互连球栅阵列(7)的阵列结构、焊盘尺寸、数量、间距完全一致，上层球栅阵列(4)的各个焊球与互连球栅阵列(7)的各个焊球在垂直方向上一一对应，采用外围垂直互连焊柱(1)实现上层多芯片组件MCM和下层多芯片组件MCM的外围互连。
3.根据权利要求1所述的叠层型三维多芯片组件3D-MCM结构，其特征在于，上层多芯片组件MCM和下层多芯片组件MCM中芯片的全部互连管脚均由下层多芯片组件MCM的下层球栅阵列(6)引出。
4.根据权利要求1所述的叠层型三维多芯片组件3D-MCM结构，其特征在于，第一高密度多层互连基板(8)板框尺寸比第二高密度多层互连基板(9)板框尺寸小，减小部分的大小为封装壳体(2)的尺寸。
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