JPH0374415B2 - - Google Patents
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- JPH0374415B2 JPH0374415B2 JP59109494A JP10949484A JPH0374415B2 JP H0374415 B2 JPH0374415 B2 JP H0374415B2 JP 59109494 A JP59109494 A JP 59109494A JP 10949484 A JP10949484 A JP 10949484A JP H0374415 B2 JPH0374415 B2 JP H0374415B2
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- access
- video ram
- display controller
- ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パソコン、デイスプレイ端末などに
設けられるビデオRAMへのアクセスを高速化す
るビデオRAMのアクセス方法に関する。
設けられるビデオRAMへのアクセスを高速化す
るビデオRAMのアクセス方法に関する。
一般にこの種のビデオRAMにはCPU側から、
表示パターンに相当する表示内容がデータとして
書き込まれ、一方デイスプレイコントローラはこ
のようにしてビデオRAMに書き込まれた内容を
読み出し、CRT、液晶などの表示画面に表示す
る。このようにしてCPUとデイスプレイコント
ローラの双方は１つのビデオRAMを互にアクセ
スすることになるのであるが、この場合従来技術
においては後述するように一般に、デイスプレイ
側がビデオRAMに優先的にアクセスできるよう
になつており、それに対しCPU側は空いた時間
しかアクセスできないようになつている。特に、
デイスプレイとして液晶を用いている場合には、
CPUとデイスプレイコントローラがそれぞれビ
デオRAMを使用する比率は例えば１：10程度と
なつてCPUのアクセス時間が短くなり、表示画
面の切替特にその全面を書替えるような場合には
そのために時間を要し、所望の切替速度がえられ
ていない。
表示パターンに相当する表示内容がデータとして
書き込まれ、一方デイスプレイコントローラはこ
のようにしてビデオRAMに書き込まれた内容を
読み出し、CRT、液晶などの表示画面に表示す
る。このようにしてCPUとデイスプレイコント
ローラの双方は１つのビデオRAMを互にアクセ
スすることになるのであるが、この場合従来技術
においては後述するように一般に、デイスプレイ
側がビデオRAMに優先的にアクセスできるよう
になつており、それに対しCPU側は空いた時間
しかアクセスできないようになつている。特に、
デイスプレイとして液晶を用いている場合には、
CPUとデイスプレイコントローラがそれぞれビ
デオRAMを使用する比率は例えば１：10程度と
なつてCPUのアクセス時間が短くなり、表示画
面の切替特にその全面を書替えるような場合には
そのために時間を要し、所望の切替速度がえられ
ていない。
第４図は、従来のビデオRAMアクセス方法が
適用される場合の、ビデオRAMとCPUおよびデ
イスプレイコントローラとの相互関係を示すもの
で、１はCPU、２はビデオ−RAM、３はデイス
プレイコントローラを示す。この場合、常時デイ
スプレイコントローラ３側がビデオRAMを使用
している間は、デイスプレイコントローラ３の
BUSY端子から出力される信号によつて、まず
マルチプレクサ４１，４２がデイスプレイコント
ローラ側のアドレスバスとデータバスをビデオ
RAMに接続すると共に、該信号によつて更にゲ
ート５および６を制御し、ゲート５からはCPU
１を待機させるウエイト（WAIF）信号が出力さ
れると共にゲート６を閉じてCPU１からの読出
し用又は書込み用信号がビデオRAMに入力され
るのを阻止する。
適用される場合の、ビデオRAMとCPUおよびデ
イスプレイコントローラとの相互関係を示すもの
で、１はCPU、２はビデオ−RAM、３はデイス
プレイコントローラを示す。この場合、常時デイ
スプレイコントローラ３側がビデオRAMを使用
している間は、デイスプレイコントローラ３の
BUSY端子から出力される信号によつて、まず
マルチプレクサ４１，４２がデイスプレイコント
ローラ側のアドレスバスとデータバスをビデオ
RAMに接続すると共に、該信号によつて更にゲ
ート５および６を制御し、ゲート５からはCPU
１を待機させるウエイト（WAIF）信号が出力さ
れると共にゲート６を閉じてCPU１からの読出
し用又は書込み用信号がビデオRAMに入力され
るのを阻止する。
そしてデイスプレイコントローラ３側からビデ
オRAMを使用しない所謂空き時間中は、該
BUSY端子から出力される信号がなく、それに
よつてマルチプレクサ４１，４２がビデオRAM
に接続されるアドレスバスとデータバスをデイス
プレイコントローラ側の各バスからCPU側の各
バスに切替えると共にゲート５から出力されてい
たウエイト信号を止め更にゲート６を開いて
CPUからビデオRAMへのデータ書込み又はビデ
オRAMからCPUへのデータ読出しを可能にす
る。なおは読出し用信号、は書込み用信
号、は上位アドレス、すなわち特定のビデオ
RAMを選択するためのチツプセレクト信号を示
す。
オRAMを使用しない所謂空き時間中は、該
BUSY端子から出力される信号がなく、それに
よつてマルチプレクサ４１，４２がビデオRAM
に接続されるアドレスバスとデータバスをデイス
プレイコントローラ側の各バスからCPU側の各
バスに切替えると共にゲート５から出力されてい
たウエイト信号を止め更にゲート６を開いて
CPUからビデオRAMへのデータ書込み又はビデ
オRAMからCPUへのデータ読出しを可能にす
る。なおは読出し用信号、は書込み用信
号、は上位アドレス、すなわち特定のビデオ
RAMを選択するためのチツプセレクト信号を示
す。
このようにビデオRAMへのアクセスの優先は
デイスプレイコントローラであり、CPUはデイ
スプレイコントローラがビデオRAMをアクセス
しない空き時間にしかアクセスできず、その比率
は例えば液晶の場合上述したように約10％程度に
しか達しない。このためにスクロールアツプなど
画面の連続書替え時にその書替え速度が遅くな
る。特にデイスプレイコントローラをグラフイツ
クモードで使用した場合には、CPUは画面内容
をドツトイメージで埋めるようにビデオRAMを
アクセスするものであり、この場合１つの文字は
例えば８バイトのデータで構成たれるため例えば
2000文字表示デイスプレイの場合RAM容量は16
キロバイトにも及び、したがつてその表示画面が
液晶の場合などには、CPUがビデオRAMをアク
セスできる時間の比率が10％程度にすぎないこと
から、その画面を全面書替するような場合の切替
速度が著しく低下するという問題点があつた。
デイスプレイコントローラであり、CPUはデイ
スプレイコントローラがビデオRAMをアクセス
しない空き時間にしかアクセスできず、その比率
は例えば液晶の場合上述したように約10％程度に
しか達しない。このためにスクロールアツプなど
画面の連続書替え時にその書替え速度が遅くな
る。特にデイスプレイコントローラをグラフイツ
クモードで使用した場合には、CPUは画面内容
をドツトイメージで埋めるようにビデオRAMを
アクセスするものであり、この場合１つの文字は
例えば８バイトのデータで構成たれるため例えば
2000文字表示デイスプレイの場合RAM容量は16
キロバイトにも及び、したがつてその表示画面が
液晶の場合などには、CPUがビデオRAMをアク
セスできる時間の比率が10％程度にすぎないこと
から、その画面を全面書替するような場合の切替
速度が著しく低下するという問題点があつた。
本発明はかかる問題点を解決し、その目的とす
るところは、CPUがビデオRAMをアクセスでき
る時間の比率、換言すればCPU側からのビデオ
RAMの使用比率を上げて表示画面の切替えを高
速化するとともに表示画面の鮮明さを維持するこ
とにある。
るところは、CPUがビデオRAMをアクセスでき
る時間の比率、換言すればCPU側からのビデオ
RAMの使用比率を上げて表示画面の切替えを高
速化するとともに表示画面の鮮明さを維持するこ
とにある。
本発明によれば、CPUとデイスプレイコント
ローラの両方からビデオRAMへのアクセスを行
うに際し、該CPUからのアクセスが該デイスプ
レイコントローラに対して常に優先するように該
ビデオRAMをアクセスする方法であつて、任意
のタイミングで前記CPUから前記ビデオRAMへ
のアクセスを許容し、該CPUからアクセスが有
つた時は該アクセス毎に該CPUを所定期間ウエ
イト状態にし、該ウエイト状態となるウエイト期
間の終了後に前記CPUから前記ビデオRAMへの
アクセスを行い、前記ウエイト期間中は前記デイ
スプレイコントローラから前記ビデオRAMへの
アクセスを許容し、且つ、前記CPUからのアク
セスが無い時は任意のタイミングで前記デイスプ
レイコントローラからのアクセスを許容すること
を特徴とするビデオRAMのアクセス方法が提供
される。
ローラの両方からビデオRAMへのアクセスを行
うに際し、該CPUからのアクセスが該デイスプ
レイコントローラに対して常に優先するように該
ビデオRAMをアクセスする方法であつて、任意
のタイミングで前記CPUから前記ビデオRAMへ
のアクセスを許容し、該CPUからアクセスが有
つた時は該アクセス毎に該CPUを所定期間ウエ
イト状態にし、該ウエイト状態となるウエイト期
間の終了後に前記CPUから前記ビデオRAMへの
アクセスを行い、前記ウエイト期間中は前記デイ
スプレイコントローラから前記ビデオRAMへの
アクセスを許容し、且つ、前記CPUからのアク
セスが無い時は任意のタイミングで前記デイスプ
レイコントローラからのアクセスを許容すること
を特徴とするビデオRAMのアクセス方法が提供
される。
上記ビデオRAMのアクセス方法においては、
CPUがビデオRAMに所定ビツト、例えば１バイ
ト又は１ワードアクセスする毎に、該CPU自身
に所定時間長のウエイト信号が供給されて、その
間CPUは待機してデイスプレイコントローラ側
の動作を可能とし、また該ウエイト信号が解除さ
れている間に、該デイスプレイコントローラをデ
イスエイブル、すなわちその動きを止めた状態に
して該CPU側からのアクセスを行うものである。
CPUがビデオRAMに所定ビツト、例えば１バイ
ト又は１ワードアクセスする毎に、該CPU自身
に所定時間長のウエイト信号が供給されて、その
間CPUは待機してデイスプレイコントローラ側
の動作を可能とし、また該ウエイト信号が解除さ
れている間に、該デイスプレイコントローラをデ
イスエイブル、すなわちその動きを止めた状態に
して該CPU側からのアクセスを行うものである。
第１図は、本発明のビデオRAMアクセス方法
が適用される場合の、ビデオRAMとCPUおよび
デイスプレイコントローラとの相互関係を示すも
ので、第４図と対応する部分は第４図と同一の符
号が付されている。
が適用される場合の、ビデオRAMとCPUおよび
デイスプレイコントローラとの相互関係を示すも
ので、第４図と対応する部分は第４図と同一の符
号が付されている。
この場合第４図に示される従来技術において
は、前述したようにビデオRAMへのアクセスの
優先はデイスプレイコントローラであり、CPU
はデイスプレイコントローラがビデオRAMをア
クセスしない空き時間にしかアクセスできないよ
うに構成されているのに対し第１図に示される本
発明においては、その前提として、ビデオRAM
へのアクセスの優先はCPU側にされており、
CPU側において、ビデオRAMへのアクセスのタ
イミングをコントロールするようにされている。
そしてこの場合CPUはアクセス１サイクルにお
いて１バイト（８ビツト）又は１ワード（16ビツ
ト）のアクセスを行なう。
は、前述したようにビデオRAMへのアクセスの
優先はデイスプレイコントローラであり、CPU
はデイスプレイコントローラがビデオRAMをア
クセスしない空き時間にしかアクセスできないよ
うに構成されているのに対し第１図に示される本
発明においては、その前提として、ビデオRAM
へのアクセスの優先はCPU側にされており、
CPU側において、ビデオRAMへのアクセスのタ
イミングをコントロールするようにされている。
そしてこの場合CPUはアクセス１サイクルにお
いて１バイト（８ビツト）又は１ワード（16ビツ
ト）のアクセスを行なう。
このようにビデオRAMへのアクセスをCPU優
先モードとすることにより表示画面の切替えのス
ピードアツプをはかることができるが、その反
面、仮にCPUのみが連続してビデオRAMをアク
セスするとデイスプレイコントローラ側からのア
クセスを行うことができなくなり表示画面が消え
るか又は不鮮明になつてしまう。
先モードとすることにより表示画面の切替えのス
ピードアツプをはかることができるが、その反
面、仮にCPUのみが連続してビデオRAMをアク
セスするとデイスプレイコントローラ側からのア
クセスを行うことができなくなり表示画面が消え
るか又は不鮮明になつてしまう。
このため第１図の実施例においてはCPU側か
ら１バイト又は１ワードのアクセスをする毎に、
先ずCPU自身を所定の時間長だけ待機させ、そ
の後、CPU側からのアクセスを可能とするよう
なタイミングコントロールを行うためのタイミン
グコントローラ７が設けられている。
ら１バイト又は１ワードのアクセスをする毎に、
先ずCPU自身を所定の時間長だけ待機させ、そ
の後、CPU側からのアクセスを可能とするよう
なタイミングコントロールを行うためのタイミン
グコントローラ７が設けられている。
すなわち第１図において、CPU側から上位ア
ドレスすなわち特定のビデオRAMを選択するチ
ツプセレクト信号が出力され、更に当該ビデ
オRAMに対する書込み用信号又は読出し用
信号が出力されると、これらの信号が入力さ
れるタイミングコントローラ７はCPUに対し該
CPUを待機させるためのウエイト信号を
発生する。
ドレスすなわち特定のビデオRAMを選択するチ
ツプセレクト信号が出力され、更に当該ビデ
オRAMに対する書込み用信号又は読出し用
信号が出力されると、これらの信号が入力さ
れるタイミングコントローラ７はCPUに対し該
CPUを待機させるためのウエイト信号を
発生する。
この場合そのウエイト時間は、表示画面をある
程度鮮明に保つことと、表示画面の書替えの高速
化を計ることとの両者からデイスプレイの種類に
応じて適当な時間が設定されるものでデイスプレ
イとして液晶を用いた場合の１例としてはCPU
アクセスタイムを1μsとしたときウエイト時間を
2μsとする。
程度鮮明に保つことと、表示画面の書替えの高速
化を計ることとの両者からデイスプレイの種類に
応じて適当な時間が設定されるものでデイスプレ
イとして液晶を用いた場合の１例としてはCPU
アクセスタイムを1μsとしたときウエイト時間を
2μsとする。
次いで該タイミングコントローラ７において設
定された所定時間が経過すると、プレイコントロ
ーラ３のデイスエイブル端子DISENに供給され
るDISP／信号（Ｈレベルのときはデイスプ
レイ側からのアクセスを有効とし、Ｌレベルのと
きはCPU側からのアクセスを有効とする信号）
をＬレベルにしてデイスプレイコントローラ３を
デイスエイブルにする。これと同時に該信号は、
マルチプレクサ４１，４２およびゲート６にも供
給されるので、それによつてマルチプレクサ４
１，４２がビデオRAMに接続するアドレスバス
とデータバスをデイスプレイコントローラ側から
CPU側に切換えると共に、チツプセレクト信号
CSが入力されているゲート６を開く。更に上述
したウエイト信号も解除されるため、こ
の時点でCPU側からビデオRAMに対する書込み
又は読出しが行われる。なおCKはCPUからタイ
ミングコントローラに与えられる同期用クロツク
信号である。
定された所定時間が経過すると、プレイコントロ
ーラ３のデイスエイブル端子DISENに供給され
るDISP／信号（Ｈレベルのときはデイスプ
レイ側からのアクセスを有効とし、Ｌレベルのと
きはCPU側からのアクセスを有効とする信号）
をＬレベルにしてデイスプレイコントローラ３を
デイスエイブルにする。これと同時に該信号は、
マルチプレクサ４１，４２およびゲート６にも供
給されるので、それによつてマルチプレクサ４
１，４２がビデオRAMに接続するアドレスバス
とデータバスをデイスプレイコントローラ側から
CPU側に切換えると共に、チツプセレクト信号
CSが入力されているゲート６を開く。更に上述
したウエイト信号も解除されるため、こ
の時点でCPU側からビデオRAMに対する書込み
又は読出しが行われる。なおCKはCPUからタイ
ミングコントローラに与えられる同期用クロツク
信号である。
第２図は、上記タイミングコントローラ７の具
体的回路の１例を示すもので、第３図にそのタイ
ムチヤートが示される。
体的回路の１例を示すもので、第３図にそのタイ
ムチヤートが示される。
ここで該タイミングコントローラの動作をその
タイムチヤートにしたがつて説明すると、先ずク
ロツク信号CKのT1サイクルにおいて、チツプセ
レクト信号がＬレベルになつて所定のビデオ
RAMが選択され、次いでT2サイクルにおいて
CPUから該ビデオRAMに対する書込み用信号
WR又は読出し用信号が印加されてその何れ
かがＬレベルになると、これらの信号が入力され
るアンドゲート７１、オアゲート７２を介してＡ
点の電位はＬレベルとなり、これにより第３図に
も示されるようにオアゲート７７の出力側のウエ
イト信号をＬレベルにしてCPUを待機さ
せる。
タイムチヤートにしたがつて説明すると、先ずク
ロツク信号CKのT1サイクルにおいて、チツプセ
レクト信号がＬレベルになつて所定のビデオ
RAMが選択され、次いでT2サイクルにおいて
CPUから該ビデオRAMに対する書込み用信号
WR又は読出し用信号が印加されてその何れ
かがＬレベルになると、これらの信号が入力され
るアンドゲート７１、オアゲート７２を介してＡ
点の電位はＬレベルとなり、これにより第３図に
も示されるようにオアゲート７７の出力側のウエ
イト信号をＬレベルにしてCPUを待機さ
せる。
またＡ点の電位はインバータ７３を通してワン
シヨツトマルチバイブレータ７５のＢ端子に入力
され、該マルチバイブレータ７５の出力端子に
あたるＢ点の電位は、該マルチバイブレータ７５
によつて設定された時間だけＬレベルを維持して
おり、この時間によつてCPUが待機する時間が
決まつてくる。なおこのワンシヨツトマルチバイ
ブレータの代りに例えばカウンタを用い、そのカ
ウント数によつて所定の時間を設定することもで
きる。
シヨツトマルチバイブレータ７５のＢ端子に入力
され、該マルチバイブレータ７５の出力端子に
あたるＢ点の電位は、該マルチバイブレータ７５
によつて設定された時間だけＬレベルを維持して
おり、この時間によつてCPUが待機する時間が
決まつてくる。なおこのワンシヨツトマルチバイ
ブレータの代りに例えばカウンタを用い、そのカ
ウント数によつて所定の時間を設定することもで
きる。
一方該マルチバイブレータで設定された時間中
は出力端子ＱにあたるＣ点の電位はＨレベルとな
るので、オアゲート７８の出力側のDISP／
信号は、CPUからビデオRAMに対する書込み用
又は読出し用信号が生じてＡ点の電位がＬレベル
となつた後もＨレベルを維持しその間はデイスプ
レイコントローラをデイスエイブルとすることな
く、デイスプレイコントローラ側からのアクセス
を許容している。
は出力端子ＱにあたるＣ点の電位はＨレベルとな
るので、オアゲート７８の出力側のDISP／
信号は、CPUからビデオRAMに対する書込み用
又は読出し用信号が生じてＡ点の電位がＬレベル
となつた後もＨレベルを維持しその間はデイスプ
レイコントローラをデイスエイブルとすることな
く、デイスプレイコントローラ側からのアクセス
を許容している。
そして該マルチバイブレータで設定された時間
が経過すると、Ｂ点の電位はＨレベルとなり、一
方Ｃ点の電位はＬレベルとなるため、この時点で
オアゲート７８の出力側のDISP／信号がＬ
レベルとなつて、デイスプレイコントローラへの
デイスエイブル指令を有効なものとする。
が経過すると、Ｂ点の電位はＨレベルとなり、一
方Ｃ点の電位はＬレベルとなるため、この時点で
オアゲート７８の出力側のDISP／信号がＬ
レベルとなつて、デイスプレイコントローラへの
デイスエイブル指令を有効なものとする。
一方、そのＤ端子にＢ点に電位が入力されるＤ
フリツプフロツプ７６は、Ｂ点の電位がＨレベル
になるとその直後のクロツクパルスCKの立下り
時においてその出力端子ＱにあたるＤ点の電位が
Ｈレベルとなる。これによりオアゲート７７の出
力側のウエイト信号がＨレベルになり
CPUへの待機指令が解除される。
フリツプフロツプ７６は、Ｂ点の電位がＨレベル
になるとその直後のクロツクパルスCKの立下り
時においてその出力端子ＱにあたるＤ点の電位が
Ｈレベルとなる。これによりオアゲート７７の出
力側のウエイト信号がＨレベルになり
CPUへの待機指令が解除される。
したがつてそれまで待機していたCPUはこの
時点でビデオRAMへのアクセスが可能となり、
CPUからビデオRAMに対して１バイト又は１ワ
ードの書込み又は読出しが行われる。
時点でビデオRAMへのアクセスが可能となり、
CPUからビデオRAMに対して１バイト又は１ワ
ードの書込み又は読出しが行われる。
そしてこの書込み又は読出しが終つた時点、す
なわちＡ点の電位がＨレベルになつた時点で
DISP／信号がＨレベルに戻つてデイスプレ
イコントローラへのデイスエイブル指令が解除さ
れアクセス１サイクルを終了する。
なわちＡ点の電位がＨレベルになつた時点で
DISP／信号がＨレベルに戻つてデイスプレ
イコントローラへのデイスエイブル指令が解除さ
れアクセス１サイクルを終了する。
以上のようにビデオRAMに対するアクセス１
サイクルは基本的には４サイクルのクロツク信号
で終了する（T1サイクルチツプセレクト信号
を生じ、T2サイクルで書込み用又は読出し用信
号を生じ、T3サイクルでCPUがアクセス処理を
行い、T4サイクルでその処理を終る）のである
が、本発明ではCPUを所定時間だけ待機させる
ために、T3サイクルとT4サイクルとの間に所定
の数のウエイトサイクルTwが挿入される。
サイクルは基本的には４サイクルのクロツク信号
で終了する（T1サイクルチツプセレクト信号
を生じ、T2サイクルで書込み用又は読出し用信
号を生じ、T3サイクルでCPUがアクセス処理を
行い、T4サイクルでその処理を終る）のである
が、本発明ではCPUを所定時間だけ待機させる
ために、T3サイクルとT4サイクルとの間に所定
の数のウエイトサイクルTwが挿入される。
なお第３図に示されるようにデイスプレイコン
トローラに現実にデイスエイブル指令がかかるの
はDISP／信号がＬレベルになる間であつ
て、これはクロツク信号で１サイクル余の期間に
すぎない。したがつてアクセス１サイクルに対す
るウエイトサイクルの比率の1/2程度にとつたと
しても、デイスプレイ側をデイスエイブルにして
その動きを現実に止めている期間はそれに比し更
に短かくなつているものである。
トローラに現実にデイスエイブル指令がかかるの
はDISP／信号がＬレベルになる間であつ
て、これはクロツク信号で１サイクル余の期間に
すぎない。したがつてアクセス１サイクルに対す
るウエイトサイクルの比率の1/2程度にとつたと
しても、デイスプレイ側をデイスエイブルにして
その動きを現実に止めている期間はそれに比し更
に短かくなつているものである。
本発明によれば、CPU、デイスプレイコント
ローラの両方からビデオRAMへのアクセスを行
うにあたり、CPU優先モードとすることによつ
て表示画面の切替えを高速化することができると
共に、所定ビツト例えば１バイト又は１ワードア
クセス毎に所定時間だけウエイト信号をCPUに
供給することによつて表示画面の鮮明さを維持す
ることができる。
ローラの両方からビデオRAMへのアクセスを行
うにあたり、CPU優先モードとすることによつ
て表示画面の切替えを高速化することができると
共に、所定ビツト例えば１バイト又は１ワードア
クセス毎に所定時間だけウエイト信号をCPUに
供給することによつて表示画面の鮮明さを維持す
ることができる。
第１図は本発明の１実施例としてのビデオ
RAMアクセス方法が適用される場合の、ビデオ
RAMとCPUおよびデイスプレイコントローラと
の相互関係を示すブロツク図、第２図は第１図に
おけるタイミングコントローラの１具体例を示す
回路図、第３図は、第２図のタイミングコントロ
ーラのタイムチヤートを示す図、第４図は、従来
のビデオRAMアクセス方法が適用される場合
の、ビデオRAMとCPUおよびデイスプレイコン
トローラとの相互関係を示すブロツク図である。 （符号の説明）、１……CPU、２……ビデオ
RAM、３……デイスプレイコントローラ、４
１，４２……マルチプレクサ、５，６……ゲート
回路、７……タイミングコントローラ。
RAMアクセス方法が適用される場合の、ビデオ
RAMとCPUおよびデイスプレイコントローラと
の相互関係を示すブロツク図、第２図は第１図に
おけるタイミングコントローラの１具体例を示す
回路図、第３図は、第２図のタイミングコントロ
ーラのタイムチヤートを示す図、第４図は、従来
のビデオRAMアクセス方法が適用される場合
の、ビデオRAMとCPUおよびデイスプレイコン
トローラとの相互関係を示すブロツク図である。 （符号の説明）、１……CPU、２……ビデオ
RAM、３……デイスプレイコントローラ、４
１，４２……マルチプレクサ、５，６……ゲート
回路、７……タイミングコントローラ。
Claims (1)
- 【特許請求の範囲】 １ CPUとデイスプレイコントローラの両方か
らビデオRAMへのアクセスを行うに際し、該
CPUからのアクセスが該デイスプレイコントロ
ーラに対して常に優先するように該ビデオRAM
をアクセスする方法であつて、 任意のタイミングで前記CPUから前記ビテオ
RAMへのアクセスを許容し、該CPUからアクセ
スが有つた時は該アクセス毎に該CPUを所定期
間ウエイト状態にし、該ウエイト状態となるウエ
イト期間の終了後に前記CPUから前記ビデオ
RAMへのアクセスを行い、前記ウエイト期間中
は前記デイスプレイコントローラから前記ビデオ
RAMへのアクセスを許容し、且つ、前記CPUか
らのアクセスが無い時は任意のタイミングで前記
デイスプレイコントローラからのアクセスを許容
することを特徴とするビデオRAMのアクセス方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10949484A JPS60254225A (ja) | 1984-05-31 | 1984-05-31 | ビデオｒａｍのアクセス方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10949484A JPS60254225A (ja) | 1984-05-31 | 1984-05-31 | ビデオｒａｍのアクセス方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254225A JPS60254225A (ja) | 1985-12-14 |
| JPH0374415B2 true JPH0374415B2 (ja) | 1991-11-26 |
Family
ID=14511670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10949484A Granted JPS60254225A (ja) | 1984-05-31 | 1984-05-31 | ビデオｒａｍのアクセス方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254225A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2691031B2 (ja) * | 1989-10-20 | 1997-12-17 | 株式会社テック | メモリ制御装置 |
| CN100382119C (zh) * | 2003-02-25 | 2008-04-16 | 三菱电机株式会社 | 矩阵型显示装置及其显示方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5991559A (ja) * | 1982-11-17 | 1984-05-26 | Sony Corp | メモリの書き込み回路 |
-
1984
- 1984-05-31 JP JP10949484A patent/JPS60254225A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5991559A (ja) * | 1982-11-17 | 1984-05-26 | Sony Corp | メモリの書き込み回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60254225A (ja) | 1985-12-14 |
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