JPS63133227A - 表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、電子タイプライタ−の文書の表示等に用いら
れる表示装置に関するものである。

従来の技術 従来から電子タイプライタ−やワードプロセッサは、多
量の文書を記憶でき、かつ高速なデータ転送や表示等が
可能なものが要求されている。特に表示装置については
、従来からある陰極線管ディスプレイ（以下、ＣＲＴと
略称する。）に加え様々なものが開発され、電子タイプ
ライタ−への応用が高まりつつある。

以下に従来の電子タイプライタ−について説明する。

第５図は従来の電子タイプライタ−のメモリマツプであ
り、アドレス６０００〜６ＦＦＦ（１６進数表示。）は
中央処理装置（以下、ＣＰＵと略称する。図では省略さ
れている。）が演算のためにデータを一時的に出入する
ワークエリア、アドレス７０００〜７ＦＦＦは入力・更
新された文書を記憶するテキストエリア（以下、ＴＸＴ
と略称する。）であり、ＴＸＴはＣＰＵがバンク切り換
えを行うことにより、同じアドレスエリアでＴＸＴＯ〜
１５（バンク＃０〜バンク＃Ｆ（１６進数表示。）に対
応する。）を選択してアクセスできるように構成されて
いる。ｃｐｕがＴＸＴのアクセスを行う場合には、まず
データ線にバンクを指定するデータを出力した後、アク
セスを行う。

又、アドレス８０００〜８７ＦＦｌ、ｔＣＲＴに表示を
行うために、情報交換用米国標準コード（以下、ＡＳＣ
ＩＩコードと略称する。）等の文字コードから成る文書
を記憶しているランダムアクセス可能なビデオメモリ（
以下、Ｖ−ＲＡＭと略称する。）、アドレス８８００〜
８ＦＦＦはランダムアクセス可能なアトリビュートメモ
リ（以下、Ａ−ＲＡ　Ｍと略称する。）に対応しており
、Ａ−ＲＡＭにはＶ−ＲＡＭに記憶されている文字にア
ンダーラインが付されているかどうか、表示の白黒が反
転された文字かどうか、ボールド文字かどうか等の文字
の表現情報が記憶されている。

ＣＰＵはこのＶ−ｒｔＡＭ及びＡ−ＲＡＭにデータを書
き込むことによって、ＣｒｔＴの表示を新しいものにす
ることができる。

またＣＰＵには動作を無条件に中断するためのレディ端
子が設けられている。

従来からＣｆ１Ｔの表示の方法としては、表示上の１文
字分を走査するのに必要なキャラクタクロックの半分の
時間を表示のために用い、残りの半分の時間なＶ−ＲＡ
Ｍ及びＡ−ＲＡＭの内容の更新のために用いるサイクル
スチールという方法が用いられている。この方法によれ
ば、ＣＰＵはＶ　−ＲＡＭ及びＡ−ＲＡＭの内容の書き
替えを他のメモリの書き替えと同様に容易に行うことが
可能になり、プログラムを簡単にでき、また１文字の走
査時間ごとにデータの更新を行うことができるため表・
示の更新を短かい時間間隔ごとに行うことができるとい
う利点を有している。

このサイクルスチールを用いた方法では、ＣＰＵがＶ−
ＲＡＭ及びＡ−ｒｔＡＭのデータを書き替えている時に
、表示のために同じＶ−ＲＡＭ及びＡ−ＲＡＭが読み出
されると、表示が点滅するフリッカ−という現象や全く
表示を行わない現象が生じるため、キャラクタクロック
の半分の時間はレディ端子に信号を出力しておき、表示
と書き替えが重ならないように構成されている。

発明が解決しようとする問題点 第６図に示す構成のタイプライタ−は、本体基板がＣＰ
ＬＩのアドレスラインやデータラインや割込ライン等が
接続されているコネクタを有しており、各オプション基
板上にパスラインが設けられており、オプション基板を
次々と増設することにより、パスラインが延長され、各
オプション基板はこのパスラインを介してデータの授受
を行い動作を行う。しかしながら上記従来の構成では、
レディ端子を設けることはＣＲＴを用いる場合のみの極
めて限定されたものであるため、従来のパスライン加え
て新たにレディ端子に接続されたラインを設ける必要が
あり、１ラインが増えた分だけパスラインの本数が増え
、本体基板及びオプション基板の価格が上昇するという
問題点を有していた。

問題点を解決するための手段 本発明は、表示手段に表示された情報に対応するデータ
が記憶された記憶手段と、動作を中断するためのレディ
端子を有し新たな表示データな記憶手段へ転送するデー
タ転送手段を備え、表示手段が表示上の一定幅を走査す
るのに必要な時間ごとに一定時間レディ端子に信号を印
加し、データの転送を中断することをを特徴とする。

作　　用 上記構成により、データ転、送手段のレディ端子を用い
ることにより、中央処理手段のレディ端子を用いる必要
がない。

実施例 第１図は本発明の一実施例における電子タイプライタ−
の回路図である。図において１はＣＰＵであり、ＣＰｔ
Ｊｌにはアドレスの指定及びデータの送受信のためのＡ
＆Ｄ線、ＢＥ線、及び周辺機器からデータのやりとりを
行うためのＲＤ　１５及びＷＲ線が接続されている。２
はＡａＤ線のうち４本のデータ線ＤＯ〜Ｄ３及びＢＥ線
、ＷＲ線が接続されたスリーステートラッチ、ＲＯ〜Ｒ
３はスリーステートラッチ２の出力線に一端を接続され
、他端を＋５ｖの電源（図では省略されている。）に接
続された抵抗、３はスリーステートラッチ２がラッチし
たデータ線ＤＯ−Ｄ３の信号をデコードして、ボートＹ
１〜Ｙ３に出力するデコーダであり、ボートＹ１はバン
ク＃０〜＃７、ボートＹ２は＃８〜＃Ｆ１ボートＹ３は
バンク＃Ｆのみをアクセス可能な状態にする場合に用い
られる。４はＮＯＲゲート、５．１４はＯＲゲート、６
．７はそれぞれデコーダ３のボートＹ１、Ｙ２がチップ
イネーブルボート（以下、ＣＢと略称する。）に接続さ
れ、Ａ＆Ｄ線のうちＡＯ〜Ａ１１、ＤＯ〜Ｄ７が接続さ
れた２５６にビットのランダムアクセスメモリ（以下、
ＲＡＭと略称する。）、１３はＣＲＴ、８はＣＲＴ１３
の走査データを出力するＣＲＴコントローラであり、Ｃ
ＦｔＴコントローラ８にはアドレス線ＭＡＯ〜ＭＡ１１
が接続されており、走査に従いＣＲＴ１３上の位置に対
応するアドレスが次々と出力される。９はマルチプレク
サ（以下、ＭＰＸと略称する。）、１０．１１は表示用
のＶ−ＲＡＭとＡ−ＲＡＭであり、マルチプレクサ９に
より、アドレス線ＡＯ〜Ａｌｌ、及びＭＡＯ−ＭＡＬ　
１のそれぞれの指定するアドレスのいずれかが選択され
、Ｖ−ＲＡＭＩＯ及びＡ−ＲＡＭＩＩがアクセスされる
。なお、このアクセスの方法としてはサイクルスチール
方法が用いられている。このサイクルスチール方法とは
ＣｒｔＴ１３への走査データの出力とデータの書き換え
を、１文字の走査の時間の半分の時間ごとに交互に行う
ものである。１２はＣＲＴ１３の走査データの出力と、
ＣＰＵＩの走査データの書き換えのタイミングが一致し
て表示画面がフリッカを起こすのを防止するために、タ
イミングを合わせながらＶ　Ｉ　ＤＥＯ信号を出力する
パスアービタ、１５はスリーステートバッファ、１６は
ダイナミックメモリアクセスコントローラ（以下、ＤＭ
ＡＣと略称する。）である。

第２図は本実施例の電子タイプライタ−装置ブロック図
であり、２０はＣＰＵＩ及びスリーステートラッチ２及
びデコーダ３及びＮＯ１’ｔゲート４及びＯＲゲート５
及びＲＡＭ６及び７等が取り付けられた本体基板、２１
はＣＲＴコントローラ８及びＭＰＸ９及びＶ−ｆｌＡＭ
ｌｏ及びＡ−ＲＡＭ１１及びパスアービタ１２及びＯＲ
ゲート１４及びスリーステートバッファ１５及びＤＭＡ
Ｃ１６が取り付けられたオプション基板、２２は本体基
板２０に取り付けられており、Ａ＆Ｄ線及びライトイネ
ーブル端子ＷｒＬに接続されたライン及びり一ドイネー
ブル端子ＲＥに接続されたライン及びＤＭＡアクノリッ
ジ端子ＤＭＡＡに接続されたライン及びＤＭＡリクエス
ト端子ＤＭ、ｉｔに接続されたラインからなるパスライ
ンをオプション基板２１へ延長するためのコネクタ、２
３はオプション基板２１に取り付けられており、コネク
タ２２に接続可能で、パスラインとオプション基板２１
を接続状態にするためのコネクタ、２４はオプション基
板２１に取り付けられており、コネクタ２２及び他のオ
プション基板（図では省略されている。）に取り付は可
能で、パスラインを他のオプション基板に延長するため
のコネクタである。

以上のように構成された本実施例の電子タイプライタ−
について、以下にその動作について説明する。

ＣＰＵＩがデータのやりとりを行う場合のメモリマツプ
を第３図に示す。図において、アドレス００００〜Ｆ　
Ｆ　Ｆ　ＦはＣＰ［Ｊｌのアクセス可能なアドレス領域
を示しており、アドレス５０００〜５ＦＦＦはワークエ
リア１であり、ワークエリア１に対応するメモリは第１
図には示されていない。

アドレス６０００〜６ＦＦＦはワークエリア２、アドレ
ス７０００〜７ＦＦＦはＴＸＴエリアであり、ＴＸＴエ
リア１〜１５はバンクとなっており、ＣＰＵＩはバンク
＃１〜５Ｆ（１６進数表示。）のう′ちの１つを指定し
た後にアクセスすることが可能となる。ここでワークエ
リア２及びＴＸＴ　１５に対応するバンク＃Ｆをアクセ
スする場合、ＣＰＵＩは６０００〜６ＦＦＦのワークエ
リア２のアドレスを指定することによっても、バンク＃
７を指定した後に７０００〜７ＦＦＦのアドレスを指定
することによってもアクセス可能である。これはアドレ
スの最上位の６が指定された時にはバンク＃Ｆが無条件
に指定されることにより行われる。

ＣＰＵＩがＴＸＴＯ〜１５をアクセスする場合、ＣＰＵ
ＩはＢＥ線にＯＶ（以下、Ｌレベルと略称する。）の信
号を出力し、スリーステートラッチ２を動作可能な状態
にする。次にデータ線ＤＯ〜Ｄ８にパンク＃１〜＃７の
うちの１つを示す信号を出力し、スリーステートラッチ
２にラッチさせる。デコーダ３はスリーステートラッチ
２のラッチした値をデコードし、パンク＃１〜＃７が指
定された場合ポートＹ１１１：Ｌレベルにし、パンク＃
８〜＃Ｅが指定された場合ボートＹ２をＬレベルにし、
パンク＃Ｆが指定された場合ボートＹ２及びＹ３をＬレ
ベルにする。ボートＹ１〜Ｙ３はそれぞれＲＡＭ６及び
７のチップイネーブルボートに接続されており、ＲＡＭ
６及び７のいずれかがアクセス可能となる。

またＣＰＵＩの出力したパンクを指定するデータはＲＡ
Ｍ６及び７のアドレスボートＡ１２〜１４に加えられて
いる。

次にＣＰＵＩは書込許可ボー）ＷＴｔまたは読込許可ボ
ートＲＥをＬレベルにし、アドレスを指定してメモリの
内容を読み書きする。

次にＣＲＴへの表示について説明する。

ＣｒｔＴ１３から送られてくるキャラクタ−クロック信
号ＣＨＲＣＬＫに従い、ＣＲＴコントローラ８はＣＲＴ
１３上の文字のアドレスを走査が行なわれる順にアドレ
ス線ＭＡＯ〜１１に次々と出力する表示を行う間はＭＰ
Ｘ９は端子Ｂに接続されたアドレス線ＭＡＯ−ＭＡＩＩ
のアドレスをボートＹより出力しており、Ｖ−ＲＡＭＩ
Ｏ及びＡ−１１ＡＭＩＩはこのアドレスに対応するＣＲ
Ｔ１３上の位置の文字のＡＳＣＩＩコードを出力する。

バスアービタ１２はこのＡＳＣＩＩコードに対応する文
字の形を発生し、この形の中のＣｒｔＴ１３が走査する
横一列の情報をＶ　Ｉ　ＤＥＯ信号としてＣＲＴ１３に
出力する。このＶＩＤＥＯ信号に従いＣＲＴ１３は１文
字の１走査線分を走査し、表示を行う。

次にＤＭＡＣ１６が各パンク間の情報をやりとりする場
合について説明する。

ＣＰＬＩＩは、データの転送元のパンクとアドレス、及
びデータの転送先のパンクとアドレスをＤＭＡＣ１６に
指定する。次にＤＭＡアクノリッジＤＭＡＡ端子に信号
を出力し、ＤＭＡＣ１６の動作を開始させる。ＤＭＡＣ
１６はデータの転送元と転送先のパンクをＲＡＭ６及び
７のアドレスに変換してアドレス線Ａ１２〜１５に出力
する。第４図はＤＭＡＣ１６が処理を行う場合の、ＲＡ
Ｍ６及び７のアドレスマツプである。このアドレスをデ
コーダ３がデコードし、ＲＡＭ６及び７のいずれかを動
作可能な状態とし、ＤＭＡＣ１６は同時にアドレスイネ
ーブル端子ＡＥＮに＋５Ｖ（以下、Ｈレベルと略称する
。）を出力し、メモリ書込許可ボートＭＥＭＷ及び読出
許可ボートＭＥＭＲの出力が、ＲＡＭ６及び７に伝わる
ようにした後、アドレスを指定してアクセスを行う。

データの転送がすべて終わると、ＤＭＡＣ１６はＤＭＡ
リクエスト端子ＤＭＡＲに信号を出力し、ＣＰＵ１にデ
ータの転送が終了したことを知らせる。このＤＭＡリク
エスト端子ＤＭＡＲはＣＰＵ１の割り込みボートに接続
されている。この割り込みボートはフロッピーディスク
装置の制御などの際に用いられるもので、フロッピーデ
ィスクの読み書きの時間に他の仕事を行う場合に用いら
れる。

フロッピーディスク装置の制御の場合と異なり、このＤ
ＭＡＩ　６によるデータの転送の場合、アドレス線及び
データ線がＤＭＡＣ１６に占有されるため、他の仕事は
限定されたものとなるが、ＣＰＵ１内部に多くのレジス
タを持ったものや、ＤＭＡＣ１６の動作時にはＲＡＭ６
及び７をＣＰＬＩＩのＡ＆Ｄ線から切り離すよう構成す
れば他の仕事を行うことも容易に可能である。

次にＤＭＡ０１６により、ＦｔＡＭ７のパンク＃Ｆのデ
ータを用いてＶ　　ＲＡＭｌ０およびＡ−１’ｔＡＭ１
１の内容を書き替える場合について説明する。

上記の通り、ＣＲＴ１３から送られてくるキャラクタ−
クロックＣＨＲＣＬＫの半分の時間は表示のために使わ
れているため、Ｖ−ＲＡＭＩＯ及びＡ−ＲＡＭＩＩの書
き替えはキャラクタークロツりＣＨＲｃＬＫの残りの時
間に行なわれる。このため、表示の間はパスアービタ１
２のレディ端子ＲＥＡＤＹより信号が出力され、ＤＭＡ
Ｃ１６は出力状態を維持したまま動作を停止するように
構成されている。またこの時第４図のメモリマツプに示
すように、Ｖ−ＲＡＭＩＯ及びＡ−ＲＡＭ１１はバンク
＃Ｆと同じアドレスに割当てられており、バンク＃Ｆを
読出し専用、Ｖ−ＲＡＭＩＯ及びＡ−１１ＡＭ１１を書
き込み専用とすることにより、ＤＭＡＣ１６のアドレス
線数を増やすことなく、Ｖ−ＲＡＭＩＯ及びＡ−ｒｔＡ
Ｍ　１１　ｔ７’　Ｐｔ／ス中に割り当てている。

まずＤＭＡＣ１６はアドレスイネーブル端子ＡＥＮ及び
メモリ読込許可端子ＭＥＭＲに信号を出力し、ＲＡＭ６
及び７を読出可能な状態にする。

次にバンク＃Ｆのアドレスを指定し、データを読み出す
。

次にこのデータなＶ−ＲＡＭＩＯ及びＡ−１’ｔＡＭｌ
ｌに書き込む場合、ＤＭＡＣ１６はアドレスイネーブル
端子ＡＥＮ及び書込許可端子ＭＥＭＷに信号を出力し、
バンク＃７のアドレスを指定しているため、ＮＯｒ’ｔ
ゲート４及びＯ１ｌゲート５により、ＲＡＭ７は書き込
み不可能となっている。

表示のための走査データがＶ−ＲＡＭＩＯ及びＡ−ＲＡ
ＭＩＩから出されている間は、パスアービタ１２の出力
するレディ信号によりＤＭＡ０１６は動作を中断してい
る。次にキャラクタクロック信号ＣＨＲＣＬＫの半分の
時間の間このレディ信号は出力されず、この間にＤＭＡ
Ｃ１６はアドアレスＰＡ　Ａ　Ｏ〜Ａｌｌにアドレスを
出力する。このときＭＰＸ９は端子Ａのデータを出力し
ているため、Ｖ−ＲＡＭＩＯ及びＡ−ＲＡＭＩＩのアド
レスがアドレス線ＡＯ−Ａｌｌのデータにより指定され
る。またこのとき、パスアービタ１２は■−ＲＡＭＩＯ
及びＡ−４ＡＭ１１のライトイネーブル端子ＷＥの１つ
にライトイネーブル信号を出力しており、Ｖ−ｒｔＡＭ
ｌｏ及びＡ−ＲＡＭＩＩのうちの１つが書き込み可能と
なる。次にＤＭＡＣ１６はデータ線ＤＯ〜Ｄ７にデータ
を出力し、このデータがパスアービタ１２を介してＶ−
ＲＡＭ１０又はＡ−１’ｔＡＭ１１に書き込まれる。

上記の説明のように本実施例では、ＤＭＡＣｌ６のレデ
ィ端子ＲＥＡＤＹを用いて、サイクルスチールを実現し
ており、ＣＰＵＩのレディ端子が不要なため、ＣＰＵＩ
からＤＭＡＣ１６へ到るライ数を増加する必要がなく、
コネクタ２２〜２４のビン数及びオプション基板２１上
のライン数を増加することなくサイクルスチールを実現
できる。

発明の効果 本発明は、表示手段に表示された情報に対応するデータ
が記憶された第１の記憶手段と、動作を中断するための
レディ端子を有し新たな表示データを第２の記憶手段へ
転送するデータ転送手段を備え、表示手段が表示上の一
定幅を走査するのに必要な時間ごとに一定時間レディ端
子に信号を印加し、データの転送を中断するものであり
、データ転送手段のレディ端子を用いることにより、中
央処理手段のレディ端子を用いる必要がなく、中央処理
手段からデータ転送手段へ到るライン数を増加する必要
がなく、コネクタのビン数及びオプション基板上のライ
ン数を増加することなくサイクルスチールを実現でき、
安価でかつ処理速度の早い電子タイプライタ−を得るこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例における電子タイプライタ−
の回路図、第２図は同装置ブロック図、第３図はＣＰＵ
処理時のメモリマツプ、第４図は同Ｄ　Ｍ　Ａ　Ｃ処理
時のメモリマツプ、第５図は従来の電子タイプライタ−
のメモリマツプ、第６図は他の従来の電子タイプライタ
−の装置ブロック図である。 １・・・ｃｐｕ。 ６．７・・・）’ｔＡＭ。 ８・・・ＣＲＴコントローラ、 １０・・・Ｖ−ｒｔＡＭ。 １１・・・Ａ−ＲＡＭ。 １２・・・パスアービタ、 １３・・・ＣＲＴ。 １６・・・ＤＭＡＣ。 ２０・・・本体基板、 ２１・・・オプション基板、 ２２〜２４・・・コネクタ 代理人の氏名　弁理士　中尾敏男　番より）１名第２図

Claims (1)

【特許請求の範囲】
1. 表示を行う表示手段と、前記表示手段に表示するデータ
   を記憶する第１の記憶手段と、新たな表示データを送出
   する中央処理手段と、前記中央処理手段より送出された
   新たな表示データを記憶する第２の記憶手段と、動作を
   中断するためのレディ端子を有し前記第２の記憶手段に
   記憶された新たな表示データを前記第１の記憶手段へ転
   送するデータ転送手段を備え、前記表示手段が表示上の
   一定幅を走査するのに必要な時間ごとに一定時間前記レ
   ディ端子に信号を印加し、データの転送を中断すること
   を特徴とする表示装置。