JPH06318184A - バス調停装置 - Google Patents

Abstract

(57)【要約】 【目的】より優れた高速処理を実現し、経済性も向上す
る。 【構成】ＤＭＡ転送バス１５を使用してＤＭＡ転送を行
うＤＭＡ回路１２と、ＤＭＡ転送バスを使用してＤＭＡ
制御を行うＣＰＵ１１と、同一クロックの立上がり及び
立下がりでＤＭＡ転送とＤＭＡ制御の起動を検出し、起
動の早い方の動作を優先させるとともに起動の遅い方の
動作を待機させる調停回路１３とからなり、調停回路
は、ＤＭＡ転送中にＤＭＡ制御の起動があると、ＤＭＡ
転送が一時終了するまでＤＭＡ制御を待機させ、ＤＭＡ
転送が終了するとＣＰＵによるＤＭＡ制御を開始させ、
ＤＭＡ制御中にＤＭＡ回路によるＤＭＡ転送の起動があ
ると、ＤＭＡ制御が終了するまでＤＭＡ転送を待機さ
せ、ＤＭＡ制御が終了するとＤＭＡ回路によるＤＭＡ転
送を開始させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばダイレクト・メ
モリ・アクセス回路によるダイレクト・メモリ・アクセ
ス転送動作とマイクロプロセッサによるダイレクト・メ
モリ・アクセス制御を調停するバス調停装置に関する。

【０００２】

【従来の技術】従来、ダイレクト・メモリ・アクセス
（以下、ＤＭＡと称する。）回路を使用してＤＭＡ転送
動作を行うものとしては、図１５に示すものが知られて
いる。

【０００３】これはマイクロプロセッサ（以下、ＣＰＵ
と称する。）１がデータ処理に使用する動作バスとＤＭ
Ａ回路２がデータをＤＭＡ転送する転送バスを共通のバ
ス３を使用して行うようになっている。なお、４はメモ
リ、５は転送先回路である。

【０００４】この装置では、ＤＭＡ転送を行う場合に
は、ＤＭＡ回路２がＣＰＵ１に対してバス３のBUSREQ
（主導権要求信号）を出力し、ＣＰＵ１はBUSREQを受け
ると、バス３を解放し、ＤＭＡ回路２にBUSACK（バス使
用許可信号）を出力する。

【０００５】ＤＭＡ回路２は、BUSACKを検出すると自ら
バス３を制御してメモリ４に対するデータ転送を行い、
データ転送が終了すると、ＣＰＵ１へのBUSREQの送出を
停止し、バス３を解放する。

【０００６】ＣＰＵ１は、BUSREQが無くなると、BUSACK
の送出を停止し、バス３を使用しての動作を再開する。

【０００７】この一連の動作をシーケンスで示せば図１
６に示すようになる。

【０００８】しかし、このように１つのバスをＣＰＵの
動作用とＤＭＡ回路によるＤＭＡ転送用とで共通に使用
したのでは、ＤＭＡ回路がＤＭＡ転送を行っている間は
ＣＰＵはデータ処理ができないため高速処理ができな
い。

【０００９】また図１７に示すように、ＣＰＵ１がデー
タ処理に使用するＣＰＵ動作バス６とＤＭＡ回路２がＤ
ＭＡ転送に使用するＤＭＡ転送バス７をそれぞれ設け、
これをＤＭＡ制御用ＣＰＵ８により分離したものが知ら
れている。

【００１０】これは図１８にシーケンスを示すようにＣ
ＰＵ１は常時ＣＰＵ動作バス６を使用してデータ処理を
行う。またＤＭＡ転送は、ＤＭＡ制御用ＣＰＵ８とＤＭ
Ａ回路２との間で信号BUSREQ、BUSACKのやり取りを行
い、ＤＭＡ回路２がＤＭＡ転送バス７を使用してＤＭＡ
転送を行う。さらにＣＰＵ１がＤＭＡ回路２を制御する
ためのＤＭＡ制御が発生すると、ＤＭＡ制御用ＣＰＵ８
はＤＭＡ回路２がＤＭＡ転送を行っていない期間を使用
してＤＭＡ転送バス７を使用してＤＭＡ回路２を制御す
る。

【００１１】この装置ではＣＰＵ１は常時ＣＰＵ動作バ
ス６を使用してデータ処理ができるので、図１５のもの
に比べて高速処理が実現できる。しかし、ＤＭＡ制御用
ＣＰＵ８を使用してソフトウエアによりＤＭＡ回路２に
よるＤＭＡ転送とＣＰＵ１からＤＭＡ回路２へのデータ
制御を行うようになっているため、ＤＭＡ制御に比較的
時間がかかる。また新たなソフトウエアを組込んだＤＭ
Ａ制御用ＣＰＵが必要となり、装置全体が高価となる。

【００１２】さらに、図１５及び図１７に示す回路にお
いて、バス３，７に接続するメモリ４としてダイナミッ
ク・ランダム・アクセス・メモリ（以下、ＤＲＡＭと称
する。）を使用し、かつバス３，７にＤＲＡＭをリフレ
ッシュするためのリフレッシュ回路を接続したものもあ
るが、このようなものにおいても同様の問題があった。

【００１３】

【発明が解決しようとする課題】このようにバスをＣＰ
Ｕの動作用とＤＭＡ転送用とで共用するものでは、高速
処理ができないという問題があり、またバスをＣＰＵの
動作用とＤＭＡ転送用とに分離するものでは、一応の高
速処理を実現できるが、ソフトウエア処理のためＤＭＡ
制御に比較的時間がかかるとともに高価となって経済性
が悪いという問題があった。

【００１４】そこで本発明は、より優れた高速処理が実
現でき、しかも経済性を向上できるバス調停装置を提供
しようとするものである。

【００１５】

【課題を解決するための手段】請求項１対応の発明は、
ＤＭＡ転送バスを使用してデータの高速転送を行うＤＭ
Ａ回路と、ＣＰＵ動作バスを使用してデータ転送を行う
とともにＤＭＡ転送バスを使用してＤＭＡ動作を制御す
るＣＰＵと、ＤＭＡ転送バスとＣＰＵ動作バスとの間に
介在し、同一クロックの立上がり及び立下がりでＤＭＡ
回路によるＤＭＡ転送動作とＣＰＵによるＤＭＡ制御動
作の起動を検出する論理回路を備え、起動の早い方の動
作を優先させるとともに起動の遅い方の動作を待機させ
る調停回路とからなり、調停回路は、ＤＭＡ転送動作中
にＣＰＵによるＤＭＡ制御動作の起動があると、ＤＭＡ
転送動作が一時終了するまでＤＭＡ制御動作を待機さ
せ、その転送動作が一時終了するとＣＰＵによるＤＭＡ
制御動作を開始させ、ＤＭＡ制御動作中にＤＭＡ回路に
よるＤＭＡ転送動作の起動があると、ＤＭＡ制御動作が
終了するまでＤＭＡ転送動作を待機させ、その制御動作
が終了するとＤＭＡ回路によるＤＭＡ転送動作を開始さ
せるものである。

【００１６】請求項２対応の発明は、ＤＭＡ転送バスを
使用してデータの高速転送を行うＤＭＡ回路と、ＣＰＵ
動作バスを使用してデータ転送を行い、かつＤＭＡ転送
バスを使用してＤＭＡ動作を制御するとともにＤＲＡＭ
をアクセスするＣＰＵと、ＤＭＡ転送バスを使用してＤ
ＲＡＭをリフレッシュするリフレッシュ回路と、ＤＭＡ
転送バスとＣＰＵ動作バスとの間に介在し、互いに立上
がりの異なるクロックでＤＭＡ回路によるＤＭＡ転送動
作、ＣＰＵによるＤＭＡ制御動作、ＣＰＵによるＤＲＡ
Ｍのアクセス動作及びリフレッシュ回路によるＤＲＡＭ
のリフレッシュ動作の起動を検出する論理回路を備え、
起動の早い方の動作を優先させるとともに起動の遅い方
の動作を待機させる調停回路とを設けたものである。

【００１７】

【作用】このような構成の本発明においては、ＤＭＡ回
路がＤＭＡ転送を行っているときにＣＰＵによるＤＭＡ
制御動作の起動があると、調停回路はＤＭＡ転送動作を
優先し、そのＤＭＡ転送動作が一時終了するまでＤＭＡ
制御動作を待機させる。そしてＤＭＡ転送動作が一時終
了すると、調停回路はＣＰＵによるＤＭＡ制御動作を開
始させる。

【００１８】またＤＭＡ制御動作中にＤＭＡ回路による
ＤＭＡ転送動作の起動があると、調停回路はＤＭＡ制御
動作を優先し、そのＤＭＡ制御動作が終了するまでＤＭ
Ａ転送動作を待機させ、そのＤＭＡ制御動作が終了する
とＤＭＡ回路によるＤＭＡ転送動作を開始させる。

【００１９】また本発明においては、ＤＭＡ回路による
ＤＭＡ転送動作、ＣＰＵによるＤＭＡ制御動作、ＣＰＵ
によるＤＲＡＭのアクセス動作及びリフレッシュ回路に
よるＤＲＡＭのリフレッシュ動作の起動がかかると、起
動の早い方の動作を優先させるとともに起動の遅い方の
動作を待機させる。

【００２０】

【実施例】以下、請求項１に対応する発明の実施例を図
面を参照して説明する。

【００２１】図１に示すようにＣＰＵ１１、ＤＭＡ回路
１２及び調停回路１３を設け、前記ＣＰＵ１１にＣＰＵ
動作バス１４を接続し、前記ＤＭＡ回路１２にＤＭＡ転
送バス１５を接続している。

【００２２】前記調停回路１３はＣＰＵ動作バス１４と
ＤＭＡ転送バス１５の両方に接続している。

【００２３】前記ＤＭＡ回路１２にはＤＭＡ転送バス１
５を介してメモリ１６及び転送先回路１７が接続してい
る。

【００２４】前記ＣＰＵ１１は前記調停回路１３にクロ
ックCLK を供給すると共に、ＤＭＡ制御を行うときには
DMACS （ＤＭＡ制御アクセス信号）を供給している。前
記調停回路１３はＣＰＵ１１からのDMACS を検出すると
そのＣＰＵ１１に対してWAIT信号を供給するようになっ
ている。

【００２５】前記ＤＭＡ回路１２はＤＭＡ転送を行うと
きには前記調停回路１３にBUSREQ（バス使用権要求信
号）を供給している。前記調停回路１３はＤＭＡ回路１
２からのBUSREQを検出するとそのＤＭＡ回路１２に対し
てBUSACK（バス使用許可信号）を供給するようになって
いる。

【００２６】また前記調停回路１３にはRESETXが入力し
ている。

【００２７】前記調停回路１３は図２に示すように、Ｄ
形フリップフロップ２１，２２，２３やＪＫ形フリップ
フロップ２４等を含む論理回路、ＢＵＳＡＣＫ生成回路
２５及びＤＭＡ制御回路２６により構成されている。

【００２８】前記BUSREQはＤ形フリップフロップ２１の
Ｄ入力端子に入力すると共に、負論理オアゲート２７に
入力している。

【００２９】前記CLK はＤ形フリップフロップ２１，２
３のＣＫ入力端子、ＪＫ形フリップフロップ２４のＣＫ
入力端子及びＤＭＡ制御回路２６に入力している。

【００３０】前記RESETXはＤ形フリップフロップ２１，
２３のクリア端子、ＪＫ形フリップフロップ２４のクリ
ア端子及び前記負論理オアゲート２７に入力している。
そして前記負論理オアゲート２７の出力ｄを前記Ｄ形フ
リップフロップ２２のクリア端子に入力している。

【００３１】前記DMACS はＤ形フリップフロップ２３の
Ｄ入力端子に入力すると共にアンドゲート２８に入力し
ている。

【００３２】前記Ｄ形フリップフロップ２１のＱ出力端
子からの信号ａを前記Ｄ形フリップフロップ２２のＣＫ
入力端子に入力している。そして前記Ｄ形フリップフロ
ップ２２のＱ出力端子からの信号ｂをアンドゲート２９
に入力している。

【００３３】前記Ｄ形フリップフロップ２３の反転出力
端子からの信号を前記アンドゲート２８に入力してい
る。そして前記アンドゲート２８の出力ｅを前記ＪＫ形
フリップフロップ２４のＪ入力端子に入力している。

【００３４】前記ＪＫ形フリップフロップ２４のＱ出力
端子からの信号をWAITとして前記ＣＰＵ１１に出力する
と共に、アンドゲート３０に入力している。

【００３５】前記アンドゲート２９の出力ｃを前記ＢＵ
ＳＡＣＫ生成回路２５に入力すると共に、インバータ３
１を介して前記アンドゲート３０に入力している。

【００３６】前記アンドゲート３０の出力ｆを前記ＤＭ
Ａ制御回路２６に入力すると共に、インバータ３２を介
して前記アンドゲート２９に入力している。

【００３７】前記ＢＵＳＡＣＫ生成回路２５はBUSACKを
生成し、そのBUSACKを前記ＤＭＡ回路１２に入力してい
る。

【００３８】前記ＤＭＡ制御回路２６には、前記ＣＰＵ
１１からのCPURD （リード信号）、CPUWR （ライト信
号）、CPUADDRESS（アドレス信号）、CPUDATA （デー
タ）が前記ＣＰＵ動作バス１４を介して入力している。

【００３９】前記ＤＭＡ制御回路２６は、前記ＪＫ形フ
リップフロップ２４のＫ入力端子に信号ｇを入力すると
共に、前記ＣＰＵ１１からのCPURD 、CPUWR 、CPUADDRE
SS、CPUDATA に基づいて前記ＤＭＡ回路１２に前記ＤＭ
Ａ転送バス１５を介してDMACSX（アクセス信号）、DMAW
RX（ライト信号）、DMARDX（リード信号）、DMAADDRESS
（アドレス信号）、DMADATA （データ）を入力してい
る。

【００４０】この装置は、ＤＭＡ非転送時にＣＰＵ１１
がＤＭＡ制御を行う場合には、図３に示すシーケンスに
基づいて行われるようになっている。

【００４１】ＣＰＵ１１は、調停回路１３に対してDMAC
S を出力する。調停回路１３はDMACS の入力によりフリ
ップフロップ２３，２４を動作し、ＣＰＵ１１に対して
ＣＰＵの動作を遅らせるWAITを出力する。ＣＰＵ１１は
調停回路１３に対してWAITが無くなるまでDMACS を出力
し続ける。またＣＰＵ１１は調停回路１３のＤＭＡ制御
回路２６に対して信号及びデータ（DMACSX、DMAWRX、DM
ARDX、DMAADDRESS、DMADATA ）を送出する。

【００４２】調停回路１３は、ＣＰＵ１１に対してWAIT
を出力した時点で、ＤＭＡ回路１２からのBUSREQをチェ
ックし、BUSREQが検出できなかったことを確認すると一
定時間後にWAITの出力を停止させると同時にＣＰＵ１１
からの信号及びデータ（DMACSX、DMAWRX、DMARDX、DMAA
DDRESS、DMADATA ）をＤＭＡ制御回路２６からＤＭＡ転
送バス１５を介してＤＭＡ回路１２に送出し、ＤＭＡ制
御を行う。

【００４３】ＣＰＵ１１はWAITが無くなると、ＤＭＡ制
御を終了し、他の制御を行う。すなわちＣＰＵ動作バス
１４を使用してのデータ処理等を行う。

【００４４】またＤＭＡ非制御時にＤＭＡ回路１２がＤ
ＭＡ転送を行う場合には、図４に示すシーケンスに基づ
いて行われるようになっている。

【００４５】ＤＭＡ回路１２は、調停回路１３に対して
BUSREQを出力する。調停回路１３は、BUSREQの入力によ
りフリップフロップ２１，２２を動作し、ＢＵＳＡＣＫ
生成回路２５からＤＭＡ回路１２にBUSACKを出力する。
これによりＤＭＡ回路１２は、ＤＭＡ転送バス１５を占
有してＤＭＡ転送を行う。

【００４６】調停回路１３は、ＤＭＡ回路１２からのBU
SREQを検出すると、ＣＰＵ１１からのDMACS をチェック
し、DMACS が検出できなかったことを確認するとＤＭＡ
回路１２にBUSACKを出力してＤＭＡ転送を許可する。

【００４７】またＣＰＵ１１はこの間ＣＰＵ動作バス１
４を使用してデータ処理を行うことができる。

【００４８】またＤＭＡ転送中にＣＰＵ１１がＤＭＡ制
御を行う場合には、図５に示すシーケンスに基づいて行
われるようになっている。

【００４９】この場合は、ＤＭＡ回路１２がＤＭＡ転送
を行っている最中にＣＰＵ１１がＤＭＡ回路１２に対し
てＤＭＡ制御を行うことになるので、バスの衝突が発生
する。

【００５０】そこで調停回路１３は、ＤＭＡ回路１２か
らのBUSREQに対してBUSACKを出力しているときにＣＰＵ
１１からのDMACS を検出すると、フリップフロップ２
３，２４を動作し、ＣＰＵ１１に対してＣＰＵの動作を
遅らせるWAITを出力する。そしてBUSREQを監視し、BUSR
EQが無くなると、ＤＭＡ転送が終了したことを確認し、
ＣＰＵ１１からの信号及びデータ（DMACSX、DMAWRX、DM
ARDX、DMAADDRESS、DMADATA ）をＤＭＡ転送バス１５を
介してＤＭＡ回路１２に送出し、ＤＭＡ制御を行う。

【００５１】そして一定時間後にWAITの出力を停止させ
てＣＰＵ１１のＤＭＡ制御を終了させる。

【００５２】さらにＤＭＡ制御中にＤＭＡ回路１２がＤ
ＭＡ転送を行う場合には、図６に示すシーケンスに基づ
いて行われるようになっている。

【００５３】この場合は、ＣＰＵ１１がＤＭＡ回路１２
に対してＤＭＡ制御を行っている最中にＤＭＡ転送を行
うことになるので、バスの衝突が発生する。

【００５４】そこで調停回路１３は、ＣＰＵ１１からの
DMACS に対してWAITを出力しているときにＤＭＡ回路１
２からのBUSREQを検出すると、ＤＭＡ制御が終了するま
で、すなわちDMACS が無くなるまでＤＭＡ回路１２に対
してBUSACKを出力するのを禁止する。

【００５５】これによりＤＭＡ回路１２はBUSACKを検出
するまでＤＭＡ転送バス１５を占有できないためＤＭＡ
転送はできない。すなわちバス衝突は発生しない。

【００５６】このような構成の実施例においては、ＤＭ
Ａ非転送時にＤＭＡ制御を行う場合には、調停回路１３
は、図７に示すように、ＣＰＵ１１からのアドレスをデ
コードしたDMACS を入力すると、クロックCLK の立上が
りでＤ形フリップフロップ２３がセット動作し、アンド
ゲート２８の出力がハイレベルとなる。

【００５７】そしてクロックCLK の立上がりでＪＫ形フ
リップフロップ２４がセット動作する。すなわちDMACS
が調停回路１３にラッチされる。これによりWAITが発生
しＣＰＵ１１に出力される。こうしてＣＰＵ１１の動作
は待たされる。

【００５８】またこのときＤＭＡ回路１２からBUSREQが
入力されていないので、アンドゲート３０の出力がハイ
レベルとなってＤＭＡ制御回路２６に供給される。

【００５９】これによりＤＭＡ制御回路２６は動作が可
能となり、ＣＰＵ１１からのCPURD、CPUWR 、CPUADDRES
S、CPUDATA に基づいてDMACSX、DMAWRX、DMARDX、DMAAD
DRESS、DMADATA を生成し、ＤＭＡ回路１２に出力す
る。すなわちＤＭＡ制御が行われる。

【００６０】またＤＭＡ制御回路２６はＤＭＡ回路１２
に対して各種信号及びデータを出力すると一定時間後に
信号ｇをＪＫ形フリップフロップ２４に供給してそのＪ
Ｋ形フリップフロップ２４をリセット動作しWAITの発生
を停止させる。

【００６１】こうしてＣＰＵ１１によるＤＭＡ制御が終
了する。

【００６２】またＤＭＡ非制御時にＤＭＡ転送を行う場
合には、調停回路１３は、図８に示すように、ＤＭＡ回
路１２からのBUSREQを入力すると、クロックCLK の立上
がりでＤ形フリップフロップ２１がセット動作し、信号
ａがハイレベルとなる。

【００６３】そして信号ａの立上がりによりＤ形フリッ
プフロップ２２もセット動作し、信号ｂがハイレベルと
なる。こうしてBUSREQが調停回路１３にラッチされる。

【００６４】またこのときＣＰＵ１１からDMACS が入力
されていないので、アンドゲート２９の出力がハイレベ
ルとなってＢＵＳＡＣＫ生成回路２５に供給される。

【００６５】これによりＢＵＳＡＣＫ生成回路２５は動
作が可能となり、BUSACKを生成し、ＤＭＡ回路１２に出
力する。

【００６６】ＤＭＡ回路１２は調停回路１３からのBUSA
CKを検出することにより、ＤＭＡ転送を開始する。そし
てＤＭＡ回路１２はＤＭＡ転送を終了すると、BUSREQの
出力を停止するためＤ形フリップフロップ２２がリセッ
ト動作し、アンドゲート２９の出力ｃがローレベルとな
る。

【００６７】こうしてＢＵＳＡＣＫ生成回路２５による
BUSACKの生成が停止される。

【００６８】またＤＭＡ転送中にＤＭＡ制御を行う場合
は、調停回路１３は、図９に示すようにアンドゲート２
９の出力ｃがハイレベル状態となっているときにＣＰＵ
１１からのDMACS を入力する。

【００６９】このときにはアンドゲート３０への一方の
入力がローレベルとなっているためＪＫ形フリップフロ
ップ２４がDMACS をラッチしてWAITをＣＰＵ１１に出力
するが、アンドゲート３０の出力ｆはローレベルを保持
する。こうしてＣＰＵ１１の動作は待たされる。

【００７０】ＤＭＡ回路１２によるＤＭＡ転送が終了し
てBUSREQの出力が停止されると、アンドゲート２９の出
力ｃがローレベルとなるためアンドゲート３０の出力ｆ
がハイレベルとなり、ＤＭＡ制御回路２６は動作が可能
となる。

【００７１】これによりＤＭＡ制御回路２６はＣＰＵ１
１からのCPURD 、CPUWR 、CPUADDRESS、CPUDATA に基づ
いてDMACSX、DMAWRX、DMARDX、DMAADDRESS、DMADATA を
生成し、ＤＭＡ回路１２に出力する。すなわちＤＭＡ制
御が行われる。

【００７２】アンドゲート３０の出力ｆがハイレベルに
なるとアンドゲート２９の出力ｃがローレベルに保持さ
れるので、この動作中にたとえＤＭＡ回路１２からBUSR
EQが入力されてもＢＵＳＡＣＫ生成回路２５はBUSACKの
生成動作を行うことはなく、バス衝突は発生しない。

【００７３】そしてＤＭＡ制御回路２６は一定時間後に
信号ｇをＪＫ形フリップフロップ２４に供給してそのＪ
Ｋ形フリップフロップ２４をリセット動作しWAITの発生
を停止させる。

【００７４】こうしてＣＰＵ１１によるＤＭＡ制御が終
了する。

【００７５】またＤＭＡ制御中にＤＭＡ転送を行う場合
は、調停回路１３は、図１０に示すようにアンドゲート
３０の出力ｆがハイレベル状態となっているときにＤＭ
Ａ回路１２からのBUSREQを入力する。

【００７６】このときにはアンドゲート２９への一方の
入力がローレベルとなっているためフリップフロップ２
１，２２がBUSREQをラッチしてもＢＵＳＡＣＫ生成回路
２５はBUSACKの生成動作を行うことはない。

【００７７】従ってＤＭＡ回路１２は調停回路１３から
BUSACKが入力されるまではＤＭＡ転送は行わず待機す
る。

【００７８】ＤＭＡ制御が終了しＤＭＡ制御回路２６か
らの信号ｇによりＪＫ形フリップフロップ２４がリセッ
トされアンドゲート３０の出力ｆがローレベルになる
と、アンドゲート２９の出力ｃがハイレベルとなり、Ｂ
ＵＳＡＣＫ生成回路２５は動作が可能となる。

【００７９】これによりＢＵＳＡＣＫ生成回路２５はBU
SACKの生成を行いＤＭＡ回路１２に出力する。こうして
ＤＭＡ回路１２はＤＭＡ転送バス１５を占有してＤＭＡ
転送を行う。

【００８０】アンドゲート２９の出力ｃがハイレベルに
なるとアンドゲート３０の出力ｆがローレベルに保持さ
れるので、この動作中にたとえＣＰＵ１１からDMACS が
入力されてもＤＭＡ制御回路２６は動作しないので、バ
ス衝突は発生しない。

【００８１】またこの実施例では、ＤＭＡ転送とＤＭＡ
制御が同時に発生した場合でも、ＤＭＡ転送については
クロックCLK の立上がりでアンドゲート２９の出力ｃが
ハイレベルとなり、またＤＭＡ制御についてはクロック
CLK の立下がりでアンドゲート３０の出力ｆがハイレベ
ルとなる。従って、アンドゲート２９の出力ｃがアンド
ゲート３０の出力ｆに対して優先してハイレベルとなる
ため、ＤＭＡ転送が優先され、アンドゲート３０の出力
ｆがハイレベルとなってＤＭＡ制御が開始されるのはＤ
ＭＡ転送が終了した後となり、バス衝突は発生しない。

【００８２】このようにＣＰＵ動作バス１４とＤＭＡ転
送バス１５を分離しているため、ＣＰＵ１１はＤＭＡ転
送中においてもＣＰＵ動作バス１４を使用してデータ処
理を行うことができ、高速処理が実現できる。

【００８３】また調停回路１３は、フリップフロップ２
１〜２４、ゲート２７〜３０及びインバータ３１，３
２、ＢＵＳＡＣＫ生成回路２５及びＤＭＡ制御回路２６
からなり、この回路はロッジクだけで構成することがで
きる。

【００８４】従ってソフトウェアによる処理を全く行う
必要がないので、調停回路１３での制御を高速化できて
より優れた高速処理が実現でき、しかも、低価格なゲー
トアレイ内に組込むことができ経済性を向上できる。

【００８５】次に請求項２対応の発明の実施例について
図面を参照して説明する。なお、前記実施例と同一の部
分には同一の符号を付して詳細な説明は省略する。

【００８６】これは図１１に示すように、ＣＰＵ動作バ
ス１４とＤＭＡ転送バス１５との間に調停回路１３１を
接続し、前記ＤＭＡ転送バス１５にメモリとしてＤＲＡ
Ｍ１６１を接続すると共にこのＤＲＡＭ１６１をリフレ
ッシュするリフレッシュ回路４１を接続している。

【００８７】前記調停回路１３１は図１２に示すよう
に、Ｄ形フリップフロップ５１，５２，５３，５４等を
含む論理回路、セレクタ５５、ＤＭＡ制御回路５６、Ｄ
ＲＡＭアクセス制御回路５７及びＤＲＡＭリフレッシュ
制御回路５８により構成されている。

【００８８】前記ＣＰＵ１１からの DMACS（ＤＭＡ制御
アクセス信号）を前記フリップフロップ５１のＤ入力端
子に入力するとともにDRAMCS（ＤＲＡＭ制御アクセス信
号）を前記フリップフロップ５２のＤ入力端子に入力
し、前記ＤＭＡ回路１２からのBUSREQ（バス使用権要求
信号）を前記フリップフロップ５３のＤ入力端子に入力
し、かつ前記リフレッシュ回路４１からのREFREQ（リフ
レッシュ要求信号）を前記フリップフロップ５４のＤ入
力端子に入力している。

【００８９】前記各フリップフロップ５１〜５４のＣＫ
入力端子には基本クロック発生器（図示せず）からの基
本クロックＣＬＫを分周器で分周して得られる各種クロ
ックＣＫ1 ，ＣＫ2 ，ＣＫ3 ，ＣＫ4 がそれぞれ入力さ
れるようになっている。前記各クロックＣＫ1 ，ＣＫ2
，ＣＫ3 ，ＣＫ4 は、例えば基本クロックを１パルス
幅ずつずらしたクロックで、そのタイミングはクロック
ＣＫ1 の立下がりでクロックＣＫ2 が立上がり、クロッ
クＣＫ2 の立下がりでクロックＣＫ3 が立上がり、クロ
ックＣＫ3 の立下がりでクロックＣＫ4 が立上がり、ク
ロックＣＫ4 の立下がりでクロックＣＫ1 が立上がるタ
イミングになっている。

【００９０】また前記調停回路１３１には信号SRESETが
入力している。この信号SRESETは２入力形ノアゲート５
９，６０，６１の反転入力端子に入力すると共に前記フ
リップフロップ５３のクリア（ＣＬ）端子に直接入力し
ている。

【００９１】また、前記セレクタ５５から前記ノアゲー
ト５９の非反転入力端子に信号DMACLRが入力し、前記ノ
アゲート６０の非反転入力端子に信号DRAMCLR が入力
し、前記ノアゲート６１の非反転入力端子に信号REFCLR
が入力している。

【００９２】そして前記各ノアゲート５９，６０，６１
からの出力信号を前記各フリップフロップ５１，５２，
５４のクリア（ＣＬ）端子に入力している。

【００９３】前記各フリップフロップ５１，５２，５
３，５４は、セット動作するとそれぞれＱ出力端子から
前記セレクタ５５に対して信号DMARQ 、信号DRAMRQ、信
号BUSRQ 、信号REFRQ を供給している。また前記フリッ
プフロップ５１，５２のＱ出力端子から信号を２入力形
オアゲート６２に入力し、そのオアゲート６２から信号
WAITを前記ＣＰＵ１１に供給している。

【００９４】前記セレクタ５５は、前記各フリップフロ
ップ５１〜５４のＱ出力端子からの信号DMARQ 、DRAMR
Q、BUSRQ 、REFRQ により信号 DMACS，DRAMCS，BUSRE
Q，REFREQの入力の順位を判定し、最初に入力した信号
のみを優先して信号を出力するようになっている。すな
わち信号DRAMCSが最初のときには信号DRAMCNT を前記Ｄ
ＲＡＭアクセス制御回路５７に供給し、信号BUSREQが最
初のときには信号BUSACK（バス使用許可信号）を前記Ｄ
ＭＡ回路１２に供給し、信号REFREQが最初のときには信
号REFCNTを前記ＤＲＡＭリフレッシュ制御回路５８に供
給するようになっている。

【００９５】この調停回路１３１は以下の制御を行うよ
うになっている。

【００９６】Ａ．単体で要求が発生した場合 ａ．ＣＰＵ１１がＤＲＡＭ１６１をアクセスする場合 この場合は、ＣＰＵ１１からのアドレスデコードされた
DRAMCSをフリップフロップ５２が検出すると、セレクタ
５５に対してDRAMRQを出力すると共にＣＰＵ１１に対し
てWAITを出力する。ＣＰＵ１１はWAITを受けとるとアド
レス、ＲＤ（リード）／ＷＲ（ライト）等の出力時間を
延ばす。

【００９７】セレクタ５５はDRAMRQを受けとると他の要
求をチェックし、DRAMCSのみの検出であれば他の要求を
禁止してＤＲＡＭアクセス制御回路５７にDRAMCNT を供
給する。これによりＣＰＵ１１はＤＲＡＭアクセス制御
回路５７を介してＤＲＡＭ１６１をアクセスすることに
なる。そしてアクセスが開始されて一定時間が経過する
と、DRAMCLR を出力して前記フリップフロップ５２をリ
セットする。これによりWAITがクリアされ、ＣＰＵ１１
はアドレス、ＲＤ／ＷＲ等の出力を停止させる。

【００９８】ｂ．ＣＰＵ１１がＤＭＡ制御を行う場合 この場合は、ＣＰＵ１１からのアドレスデコードされた
DMACS をフリップフロップ５１が検出すると、セレクタ
５５に対してDMARQ を出力すると共にＣＰＵ１１に対し
てWAITを出力する。ＣＰＵ１１はWAITを受けとるとアド
レス、ＲＤ／ＷＲ等の出力時間を延ばす。

【００９９】セレクタ５５はDMARQ を受けとると他の要
求をチェックし、DMACS のみの検出であれば他の要求を
禁止してＤＭＡ制御回路５６にDMACNTを供給する。これ
によりＣＰＵ１１はＤＭＡ制御回路５６を介してＤＭＡ
回路１２をアクセスすることになる。そしてアクセスが
開始されて一定時間が経過すると、DMACLRを出力して前
記フリップフロップ５１をリセットする。これによりWA
ITがクリアされ、ＣＰＵ１１はアドレス、ＲＤ／ＷＲ等
の出力を停止させる。

【０１００】ｃ．ＤＭＡ回路１２がＤＭＡ転送を行う場
合 この場合は、ＤＭＡ回路１２がＤＭＡリクエストを検出
すると調停回路１３１にBUSREQを出力する。調停回路１
３１ではBUSREQをフリップフロップ５３が検出すると、
セレクタ５５に対してBUSRQ を出力する。

【０１０１】セレクタ５５はBUSRQ を受けとると他の要
求をチェックし、BUSREQのみの検出であれば他の要求を
禁止し、ＤＭＡ回路１２にBUSACKを出力する。

【０１０２】これによりＤＭＡ回路１２は、アドレス、
ＲＤ／ＷＲ等を出力してＤＭＡ転送を開始する。ＭＡ転
送開始から一定時間が経過すると、SRESETにより前記フ
リップフロップ５３がリセットされる。

【０１０３】ＤＭＡ転送が終了すると、ＤＭＡ回路１２
はBUSREQを停止し、アイドル状態となる。

【０１０４】ｄ．ＤＲＡＭリフレッシュを行う場合、 この場合は、ある一定周期でリフレッシュ回路４１から
出力される信号REFREQを調停回路１３１のフリップフロ
ップ５４が検出すると、セレクタ５５に対してREFRQ を
出力する。

【０１０５】セレクタ５５はREFRQ を受けとると他の要
求をチェックし、REFREQのみの検出であれば他の要求を
禁止してリフレッシュ回路４１にREFACKを出力するとと
もにＤＲＡＭリフレッシュ制御回路５８にREFCNTを供給
する。これによりリフレッシュ回路４１はＤＲＡＭリフ
レッシュ制御回路５８を介してＤＲＡＭ１６１をリフレ
ッシュすることになる。そしてリフレッシュが開始され
て一定時間が経過すると、REFCLRを出力して前記フリッ
プフロップ５４をリセットする。

【０１０６】Ｂ．複数の要求が発生した場合 ＣＰＵ１１からのＤＭＡ回路制御及びＤＲＡＭアクセス
制御は同時に発生することはないので、ＣＰＵ１１から
のＤＭＡ回路制御又はＤＲＡＭアクセス、ＤＭＡ回路１
２のＤＭＡ転送、リフレッシュ回路４１のリフレッシュ
のうちの２つ又は３つが重なる場合がある。

【０１０７】このように複数の要求が重なっても、各フ
リップフロップ５１〜５４に入力するクロックＣＫ1 ，
ＣＫ2 ，ＣＫ3 ，ＣＫ4 の立上がりタイミングがそれぞ
れ異なるので、セレクタ５５はいずれかの要求を最初に
検出すると他の要求を禁止する。そしてその要求処理が
終了すると、セレクタ５５は待機していた要求信号のう
ち優先順位の高い要求を対応する制御回路５６〜５８及
びＤＭＡ回路１２に出力する。

【０１０８】このような構成の実施例においては、例え
ばＣＰＵ１１からのＤＲＡＭアクセスとＤＭＡ回路１２
によるＤＭＡ転送が重なることが発生しても、各フリッ
プフロップ５１〜５４に供給されるクロックＣＫ1 ，Ｃ
Ｋ2 ，ＣＫ3 ，ＣＫ4 の立上がりタイミングが異なって
いるので、例えば図１３に示すようにＣＰＵ１１からの
ＤＲＡＭアクセスの要求をフリップフロップ５２がクロ
ックＣＫ1 によって検出するタイミングがＤＭＡ回路１
２によるＤＭＡ転送要求をフリップフロップ５３がクロ
ックＣＫ2 によって検出するタイミングよりも早けれ
ば、セレクタ５５においてＤＲＡＭアクセスの要求が優
先して受付けられ、セレクタ５５からＤＲＡＭアクセス
制御回路５７にDRAMCNT が供給されＤＲＡＭアクセスが
先に実行される。ＣＰＵ１１はWAITによりアドレス、Ｒ
Ｄ／ＷＲ等の出力時間を延ばす。そしてＤＭＡ転送は待
機状態となる。

【０１０９】そしてＤＲＡＭアクセスが開始されて一定
時間後にセレクタ５５からDRAMCLRが出力してＣＰＵ１
１へのWAITがクリアされる。

【０１１０】さらにセレクタ５５はＤＲＡＭアクセス制
御回路５７へのDRAMCNT の供給をＴ1 時間後に停止し、
今度はＤＭＡ回路１２にBUSACKをＴ2 時間出力し、その
ＤＭＡ回路１２にＤＭＡ転送制御を行わせる。

【０１１１】また、例えば図１４に示すようにＤＭＡ回
路１２によるＤＭＡ転送要求をフリップフロップ５３が
クロックＣＫ2 によって検出するタイミングがＣＰＵ１
１からのＤＲＡＭアクセスの要求をフリップフロップ５
２がクロックＣＫ1 によって検出するタイミングよりも
早ければ、セレクタ５５においてＤＭＡ転送の要求が優
先して受付けられ、セレクタ５５からＤＭＡ回路１２に
BUSACKが供給され、ＤＭＡ回路１２によるＤＭＡ転送制
御が優先して行われる。

【０１１２】ＤＲＡＭアクセスがフリップフロップ５２
により検出されると、フリップフロップ５２からセレク
タ５５にDRAMRQが供給されるとともにＣＰＵ１１にWAIT
が供給される。そしてＤＭＡ転送制御中はセレクタ５５
によるＤＲＡＭアクセス要求の受付けは待機状態となる
ので、この間セレクタ５５へのDRAMRQの供給、ＣＰＵ１
１へのWAITの供給は継続されることになる。

【０１１３】そしてBUSACKが出力されてＴ3 時間経過す
ると、セレクタ５５はBUSACKの出力を停止し、代わって
今度はセレクタ５５はＤＲＡＭアクセス制御回路５７に
DRAMCNT をＴ4 時間供給してＣＰＵ１１によるＤＲＡＭ
アクセスを行わせる。そしてＤＲＡＭアクセスが開始さ
れて一定時間後にセレクタ５５からDRAMCLR が出力して
ＣＰＵ１１へのWAITがクリアされる。

【０１１４】このようにＣＰＵ１１からのＤＲＡＭアク
セスとＤＭＡ回路１２によるＤＭＡ転送が重なっても対
応するクロックにより検出されるタイミングが早い方が
優先して実行されるので、この実施例においてもソフト
ウエアによる処理を必要としなく、ハードウエア構成で
複数要求に対する優先処理が実行することができ、従っ
て前記実施例同様に、より優れた高速処理が実現でき、
しかも経済性を向上できる。

【０１１５】なお、ＣＰＵ１１からのＤＲＡＭアクセ
ス、ＤＭＡ回路１２によるＤＭＡ転送及びリフレッシュ
回路４１によるＤＲＡＭ１６１のリフレッシュの３つの
要求が重なった場合も同様の制御が行われ、対応するク
ロックにより最初に検出された要求から優先して実行さ
れることになる。

【０１１６】

【発明の効果】以上、本発明によれば、ハードウェア構
成の調停回路により、起動の早い方の動作を優先させる
とともに起動の遅い方の動作を待機させる制御を行って
いるので、また異なるタイミングで立上がるクロックで
要求を検出し、最初に検出した要求を優先させるととも
に検出タイミングが遅い方の要求を待機させる制御を行
っているので、より優れた高速処理が実現でき、しかも
経済性を向上できる。

【図面の簡単な説明】

【図１】本発明の実施例を示すブロック図。

【図２】同実施例の調停回路の構成を示す図。

【図３】同実施例においてＤＭＡ非転送時にＤＭＡ制御
を行う場合の動作シーケンスを示す図。

【図４】同実施例においてＤＭＡ非制御時にＤＭＡ転送
を行う場合の動作シーケンスを示す図。

【図５】同実施例においてＤＭＡ転送中にＤＭＡ制御を
行う場合の動作シーケンスを示す図。

【図６】同実施例においてＤＭＡ制御中にＤＭＡ転送を
行う場合の動作シーケンスを示す図。

【図７】同実施例においてＤＭＡ非転送時にＤＭＡ制御
を行う場合の調停回路の動作シーケンスを示す図。

【図８】同実施例においてＤＭＡ非制御時にＤＭＡ転送
を行う場合の調停回路の動作シーケンスを示す図。

【図９】同実施例においてＤＭＡ転送中にＤＭＡ制御を
行う場合の調停回路の動作シーケンスを示す図。

【図１０】同実施例においてＤＭＡ制御中にＤＭＡ転送
を行う場合の調停回路の動作シーケンスを示す図。

【図１１】本発明の他の実施例を示すブロック図。

【図１２】同実施例の調停回路の構成を示す図。

【図１３】同実施例においてＤＲＡＭアクセスとＤＭＡ
転送が重なった場合においてＤＲＡＭアクセス要求の検
出タイミングが早かったときの調停回路の動作シーケン
スを示す図。

【図１４】同実施例においてＤＲＡＭアクセスとＤＭＡ
転送が重なった場合においてＤＭＡ転送要求の検出タイ
ミングが早かったときの調停回路の動作シーケンスを示
す図。

【図１５】従来例を示すブロック図。

【図１６】同従来例の動作シーケンスを示す図。

【図１７】他の従来例ブロック図。

【図１８】同従来例の動作シーケンスを示す図。

【符号の説明】

１１…ＣＰＵ（マイクロプロセッサ） １２…ＤＭＡ（ダイレクト・メモリ・アクセス）回路 １３，１３１…調停回路 １４…ＣＰＵ動作バス １５…ＤＭＡ転送バス １６１…ＤＲＡＭ ４１…リフレッシュ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ダイレクト・メモリ・アクセス転送バス
   を使用してデータの高速転送を行うダイレクト・メモリ
   ・アクセス回路と、マイクロプロセッサ動作バスを使用
   してデータ転送を行うとともに前記ダイレクト・メモリ
   ・アクセス転送バスを使用してダイレクト・メモリ・ア
   クセス動作を制御するマイクロプロセッサと、前記ダイ
   レクト・メモリ・アクセス転送バスとマイクロプロセッ
   サ動作バスとの間に介在し、同一クロックの立上がり及
   び立下がりで前記ダイレクト・メモリ・アクセス回路に
   よるダイレクト・メモリ・アクセス転送動作と前記マイ
   クロプロセッサによるダイレクト・メモリ・アクセス制
   御動作の起動を検出する論理回路を備え、起動の早い方
   の動作を優先させるとともに起動の遅い方の動作を待機
   させる調停回路とからなり、 前記調停回路は、ダイレクト・メモリ・アクセス転送動
   作中に前記マイクロプロセッサによるダイレクト・メモ
   リ・アクセス制御動作の起動があると、ダイレクト・メ
   モリ・アクセス転送動作が一時終了するまでダイレクト
   ・メモリ・アクセス制御動作を待機させ、その転送動作
   が一時終了すると前記マイクロプロセッサによるダイレ
   クト・メモリ・アクセス制御動作を開始させ、ダイレク
   ト・メモリ・アクセス制御動作中に前記ダイレクト・メ
   モリ・アクセス回路によるダイレクト・メモリ・アクセ
   ス転送動作の起動があると、ダイレクト・メモリ・アク
   セス制御動作が終了するまでダイレクト・メモリ・アク
   セス転送動作を待機させ、その制御動作が終了すると前
   記ダイレクト・メモリ・アクセス回路によるダイレクト
   ・メモリ・アクセス転送動作を開始させることを特徴と
   するバス調停装置。
2. 【請求項２】 ダイレクト・メモリ・アクセス転送バス
   を使用してデータの高速転送を行うダイレクト・メモリ
   ・アクセス回路と、マイクロプロセッサ動作バスを使用
   してデータ転送を行い、かつ前記ダイレクト・メモリ・
   アクセス転送バスを使用してダイレクト・メモリ・アク
   セス動作を制御するとともにダイナミック・ランダム・
   アクセス・メモリをアクセスするマイクロプロセッサ
   と、前記ダイレクト・メモリ・アクセス転送バスを使用
   して前記ダイナミック・ランダム・アクセス・メモリを
   リフレッシュするリフレッシュ回路と、前記ダイレクト
   ・メモリ・アクセス転送バスとマイクロプロセッサ動作
   バスとの間に介在し、互いに立上がりの異なるクロック
   で前記ダイレクト・メモリ・アクセス回路によるダイレ
   クト・メモリ・アクセス転送動作、前記マイクロプロセ
   ッサによるダイレクト・メモリ・アクセス制御動作、前
   記マイクロプロセッサによる前記ダイナミック・ランダ
   ム・アクセス・メモリのアクセス動作及び前記リフレッ
   シュ回路による前記ダイナミック・ランダム・アクセス
   ・メモリのリフレッシュ動作の起動を検出する論理回路
   を備え、起動の早い方の動作を優先させるとともに起動
   の遅い方の動作を待機させる調停回路とを設けたことを
   特徴とするバス調停装置。