JPH04225429A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理における分岐
ヒストリテーブルの読出し時の制御に利用する。本発明
は分岐先アドレス生成に汎用レジスタの内容を使用し分
岐命令読み出しを行うときに分岐命令の成功の予測を行
い、分岐先アドレスへの命令取り出しを抑止して性能を
向上させるデータ処理装置に関する。

【０００２】本発明は本願と同一出願人による特許出願
（平２−１９５７１３、平成２年７月２３日出願、本願
出願時において未公開、以下「先願」という）との関連
技術である。

【０００３】

【従来の技術】従来の分岐ヒストリテーブルは特公昭５
０−２２３８４号公報（ＵＳＰ７０９４２）に開示され
ているように、命令取出し時の命令取り出しアドレスに
よって分岐先アドレスを予測することを可能にし、分岐
命令を処理する以前に分岐先命令を先取りすることをで
きるようにして分岐命令の処理の高速化を計ったものが
ある。図５はその構成を示したものである。

【０００４】

【発明が解決しようとする課題】しかしながら、分岐命
令の分岐先アドレス生成に汎用レジスタを使用している
場合、その分岐命令は汎用レジスタの内容で分岐先アド
レスを変更することを意図したもので、分岐ヒストリテ
ーブルに記憶したとしてもその分岐先アドレスが変更さ
れる可能性が大きい。さらに、実際に分岐先アドレスが
変更された場合には、その判明が分岐命令を処理してい
るときになってしまうため、分岐命令処理後に正しい分
岐先命令を取り出さなければならず、そのために分岐命
令を高速に処理することができなくなるだけでなく、そ
のペナルティにより遅くなってしまう問題がある。

【０００５】しかし、分岐先アドレスが変更される分岐
命令でも、その分岐命令の成功または不成功については
以前と同じである可能性が高い。

【０００６】本発明はこのような問題を解決するもので
、余分な命令取り出しを抑止して高速に分岐命令を処理
することができる装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、分岐命令のア
ドレスと、この分岐命令の分岐先アドレスとを対にして
記憶する分岐ヒストリテーブルと、アドレスの修飾に用
いる複数の汎用レジスタとを備えたデータ処理装置にお
いて、前記分岐ヒストリテーブルの各エントリに対応し
て分岐先アドレス生成時に使用した汎用レジスタ番号を
記憶する第一の記憶手段と、前記分岐ヒストリテーブル
の各エントリに対応し、分岐命令のアドレスおよびその
分岐先アドレスが前記分岐ヒストリテーブルに登録され
た後、どの汎用レジスタが変更されたかを記憶する第二
の記憶手段と、前記分岐ヒストリテーブルに記憶された
命令取り出しアドレスにしたがって前記第一の記憶手段
から分岐先アドレス生成時に使用した汎用レジスタ番号
を読み出す第一の読み出し手段と、前記分岐ヒストリテ
ーブルに記憶された命令取り出しアドレスにしたがって
前記第二の記憶手段から汎用レジスタの内容変更情報を
読み出す第二の読み出し手段とを含むレジスタ変更検出
回路を設け、命令取り出し時に、命令取り出しアドレス
と前記分岐ヒストリテーブルに記憶された分岐アドレス
が等しいか否かを比較する分岐命令アドレス比較器と、
前記第二の読み出し手段により読み出された汎用レジス
タの内容変更情報によって、前記第一の読み出し手段に
より示された汎用レジスタが変更されていることが示さ
れた場合、前記分岐命令アドレス比較器の出力により分
岐命令の成功の予測を行い、分岐先アドレスへの命令取
り出しを抑止する予測手段を備えたことを特徴とする。

【０００８】前記第一の記憶手段は、前記分岐ヒストリ
テーブルと対応して分岐命令の分岐先アドレス生成時に
使用した前記汎用レジスタの番号を記憶するレジスタ番
号バッファにより構成され、前記第二の記憶手段は、レ
ジスタの書換えを管理する書込みレジスタデコーダおよ
び変更レジスタデコーダと、各エントリと前記汎用レジ
スタ対応にその内容の変更を管理する複数のフリップフ
ロップとを含み、前記第一の読み出し手段は、前記分岐
ヒストリテーブルの索引時に分岐先アドレス生成に使用
する汎用レジスタに変更があったか否かを示すレジスタ
選択器により構成され、前記第二の読み出し手段は、前
記分岐ヒストリテーブルの索引時に対応エントリの各汎
用レジスタの内容の変更状況を出力するエントリ読み出
し選択器により構成されることが望ましい。

【０００９】

【作用】命令取り出し時に、分岐ヒストリテーブルに記
憶された命令取り出しアドレスにしたがって、第一の記
憶手段から分岐アドレス生成時に使用した汎用レジスタ
番号を読み出し、第二の記憶手段から汎用レジスタの内
容変更情報を読み出す。読み出された汎用レジスタの内
容変更情報によって汎用レジスタが変更されていること
が示された場合に、分岐命令アドレス比較器の出力によ
り分岐命令の成功の予測を行い、分岐先への命令取り出
しを抑止する。

【００１０】このように、分岐先のアドレス生成に使用
した汎用レジスタの内容の変更を管理することにより、
汎用レジスタの内容が変更され分岐先アドレスが変更さ
れてしまった分岐命令の予測をすることによって生じる
余分な命令取り出しをなくし、さらに、分岐先アドレス
が変更されてしまった分岐命令に対しては分岐の成功ま
たは不成功を予測することにより、分岐命令処理を効率
よく行うことができる。

【００１１】

【実施例】次に、本発明実施例を図面に基づいて説明す
る。図１は本発明実施例の構成を示すブロック図、図２
は本発明実施例に係るレジスタ変更検出回路の構成を示
すブロック図、図３は本発明実施例に係る全体構成を示
すブロック図である。

【００１２】本発明実施例に係る全体構成としては、図
３に示すように命令取出し制御回路３２、アドレス生成
回路３３、主記憶装置３４、実行部３５、分岐ヒストリ
テーブル３１、分岐命令アドレス比較器９、およびＡＮ
Ｄ回路１０、１３を備える。

【００１３】次に、本発明実施例の構成の詳細を図１お
よび図２を参照して説明する。

【００１４】本発明実施例は、分岐命令のアドレスと、
この分岐命令の分岐先アドレスとを対にして記憶する分
岐ヒストリテーブル３１と、アドレスの修飾に用いる命
令アドレスレジスタ（ＩＡＲ）２、分岐先アドレス書込
みレジスタ（ＤＡＷＲ）３、レジスタ番号レジスタ（Ｒ
ＮＲ）４、および予測分岐先アドレスレジスタ（ＰＤＡ
Ｒ）１２の汎用レジスタとを備え、さらに本発明の特徴
として、分岐ヒストリテーブル３１の各エントリに対応
して分岐先アドレス生成時に使用した汎用レジスタ番号
を記憶する第一の記憶手段と、前記分岐ヒストリテーブ
ル３１の各エントリに対応し、分岐命令のアドレスおよ
びその分岐先アドレスが分岐ヒストリテーブル３１に登
録された後、どの汎用レジスタが変更されたかを記憶す
る第二の記憶手段と、分岐ヒストリテーブル３１に記憶
された命令取り出しアドレスにしたがって前記第一の記
憶手段から分岐先アドレス生成時に使用した汎用レジス
タ番号を読み出す第一の読み出し手段と、分岐ヒストリ
テーブル３１に記憶された命令取り出しアドレスにした
がって前記第二の記憶手段から汎用レジスタの内容変更
情報を読み出す第二の読み出し手段とを含むレジスタ変
更検出回路（ＲＵＣＣ）８を設け、命令取り出し時に、
命令取り出しアドレスと分岐ヒストリテーブル３１に記
憶された分岐アドレスが等しいか否かを比較する分岐命
令アドレス比較器（ＴＡＣ）９と、前記第二の読み出し
手段により読み出された汎用レジスタの内容変更情報に
よって、前記第一の読み出し手段により示された汎用レ
ジスタが変更されていることが示された場合、前記分岐
命令アドレス比較器（ＴＡＣ）９の出力により分岐命令
の成功の予測を行い、分岐先アドレスへの命令取り出し
を抑止する予測手段を備える。

【００１５】前記第一の記憶手段は、分岐ヒストリテー
ブル３１と対応して分岐命令の分岐先アドレス生成時に
使用した前記汎用レジスタの番号を記憶するレジスタ番
号バッファ（ＲＮＢ）８１により構成され、前記第二の
記憶手段は、レジスタの書換えを管理する書込みレジス
タデコーダ（ＷＲＤ）８２および変更レジスタデコーダ
　（ＵＲＤ）８３と、各エントリと前記汎用レジスタ対
応にその内容の変更を管理する複数のフリップフロップ
８４とを含み、前記第一の読み出し手段は、分岐ヒスト
リテーブル３１の索引時に分岐先アドレス生成に使用す
る汎用レジスタに変更があったか否かを示すレジスタ選
択器（ＲＸ）８６により構成され、前記第二の読み出し
手段は、分岐ヒストリテーブル３１の索引時に対応エン
トリの各汎用レジスタの内容の変更状況を出力するエン
トリ読出し選択器８５により構成される。

【００１６】図１に二点鎖線で囲み表示する部分が先願
と異なる。

【００１７】書込みフラグ（ＷＦ）１は、分岐ヒストリ
テーブル３１の動作を示すフラグであり、この書込みフ
ラグ（ＷＦ）１が“１”の場合は登録動作、“０”の場
合は索引動作を示す。書込みフラグ（ＷＦ）１は、命令
取出し制御回路（ＩＦＣ）３２から送出された動作信号
を信号線１０１　を介して受け、信号線１０６　を介し
て分岐命令アドレスバッファ（ＴＡＢ）６、分岐先アド
レスバッファ（ＤＡＢ）７、レジスタ変更検出回路（Ｒ
ＵＣＣ）８および分岐命令アドレス比較器（ＴＡＣ）９
に送出する。

【００１８】命令アドレスレジスタ（ＩＡＲ）２は、命
令取り出し時の命令取り出しアドレスまたは分岐命令の
分岐ヒストリテーブル３１への登録時の分岐命令の命令
アドレスを保持するためのレジスタであり、信号線１０
２　を介してアドレス生成回路（ＡＤＣ）３３より送出
された命令アドレスを受け、信号線１０７　を介しその
上位ビットを分岐命令アドレスバッファ（ＴＡＢ）６お
よび分岐命令アドレス比較器（ＴＡＣ）９に送出し、ま
た、信号線１０８　を介しその下位ビットを分岐命令ア
ドレスバッファ（ＴＡＢ）６、分岐先アドレスバッファ
（ＤＡＢ）７およびレジスタ変更検出回路（ＲＵＣＣ）
８に送出する。

【００１９】分岐先アドレス書込みレジスタ（ＤＡＷＲ
）３は、分岐命令の命令アドレスおよび分岐先アドレス
を分岐ヒストリテーブル３１へ登録する際に、その分岐
先アドレスを保持するレジスタであり、アドレス生成回
路（ＡＤＣ）３３より送出された分岐先アドレスを信号
線１０３　を介して受け、信号線１０９　を介し分岐先
アドレスバッファ（ＤＡＢ）７に送出する。

【００２０】レジスタ番号レジスタ（ＲＮＲ）４は、分
岐命令の分岐ヒストリテーブル３１への登録時には分岐
先アドレス生成に使用した汎用レジスタ番号を受け、ま
た汎用レジスタの内容が変更される場合にはその汎用レ
ジスタ番号を受けるレジスタであり、実行部（ＥＸＵ）
３５より送出されるレジスタ番号を信号線１０４　を介
して受け、信号線１１０　を介しレジスタ変更検出回路
（ＲＵＣＣ）８に送出する。

【００２１】レジスタ変換フラグ（ＲＵＦ）５は、汎用
レジスタの内容を変更する際にレジスタ番号レジスタ（
ＲＮＲ）４にレジスタ番号を受けると同時に点灯するフ
ラグであり、実行部（ＥＸＵ）３５より信号線１０５　
を介し受けた信号を信号線１１１　を介してレジスタ変
更検出回路（ＲＵＣＣ）８に送出する。

【００２２】分岐命令アドレスバッファ（ＴＡＢ）６は
、分岐ヒストリテーブル３１のうち分岐命令のアドレス
を記憶するメモリであり、信号線１０６　を介し書込み
フラグ（ＷＦ）１より登録を指示された場合、信号線１
０８　を介し命令アドレスレジスタ（ＩＡＲ）２の下位
ビットで示されるエントリに信号線１０７　を介し命令
アドレスレジスタ（ＩＡＲ）２の上位ビットで示される
命令アドレス情報を記憶し、書込みフラグ（ＷＦ）１が
登録を指示していない場合、信号線１０８　を介し示さ
れるエントリから命令アドレス情報を読み出し、信号線
１１２　に送出する。

【００２３】分岐先アドレスバッファ（ＤＡＢ）７は、
分岐命令アドレスバッファ（ＴＡＢ）６に対応して分岐
命令の分岐先アドレスを記憶するメモリであり、信号線
１０５　を介し書込みフラグ（ＷＦ）１より登録を指示
された場合は信号線１０８　を介し命令アドレスレジス
タ（ＩＡＲ）２の下位ビットで示されるエントリに信号
線１０９　を介し分岐先アドレス書込みレジスタ（ＤＡ
ＷＲ）３により示される分岐先アドレスを記憶し、また
、書込みフラグ（ＷＦ）１が登録を指示していない場合
は信号線１０８　を介し示されるエントリから分岐先ア
ドレスを読み出し信号線１１３　を介し予測分岐先アド
レスレジスタ（ＰＤＡＲ）１２に送出する。

【００２４】レジスタ変更検出回路（ＲＵＣＣ）８は、
本発明の特徴とするところであり、信号線１０６　、１
０８　、１１０　、１１１　を介し、それぞれ書込みフ
ラグ（ＷＦ）１、命令アドレスレジスタ（ＩＡＲ）２の
下位ビット、レジスタ番号レジスタ（ＲＮＲ）４、レジ
スタ変更フラグ（ＲＵＦ）５より送出される情報を受け
、比較許可信号を信号線１１４　を介しＡＮＤ回路１０
に送出する。

【００２５】分岐命令アドレス比較器（ＴＡＣ）９は、
命令取り出しアドレスと分岐ヒストリテーブル３１に記
憶された分岐命令アドレスを比較する回路であり、信号
線１０６　を介して送出される書込みフラグ（ＷＦ）１
の出力が“１”である場合は信号線１１５　に“０”を
出力し、“０”である場合は信号線１０７　を介して送
出される命令アドレスレジスタ（ＩＡＲ）２の上位ビッ
トと信号線１１２　を介し分岐命令アドレスバッファ（
ＴＡＢ）６より送出される命令アドレス情報とを比較し
、その結果、等しければ“１”を送出し、等しくなけれ
ば“０”を信号線１１５　を介しＡＮＤ回路１０および
１３に送出する。

【００２６】ＡＮＤ回路１０は、検索結果を求めるため
に論理積をとるＡＮＤ回路であり、信号線１１５　を介
し分岐命令アドレス比較器（ＴＡＣ）９より送出される
比較結果と、信号線１１４　を介しレジスタ変更検出回
路（ＲＵＣＣ）８から送出される比較許可信号との論理
積をとり、その結果を検出信号として信号線１１６　を
介し分岐先検出フラグ（ＤＨＦ）１１に送出する。

【００２７】分岐先検出フラグ（ＤＨＦ）１１は、予測
分岐アドレスが検出されたことを示すフラグであり、信
号線１１６　を介しＡＮＤ回路１０より送出された検出
信号を受け信号線１１７　を介し図３に示す命令取出し
制御回路（ＩＦＣ）３２に送出する。

【００２８】予測分岐先アドレスレジスタ（ＰＤＡＲ）
１２は、分岐先検出フラグ（ＤＨＦ）１１と同期してそ
の予測分岐先アドレスを受けるレジスタであり、信号線
１１３　を介し分岐先アドレスバッファ（ＤＡＢ）７か
ら送出される分岐先アドレスを受け信号線１１８　を介
して図３に示すアドレス生成回路（ＡＤＣ）３３に送出
する。

【００２９】ＡＮＤ回路１３は、分岐先アドレス生成時
に使用した汎用レジスタの内容が変更されたことを示す
ために論理積をとるＡＮＤ回路であり、信号線１１５　
を介し分岐命令アドレス比較器（ＴＡＣ）９から送出さ
れる比較結果と、信号線１１９　を介しレジスタ変更検
出回路（ＲＵＣＣ）８より送出される予測許可信号との
論理積をとり、その結果を検出信号として信号線１２０
　を介して命令検出フラグ（ＩＨＦ）１４に送出する。

【００３０】命令検出フラグ（ＩＨＦ）１４は、分岐先
アドレス生成に使用した汎用レジスタが変更された分岐
先アドレスが検出されたことを示すフラグであり、信号
線１２０　を介してＡＮＤ回路１３より送出された検出
信号を受け信号線１２１　を介して図３に示す命令取出
し制御回路（ＩＦＣ）３２に送出する。

【００３１】次に、図２を参照しレジスタ変更検出回路
（ＲＵＣＣ）８について詳しく説明する。

【００３２】レジスタ番号バッファ（ＲＮＢ）８１は、
分岐命令アドレスバッファ（ＴＡＢ）６、分岐先アドレ
スバッファ（ＤＡＢ）７と対応して分岐命令の分岐先ア
ドレス生成時に使用した汎用レジスタの番号を記憶する
メモリであり、線１０６　を介して書込みフラグ（ＷＦ
）１より登録が指示された場合、線１０８　を介し命令
アドレスレジスタ（ＩＡＲ）２の下位ビットによって示
されるアドレスに線１１０　を介しレジスタ番号レジス
タ　（ＲＮＲ）４によって示されるレジスタ番号を記憶
し、書込みフラグ（ＷＦ）１が登録を示していない場合
は同アドレスから記憶しているレジスタ番号を読み出し
、線８０１　を介しレジスタ選択器（ＲＸ）８６へ送出
する。

【００３３】書き込みレジスタデコーダ（ＷＲＤ）８２
は、レジスタ内容の書き替えを管理するためのデコーダ
であり、線１０６　を介し書込みフラグ（ＷＦ）１より
登録が指示された場合、線１０８　を介し命令アドレス
レジスタ（ＩＡＲ）２の下位ビットをデコードし、それ
に対応する出力線８０２　、８０３　、…８０４　だけ
を“１”にし、また書込みフラグ（ＷＦ）１が登録を指
示していない場合は全ての出力線８０２　、８０３　、
…８０４　は“０”のままである。 出力線８０２　、８０３　、…８０４　はそれぞれフラ
グＦ００　　　Ｆ１　０　…Ｆｍ−１　０　、Ｆ０　１
　　　Ｆ１　１　…Ｆｍ−１　１　、…、Ｆ０　ｎ−１
　　　Ｆ１　ｎ−１　…Ｆｍ−１　ｎ−１　に接続され
、ｎは分岐命令アドレスバッファ（ＴＡＢ）６、分岐先
アドレスバッファ（ＤＡＢ）７、レジスタ番号バッファ
（ＲＮＢ）８１のエントリ分、ｍはレジスタの個数だけ
存在する。

【００３４】変更レジスタデコーダ（ＵＲＤ）８３は、
書込みレジスタデコーダ（ＷＲＤ）８２同様にレジスタ
内容の書き替えを管理するためのデコーダであり、線１
１１　を介しレジスタ番号レジスタ（ＲＮＲ）４によっ
て示されるレジスタ番号に対応する出力線８０５　、８
０６　、…８０７だけを“１”にし、また、変更を指示
されなかった場合は全ての出力線を“０”にする。また
、出力線８０５　、８０６　、…８０７　はそれぞれフ
ラグＦ０　０　　　Ｆ１　０　…Ｆｍ−１　０　、Ｆ０
　１　　　Ｆ１　１　…Ｆｍ−１　１　、…、Ｆ０　ｎ
−１　　　Ｆ１　ｎ−１　…Ｆｍ−１　ｎ−１　に接続
される。

【００３５】フリップフロップ（Ｆｘｙ：ｘ＝１…ｎ、
ｙ＝１…ｍ）８４は、各エントリ（ｙ）と各汎用レジス
タ（ｘ）対応に汎用レジスタ内容の変更を管理し、たと
えばＦ１１の場合、線８０２　を介して書き込みレジス
タデコーダ（ＷＲＤ）８２により新しいエントリに対す
る登録が示される（“１”になる）とセットされ“１”
となり、それを保持し線８０５　を介して変更レジスタ
デコーダ（ＵＲＤ）８３より該当汎用レジスタの変更が
示された場合リセットされ“０”になる。また、その出
力はエントリ読出し選択器（ＥＲＸ）８５に各汎用レジ
スタ対応に出力される。

【００３６】エントリ読出し選択器（ＥＲＸ）８５は、
分岐ヒストリテーブル３１の索引時に対応エントリの各
汎用レジスタの内容の変更状況を出力するための選択器
であり、各汎用レジスタ対応にＦｘｙ（ｘ＝１…ｎ、ｙ
＝１…ｍ）の出力線を受け線１０８　を介し命令アドレ
スレジスタ（ＩＡＲ）２の下位ビットで示されるエント
リの出力を選択し、レジスタ選択器（ＲＸ）８６に出力
する。

【００３７】レジスタ選択器（ＲＸ）８６は、分岐ヒス
トリテーブル３１の索引時に分岐先アドレス生成に使用
する汎用レジスタに変更があったかどうかを示す選択器
であり、エントリ読出し選択器（ＥＲＸ）８５のそれぞ
れの出力を受け、線８０１　を介しレジスタ番号バッフ
ァ（ＲＮＢ）８１によって示される汎用レジスタ番号に
より選択し、線１１４　を介しＡＮＤ回路１０に送出し
、またその否定を信号線１１８　を介してＡＮＤ回路１
３に送出する。

【００３８】次に本発明実施例の動作について説明する
。図４は本発明実施例の動作を流れを示す流れ図である
。

【００３９】まず、まだ分岐ヒストリテーブル３１に該
当する分岐命令が登録されていない場合、命令アドレス
レジスタ（ＩＡＲ）２に分岐取り出しアドレスがセット
されても、分岐命令アドレスバッファ（ＴＡＢ）６の出
力１１２　と一致するアドレスがないため分岐命令アド
レス比較器（ＴＡＣ）９の出力１１５　が“０”となり
ＡＮＤ回路１０の出力も“０”となって分岐先検出フラ
グ（ＤＨＦ）１１は点灯しない。

【００４０】分岐ヒストリテーブル３１に分岐命令を登
録する場合、書込みフラグ（ＷＦ）１が点灯する（“１
”になる）と同時に分岐命令の命令アドレスが命令アド
レスレジスタ（ＩＡＲ）２、分岐先アドレスが分岐先ア
ドレス書込みレジスタ（ＤＡＷＲ）３、また分岐先アド
レスの生成に使用した汎用レジスタ番号がレジスタ番号
レジスタ（ＲＮＲ）４にセットされる。書込みフラグ（
ＷＦ）１が“１”になったことにより分岐命令アドレス
バッファ（ＴＡＢ）６の命令アドレスレジスタ（ＩＡＲ
）２の下位ビットによって示されるエントリに命令アド
レスレジスタ（ＩＡＲ）２の上位ビットが、分岐先アド
レスバッファ（ＤＡＢ）７の同じエントリには分岐先ア
ドレス書込みレジスタ（ＤＡＷＲ）３の内容が、そして
、レジスタ番号バッファ（ＲＮＢ）８１にはレジスタ番
号レジスタ（ＲＮＲ）４で示されるレジスタ番号が書き
込まれ、これと同時に命令アドレスレジスタ（ＩＡＲ）
２の下位ビットで示されるフリップフロップ（Ｆｘｙ）
８４が全て“１”になる。

【００４１】次回から登録されたアドレスの命令を取り
出す際には、命令アドレスレジスタ（ＩＡＲ）２に保持
した命令取り出しアドレスと、分岐命令アドレスバッフ
ァ（ＴＡＢ）６に記憶した命令アドレスが一致するので
分岐命令アドレス比較器（ＴＡＣ）９の出力が“１”と
なる。このときもし、それ以前にレジスタの内容が変更
されてなければ、対応するフリップフロップ（Ｆｘｙ）
８４は“１”のままなのでエントリ読出し選択器（ＥＲ
Ｘ）８５、レジスタ選択器（ＲＸ）８６を通って信号線
１１４　も“１”となり（信号線１１９　は“０”）、
分岐先検出フラグ（ＤＨＦ）１１が点灯し、命令検出フ
ラグ（ＩＨＦ）１４は点灯しない。

【００４２】しかしながら、もしｋ番目のレジスタが変
更された場合、その汎用レジスタ番号（Ｋ）がレジスタ
番号レジスタ（ＲＮＲ）４にセットされレジスタ変更フ
ラグ（ＲＵＦ）５に“１”がセットされる。それにより
変更レジスタデコーダ（ＵＲＤ）８３のＫ番目の出力線
が“１”となり、対応するＦｋ　０　…Ｆｋ　ｎ−１　
が“０”になる。

【００４３】その後、命令を取り出す際には、命令アド
レスレジスタ（ＩＡＲ）２の命令取り出しアドレスと、
分岐命令アドレスバッファ（ＴＡＢ）６の出力が一致し
分岐命令アドレス比較器（ＴＡＣ）９の出力が“１”と
なるが、対応するエントリ（ｙ）のＫ番目のレジスタを
示すフリップフロップ（Ｆｋｙ）８４が“０”となって
しまっているのでエントリ読出し選択器（ＥＲＸ）８５
、レジスタ選択器（ＲＸ）８６で選択した結果、信号線
１１４　が“０”となりＡＮＤ回路１０の出力も“０”
となって分岐先検出フラグ（ＤＨＦ）１１は点灯しなく
なる。そのとき、信号線１１９　が“１”となることに
よりＡＮＤ回路１３の出力が“１”となり命令検出フラ
グ（ＩＨＦ）１４が点灯する。これにより実際に分岐命
令を実行する際は分岐の成功、不成功の予測を行うこと
ができる。

【００４４】

【発明の効果】以上説明したように本発明によれば、分
岐先のアドレス生成に使用した汎用レジスタの内容の変
更を管理することにより、汎用レジスタの内容が変更さ
れ分岐先アドレスが変更されてしまった分岐命令の予測
をすることによって生じる余分な命令取出しを抑止する
ことができ、さらに、そのような分岐命令に対しても分
岐の成功または不成功の予測を行うことにより、効率よ
い分岐予測を行うことができる効果がある。

【図面の簡単な説明】

【図１】　　本発明実施例の構成を示すブロック図。

【図２】　　本発明実施例に係るレジスタ変更検出回路
の構成を示すブロック図。

【図３】　　本発明実施例に係る全体構成を示すブロッ
ク図。

【図４】　　本発明実施例の動作の流れを示す流れ図。

【図５】　　従来の構成を示すブロック図。

【符号の説明】

１　　　　書込みフラグ（ＷＦ） ２　　　　命令アドレスレジスタ（ＩＡＲ）３　　　　
分岐先アドレス書込みレジスタ（ＤＡＷＲ）４　　　　
レジスタ番号レジスタ（ＲＮＲ）５　　　　レジスタ変
更フラグ（ＲＵＦ）６　　　　分岐命令アドレスバッフ
ァ（ＴＡＢ）７　　　　分岐先アドレスバッファ（ＤＡ
Ｂ）８　　　　レジスタ変更検出回路（ＲＵＣＣ）９　
　　　分岐命令アドレス比較器（ＴＡＣ）１０、１３　
　　　ＡＮＤ回路 １１　　　　分岐先検出フラグ（ＤＨＦ）１２　　　　
予測分岐先アドレスレジスタ（ＰＤＡＲ）１４　　　　
命令検出フラグ（ＩＨＦ）３１　　　　分岐ヒストリテ
ーブル ３２　　　　命令取出し制御回路（ＩＦＣ）３３　　　
　アドレス生成回路（ＡＤＣ）３４　　　　主記憶装置 ３５　　　　実行部（ＥＸＵ） ８１　　　　レジスタ番号バッファ　（ＲＮＢ）８２　
　　　書込みレジスタデコーダ（ＷＲＤ）８３　　　　
変更レジスタデコーダ（ＵＲＤ）８４　　　　フリップ
フロップ ８５　　　　エントリ読出し選択器（ＥＲＸ）８６　　
　　レジスタ選択器（ＲＸ）

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　分岐命令のアドレスと、この分岐命令
   の分岐先アドレスとを対にして記憶する分岐ヒストリテ
   ーブルと、アドレスの修飾に用いる複数の汎用レジスタ
   とを備えたデータ処理装置において、前記分岐ヒストリ
   テーブルの各エントリに対応して分岐先アドレス生成時
   に使用した汎用レジスタ番号を記憶する第一の記憶手段
   と、前記分岐ヒストリテーブルの各エントリに対応し、
   分岐命令のアドレスおよびその分岐先アドレスが前記分
   岐ヒストリテーブルに登録された後、どの汎用レジスタ
   が変更されたかを記憶する第二の記憶手段と、前記分岐
   ヒストリテーブルに記憶された命令取り出しアドレスに
   したがって前記第一の記憶手段から分岐先アドレス生成
   時に使用した汎用レジスタ番号を読み出す第一の読み出
   し手段と、前記分岐ヒストリテーブルに記憶された命令
   取り出しアドレスにしたがって前記第二の記憶手段から
   汎用レジスタの内容変更情報を読み出す第二の読み出し
   手段とを含むレジスタ変更検出回路を設け、命令取り出
   し時に、命令取り出しアドレスと前記分岐ヒストリテー
   ブルに記憶された分岐アドレスが等しいか否かを比較す
   る分岐命令アドレス比較器と、前記第二の読み出し手段
   により読み出された汎用レジスタの内容変更情報によっ
   て、前記第一の読み出し手段により示された汎用レジス
   タが変更されていることが示された場合、前記分岐命令
   アドレス比較器の出力により分岐命令の成功の予測を行
   い、分岐先アドレスへの命令取り出しを抑止する予測手
   段を備えたことを特徴とするデータ処理装置。
2. 【請求項２】　　前記第一の記憶手段は、前記分岐ヒス
   トリテーブルと対応して分岐命令の分岐先アドレス生成
   時に使用した前記汎用レジスタの番号を記憶するレジス
   タ番号バッファにより構成され、前記第二の記憶手段は
   、レジスタの書換えを管理する書込みレジスタデコーダ
   および変更レジスタデコーダと、各エントリと前記汎用
   レジスタ対応にその内容の変更を管理する複数のフリッ
   プフロップとを含む請求項１に記載のデータ処理装置。
3. 【請求項３】　　前記第一の読み出し手段は、前記分岐
   ヒストリテーブルの索引時に分岐先アドレス生成に使用
   する汎用レジスタに変更があったか否かを示すレジスタ
   選択器により構成され、前記第二の読み出し手段は、前
   記分岐ヒストリテーブルの索引時に対応エントリの各汎
   用レジスタの内容の変更状況を出力するエントリ読み出
   し選択器により構成された請求項１記載のデータ処理装
   置。