JPH05143442A - ビツトマツプメモリのアクセス装置 - Google Patents

Abstract

(57)【要約】 【目的】 主に画像形成装置に使用されるビットマップ
メモリのアクセス装置に関し、読み出し処理時のアクセ
ス専有率を低下させて、全体の処理速度を向上させるこ
とを目的とする。 【構成】 ビットマップメモリ１０１と、文字コードを
ドットデータに展開してビットマップメモリ１０１のア
ドレス毎に複数のドットデータを格納させる展開手段１
０２と、ビットマップメモリ１０１からドットデータを
読み出すか又はドットデータを生成して印字手段に出力
する読み出し手段１０３と、ビットマップメモリ１０１
に格納されたドットデータの内同一のアドレスの全ドッ
トデータが同じか否かを予め検出する検出手段１０４
と、同一アドレスの全トッドデータが同じデータである
ことが検出されたときにはビットマップメモリ１０１か
らそのデータを読み出さずにそれに代るデータを生成し
て出力するよう読み出し手段１０３を制御する制御手段
１０５を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、主に画像形成装置に
使用されるビットマップメモリ（以下、ＢＭＭという）
のアクセス装置に関する。

【０００２】

【従来の技術】従来のこのようなＢＭＭのアクセス装置
においては、ＢＭＭを数ページ分用意し、１ページ分の
展開（書き込み）が終了すると、そのページの読み出し
を行ない、それと並行して次のページの展開を行うとい
うように、追いかけ制御を行なっている。とくに、各ペ
ージのデータを読み出す場合には、１ページ分の全デー
タをＢＭＭから読み出してから、印刷部へ出力してい
た。

【０００３】

【発明が解決しようとする課題】従って、１ページ分の
全データをＢＭＭから読み出しているために、ＢＭＭの
バスが読み出し処理のために長時間専有されて、次のペ
ージ展開処理が待たされ、処理速度が向上しないという
問題点がある。

【０００４】この発明はこのような事情を考慮してなさ
れたもので、例えば、ＢＭＭのデータがすべて「０」
（アクセス単位で、オール「０」の意味）の場合には、
ＢＭＭへのアクセスを省略し、それによって、読み出し
処理時のＢＭＭアクセス専有率を低下させて、全体の処
理速度を向上させるようにしたＢＭＭのアクセス装置を
提供するものである。

【０００５】

【課題を解決するための手段】この発明のビットマップ
メモリのアクセス装置は、図１に示すように、ビットマ
ップメモリ１０１と、文字コードをドットデータに展開
してビットマップメモリ１０１のアドレス毎に複数のド
ットデータを格納させる展開手段１０２と、ビットマッ
プメモリ１０１からドットデータを読み出すか又はドッ
トデータを生成して印字手段に出力する読み出し手段１
０３と、ビットマップメモリ１０１に格納されたドット
データの内同一のアドレスの全ドットデータが同じか否
かを予め検出する検出手段１０４と、同一アドレスの全
ドットデータが同じデータであることが検出されたとき
にはビットマップメモリ１０１からそのデータを読み出
さずにそれに代るデータを生成して出力するよう読み出
し手段１０３を制御する制御手段１０５を備える。

【０００６】

【作用】図１において、展開手段１０２は文字コードを
展開してビットマップメモリ１０１のアドレス毎につま
り、アクセス単位に複数のドットデータを格納させ、読
み出し手段１０３はビットマップメモリ１０１からドッ
トデータを読み出して印字手段に出力するか又はビット
マップメモリ１０１からドットデータを読み出す代りに
新たなドットデータを生成して出力する。そして、検出
手段１０４がビットマップメモリ１０１に格納されたド
ットデータの内で同一のアドレスの全ドットデータが同
じか否かを予め検出する。

【０００７】そこで、同一アドレスの全ドットデータが
同じデータ（例えばすべて「０」）であることが検出さ
れると、制御手段１０５は、読み出し手段１０３がその
データをビットマップメモリ１０１から読み出さずにそ
れに代る（すべて「０」の）データを新しく生成して出
力するように制御する。従って、この期間は、ビットマ
ップメモリ１０１へのアクセスバスが空くため、ビット
マップメモリ１０１への次頁データの書き込み（展開）
に使用することができ、展開処理速度が向上する。

【０００８】

【実施例】以下、図面に示す実施例に基づいてこの発明
を詳述する。この発明はこれによって限定されるもので
はない。図２はこの発明の一実施例を示すブロック図で
ある。図２において、１は数ページ分のメモリ容量を有
するビットマップメモリ（以下ＢＭＭという）、２は外
部（例えばホストコンピュータ）から供給される文字コ
ードを展開してアドレスデータとドットデータをＢＭＭ
１へアドレスバスＡＢおよびデータバスＤＢを介して供
給する展開回路である。

【０００９】３はＢＭＭ１からアドレスバスＡＢおよび
データバスＤＢを介してアドレスデータおよびドットデ
ータを読み出すか又はそれに代るデータを生成して、図
示しない印字部へ出力する読み出し回路、４はＢＭＭ１
に格納されたドットデータの内同一のアドレスの全ドッ
トデータが“０”か否かを予め検出する検出部、５は制
御部である。

【００１０】ＢＭＭ１から読み出されるデータの内、同
一アドレスの全ドットデータが「０」であるデータが含
まれることを検出部４が検出すると、制御部５は、その
データを読み出さずにそれに代わるデータを生成して出
力するように読み出し回路３を制御する。なお、検出部
４は、補助メモリ４ａ，加算回路４ｂ及び検出回路４ｃ
から構成される。そして、Ｓ１は制御部５から出力され
ＢＭＭ１を制御するメモリ制御信号、Ｓ２は制御部５か
ら出力され加算回路４ｂを作動させる加算有効信号、Ｓ
３は制御部５から出力され検出回路４ｃをのデータ
「０」の検出動作を有効にする信号である。

【００１１】このような構成における動作を説明する。
ＢＭＭ１がアドレスとして、０〜１９９番地を備えた２
ページ分の容量のビットマップメモリであり、その第１
ページが０〜９９番地を、第２ページが１００〜１９９
番地それぞれ備え、１つの番地が、アクセス単位に１６
ビットのドットデータで構成されるものとする。これに
対応して補助メモリ４ａもアドレスとして０〜１９９番
地を有するメモリであり、１つの番地は、１ビットのデ
ータで構成される。

【００１２】展開回路２は、制御部５にアクセス要求信
号Ｓ１を出力し制御部５からアクセス許可信号Ａ１を受
けとると、アドレスをＢＭＭ１および補助メモリ４ａに
出力し、図３に示すようなデータをＢＭＭ１の第１ペー
ジに書き込む（展開する）。ＢＭＭ１にデータが書き込
まれるときに信号Ｓ３がオンとなり、検出回路４ｃが有
効となって、ＢＭＭ１のある番地に書き込まれるデータ
が「すべて０」であることを検出すると補助メモリ４ａ
の同番地に「１」をセットする。

【００１３】従って、図３に示すように、ＢＭＭ１と補
助メモリ４ａには各番地に対応してＢＭＭデータと補助
メモリデータが順次格納されるが、補助メモリ４ａにデ
ータ「１」がセットされている場合には、同じ番地のＢ
ＭＭ１のデータは「すべて０」であること意味し、補助
メモリ４ａに「０」がセットされている場合には、ＢＭ
Ｍの１６ビットのドットデータのうちに、すくなくとも
１つ以上の「１」が存在することを意味している。

【００１４】次に、ＢＭＭ１の第１ページの展開が終了
すると、読み出し回路３が制御部５によって起動され
る。読み出し回路３は、アクセスバス要求信号Ｒ２を制
御部５に出力し、それに対するアクセス許可信号Ａ２を
受取ると、ＢＭＭ１からデータを読み出していく。

【００１５】この読み出し時には、制御信号Ｓ２がオン
となり、加算回路４ｂが有効となって読み出し回路３が
出力したアドレスに「１」を加算したアドレスを補助メ
モリ４ａに入力する。

【００１６】従って、図４に示すように補助メモリ４ａ
の番地がＢＭＭの番地に対して「１」だけ大きくなり、
読み出し回路３がＢＭＭ１のある番地のデータを読み出
すときに、次の番地の補助メモリデータが読み出される
ことになる。

【００１７】そして、読み出された補助メモリデータが
「１」であると、読み出し回路３は次の番地のデータ、
つまり、「すべて０」のデータについてはＢＭＭ１から
読み出さず、自ら「０」データを生成して図示しない印
字部へ出力する。つまり、ＢＭＭ１のデータは「すべて
０」のデータが読みとばされ、結局、図４に示すメモリ
アクセス順序で読み出される。

【００１８】このように、読み出し回路３によるＢＭＭ
１へのアクセス回数が減り、その分を展開回路２のＢＭ
Ｍ１への書き込みにまわすことができるので、アクセス
処理の高速化が可能となる。

【００１９】図５は、図２の詳細ブロック図であり、２
ａ，２ｂは展開回路２からＢＭＭ１へ書込まれるデータ
およびアドレスの送出タイミングを制御するゲートであ
る。また、制御回路５は、バス調停回路５ａ，メモリ制
御回路５ｂ，ＡＮＤゲート５ｃおよび５ｄ，ＯＲゲート
５ｅ，フリップフロップ（データ保持回路）５ｆおよび
サイクル終了検出回路５ｇを備えている。

【００２０】３ａはデータバスＤＢからデータ又は
「０」データを読み出し回路３へ出力するマルチプレク
サ、３ｂは読み出し回路３からアドレスバスＡＢへのア
ドレスの送出タイミングを制御するゲート、４ｄは検出
回路４ｃへ制御信号Ｓ３を出力するアンドゲートであ
る。なお、ＡＮＤゲート４ｄはアクセス許可信号Ａ１と
ＢＭＭ１へのライト信号との論理積を出力する。

【００２１】展開回路２からのアクセス要求信号Ｒ１は
バス調停回路５ａに入力され、アクセス許可信号Ａ１は
バス調停回路５ａから展開回路２およびゲート２ａ，２
ｂに出力される。ＡＮＤゲート５ｃは読み出し回路３か
ら入力されるアクセス要求信号Ｒ２とフリップフロップ
５ｆの−Ｑ出力との論理積を要求信号Ｒ２ａとしてバス
調停回路５ａに出力する。

【００２２】ＡＮＤゲート５ｄは、アクセス要求信号Ｒ
２とフリップフロップ５ｆのＱ出力との論理積を許可信
号Ａ２ｂとして出力し、ＯＲゲート５ｅは許可信号Ａ２
ｂとバス調停回路５ａの出力する許可信号Ａ２ａとの論
理和をアクセス許可信号Ａ２として読み出し回路３へ出
力する。また、許可信号Ａ２ａが有効のとき信号Ｓ２と
して加算回路４ｂに入力され、それを受けた加算回路４
ｂは補助メモリ４ａへ入力されるアドレスに「１」を加
算する。

【００２３】なお、検出回路４ｃは許可信号Ａ１が出力
され、かつ、ＢＭＭ１にライト（書込み）信号が入力さ
れている時に有効となり、ＢＭＭ１に書き込まれる番地
のデータが「すべて０」のとき補助メモリ４ａの同番地
に「１」を格納する。そして、補助メモリ４ａのデータ
が「０」のときには「１」が信号Ｓ４としてフリップフ
ロップ５ｆのＤ入力端子に入力される。

【００２４】これらの動作の要部を図６および図７に示
すタイムチャートを用いて説明すると、 （１）フリップフロップ５ｆのＱ出力が「０」（−Ｑ出
力が「１」）の時、つまり、読み出し回路３による前回
のアクセスで補助メモリ４ａの内容が「０」であったこ
とを示す場合には、図６に示すように、読み出し回路３
がＢＭＭ１をアクセスする時、アクセス要求信号Ｒ２を
ＯＮする。

【００２５】この時、フリップフロップ５ｆの−Ｑ出力
が「１」であるので、においてバス調停回路５ａにア
クセス要求信号Ｒ２ａを出力する。そして、バスが獲得
されると、のようにバス調停回路５ａより許可信号Ａ
２ａがＯＮされ、のように読み出し回路３に許可信号
Ａ２が返される。

【００２６】また、アドレスのゲート３ｂがＯＮとな
り、アドレスが出力される。次に、ＢＭＭ１からの読み
出しが完了すると、読み出し回路３は、要求信号Ｒ２を
ＯＦＦする。それによってのように要求信号Ｒ２ａ
および許可信号Ａ２ａもＯＦＦとなる。そして、に示
すようにＢＭＭ１からの読み出し完了時に、補助メモリ
４ａの内容がフリップフロップ５ｆにセットされる。

【００２７】（２）フリップフロップ５ｆのＱ出力が
「１」（−Ｑ出力が「０」）の時、つまり、読み出し回
路３による前回のアクセスで補助メモリ４ａの内容が
「１」であったことを示す場合には、図７に示すよう
に、読み出し回路３がＢＭＭ１をアクセスする時、アク
セス要求信号Ｒ２をオンにする。

【００２８】この時、フリップフロップ５ｆの−Ｑ出力
が「０」であるので要求信号Ｒ２ａはＯＮにならない。
その代りにに示すように許可信号Ａ２ｂがＯＮとな
る。そして、許可信号Ａ２ｂがＯＮになることによりマ
ルチプレクサ３ａが「０」データを選択し、読み出し回
路３に出力させる。

【００２９】また許可信号Ａ２がのようにＯＮになる
ので、読み出し回路３は、あたかもバスを獲得している
かのごとく動作する。読み出し動作が完了すると読み出
し回路３は要求信号Ｒ２をＯＦＦする。これによって
，に示すように許可信号Ａ２ｂおよびＡ２がＯＦＦ
となる。

【００３０】

【発明の効果】この発明によれば、ビットマップメモリ
の同一アドレスにすべて同じドットデータが格納されて
いる場合には、そのデータの読み出し動作が省略され、
それに代ってビットマップメモリの書き込み動作を行う
ことができるので、ビットマップメモリのデータのアク
セスの高速化が可能となる。

【図面の簡単な説明】

【図１】この発明の原理を示すブロック図である。

【図２】この発明の実施例を示すブロック図である。

【図３】実施例のアドレスとデータとの関係を示す説明
図である。

【図４】実施例のメモリアクセス順序を示す説明図であ
る。

【図５】図２の詳細ブロック図である。

【図６】図５の動作を示すタイムチャートである。

【図７】図５の動作を示すタイムチャートである。

【符号の説明】

１ ビットマップメモリ ２ 展開回路 ３ 読出し回路 ４ 検出部 ４ａ 補助メモリ ４ｂ 加算回路 ４ｃ 検出回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ビットマップメモリ（１０１）と、文字
   コードをドットデータに展開してビットマップメモリ
   （１０１）のアドレス毎に複数のドットデータを格納さ
   せる展開手段（１０２）と、ビットマップメモリ（１０
   １）からドットデータを読み出すか又はドットデータを
   生成して印字手段に出力する読み出し手段（１０３）
   と、ビットマップメモリ（１０１）に格納されたドット
   データの内同一のアドレスの全ドットデータが同じか否
   かを予め検出する検出手段（１０４）と、同一アドレス
   の全ドットデータが同じデータであることが検出された
   ときにはビットマップメモリ（１０１）からそのデータ
   を読み出さずにそれに代るデータを生成して出力するよ
   うに読み出し手段（１０３）を制御する制御手段（１０
   ５）を備えたことを特徴とするビットマップメモリのア
   クセス装置。