JPH05196648A

JPH05196648A - ロジックアナライザ

Info

Publication number: JPH05196648A
Application number: JP287092A
Authority: JP
Inventors: Hiroshi Shirakawa; 洋白川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-01-10
Filing date: 1992-01-10
Publication date: 1993-08-06

Abstract

(57)【要約】【目的】本発明は所定の時間間隔で起きる入力デジタ
ル信号の特定の組み合わせパタ−ンを検出して記録する
ことができるロジックアナライザを提供することを目的
としている。【構成】本発明において、ピッチカウンタ１はサンプ
リング用基準クロック５０をカウントする。パターン検
出回路４は入力信号７０１に特定の組合せパターンが現
れたことを検出すると、停止パルス１４３、ラッチパル
ス１４１及びリセットパルス１４２を出力して、前記検
出時点におけるピッチカウンタ１のカウント値をラッチ
回路２に、前回の検出時点のピッチカウンタ１のカウン
ト値をラッチ回路３に出力する。比較器６−１〜６−４
はラッチ回路２、３にラッチされた各カウント値が基準
データ保持回路７から供給される所定範囲内の値であっ
た場合に、アンド回路８からトリガ信号７０３を出力さ
せて、メモリ７５にこの時の前記入力信号７０１の組合
せパターンを記録させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は入力される複数のデジタ
ル信号の組み合わせパタ−ンを表示したり記録するロジ
ックアナライザに係わり、特に所定の時間間隔で現れる
前記組み合わせパタ−ンを表示するための構成に関す
る。

【０００２】

【従来の技術】図７は従来この種のロジックアナライザ
の一例を示したブロック図である。入力端子７８からは
複数のデジタル信号７０１が入力され、これらデジタル
信号７０１はサンプリング回路７１とトリガ検出回路７
２に入力される。サンプリング回路７１は所定の基準値
に対して入力されるデ−タがハイレベルであるかロ−レ
ベルであるかを例えば１００ｎ秒間隔程度でサンプリン
グし（２値化し）、そのサンプリング結果７０２をデ−
タ記録用メモリ７５に出力する。一方、トリガ検出回路
７２は入力される複数のデジタル信号７０１の組み合わ
せパタ−ンが予め決められたパタ−ンになった時を検出
し、この検出時点でトリガ信号７０３をサンプリングカ
ウンタ７３に出力する。サンプリングカウンタ７３は発
振器７４から供給されるクロック５０に基づいてサンプ
リング信号７０４を発生し、このサンプリング信号７０
４をデ−タ記録用メモリ７５に供給する。デ−タ記録用
メモリ７５は供給されるサンプリング信号７０４を書き
込みクロックとして、サンプリング回路７１から出力さ
れるサンプリング信号７０２を記憶する。

【０００３】このような状態でサンプリングカウンタ７
３にトリガ検出回路７２からトリガ信号７０３が入力さ
れると、サンプリングカウンタ７３は前記トリガ信号７
０３が入力された時点で、或いはこのトリガ信号７０３
が入力されてから所定時間経ってからデ−タ記録用メモ
リ７５に供給していたサンプリング信号７０４の出力を
停止する。これにより、デ−タ記録用メモリ７５にはト
リガ検出回路７２が検出した組み合わせパタ−ンを有す
る複数のデジタル信号のサンプリング値が記録されるこ
とになる。一方この時、デ−タ変換回路７６はデ−タ記
録用メモリ７５に記録されている複数のデ−タ信号を読
み出して、これを表示形式に変換し、変換して得た表示
信号を表示部７７に出力する。これにより、ＣＲＴのよ
うな表示部７７には前述した予め決められた組み合わせ
パタ−ンを有する複数のデジタル信号波形が表示され
る。

【０００４】図８は図７に示したトリガ検出回路７２の
詳細構成例を示した回路図である。トリガ検出回路７２
は図示の如く排他的論理和ゲ−ト８１、８４、論理和ゲ
−ト８２、８５及びアンドゲ−ト８３が組み合わせて構
成されており、排他的論理和ゲ−ト８１、８４の一方の
端子に上記した複数（ここでは２個）のデジタル信号７
０１が入力される。一方、デ−タ保持回路８６は検出す
る入力デジタル信号の組み合わせパタ−ンによって
“１”又は“０”の信号を前記排他的論理和ゲ−ト８
１、８４及びオアゲ−ト８２、８５に出力する。これに
より、デ−タ保持回路８６が出力する信号の種類に対応
するパタ−ンの信号が排他的論理和ゲ−ト８１、８４に
入力された時、アンドゲ−ト８３のアンド条件が整っ
て、このゲート８３からトリガ検出信号７０３が出力さ
れる。

【０００５】上記のようなロジックアナライザでは、入
力される複数のデジタル信号の組み合わせパタ−ンを指
定し、この指定された組み合わせパタ−ンが生じた時の
前記入力デジタル信号の波形を表示部７７に表示させる
ことができるが、所定時間間隔で起こる特定の組み合わ
せパタ−ンを検出して表示させることは困難であった。
即ち、上記従来のロジックアナライザでは特定のパタ−
ンを検出して表示させても、この特定のパタ−ンが前記
所定間隔で起きているパタ−ンであることを保証するこ
とができなかった。

【０００６】

【発明が解決しようとする課題】上記の如く従来のロジ
ックアナライザでは、入力される複数のデジタル信号が
予め決められた組み合わせパタ−ンになった時点を検出
して、この時の前記デジタル信号の波形を表示させるこ
とができるが、所定時間間隔で起こる前記入力デジタル
信号の特定の組み合わせパタ−ンを検出して表示させる
ことは困難であるという欠点があった。即ち、上記従来
のロジックアナライザでは特定のパタ−ンを検出して表
示させても、この特定のパタ−ンが前記所定間隔で起き
ているパタ−ンであることを保証することができなかっ
た。

【０００７】そこで本発明は上記の欠点を除去し、所定
の時間間隔で起きる入力デジタル信号の特定の組み合わ
せパタ−ンを検出して記録することができるロジックア
ナライザを提供することを目的としている。

【０００８】

【課題を解決するための手段】本発明は所定のサンプル
周期で複数の入力デ−タを記録する手段と、特定の条件
の時にトリガ記号を発生させる手段と、前記トリガ記号
を受けると一定のサンプル数後にデ−タ記録を停止させ
る手段を有するロジックアナライザにおいて、前記複数
の入力信号の入力時間を計数するカウント手段と、前記
特定の組み合わせパターンが検出された時間間隔を測定
する時間間隔測定手段と、この測定手段によって測定さ
れた前記時間間隔が予め設定された時間間隔であるか否
かを判定する判定手段と、この判定手段によって測定さ
れた前記時間間隔が予め設定された時間間隔であると判
定されると、この時入力された複数の入力信号の波形を
記録する記録制御手段とを具備した構成を有する。

【０００９】

【作用】本発明のロジックアナライザにおいて、カウン
ト手段は複数の入力信号の入力時間を計数する。時間間
隔測定手段は特定の組み合わせパターンが検出された時
間間隔を測定する。判定手段は前記測定手段によって測
定された前記時間間隔が予め設定された時間間隔である
か否かを判定する。記録制御手段は前記判定手段によっ
て測定された前記時間間隔が予め設定された時間間隔で
あると判定されると、この時入力された複数の入力信号
の波形を記録する。

【００１０】

【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１は本発明のロジックアナライザの要部の一
実施例を示したブロック図である。１は入力デジタル信
号のサンプリング用の基準クロック５０をカウントする
ピッチカウンタ、２、３はピッチカウンタ１のカウント
値をラッチするラッチ回路、４は複数の入力デジタル信
号７０１に予め定められた組み合わせパタ−ンが現れた
ことを検出すると、ラッチパルス１４１、リセットパル
ス１４２、停止パルス１４３を発生するパタ−ン検出回
路、５は発振器７４から発生される前記基準クロック５
０のピッチカウンタ１への供給停止を行うアンドゲー
ト、６−１〜６−２はラッチ回路２にラッチされている
カウント値が所定範囲内に入っているか否かを判定する
比較器、６−３〜６−４はラッチ回路３にラッチされて
いるカウント値が所定範囲内に入っているか否かを判定
する比較器、７は前記比較器６−１〜６−４に予め定め
られた基準デ−タを供給する基準デ−タ保持回路、８は
比較器６−１〜６−４の比較結果のアンドゲ−トを取る
アンド回路、７３は入力デジタル信号７０１をサンプリ
ングするためのサンプリング信号を発生するサンプリン
グカウンタ、７４は前記サンプリングカウンタ９へ基準
クロックを供給する発振器である。

【００１１】次に本実施例の動作について説明する。パ
タ−ン検出回路４は入力デジタル信号７０１に予め設定
された組み合わせパタ−ンが現れたことを検出していな
い間、停止パルス１４３をハイレベルとしてアンドゲ−
ト５を開路している。これにより、発振器７４から発生
された基準クロック５０はアンドゲ−ト５を介してピッ
チカウンタ１に入力されるため、ピッチカウンタ１は入
力される前記基準クロック５０をカウントする。ここ
で、前記入力デジタル信号の中のチャンネル１がハイレ
ベルで、チャンネル２がロ−レベルであった時の組み合
わせパタ−ンを検出するようにパタ−ン検出回路４に前
記組み合わせパタ−ンが設定されている例について述べ
る。この場合、パタ−ン検出回路４は図２（Ａ）、
（Ｂ）で示すようにチャンネル１の信号がハイレベル
で、チャンネル２の信号がロ−レベルになった時の組み
合わせパタ−ンを図２（Ｄ）に示すように時点Ｋ１で検
出すると、図２（Ｄ）で示すように、停止パルス１４３
をロ−レベルとしてアンドゲ−ト５を閉鎖する。その
後、パターン検出回路４は図２（Ｅ）に示すようにラッ
チパルス１４１をハイレベとしてラッチ回路２，３に出
力する。これにより、ピッチカウンタ１は前記アンドゲ
−ト５が閉鎖された時点でそのカウントを停止し、その
時のカウント値がラッチ２にラッチされると共に、ラッ
チ３にはラッチ２にラッチされていた前回のカウント値
がラッチされる。パタ−ン検出回路４はラッチパルス１
４１を出力してから直ぐに図２（Ｆ）で示すようにリセ
ットパルス１４２をピッチカウンタ１に出力して、この
ピッチカウンタ１をリセットした後、再び図２（Ｃ）で
示すように停止パルス１４３をハイレベルにする。これ
により、ピッチカウンタ１は再び発振器７４から出力さ
れる基準信号のカウントを開始する。

【００１２】その後、再びパタ−ン検出回路４が上記し
た組み合わせパタ−ンを検出すると、上記と同様にまず
停止パルス１４３をロ−レベルとした後、ラッチパルス
１４１をハイレベルとし、更にリセットパルス１４２を
ハイレベルとする一連の動作を行って、前記組み合わせ
パタ−ン検出時のピッチカウンタ１のカウント値をラッ
チ回路２にラッチさせる。この時ラッチ回路３には前記
ラッチ回路２にラッチされた前回のカウント値がラッチ
される。一方、比較器６−１にはラッチ回路２にラッチ
されるカウント値の上限値が、比較器６−２には下限値
が基準デ−タ保持手段７から供給されている。又、比較
器６−３にはラッチ回路３にラッチされるカウント値の
上限値が、比較器６−４には下限値が基準デ−タ保持手
段７から供給されている。

【００１３】これにより、比較器６−１はラッチ回路２
にラッチされたカウント値が前記上限値以下であった場
合にハイレベルの信号をアンド回路８に出力する。又、
比較器６−２はラッチ回路２にラッチされたカウント値
が前記下限値以上であった場合にハイレベルの信号をア
ンド回路８に出力する。他方、比較器６−３はラッチ回
路３にラッチされたカウント値が前記上限値以下であっ
た場合にハイレベルの信号をアンド回路８に出力する。
又、比較器６−４はラッチ回路３にラッチされたカウン
ト値が前記下限値以上であった場合にハイレベルの信号
をアンド回路８に出力する。従って、ラッチ回路２にラ
ッチされたカウント値とラッチ回路３にラッチされたカ
ウント値がそれぞれ所定範囲内に入った場合のみ、アン
ド回路８からトリガ信号７０３がサンプリングカウンタ
７３に出力される。以降の動作は図７に示した回路と同
様で、トリガ信号７０３が出力された時の入力デジタル
信号７０１のサンプリング後の波形が図示されないメモ
リに記録される。ここで、ラッチ回路２とラッチ回路３
にラッチされるカウント値の差はパタ−ン検出回路４に
より検出される特定の組み合わせパタ−ンが生じる時間
間隔を示しており、この時間間隔が所定値のものを比較
器６−１〜６−４を用いて検出した際に、アンド回路８
からトリガ信号７０３が出力されるようになっている。

【００１４】図３は図１に示したパタ−ン検出回路４の
詳細例を示した回路図である。パタ−ン検出回路４はト
リガ検出回路７２とパルス発生回路４１で構成されてお
り、トリガ検出回路７２の動作は図８に示した従来例と
全く同一である。このトリガ検出回路７２が特定パタ−
ンを検出すると、その検出信号１３１がパルス発生回路
４１に出力される。この検出信号１３１はパルス発生回
路４１の多段遅延素子２１に入力されると共にナンドゲ
−ト２３に入力される。多段遅延素子２１は入力された
検出信号１３１を複数段に遅延して、得られた各遅延信
号とその反転信号をナンドゲート２３、アンドゲ−ト２
４、２５に出力する。尚、インバ−タ２６、２７、２８
は前記各遅延信号の極性を反転するためのものである。
このような回路にて、ナンドゲ−ト２３からは図１で示
した停止パルス１４３が、アンドゲ−ト２４からはリセ
ットパルス１４２が、アンドゲ−ト２５からはラッチパ
ルス１４１が出力される。

【００１５】図４は上記したパルス発生回路４１の他の
例を示した回路図であり、本例はＤフリップフロップ３
１とジョンソンカウンタ３２及びインバ−タ３３から成
っている。Ｄフリップフロップ３１のクロック端子に前
記検出信号１３１が入力されると、ジョンソンカウンタ
３２から停止パルス１４３、ラッチパルス１４１、リセ
ットパルス１４２が出力されるようになっている。

【００１６】図５は図１に示したアンド回路８からトリ
ガ信号７０３が出力された際に、入力デジタル信号７０
１の波形を表示した画面例を示した図である。チャンネ
ル１、チャンネル２はこの時の入力デジタル信号の２値
化された波形を示しており、又、検出点ピッチは画面に
表示されている検出点Ｋ１〜Ｋ３時点のピッチカウンタ
１のカウント値を示している。このように画面に検出点
間のピッチであるサンプル数或いはピッチカウンタ１の
計数値が表示されているため、トリガ条件となる特定パ
タ−ンの発生時間間隔の基準デ−タを、前記表示された
検出点間のカウント値から容易に読み取って、基準デ−
タ保持回路７に設定することができる。尚、オペレータ
が前記画面から読み取った検出点間ピッチとその誤差範
囲（±の数値又は％）を図示されない入力部から基準デ
ータ保持回路７に設定すると、基準データ保持回路は比
較器６−１〜６−４に設定する基準データの上限値と下
限値を計算して、前記比較器６−１〜６−４に設定す
る。

【００１７】図６は上記したトリガ信号７０３が図１に
示した回路から出力された時に、デ−タ記録用メモリ７
５に記録されるデ−タ例を示した図である。図３に示し
た検出信号１３１と図５に示した入力デジタル信号７０
１のチャンネル１、２の各値が記録されている様子を示
している。検出信号１３１はＫ１点とＫ２点で「０」か
ら「１」に変化しているので、この点を図５のように画
面にマークを表示する。またピッチカウンタ１のカウン
ト値ではなく、Ｋ１店からＫ２点までのサンプリングク
ロックの数すなわちデ−タ記録用メモリ７５のアドレス
においてＫ２点とＫ１点のアドレスの差を上記サンプリ
ングクロックの数として上記と同様に図５に示す画面の
Ｋ２点に検出点間ピッチとして表示しても良い。

【００１８】本実施例によれば、基準データ保持回路７
に特定パターンが生じる時間間隔を設定すれば、前記特
定パターンが前記所定時間間隔で検出された時のみ、入
力デジタル信号７０１に現れた前記特定パターンを検出
したことを示すトリガ信号７０３を発生されるため、前
記所定時間間隔で発生する特定パターンの波形を容易に
記録することができる。

【００１９】

【発明の効果】以上記述した如く本発明のロジックアナ
ライザによれば、所定の時間間隔で起きる入力デジタル
信号の特定の組み合わせパタ−ンを検出して記録するこ
とができる。

【図面の簡単な説明】

【図１】本発明のロジックアナライザの要部の一実施例
を示したブロック図。

【図２】図１に示した回路の動作を説明する各部の波形
例を示したタイムチャート。

【図３】図１に示したパターン検出回路の詳細例を示し
た回路図。

【図４】図３に示したパルス発生回路の他の例を示した
ブロック図。

【図５】図１に示した装置にて検出された入力デジタル
信号の特定パターンの画面表示例を示した図。

【図６】図１に示した装置にて検出された入力デジタル
信号の特定パターンの記録データ例を示した図。

【図７】従来のロジックアナライザの一例を示したブロ
ック図。

【図８】図７に示したトリガ検出回路の詳細例を示した
回路図。

【符号の説明】

１…ピッチカウンタ２、３…ラッチ
回路４…パターン検出回路５…アンド回路６−１〜６−４…比較器７…基準データ
保持回路８…アンド回路７３…サンプリ
ングカウンタ７４…発振器

Claims

【特許請求の範囲】

【請求項１】所定のサンプル周期で複数の入力デ−タ
を記録する手段と、特定の条件の時にトリガ記号を発生
させる手段と、前記トリガ記号を受けると一定のサンプ
ル数後にデ−タ記録を停止させる手段を有するロジック
アナライザにおいて、前記複数の入力のうちの１ないし
複数の組合わせパターンの信号変化時間間隔が予め設定
された時間間隔であるか否かを判定することにより前記
トリガ信号を発生させることを特徴とするロジックアナ
ライザ。