JP3394378B2 - メモリのアドレス遷移検出回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリのアドレス遷
移検出回路に係り、特にメモリに入力されるアドレス信
号のパルス幅の長さにかかわらずメモリ内部で必要とす
るパルス幅を有するアドレス遷移検出信号を出力してメ
モリの誤動作を防止するメモリのアドレス遷移検出回路
に関する。

【０００２】

【従来の技術】図１に示したように、従来のメモリのア
ドレス遷移検出回路は、それぞれ入力されるチップ選択
信号ＣＳｂ及びアドレス信号ＡＤをノアリングするＮＯ
Ｒゲート１と、前記ＮＯＲゲート１から出力された信号
をラッチさせ相異なる位相を有するラッチ信号ＬＳ１、
ＬＳ２をそれぞれ出力するラッチ部２と、前記ラッチ部
２からそれぞれ出力されたラッチ信号ＬＳ１、ＬＳ２を
所定時間遅延させて、遅延信号ＤＬＳ１、ＤＬＳ２をそ
れぞれ出力する信号遅延部３、４と、前記ラッチ部２か
らそれぞれ出力されたラッチ信号ＬＳ１、ＬＳ２及び前
記信号遅延部３、４からそれぞれ出力された遅延信号Ｄ
ＬＳ１、ＤＬＳ２に応じてアドレス遷移検出信号ＡＴＤ
Ｓを出力する信号出力部５により構成される。

【０００３】前記ラッチ部２は、インバ−タ２１を経て
反転された前記ＮＯＲゲート１から出力された信号と入
力される信号ＬＳ２をナンドリングするＮＡＮＤゲート
２２と、前記ＮＯＲゲート１及びＮＡＮＤゲート２２か
らそれぞれ出力された信号をナンドリングするＮＡＮＤ
ゲート２３により構成される。

【０００４】前記信号遅延部３は、ラッチ部２から出力
されたラッチ信号ＬＳ１を順次インバ−ティングするイ
ンバ−タ３１、３２により構成され、前記信号遅延部４
は、ラッチ部２から出力されたラッチ信号ＬＳ２を順次
インバ−ティングするインバ−タ４１、４２により構成
される。

【０００５】前記信号出力部５は、ソ−ス端子に電源電
圧ＶＣＣ端子が連結され、ゲート端子に前記信号遅延部
３の遅延信号ＤＬＳ１ラインが連結されるＰＭＯＳトラ
ンジスタＭＰ１と、ソ−ス端子に前記ＰＭＯＳトランジ
スタングＭＰ１のドレイン端子が連結され、各ゲート端
子に前記ラッチ部２のラッチ信号ＬＳ１ラインが共通に
連結され、互いのドレイン端子が連結されかつアドレス
遷移検出信号ＡＴＤＳラインと連結されるＰＭＯＳトラ
ンジスタＭＰ２及びＮＭＯＳトランジスタＭＮ１と、ド
レイン端子に前記ＮＭＯＳトランジスタＭＮ１のソ−ス
端子が連結され、ゲート端子に前記信号遅延部４の遅延
信号ＤＬＳ２ラインが連結され、ソ−ス端子に接地端子
が連結されるＮＭＯＳトランジスタＭＮ２と、ソ−ス端
子に電源電圧ＶＣＣ端子が連結され、ゲート端子に前記
ＮＭＯＳトランジスタＭＮ２のゲート端子が連結される
ＰＭＯＳトランジスタＭＰ３と、ソ−ス端子に前記ＰＭ
ＯＳトランジスタＭＰ３のドレイン端子が連結され、各
ゲート端子に前記ラッチ部２のラッチ信号ＬＳ２ライン
が共通に連結され、かつ互いのドレイン端子が連結され
かつ前記アドレス遷移検出信号ＡＴＤＳラインに連結さ
れるＰＭＯＳトランジスタＭＰ４及びＮＭＯＳトランジ
スタＭＮ３と、ドレイン端子に前記ＮＭＯＳトランジス
タＭＮ３のソ−ス端子が連結され、ゲート端子に前記Ｐ
ＭＯＳトランジスタＭＰ１のゲート端子が連結され、ソ
−ス端子に接地端子が連結されるＮＭＯＳトランジスタ
ＭＮ４により構成される。

【０００６】以上のように構成された従来のメモリのア
ドレス遷移検出回路の動作を説明すれば、次の通りであ
る。

【０００７】まず、初期状態でロー状態のチップ選択信
号ＣＳｂ及びロー状態のアドレス信号ＡＤが入力されれ
ば、ＮＯＲゲート１は、それらの入力された信号ＣＳ
ｂ、ＡＤをノアリングしてハイ信号を出力する。

【０００８】すると、ラッチ部２におけるＮＡＮＤゲー
ト２２は、インバ−タ２１を経てロー信号に反転された
前記ＮＯＲゲート１から出力された信号が一方入力端子
に印加され、他方入力端子に印加されるＮＡＮＤゲート
２３から出力される信号の状態にかかわらずハイ状態の
ラッチ信号ＬＳ１を出力する。

【０００９】かつ、ＮＡＮＤゲート２３は前記ＮＯＲゲ
ート１から出力されたハイ信号を一方入力端子に印加さ
れ、前記ＮＡＮＤゲート２２から出力されたハイ状態の
ラッチ信号ＬＳ１を他方入力端子に入力され、ナンドリ
ングしてロー状態のラッチ信号ＬＳ２を出力する。

【００１０】そして、前記ＮＡＮＤゲート２２から出力
されたハイ状態のラッチ信号ＬＳ１は、信号遅延部３に
おけるインバ−タ３１、３２を順次に経て所定時間遅延
されてハイ状態の遅延信号ＤＬＳ１が出力され、前記Ｎ
ＡＮＤゲート２３から出力されたロー状態のラッチ信号
ＬＳ２は、信号遅延部４におけるインバ−タ４１、４２
を順次に経て所定時間遅延されてロー状態の遅延信号Ｄ
ＬＳ２が出力される。

【００１１】すると、信号出力部５におけるＰＭＯＳト
ランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ４は、
それぞれのゲート端子に前記インバ−タ３１、３２を順
次に経て出力されたハイ信号ＤＬＳ１を印加されて、そ
れぞれターンオフ、ターンオンされる。ＰＭＯＳトラン
ジスタＭＰ２及びＮＭＯＳトランジスタＭＮ１は、それ
ぞれのゲート端子に前記ＮＡＮＤゲート２２から出力さ
れたハイ状態のラッチ信号ＬＳ１が共通に印加され、そ
れぞれターンオフ、ターンオンされる。

【００１２】そして、ＮＭＯＳトランジスタＭＮ２及び
ＰＭＯＳトランジスタＭＰ３はそれぞれのゲート端子に
前記インバ−タ４１、４２を順次に経て出力されたロー
信号ＤＬＳ２を印加されそれぞれターンオフ、ターンオ
ンされ、ＰＭＯＳトランジスタＭＰ４及びＮＭＯＳトラ
ンジスタＭＮ３は、それぞれのゲート端子に前記ＮＡＮ
Ｄゲート２３から出力されたロー状態のラッチ信号ＬＳ
２を共通に入力され、それぞれターンオン、ターンオフ
される。

【００１３】従って、アドレス遷移検出信号ＡＴＤＳラ
インを経てハイ状態のアドレス遷移検出信号ＡＴＤＳを
出力する。

【００１４】その後、前記ロー状態のアドレス信号ＡＤ
がハイ状態のアドレス信号ＡＤに遷移され、そのハイ状
態に遷移されたアドレス信号ＡＤのパルス幅が、メモリ
内部で必要とするアドレス遷移検出信号のパルス幅より
長い場合、そのパルス幅を有するハイ状態のアドレス信
号ＡＤが入力され、ロー状態のチップ選択信号ＣＳｂが
入力されれば、前記ＮＯＲゲート１はその入力された信
号ＣＳｂ、ＡＤをノアリングしてロー信号を出力する。

【００１５】すると、前記ＮＡＮＤゲート２３は一方入
力端子に前記ＮＯＲゲート１から出力されたロー信号を
印加され、前記他方入力端子に印加されたハイ信号ＬＳ
１とナンドリングしてハイ信号ＬＳ２を出力し、前記Ｎ
ＡＮＤゲート２２は、一方入力端子にインバ−タ２１を
経て反転されたハイ信号を印加され、他方入力端子に前
記ＮＡＮＤゲ−チ２３から出力されたハイ信号ＬＳ２を
印加されナンドリングしてロー信号ＬＳ１を出力する。

【００１６】これにより、前記ＰＭＯＳトランジスタＭ
Ｐ２及びＮＭＯＳトランジスタＭＮ１はそれぞれのゲー
ト端子に前記ＮＡＮＤゲート２２から出力されたロー信
号ＬＳ１を共通印加されそれぞれターンオン、ターンオ
フされ、前記ＰＭＯＳトランジスタＭＰ４及びＮＭＯＳ
トランジスタＭＮ３は、それぞれのゲート端子に前記Ｎ
ＡＮＤゲート２３から出力されたハイ信号ＬＳ２を共通
に印加され、それぞれターンオフ、ターンオンされる。

【００１７】そして、残りのＰＭＯＳトランジスタＭＰ
１、ＭＰ３及びＮＭＯＳトランジスタＭＮ２、ＭＮ４は
前記ＮＡＮＤゲート２２、２３からそれぞれ出力された
信号ＬＳ１、ＬＳ２が信号遅延部３、４を経て出力され
るまで直前のスイッチング状態に保たれるので、前記ア
ドレス遷移検出信号ＡＴＤＳラインを経て出力されてい
たハイ信号ＡＴＤＳは遷移され、ロー信号ＡＴＤＳが出
力される。

【００１８】その後、前記インバ−タ３１、３２を順次
に経てロー信号ＤＬＳ１が出力され、前記インバ−タ４
１、４２を順次に経てハイ信号ＤＬＳ２が出力されれ
ば、前記ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトラ
ンジスタＭＮ４は、それぞれのゲート端子に前記出力さ
れたロー信号ＤＬＳ１を印加されて、それぞれターンオ
ン、ターンオフされ、前記ＮＭＯＳトランジスタＭＮ２
及びＰＭＯＳトランジスタＭＰ３は、それぞれのゲート
端子に前記出力されたハイ信号ＤＬＳ２を印加されて、
それぞれターンオン、ターンオフされる。

【００１９】そして、残りのＰＭＯＳトランジスタＭＰ
２、ＭＰ４及びＮＭＯＳトランジスタＭＮ１、ＭＮ３の
スイッチング状態は直前のスイッチング状態に保たれる
ので、前記アドレス遷移検出信号ＡＴＤＳラインを経て
ロー状態で出力されていたアドレス遷移検出信号ＡＴＤ
Ｓは、ハイ状態に遷移されて出力される。

【００２０】その後、前記ハイ状態のアドレス信号ＡＤ
がロー状態のアドレス信号ＡＤに遷移されて入力され、
ロー状態のチップ選択信号ＣＳｂが入力されれば、前記
ＮＯＲゲート１は、それらの入力された信号ＡＤ、ＣＳ
ｂをノアリングしてハイ出力信号を出力する。 する
と、前記ＮＡＮＤゲート２３は、一方入力端子に前記Ｎ
ＯＲゲート１から出力されたハイ信号を印加され、前記
他方入力端子に印加されたロー信号ＬＳ１とナンドリン
グしてハイ信号ＬＳ２を出力し、前記ＮＡＮＤゲート２
２は、一方入力端子にインバ−タ２１を経て反転された
ロー信号を印加され、他方入力端子に前記ＮＡＮＤゲ−
チ２３から出力されたハイ信号ＬＳ２を印加され、ナン
ドリングしてハイ信号ＬＳ１を出力する。

【００２１】これにより、前記ＮＡＮＤゲート２３は、
他方入力端子に前記ＮＡＮＤゲート２２から出力された
ハイ信号ＬＳ１を印加され、前記一方入力端子に印加さ
れたハイ信号とナンドリングしてロー信号ＬＳ２を出力
する。

【００２２】従って、前記ＰＭＯＳトランジスタＭＰ２
及びＮＭＯＳトランジスタＭＮ１は、それぞれのゲート
端子に前記ＮＡＮＤゲート２２から出力されたハイ信号
ＬＳ１を共通に印加されて、それぞれターンオフ、ター
ンオンされ、前記ＰＭＯＳトランジスタＭＰ４及びＮＭ
ＯＳトランジスタＭＮ３は、それぞれのゲート端子に前
記ＮＡＮＤゲート２３から出力されたロー信号ＬＳ２を
共通に印加されて、それぞれターンオン、ターンオフさ
れる。

【００２３】そして、前記ＮＡＮＤゲート２２、２３か
らそれぞれ出力された信号ＬＳ１、ＬＳ２が信号遅延部
３、４を経てそれぞれ出力されるまで、残りのＰＭＯＳ
トランジスタＭＰ１、ＭＰ３及びＮＭＯＳトランジスタ
ＭＮ２、ＭＮ４は直前のスイッチング状態に保たれるの
で、前記アドレス遷移検出信号ＡＴＤＳラインを経てハ
イ状態に出力されたアドレス遷移検出信号ＡＴＤＳは遷
移され、ロー状態のアドレス遷移検出信号ＡＴＤＳが出
力される。

【００２４】その後、前記ＮＡＮＤゲート２２から出力
されたハイ信号ＬＳ１が、前記インバ−タ３１、３２を
順次に経て所定時間遅延されハイ信号ＤＬＳ１が出力さ
れ、前記ＮＡＮＤゲート２３から出力されたロー信号Ｌ
Ｓ２が前記インバ−タ４１、４２を順次に経て所定時間
遅延されて、ロー信号ＤＬＳ２が出力されれば、前記Ｐ
ＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭ
Ｎ４は、それぞれのゲート端子に前記インバ−タ３２か
ら出力されたハイ信号ＤＬＳ１を印加されて、それぞれ
ターンオフ、ターンオンされ、前記ＮＭＯＳトランジス
タＭＮ２及びＰＭＯＳトランジスタＭＰ３は、それぞれ
のゲート端子に前記インバ−タ４２から出力されたロー
信号ＤＬＳ２を印加されて、それぞれターンオフ、ター
ンオンされる。

【００２５】そして、残りのＰＭＯＳトランジスタＭＰ
２、ＭＰ４及びＮＭＯＳトランジスタＭＮ１、ＭＮ３の
スイッチング状態は直前のスイッチング状態に保たれる
ので、前記アドレス遷移検出信号ＡＴＤＳラインを経て
ロー状態に出力されていたアドレス遷移検出信号ＡＴＤ
Ｓは遷移され、ハイ状態のアドレス遷移検出信号ＡＴＤ
Ｓが出力される。

【００２６】つまり、前記アドレス信号ＡＤがロー状態
からハイ状態に遷移される時、前記信号遅延部３の遅延
時間によりアドレス遷移検出信号ＡＴＤＳのパルス幅が
決定され、前記アドレス信号ＡＤがハイ状態からロー状
態に遷移される時、前記信号遅延部４の遅延時間により
アドレス遷移検出信号ＡＴＤＳのパルス幅が決定され
る。

【００２７】一方、メモリ内部で必要とするハイ状態の
アドレス遷移検出信号ＡＴＤＳのパルス幅より短いパル
ス幅を有するアドレス信号ＡＤが入力され、ロー状態の
チップ選択信号ＣＳｂが入力されれば、アドレス遷移検
出回路は、既に説明した通り動作するので、前記アドレ
ス遷移検出信号ＡＴＤＳラインを経てメモリ内部で必要
とするアドレス遷移検出信号のパルス幅より短いパルス
幅を有するロー状態のアドレス遷移検出信号ＡＴＤＳが
出力される。

【００２８】従来のメモリのアドレス遷移検出回路は、
前記信号遅延部の遅延時間によるパルス幅より短いパル
ス幅、すなわち、メモリ内部で必要とするアドレス遷移
検出信号のパルス幅より短いパルス幅を有するアドレス
信号が入力されれば、その入力されたアドレス信号のパ
ルス幅と等しいパルス幅を有するアドレス遷移検出信号
をメモリ内部に出力させることにより、メモリの動作が
不安定になる問題点がある。

【００２９】

【発明が解決しようとする課題】従って、本発明の目的
はメモリに入力されるアドレス信号のパルス幅の長さに
かかわらず、メモリ内部で必要とするパルス幅を有する
アドレス遷移検出信号を出力してメモリの誤動作を防止
させるメモリのアドレス遷移検出回路を提供することで
ある。

【００３０】このような本発明の目的を達成するための
ひとつの手段は、与えられたアドレス信号およびチップ
選択信号をＮＯＲ処理するＮＯＲゲートと、前記ＮＯＲ
ゲートの出力信号の反転信号と第２および第３の遅延信
号とを受け、前記反転信号と第２および第３の遅延信号
をＮＡＮＤ処理して、第１のラッチ信号を出力する第１
のＮＡＮＤゲートと、前記ＮＯＲゲートの出力信号と第
１の遅延信号と前記３の遅延信号とを受け、前記ＮＯＲ
ゲートの出力信号と前記第１および第３の遅延信号をＮ
ＡＮＤ処理して、第２のラッチ信号を出力する第２のＮ
ＡＮＤゲートと、前記第１のラッチ信号を所定時間遅延
して前記第１の遅延信号を出力する第１の信号遅延回路
と、前記第２のラッチ信号を前記所定時間遅延して前記
第２の遅延信号を出力する第２の遅延回路と、前記第１
および第２の遅延信号をＮＡＮＤ処理する第３のＮＡＮ
Ｄゲートと、前記第１および第２のラッチ信号と前記第
３のＮＡＮＤゲートの出力信号をＮＡＮＤ処理して前記
第３の遅延信号を出力する第４のＮＡＮＤゲートと、前
記第１の遅延信号および前記第２の遅延信号がともに第
２の論理レベルのときまたは前記第１および第２のラッ
チ信号がともに第２の論理レベルのときにアドレス遷移
検出信号を第１の論理レベルに設定しかつ前記第１の遅
延信号および前記第１のラッチ信号がともに前記第１の
論理レベルのときまたは前記第２の遅延信号および前記
第２のラッチ信号がともに前記第１の論理レベルのとき
に前記アドレス遷移検出信号を第２の論理レベルに設定
する信号出力回路とで構成される。前記アドレス遷移検
出信号のパルス幅は、前記第１の論理レベルの期間によ
り決定される。

【００３１】本発明の目的を達成するための別の手段
は、与えられたアドレス信号およびチップ選択信号をＮ
ＯＲ処理する第１のＮＯＲゲートと、前記第１のＮＯＲ
ゲートの出力信号の反転信号と第２および第３の遅延信
号とを受け、前記反転信号と第２および第３の遅延信号
をＮＯＲ処理して、第１のラッチ信号を出力する第２の
ＮＯＲゲートと、前記第１のＮＯＲゲートの出力信号と
第１の遅延信号と前記３の遅延信号とを受け、前記ＮＯ
Ｒゲートの出力信号と前記第１および第３の遅延信号を
ＮＯＲ処理して、第２のラッチ信号を出力する第３のＮ
ＯＲゲートと、前記第１のラッチ信号を所定時間遅延し
て前記第１の遅延信号を出力する第１の信号遅延回路
と、前記第２のラッチ信号を前記所定時間遅延して前記
第２の遅延信号を出力する第２の遅延回路と、前記第１
および第２の遅延信号をＮＯＲ処理する第４のＮＯＲゲ
ートと、前記第１および第２のラッチ信号と前記第４の
ＮＯＲゲートの出力信号をＮＯＲ処理して前記第３の遅
延信号を出力する第５のＮＯＲゲートと、前記第１およ
び第２の遅延信号がともに第１の論理レベルの時または
前記第１および第２のラッチ信号がともに前記第１の論
理レベルの時にアドレス遷移検出信号を第２の論理レベ
ルに設定する信号出力回路とで構成される。前記アドレ
ス遷移検出信号のパルス幅は、前記第２の論理レベルの
期間により決定される。

【００３２】本発明の目的を達成するためのさらに他の
手段は、与えられたアドレス信号およびチップ選択信号
をＮＯＲ処理するＮＯＲゲートと、前記ＮＯＲゲートの
出力信号の反転信号と第２および第３の遅延信号とを受
け、前記反転信号と前記第２および第３の遅延信号をＮ
ＡＮＤ処理して、第１のラッチ信号を出力する第１のＮ
ＡＮＤゲートと、前記ＮＯＲゲートの出力信号と第１の
遅延信号と前記３の遅延信号とを受け、前記ＮＯＲゲー
トの出力信号と前記第１および第３の遅延信号をＮＡＮ
Ｄ処理して、第２のラッチ信号を出力する第２のＮＡＮ
Ｄゲートと、前記第１のラッチ信号を所定時間遅延して
前記第１の遅延信号を出力する第１の信号遅延回路と、
前記第２のラッチ信号を前記所定時間遅延して前記第２
の遅延信号を出力する第２の遅延回路と、前記第１およ
び第２の遅延信号をＮＡＮＤ処理する第３のＮＡＮＤゲ
ートと、前記第１および第２のラッチ信号と前記第３の
ＮＡＮＤゲートの出力信号をＮＡＮＤ処理して前記第３
の遅延信号を出力する第４のＮＡＮＤゲートと、前記第
１および第２のラッチ信号をＮＡＮＤ処理してアドレス
変化検出信号を生成する第５のＮＡＮＤゲートとで構成
される。

【００３３】本発明の目的を達成するさらに別の手段
は、与えられたアドレス信号およびチップ選択信号をＮ
ＯＲ処理する第１のＮＯＲゲートと、前記第１のＮＯＲ
ゲートの出力信号の反転信号と第２および第３の遅延信
号とを受け、前記反転信号と前記第２および第３の遅延
信号をＮＯＲ処理して、第１のラッチ信号を出力する第
２のＮＯＲゲートと、前記第１のＮＯＲゲートの出力信
号と第１の遅延信号と前記３の遅延信号とを受け、前記
ＮＯＲゲートの出力信号と前記第１および第３の遅延信
号をＮＯＲ処理して、第２のラッチ信号を出力する第３
のＮＯＲゲートと、前記第１のラッチ信号を所定時間遅
延して前記第１の遅延信号を出力する第１の信号遅延回
路と、前記第２のラッチ信号を前記所定時間遅延して前
記第２の遅延信号を出力する第２の遅延回路と、前記第
１および第２の遅延信号をＮＯＲ処理する第４のＮＯＲ
ゲートと、前記第１および第２のラッチ信号と前記第４
のＮＯＲゲートの出力信号をＮＯＲ処理して前記第３の
遅延信号を出力する第５のＮＯＲゲートと、前記第１お
よび第２のラッチ信号をＮＯＲ処理してアドレス変化検
出信号を生成する第６のＮＯＲゲートとで構成される。

【００３４】

【発明の実施の形態】以下、添付した図面に基づき本発
明の第１実施例を詳細に説明する。

【００３５】図２に示したように、本発明によるメモリ
のアドレス遷移検出回路の第１実施例は、入力されるア
ドレス信号ＡＤＳ及びチップ選択信号ＣＳＴｂをノアリ
ングするＮＯＲゲート１００と、前記ＮＯＲゲート１０
０から出力された信号を、入力される遅延信号ＤＳ１、
ＤＳ２、およびＤＳ３に応じてラッチしてラッチ信号Ｌ
ＡＳ１、ＬＡＳ２をそれぞれ出力するラッチ部２００
と、前記ラッチ部２００からそれぞれ出力されたラッチ
信号ＬＡＳ１、ＬＡＳ２をそれぞれ所定時間遅延させて
遅延信号ＤＳ１、ＤＳ２をそれぞれ出力する信号遅延部
３００、４００と、前記ラッチ部２００からそれぞれ出
力されたラッチ信号ＬＡＳ１、ＬＡＳ２及び前記信号遅
延部３００、４００から出力された遅延信号ＤＳ１、Ｄ
Ｓ２に応じてアドレス遷移検出信号ＡＴＤを出力する信
号出力部５００と、前記信号出力部５００に入力される
ラッチ信号ＬＡＳ１、ＬＡＳ２及び遅延信号ＤＳ１、Ｄ
Ｓ２を論理演算して前記信号出力部５００から出力され
たアドレス遷移信号ＡＴＤを遅延させて出力するために
遅延信号ＤＳ３を出力する信号遅延部６００により構成
されている。

【００３６】前記ラッチ部２００は、インバ−タ２０１
を経て反転された前記ＮＯＲゲート１００から出力され
た信号と前記信号遅延部４００、６００からそれぞれ出
力される遅延信号ＤＳ２、ＤＳ３を論理演算する論理演
算部２０２と、前記ＮＯＲゲート１００から出力された
信号と前記信号遅延部３００、６００からそれぞれ出力
された遅延信号ＤＳ１、ＤＳ３を論理演算する論理演算
部２０３より構成される。

【００３７】前記信号出力部５００は、ソ−ス端子に電
源電圧ＶＣＣ端子が連結され、ゲート端子に前記信号遅
延部３００の遅延信号ＤＳ１ラインが連結されるＰＭＯ
ＳトランジスタＱ１と、ソ−ス端子に前記ＰＭＯＳトラ
ンジスタＱ１のドレイン端子が連結され、ゲート端子に
前記ラッチ部２００のラッチ信号ＬＡＳ１ラインが連結
されるＰＭＯＳトランジスタＱ２と、ドレイン端子が前
記ＰＭＯＳトランジスタＱ２のドレイン端子とが連結さ
れかつアドレス遷移検出信号ＡＴＤラインと連結され、
ゲート端子に前記ラッチ部２００のラッチ信号ＬＡＳ２
ラインが連結されるＮＭＯＳトランジスタＱ３と、ドレ
イン端子に前記ＮＭＯＳトランジスタＱ３のソ−ス端子
が連結され、ゲート端子が前記ＰＭＯＳトランジスタＱ
２のゲート端子に連結され、ソース端子に接地端子が連
結されるＮＭＯＳトランジスタＱ４と、ソ−ス端子に電
源電圧ＶＣＣが連結され、ゲート端子に前記信号遅延部
４００の遅延信号ＤＳ２ラインが連結されるＰＭＯＳト
ランジスタＱ５と、ソ−ス端子に前記ＰＭＯＳトランジ
スタＱ５のドレイン端子が連結され、ゲート端子に前記
ＮＭＯＳトランジスタＱ３のゲート端子が連結されるＰ
ＭＯＳトランジスタＱ６と、ドレイン端子が前記ＰＭＯ
ＳトランジスタＱ６のドレイン端子と連結されかつ前記
アドレス遷移検出信号ＡＴＤラインと連結され、ゲート
端子に前記ＰＭＯＳトタンジスタＱ５のゲート端子が連
結されるＮＭＯＳトランジスタＱ７と、ドレイン端子に
前記ＮＭＯＳトランジスタＱ７のソ−ス端子が連結さ
れ、ゲート端子に前記ＰＭＯＳトランジスタＱ１のゲー
ト端子が連結され、ソ−ス端子に接地端子が連結される
ＮＭＯＳトランジスタＱ８とから構成される。

【００３８】前記信号遅延部６００は、信号遅延部３０
０、４００からそれぞれ出力された遅延信号ＤＳ１、Ｄ
Ｓ２を論理演算する論理演算部６０１と、前記論理演算
部６０１から出力された信号と前記ラッチ部２００から
それぞれ出力されたラッチ信号ＬＡＳ１、ＬＡＳ２を論
理演算する論理演算部６０２とから構成される。

【００３９】前記論理演算部２０２、２０３は、それぞ
れ、ＮＡＮＤゲートＮＤ１、ＮＤ２により構成され、前
記論理演算部６０１、６０２は、それぞれ、ＮＡＮＤゲ
ートＮＤ３、ＮＤ４により構成される。

【００４０】このように構成された本発明によるメモリ
のアドレス遷移検出回路の第１実施例の動作を図３に基
づき詳細に説明する。

【００４１】まず、初期状態で図３Ａに示したロー状態
ＬＯＷのチップ選択信号ＣＳＴｂ及び図３Ｂに示したよ
うにロー状態のアドレス信号ＡＤＳ１がそれぞれ入力さ
れれば、ＮＯＲゲート１００は、その入力された信号Ｃ
ＳＴｂ、ＡＤＳ１をノアリングしてハイ信号を出力す
る。

【００４２】すると、論理演算部２０２におけるＮＡＮ
ＤゲートＮＤ１は、インバ−タ２０１を経て反転された
ロー信号を第１入力端子に入力され、第２および第３入
力端子にそれぞれ入力される遅延信号ＤＳ２、ＤＳ３の
状態にかかわらずハイ状態のラッチ信号ＬＡＳ１を出力
し、ＮＡＮＤゲートＮＤ２は、前記ＮＯＲゲート１００
から出力されたハイ信号が第１入力端子に入力され、前
記第２、第３入力端子にそれぞれ印加される遅延信号Ｄ
Ｓ１、ＤＳ３の状態により、ロー状態のラッチ信号ＬＡ
Ｓ２またはハイ状態のラッチ信号ＬＡＳ２を出力する。

【００４３】ここで、まず前記ＮＡＮＤゲートＮＤ２か
らロー状態のラッチ信号ＬＡＳ２が出力されると仮定す
れば、信号遅延部３００、４００は、前記ＮＡＮＤゲー
トＮＤ１、ＮＤ２からそれぞれ出力されたハイ状態のラ
ッチ信号ＬＡＳ１、ロー状態のラッチ信号ＬＡＳ２を所
定時間遅延させハイ状態の遅延信号ＤＳ１、ロー状態の
遅延信号ＤＳ２をそれぞれ出力する。

【００４４】すると、ＮＡＮＡＤゲートＮＤ３は、その
他方入力端子、一方入力端子に前記信号遅延部３００、
４００からそれぞれ出力されたハイ信号ＤＳ１、ロー信
号ＤＳ２をそれぞれ印加され、ナンドリングしてハイ信
号を出力し、ＮＡＮＤゲートＮＤ４は、第１、第２入力
端子に前記ＮＡＮＤゲートＮＤ１、ＮＤ２からそれぞれ
出力されたハイ信号ＬＡＳ１及びロー信号ＬＡＳ２を印
加され、かつ第３入力端子に前記ＮＡＮＤゲートＮＤ３
から出力されたハイ信号を印加されて、ナンドリングし
てハイ信号ＤＳ３を出力する。

【００４５】従って、前記ＮＡＮＤゲートＮＤ１は、第
２入力端子に前記信号遅延部４００から出力されたロー
信号ＤＳ２を入力され、第３入力端子に前記ＮＡＮＤゲ
ートＮＤ４から出力されたハイ信号ＤＳ３を入力され、
前記第１入力端子に印加されたロー信号とナンドリング
してハイ信号ＬＡＳ１を出力し、前記ＮＡＮＤゲートＮ
Ｄ２は、第２入力端子に前記信号遅延部３００から出力
されたハイ信号ＤＳ１を入力され、第３入力端子に前記
ＮＡＮＤゲートＮＤ４から出力されたハイ信号ＤＳ３を
入力され、前記第１入力端子に印加されたハイ信号とナ
ンドリングしてロー信号ＬＡＳ２を出力する。

【００４６】一方、前記ＮＡＮＤゲートＮＤ２からハイ
信号ＬＡＳ２が出力されると仮定すれば、前記信号遅延
部３００、４００はＮＡＮＤゲートＮＤ１、ＮＤ２から
それぞれ出力されたハイ信号ＬＡＳ１、ＬＡＳ２を所定
時間遅延させて、ハイ信号ＤＳ１、ＤＳ２をそれぞれ出
力する。

【００４７】すると、前記ＮＡＮＤゲートＮＤ３は、そ
の他方入力端子、一方入力端子に前記信号遅延部３０
０、４００からそれぞれ出力されたハイ信号ＤＳ１、Ｄ
Ｓ２をそれぞれ印加され、ナンドリングしてロー信号を
出力し、前記ＮＡＮＤゲートＮＤ４は、前記ＮＡＮＤゲ
ートＮＤ１〜ＮＤ３からそれぞれ出力されたハイ信号Ｌ
ＡＳ１、ＬＳＡ２及びロー信号を第１ないし第３入力端
子にそれぞれ印加されて、ハイ信号ＤＳ３を出力する。

【００４８】これにより、前記ＮＡＮＤゲートＮＤ２
は、第２入力端子に前記信号遅延部３００から出力され
たハイ信号ＤＳ１を印加され、第３入力端子に前記ＮＡ
ＮＤゲートＮＤ４から出力されたハイ信号ＤＳ３を印加
され、その第１入力端子に印加されたハイ信号とナンド
リングして出力するので、前記ＮＡＮＤゲートＮＤ２は
ロー信号ＬＡＳ２を出力する。

【００４９】従って、信号出力部５００におけるＰＭＯ
ＳトランジスタＱ１及びＮＭＯＳトランジスタＱ８は、
それぞれのゲート端子に前記信号遅延部３００から出力
されたハイ信号ＤＳ１を共通に印加されて、それぞれタ
ーンオフ、ターンオンされ、ＰＭＯＳトランジスタＱ２
及びＮＭＯＳトランジスタＱ４は、それぞれのゲート端
子に前記ＮＡＮＤゲートＮＤ１から出力されたハイ信号
ＬＡＳ１を共通に印加されて、それぞれターンオフ、タ
ーンオンされ、ＮＭＯＳトランジスタＱ３及びＰＭＯＳ
トランジスタＱ６は、それぞれのゲート端子に前記ＮＡ
ＮＤゲートＮＤ２から出力されたロー信号ＬＡＳ２を共
通に印加されて、それぞれターンオフ、ターンオンされ
る。

【００５０】そして、ＰＭＯＳトランジスタＱ５及びＮ
ＭＯＳトランジスタＱ７は、それぞれのゲート端子に前
記信号遅延部４００から出力されたロー信号ＤＳ２を共
通に印加されて、それぞれターンオン、ターンオフされ
るので、アドレス遷移検出信号ＡＴＤラインを経てハイ
状態のアドレス遷移検出信号ＡＴＤが出力される。

【００５１】その後、図３Ａに示したロー状態のチップ
選択信号ＣＳＴｂ及び図３Ｂ、図３Ｃに示したメモリ内
部で必要とするアドレス遷移検出信号のパルス幅Ｚの半
分より小さいパルス幅ａを有するハイ状態のアドレス信
号ＡＤＳ２が入力されれば、ＮＯＲゲート１００はその
入力された信号ＡＤＳ２、ＣＳｂをノアリングしてロー
信号を出力する。

【００５２】すると、前記ＮＡＮＤゲートＮＤ１は、第
１入力端子にインバ−タ２０１を経て反転されたハイ信
号を印加され、その第２、第３入力端子に印加されたロ
ー信号ＤＳ２、ハイ信号ＤＳ３とナンドリングしてハイ
信号ＬＡＳ１を出力し、前記ＮＡＮＤゲートＮＤ２は、
第１入力端子に前記ＮＯＲゲート１００から出力された
ロー信号を印加され、その第２、第３入力端子に印加さ
れたハイ信号ＤＳ１、ＤＳ３とナンドリングしてハイ信
号ＬＡＳ２を出力する。

【００５３】これにより、前記ＮＭＯＳトランジスタＱ
３及びＰＭＯＳトランジスタＱ６はそれぞれのゲートに
前記ＮＡＮＤゲートＮＤ２から出力されたハイ信号ＬＡ
Ｓ２を共通に印加されて、それぞれターンオン、ターン
オフされ、残りのＰＭＯＳトランジスタＱ１、Ｑ２、Ｑ
５及びＮＭＯＳトランジスタＱ４、Ｑ７、Ｑ８のスイッ
チング状態は上述の直前の状態に保たれるので、ＭＯＳ
トランジスタＱ３およびＱ４がともにターンオンし、前
記アドレス遷移検出信号ＡＴＤラインを経て出力されて
いたハイ信号ＡＴＤは遷移され、ロー信号ＡＴＤが出力
される。

【００５４】この際、前記ＮＡＮＤゲートＮＤ３は一方
入力端子、他方入力端子に印加された前記ハイ信号ＤＳ
１、ロー信号ＤＳ２をナンドリングしてハイ信号を出力
し、前記ＮＡＮＤゲートＮＤ４は、第１、第２入力端子
に前記ＮＡＮＤゲートＮＤ１、ＮＤ２からそれぞれ出力
されたハイ信号ＬＡＳ１、ＬＡＳ２をそれぞれ印加さ
れ、第３入力端子に前記ＮＡＮＤゲートＮＤ３から出力
されたハイ信号を印加され、ナンドリングしてロー信号
ＤＳ３信号を出力する。

【００５５】すると、前記ＮＡＮＤゲートＮＤ１は、第
３入力端子に前記ＮＡＮＤゲートＮＤ４から出力された
ロー信号ＤＳ３を印加され、前記第１、第２入力端子に
それぞれ印加されたハイ信号、ロー信号ＤＳ２とナンド
リングしてハイ信号ＬＡＳ１を出力し、前記ＮＡＮＤゲ
ートＮＤ２は、第３入力端子に前記ＮＡＮＤゲートＮＤ
４から出力されたロー信号ＤＳ３を印加されて、前記第
１、第２入力端子にそれぞれ印加されたロー信号、ハイ
信号ＤＳ１とナンドリングしてハイ信号ＬＡＳ２を出力
する。

【００５６】従って、前記アドレス遷移検出信号ＡＴＤ
ラインを経てロー信号ＡＴＤを出力し続ける。

【００５７】その後、前記ＮＡＮＤゲートＮＤ２から出
力されたハイ信号ＬＡＳ２が信号遅延部４００を経てハ
イ信号ＤＳ２として出力されれば、前記ＰＭＯＳトラン
ジスタＱ５及びＮＭＯＳトランジスタＱ７は、それぞれ
のゲート端子に前記信号遅延部４００から出力されたハ
イ信号ＤＳ２を印加されて、それぞれターンオフ、ター
ンオンされ、残りのＰＭＯＳトランジスタＱ１、Ｑ２、
Ｑ６及びＮＭＯＳトランジスタＱ３、Ｑ４、Ｑ８のスイ
ッチング状態は直前のスイッチング状態に保たれるので
（信号ＤＳ１がハイレベルであり、ＮＭＯＳトランジス
タＱ８がオン状態）、前記アドレス遷移検出信号ＡＤＳ
ラインを経てロー信号ＡＴＤが出力される。

【００５８】この際、前記ＮＡＮＤゲートＮＤ３は、他
方入力端子に前記信号遅延部４００から出力されたハイ
信号ＤＳ２を印加され、前記一方入力端子に印加された
ハイ信号ＤＳ１とナンドリングしてロー信号を出力し、
前記ＮＡＮＤゲートＮＤ４は、第３入力端子に前記ＮＡ
ＮＤゲートＮＤ３から出力されたロー信号を印加され、
前記第１、第２入力端子にそれぞれ印加されたハイ信号
ＬＡＳ１、ＬＡＳ２とナンドリングしてハイ信号ＤＳ３
を出力する。

【００５９】この信号ＤＳ３がハイ状態に立上る前に、
アドレス信号ＡＤＳがハイ状態からロー状態に立下がっ
ている。（アドレス遷移検出信号の必要なパルス幅Ｚの
半分よりもパルス幅ａが小さい）。この場合、ＮＯＲ回
路１００の出力信号がアドレス信号ＡＤＳ２のロー状態
への立下りに応答してハイ状態に立上り、応じて、イン
バータ２０１の出力信号がロー状態に立下がるため、Ｎ
ＡＮＤゲートＮＤ１の出力信号ＬＡＳ１は、ハイ状態を
維持し、この信号ＬＡＳ１の電圧状態は変化しない。一
方、ＮＡＮＤゲートＮＤ２においては、アドレス信号Ａ
ＤＳの変化に従ってＮＯＲゲート１００の出力信号がハ
イ状態に立上っても、このときには、まだ遅延信号ＤＳ
３はロー状態にあるため、このＮＡＮＤゲートＮＤ２の
出力する信号ＬＡＳ２はハイ状態を維持している。

【００６０】前述のように、信号ＤＳ３が、信号遅延部
４００および６００の有する遅延時間経過後、ロー状態
からハイ状態に立上がると、ＮＡＮＤゲートＮＤ２は、
その入力信号がすべてハイ状態となり、ＮＡＮＤゲート
ＮＤ２からの信号ＬＡＳ２がロー状態に立下がる。信号
ＬＡＳ１は、既にアドレス信号ＡＤＳ２の変化により、
ハイ状態にあり、この信号ＤＳ３の変化の影響は受けな
い。

【００６１】信号ＤＳ３のローレベルからハイレベルへ
の立上がりの前に、前述のごとく信号遅延部４００から
の信号ＤＳ２がロー状態からハイ状態に立上がるため、
ＮＭＯＳトランジスタＱ７がターンオンし、ＰＭＯＳト
ランジスタＱ５がターンオフする。この状態において
は、ハイ信号ＬＡＳ１およびＬＡＳ２により、ＮＭＯＳ
トランジスタＱ３およびＱ４はターンオン状態にあり、
ロー信号ＡＴＤが出力される。

【００６２】この状態で、ロー信号ＤＳ３が、ハイ信号
ＤＳ２に従ってハイレベルとなると、ＰＭＯＳトランジ
スタＱ６およびＮＭＯＳトランジスタＱ３が、それぞれ
のゲート端子にＮＡＮＤゲートＮＤ２から出力されたロ
ー状態の信号ＬＡＳ２を共通に印加され、それぞれ、タ
ーンオン、ターンオフされる。ＰＭＯＳトランジスタＱ
１およびＱ２はハイ信号ＤＳ１およびＬＡＳ１により先
のオフ状態を維持し、またＭＯＳトランジスタＱ４およ
びＱ８は先のターンオン状態を維持している。従って、
この状態では、ハイ信号ＤＳ１およびＤＳ２に従って、
ＭＯＳトランジスタＱ７およびＱ８がターンオン状態で
あり、ロー信号ＡＴＤが依然出力される。

【００６３】ロー信号ＬＡＳ２に従って、信号遅延部４
００からロー信号ＤＳ２が出力されると、ＭＯＳトラン
ジスタＱ５およびＱ７がそれぞれターンオン、ターンオ
フされ、ＰＭＯＳトランジスタＱ５およびＱ６がともに
ターンオンするため、ロー状態のアドレス遷移検出信号
ＡＴＤが遷移され、ハイ信号ＡＴＤが出力される。

【００６４】つまり、前記アドレス遷移検出信号ＡＴＤ
ラインを経て出力されるロー状態のアドレス遷移検出信
号ＡＴＤのパルス幅は、前記信号遅延部３００、４００
の遅延時間及び前記ＮＡＮＤゲートＮＤ３、ＮＤ４の論
理演算時間により決定され、図３Ｂに示したパルス幅ａ
を有するハイ状態のアドレス信号ＡＤＳ２がアドレス遷
移検出回路に入力されれば、図３Ｃに示したパルス幅Ｚ
を有するロー状態のアドレス遷移検出信号ＡＴＤが出力
される。この場合のアドレス遷移検出信号ＡＴＤのパル
ス幅Ｚは、上述の説明から信号遅延部４００の遅延時間
の２倍に相当する（論理演算時間の遅延を無視する）こ
とは明らかである。

【００６５】一方、図３Ｂに示したように、ロー状態の
アドレス信号ＡＤＳ１がハイ状態のアドレス信号ＡＤＳ
３に遷移され、その遷移されたアドレス信号ＡＤＳ３の
パルス幅ｂがメモリ内部で必要とするアドレス遷移検出
信号のパルス幅Ｚの半分よりも大きく、かつアドレス遷
移検出信号のパルス幅Ｚよりも小さい場合、そのパルス
幅ｂを有するハイ状態のアドレス信号ＡＤＳ３が入力さ
れ、図３Ａに示したロー状態ＬＯＷのチップ選択信号Ｃ
ＳＴｂが入力されれば、このアドレス遷移検出回路は、
上で説明したものと同じ動作を行なって、ハイ状態に維
持されていたアドレス遷移検出信号ＡＴＤをロー状態に
立下げる。

【００６６】しかしながら、このパルス幅ｂが、パルス
幅Ｚの半分よりも大きく、かつパルス幅Ｚよりも小さい
場合、ハイ信号ＬＡＳ２が信号遅延部４００によりハイ
信号ＤＳ２として出力されて、応じてＮＡＮＤゲ−トＮ
Ｄ４からの信号ＤＳ３がハイ状態となってからアドレス
信号ＡＤＳ３がロー状態に立下がる。したがって、信号
ＤＳ３がハイ状態に立上がると、このときには信号ＤＳ
２がハイ状態に立上がっており（信号ＤＳ３は、この信
号ＤＳ２の立上がりに応答してハイ状態に立上がる）、
ＮＡＮＤゲートＮＤ１からの信号ＬＡＳ１がロー状態に
立下がる（インバータ２０１の出力信号はハイ状態のた
め）。

【００６７】信号ＬＡＳ１がロー状態に立下がると、Ｐ
ＭＯＳトランジスタＱ２がターンオンし、一方、ＮＭＯ
ＳトランジスタＱ４がターンオフする。アドレス信号Ａ
ＤＳ３は、まだ、ハイレベルにあるため、ＮＯＲゲート
１００の出力信号がロー状態であり、信号ＬＡＳ２は、
ハイ状態を維持している。従って、ＮＭＯＳトランジス
タＱ３がターンオン状態、ＰＭＯＳトランジスタＱ６が
ターンオフ状態にある。信号遅延部３００からの信号Ｄ
Ｓ１は、まだハイ状態であるため、ＰＭＯＳトランジス
タＱ１はターンオフ状態、ＮＭＯＳトランジスタＱ８が
ターンオン状態にある。この状態で、信号遅延部４００
からの信号ＤＳ２がハイ状態に立上がるため、アドレス
遷移検出信号ＡＴＤは、ＭＯＳトランジスタＱ７および
Ｑ８を介してロー状態を維持する。

【００６８】この状態で、アドレス信号ＡＤＳ３がハイ
状態からロー状態に立下がり、ＮＯＲゲート１００から
の信号がロー状態からハイ状態に立上がり、応じてイン
バータ２０１の出力信号がハイ状態からロー状態に立下
がる。これにより、ＮＡＮＤゲートＮＤ１の出力信号Ｌ
ＡＳ１がロー状態からハイ状態に立上がる。一方、ＮＯ
Ｒゲート１００の出力信号がハイ状態に立上がると、Ｎ
ＡＮＤゲートＮＤ２は、その３入力がすべてハイ状態と
なり、ＮＡＮＤゲートＮＤ２からの信号ＬＡＳ２がハイ
状態からロー状態に立下がる。この状態において、信号
遅延部３００の出力する信号ＤＳ１はハイ状態を維持し
ており、信号出力部５００においては、ＰＭＯＳトラン
ジスタＱ１はターンオフ状態、ＮＭＯＳトランジスタＱ
８はターンオン状態を維持する。信号ＬＡＳ１がハイ状
態であり、信号ＬＡＳ２がロー状態であるため、ＭＯＳ
トランジスタＱ４およびＱ６がターンオンし、ＭＯＳト
ランジスタＱ２およびＱ３がターンオンしても、ＭＯＳ
トランジスタＱ７およびＱ８により、アドレス遷移検出
信号ＡＴＤはロー状態を維持する。

【００６９】信号ＬＡＳ１が信号遅延部３００により遅
延されて、信号ＤＳ１として出力されており、したがっ
て、この信号遅延部３００の有する遅延時間が経過した
後、信号ＤＳ１が信号ＬＡＳ１の立下がりに応答してハ
イ状態からロー状態に立下がり、ＮＡＮＤゲートＮＤ３
の出力信号をハイ状態に立上げる。、応じてＮＡＮＤゲ
ートＮＤ４が、その３入力のすべてハイ状態となるため
の出力信号ＤＳ３をロー状態に立下げ、ＮＡＮＤゲート
ＮＤ１およびＮＤ２の出力信号ＬＡＳ１およびＬＡＳ２
をハイ状態に維持する。したがって、この状態において
は、ＰＭＯＳトランジスタＱ１がターンオンし、ＮＭＯ
ＳトランジスタＱ８がターンオフしても、ＮＭＯＳトラ
ンジスタＱ３およびＱ４がターンオン状態となるため、
アドレス遷移検出信号ＡＴＤはロー状態を維持する。従
って、これまでのハイ信号ＤＳ１がロー信号ＤＳ１とし
て出力されるまでに信号遅延部４００および３００の有
する遅延時間が経過している（論理演算時間は無視して
いる）。

【００７０】信号遅延部４００は、信号ＬＡＳ２を遅延
して信号ＤＳ２を生成しており、したがって、信号ＤＳ
２は、信号遅延部４００の有する遅延時間経過後、ロー
状態からハイ状態に立上がる。この信号ＤＳ２がハイ状
態となると、ＮＡＮＤゲートＮＤ３は、信号ＬＡＳ１お
よびＬＡＳ２がハイ状態であるため、その出力信号をロ
ー状態とし、応じて、ＮＡＮＤゲートＮＤ４からの信号
ＤＳ３をハイ状態に立上げる。信号ＤＳ３がハイ状態に
立上がると、ＮＡＮＤゲートＮＤ２が、３入力がすべて
ハイ状態となるため、信号ＬＡＳ２をロー状態に立下げ
る。

【００７１】信号ＬＡＳ２がロー状態に立下がると、Ｍ
ＯＳトランジスタＱ３がターンオフし、ＰＭＯＳトラン
ジスタＱ６がターンオンする。この状態において、信号
遅延部４００からの信号ＤＳ２はまだハイ状態にあるた
め、ＰＭＯＳトランジスタＱ５はターンオフ状態にあ
り、アドレス遷移検出信号ＡＴＤは、ＮＭＯＳトランジ
スタＱ７およびＱ８により、ロー状態を維持する。

【００７２】信号遅延部４００の有する遅延時間が経過
すると、信号ＬＡＳ２の立下がりに従って信号ＤＳ２が
ハイ状態からロー状態に立下がり、ＮＡＮＤゲートＮＤ
３の出力信号をハイ状態に立上げる。このときには、既
に信号ＬＡＳ２がロー状態に立下がっており、信号ＤＳ
３はハイ状態を維持している。一方、信号出力部５００
においては、この信号ＤＳ２がハイ状態からロー状態と
なると、ＰＭＯＳトランジスタＱ５およびＱ６がともに
ターンオン状態となり、アドレス遷移検出信号ＡＴＤが
ロー状態からハイ状態となる。

【００７３】したがって、この場合においても、アドレ
ス遷移検出信号ＡＴＤは、信号遅延部３００および４０
０および６００の有する遅延時間により決定される期間
ロー状態を維持する。信号遅延部４００および３００の
有する遅延時間の合計の遅延時間が、信号ＤＳ１がハイ
状態からロー状態に変化するまでに経過し、また、これ
から、信号ＤＳ２がハイ状態からロー状態に変化するま
でに、同様の合計の遅延時間が経過している。従って、
アドレス信号ＡＤＳのパルス幅が、ａのときに較べて、
２倍の時間の間アドレス繊維検出信号ＡＴＤがロー状態
を維持しており、アドレス遷移検出信号ＡＴＤのローレ
ベル期間が、パルス幅Ｚよりも大きいことは明らかであ
る。

【００７４】次に、図３Ｂに示したように、ロー状態の
アドレス信号ＡＤＳ１がハイ状態のアドレス信号ＡＤＳ
４に遷移され、その遷移されたアドレス信号ＡＤＳ４の
パルス幅ｃがメモリ内部で必要とするアドレス遷移検出
信号のパルス幅Ｚよりも大きい場合の動作について説明
する。このパルス幅ｃを有するハイ状態のアドレス信号
ＡＤＳ４が入力され、図３Ａに示したロー状態ＬＯＷの
チップ選択信号ＣＳＴｂが入力されれば、先に説明した
ように、アドレス遷移検出信号ＡＴＤが、アドレス信号
ＡＤＳ４の立上がりに応答してハイ状態からロー状態に
立下がる。このときには、ＮＡＮＤゲートＮＤ２の出力
信号ＬＡＳ２がハイ状態に立上がり、一方、信号ＬＡＳ
１はハイ状態を維持している。

【００７５】信号遅延部４００が有する遅延時間が経過
すると、信号遅延部４００からの信号ＤＳ２がロー状態
からハイ状態に立上がり、応じてＮＡＮＤゲートＮＤ３
およびＮＤ４を介して信号ＤＳ３がロー状態からハイ状
態に立上がる。アドレス信号ＡＤＳ４はハイ状態にある
ため、信号ＤＳ３のハイ状態への遷移に応答して、ＮＡ
ＮＤゲートＮＤ１からの信号ＬＡＳ１がハイ状態からロ
ー状態に立下がる。信号ＬＡＳ１がロー状態に立下が
り、ＰＭＯＳトランジスタＱ２がターンオンし、ＮＭＯ
ＳトランジスタＱ４がターンオフしても、信号遅延部３
００からの信号ＤＳ１がハイ状態であり、また信号ＤＳ
２がロー状態からハイ状態に立上がるため、アドレス遷
移検出信号ＡＴＤは、ＮＭＯＳトランジスタＱ７および
Ｑ８により、ロー状態を維持する。

【００７６】信号ＤＳ３がロー状態からハイ状態に立上
がり、信号ＬＡＳ１がハイ状態からロー状態に立下がっ
た後、信号遅延部３００の有する遅延時間が経過する
と、この信号遅延部３００からの信号ＤＳ１がハイ状態
からロー状態に立下がり、ＰＭＯＳトランジスタＱ１が
ターンオンし、一方、ＮＭＯＳトランジスタＱ８がター
ンオフし、アドレス遷移検出信号ＡＴＤは、ＰＭＯＳト
ランジスタＱ１およびＱ２によりハイ状態に立上がる。
したがって、図３Ｃに示すようにパルス幅Ｚを有するア
ドレス遷移検出信号ＡＴＤが、このアドレス信号ＡＤＳ
４のロー状態からハイ状態への立上がりに応答して出力
される。

【００７７】その後、図３Ａ、図３Ｂに示したように、
前記ハイ状態のアドレス信号ＡＤＳ４がロー状態のアド
レス信号ＡＤＳ５に遷移され入力され、ロー状態ＬＯＷ
のチップ選択信号ＣＳＴｂが入力されれば、前記ＮＯＲ
ゲート１００はその入力された信号ＡＤＳ５、ＣＳＴｂ
をノアリングしてハイ信号を出力し、インバータ２０１
がＮＯＲゲ−ト２００の出力信号をインバーティングし
て、ロー信号を出力する。

【００７８】このインバータ２０１からのロー信号に従
ってＮＡＮＤゲ−トＮＤ１がハイ信号ＬＡＳ１を出力す
る。この際、前記ＮＡＮＤゲートＮＤ３は一方入力端
子、他方入力端子に印加されたロー信号ＤＳ１、ハイ信
号ＤＳ２をナンドリングしてハイ信号を出力し、前記Ｎ
ＡＮＤゲートＮＤ４は第１入力端子に前記ＮＡＮＤゲー
トＮＤ１から出力されたハイ信号ＬＡＳ１を印加され、
前記第３入力端子に前記ＮＡＮＤゲートＮＤ３から出力
されたハイ信号を印加され、前記第２入力端子に印加さ
れたハイ信号ＬＡＳ２とナンドリングしてロー信号ＤＳ
３を出力する。

【００７９】すると、前記ＮＡＮＤゲートＮＤ１は、第
３入力端子に前記ＮＡＮＤゲートＮＤ４から出力された
ロー信号ＤＳ３を印加され、その第１、第２入力端子に
印加されたロー信号、ハイ信号ＤＳ２とナンドリングし
てハイ信号ＬＡＳ１を出力し続け、前記ＮＡＮＤゲート
ＮＤ２は、第３入力端子に前記ＮＡＮＤゲートＮＤ４か
ら出力されたロー信号ＤＳ３を印加され、その第１、第
２入力端子にそれぞれ印加されたハイ信号、ロー信号Ｄ
Ｓ１とナンドリングしてハイ信号ＬＡＳ２を出力する。

【００８０】従って、信号出力部５００において、前記
ＰＭＯＳトランジスタＱ２及びＮＭＯＳトランジスタＱ
４は、それぞれのゲート端子に前記ＮＯＲゲート２０２
から出力されたハイ信号ＬＡＳ１を共通に印加されて、
それぞれターンオフ、ターンオンされ、残りのＰＭＯＳ
トランジスタＱ１、Ｑ５、Ｑ６及びＮＭＯＳトランジス
タＱ３、Ｑ７、Ｑ８のスイッチング状態は直前の状態に
保たれるので、すなわち、ハイ信号ＬＡＳ１およびＬＡ
Ｓ２に従って、ＮＭＯＳトランジスタＱ３およびＱ４
が、ともにターンオンし、前記アドレス遷移検出信号Ａ
ＴＤラインを経て出力されていたハイ信号ＡＴＤは遷移
され、ロー信号ＡＴＤが出力される。

【００８１】その後、前記ＮＡＮＤゲート２０２から出
力されたハイ信号ＬＡＳ１が信号遅延部３００を経てハ
イ信号ＤＳ１に出力されれば、前記ＰＭＯＳトランジス
タＱ１及びＮＭＯＳトランジスタＱ８は、それぞれのゲ
ート端子にその出力されたハイ信号ＬＡＳ１を共通に印
加されて、それぞれターンオフ、ターンオンされ、残り
のＰＭＯＳトランジスタＱ２、Ｑ５、Ｑ６及びＮＭＯＳ
トランジスタＱ３、Ｑ４、Ｑ７のスイッチング状態は直
前の状態に保たれるので、すなわち、ハイ信号ＤＳ２に
従って、ＮＭＯＳトランジスタＱ７がターンオン状態に
あり、前記アドレス遷移検出信号ＡＴＤラインを経てロ
ー信号ＡＴＤを出力し続ける。

【００８２】この際、前記ＮＡＮＤゲートＮＤ３は、一
方入力端子に前記信号遅延部３００から出力されたハイ
信号ＤＳ１を印加され、前記他方入力端子に印加された
ハイ信号ＤＳ２とナンドリングしてロー信号を出力し、
前記ＮＡＮＤゲートＮＤ４は、第３入力端子に前記ＮＡ
ＮＤゲートＮＤ３から出力されたロー信号を印加され、
第１、第２入力端子にそれぞれ印加されたハイ信号ＬＡ
Ｓ１、ＬＡＳ２とナンドリングしてハイ信号ＤＳ３を出
力する。

【００８３】これにより、前記ＮＡＮＤゲートＮＤ１
は、第３入力端子に前記ＮＡＮＤゲートＮＤ４から出力
されたハイ信号ＤＳ３を印加され、その第１、第２入力
端子に印加されたロー信号、ハイ信号ＤＳ２とナンドリ
ングしてハイ信号ＬＡＳ１を出力し、前記ＮＡＮＤゲー
トＮＤ２は、第２入力端子に前記信号遅延部３００から
出力されたハイ信号ＤＳ１を印加され、第３入力端子に
前記ＮＡＮＤゲートＮＤ４から出力されたハイ信号ＤＳ
３を印加され、ＮＯＲゲート２００から前記第１入力端
子に印加されたハイ信号とナンドリングしてロー信号Ｌ
ＡＳ２を出力する。

【００８４】従って、前記ＮＭＯＳトランジスタＱ３及
びＰＭＯＳトランジスタＱ６は、それぞれのゲート端子
に前記ＮＡＮＤゲートＮＤ２から出力されたロー信号Ｌ
ＡＳ２を共通に印加されて、それぞれターンオフ、ター
ンオンされ、残りのＰＭＯＳトランジスタＱ１、Ｑ２、
Ｑ５及びＮＭＯＳトランジスタＱ４、Ｑ７、Ｑ８のスイ
ッチング状態は直前の状態に保たれるので、すなわち、
ハイ信号ＤＳ１およびＤＳ２に従って、ＮＭＯＳトラン
ジスタＱ７およびＱ８がターンオン状態にあり、前記ア
ドレス遷移検出信号ＡＴＤラインを経てロー信号ＡＴＤ
を出力し続ける。

【００８５】その後、前記ＮＡＮＤゲートＮＤ２から出
力されたロー信号ＬＡＳ２が、信号遅延部４００を経て
ロー信号ＤＳ２として出力されれば、前記ＰＭＯＳトラ
ンジスタＱ５及びＮＭＯＳトランジスタＱ７は、それぞ
れのゲート端子にその出力されたロー信号ＤＳ２を共通
に印加されて、それぞれターンオン、ターンオフされ、
残りのＰＭＯＳトランジスタＱ１、Ｑ２、Ｑ６及びＮＭ
ＯＳトランジスタＱ３、Ｑ４、Ｑ８のスイッチング状態
は直前のスイッチング状態に保たれるので、ロー信号Ｌ
ＡＳ２によりＰＭＯＳトランジスタＱ６が、ターンオン
状態にあり、前記アドレス遷移検出信号ＡＴＤラインを
経てロー信号ＡＴＤは遷移されて、ＰＭＯＳトランジス
タＱ５およびＱ６によりハイ信号ＡＴＤが出力される。

【００８６】従って、図３Ｂに示したパルス幅ｃを有す
るアドレス信号ＡＤＳ４がアドレス遷移検出回路に入力
されれば、図３Ｃに示したパルス幅を有する二つのロー
状態のアドレス遷移検出信号ＡＴＤが出力される。

【００８７】以下、本発明の第２実施例について詳しく
説明する。図４に示したように、本発明によるメモリの
アドレス遷移検出回路の第２実施例は、既に説明した第
１実施例の構成であるＮＯＲゲート１００と、インバ−
タ２０１及び論理演算部２０１、２０２より構成された
ラッチ部２００と、信号遅延部３００、４００と、信号
出力部５００と、論理演算部６０１、６０２により構成
された信号遅延部６００とにより構成される。

【００８８】前記信号出力部５００は、ソ−ス端子に電
源電圧ＶＣＣ端子が連結され、ゲート端子に前記論理演
算部２０２からのラッチ信号ＬＡＳ１ラインが連結され
るＰＭＯＳトランジスタＱ１と、ソ−ス端子に前記ＰＭ
ＯＳトランジスタＱ１のドレイン端子が連結され、ゲー
ト端子に前記論理演算部２０３のラッチ信号ＬＡＳ２ラ
インが連結されるＰＭＯＳトランジスタＱ２と、ドレイ
ン端子が前記ＰＭＯＳトランジスタＱ２のドレイン端子
に連結されかつアドレス遷移検出信号ＡＴＤラインと連
結され、ゲート端子に前記ＰＭＯＳトランジスタＱ１の
ゲート端子が連結されるＮＭＯＳトランジスタＱ３と、
ドレイン端子に前記ＮＭＯＳトランジスタＱ３のソ−ス
端子が連結され、ゲート端子に前記信号遅延部４００の
遅延信号ＤＳ２ラインが連結され、ソ−ス端子に接地端
子が連結されるＮＭＯＳトランジスタＱ４と、ソース端
子に電源電圧ＶＣＣ端子が連結され、ゲート端子に前記
信号遅延部３００の遅延信号ＤＳ１ラインが連結される
ＰＭＯＳトランジスタＱ５と、ソ−ス端子に前記ＰＭＯ
ＳトランジスタＱ５のドレイン端子が連結され、ゲート
端子に前記ＮＭＯＳトランジスタＱ４のゲート端子が連
結されるＰＭＯＳトランジスタＱ６と、ドレイン端子が
前記ＰＭＯＳトランジスタＱ６のドレイン端子と連結さ
れかつ前記アドレス遷移検出信号ＡＴＤラインと連結さ
れ、ゲート端子に前記ＰＭＯＳトタンジスタＱ５のゲー
ト端子が連結されるＮＭＯＳトランジスタＱ７と、ドレ
イン端子に前記ＮＭＯＳトランジスタＱ７のソ−ス端子
が連結され、ゲート端子に前記ＰＭＯＳトランジスタＱ
２のゲート端子が連結され、ソ−ス端子に接地端子が連
結されるＮＭＯＳトランジスタＱ８により構成される。

【００８９】前記論理演算部２０２、２０３は、それぞ
れＮＯＲゲートＮＲ１、ＮＲ２により構成され、前記論
理演算部６０１、６０２は、それぞれＮＯＲゲートＮＲ
３、ＮＲ４により構成される。

【００９０】このように構成された本発明によるメモリ
のアドレス遷移検出回路の第２実施例の動作を図５に基
づき詳細に説明する。

【００９１】まず、初期状態で図５Ａに示したロー状態
ＬＯＷのチップ選択信号ＣＳＴｂ及びロー状態のアドレ
ス信号ＡＤＳ１が入力されれば、ＮＯＲゲート１００は
その入力された信号ＣＳＴｂ、ＡＤＳ１をノアリングし
てハイ信号を出力する。

【００９２】すると、ＮＯＲゲートＮＲ２は、第１入力
端子に前記ＮＯＲゲート１００から出力されたハイ信号
を印加され、その第２、第３入力端子に入力される信号
の状態を問わずロー信号ＬＡＳ２を出力し、ＮＯＲゲー
トＮＲ１は、第１入力端子にインバ−タ２０１を経てロ
ー信号に反転された信号を印加され、かつ第２、第３入
力端子に印加される信号ＤＳ２、ＤＳ３の状態によりハ
イ信号ＬＡＳ１またはロー信号ＬＡＳ１を出力する。

【００９３】ここで、まず前記ＮＯＲゲートＮＲ１から
ハイ信号ＬＡＳ１が出力されると仮定すれば、信号遅延
部３００、４００は、前記ＮＯＲゲートＮＲ１、ＮＲ２
からそれぞれ出力されたハイ信号ＬＡＳ１、ロー信号Ｌ
ＡＳ２を所定時間遅延させて、ハイ信号ＤＳ１、ロー信
号ＤＳ２をそれぞれ出力する。

【００９４】すると、論理演算部６０１におけるＮＯＲ
ゲートＮＲ３は、その一方入力端子、他方入力端子に前
記信号遅延部３００、４００からそれぞれ出力されたハ
イ信号ＤＳ１、ロー信号ＤＳ２をそれぞれ印加され、ノ
アリングしてロー信号を出力し、ＮＯＲゲートＮＲ４
は、第１、第２入力端子に前記ＮＯＲゲートＮＲ１、Ｎ
Ｒ２からそれぞれ出力されたハイ信号ＬＡＳ１、ロー信
号ＬＡＳ２を印加され、その第３入力端子に前記ＮＯＲ
ゲートＮＲ３から出力されたロー信号を印加されノアリ
ングしてロー信号ＤＳ３を出力する。

【００９５】これにより、前記ＮＯＲゲートＮＲ１は、
第２、第３入力端子に前記信号遅延部４００及びＮＯＲ
ゲートＮＲ４からそれぞれ出力されたロー信号ＤＳ２、
ＤＳ３をそれぞれ入力され、前記第１入力端子に印加さ
れたロー信号とノアリングしてハイ信号ＬＡＳ１を出力
し、前記ＮＯＲゲートＮＲ２は、第２、第３入力端子に
前記信号遅延部３００及びＮＯＲゲートＮＲ４からそれ
ぞれ出力されたハイ信号ＤＳ１、ロー信号ＤＳ３を入力
され、その第１入力端子に印加されたハイ信号とノアリ
ングしてロー信号ＬＡＳ２を出力する。

【００９６】一方、前記ＮＯＲゲートＮＲ２からロー信
号ＬＡＳ１が出力されると仮定すれば、前記信号遅延部
３００、４００は、ＮＯＲゲートＮＲ１、ＮＲ２からそ
れぞれ出力されたロー信号ＬＡＳ１、ＬＡＳ２を所定時
間遅延させて、ロー信号ＤＳ１、ＤＳ２として出力す
る。

【００９７】これにより、前記ＮＯＲゲートＮＲ３は、
一方入力端子、他方入力端子に前記信号遅延部３００、
４００からそれぞれ出力されたロー信号ＤＳ１、ＤＳ２
をそれぞれ入力されて、ノアリングしてハイ信号を出力
し、前記ＮＯＲゲートＮＲ４は、その第１、第２入力端
子に前記ＮＯＲゲートＮＲ１、ＮＲ２からそれぞれ出力
されたロー信号ＬＡＳ１、ＬＡＳ２を印加され、第３入
力端子に前記ＮＯＲゲートＮＲ３から出力されたハイ信
号を印加されて、ロー信号ＤＳ３を出力する。

【００９８】従って、前記ＮＯＲゲートＮＲ１は、第
１、第２入力端子に前記信号遅延部４００及びＮＯＲゲ
ートＮＲ４からそれぞれ出力されたロー信号ＤＳ２、Ｄ
Ｓ３を印加され、前記第１入力端子に印加されたロー信
号とノアリングしてハイ信号ＬＡＳ１を出力し、前記Ｎ
ＯＲゲートＮＲ２は、第２、第３入力端子に前記信号遅
延部３００及びＮＯＲゲートＮＲ４からそれぞれ出力さ
れたロー信号ＤＳ１、ＤＳ３を印加され、前記第１入力
端子に印加されたハイ信号とノアリングしてロー信号Ｌ
ＡＳ２を出力する。

【００９９】前記ＮＯＲゲートＮＲ１、ＮＲ２からそれ
ぞれ出力されたハイ信号ＬＡＳ１、ロー信号ＬＡＳ２
は、信号遅延部３００、４００を経てハイ信号ＤＳ１、
ロー信号ＤＳ２としてそれぞれ出力する。

【０１００】従って、信号出力部５００において、ＰＭ
ＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ３
は、それぞれ、そのゲート端子に前記ＮＯＲゲートＮＲ
１から出力されたハイ信号ＬＡＳ１を共通に印加され
て、それぞれ、ターンオフ、ターンオンされ、ＰＭＯＳ
トランジスタＱ２及びＮＭＯＳトランジスタＱ８は、そ
れぞれのゲート端子に、前記ＮＯＲゲートＮＲ２から出
力されたロー信号ＬＡＳ２を印加され、それぞれターン
オン、ターンオフされ、ＮＭＯＳトランジスタＱ４及び
ＰＭＯＳトランジスタＱ６は、それぞれのゲート端子に
前記信号遅延部４００から出力されたロー信号ＤＳ２を
印加されそれぞれターンオフ、ターンオンされる。

【０１０１】そして、ＰＭＯＳトランジスタＱ５及びＮ
ＭＯＳトランジスタＱ７は、それぞれのゲート端子に前
記信号遅延部３００から出力されたハイ信号ＤＳ１を共
通に印加され、それぞれターンオフ、ターンオンされ、
アドレス遷移検出信号ＡＴＤラインを経てハイインピー
ダンス状態（図５（Ｂ）においてはローレベルで示す）
の信号ＡＴＤが出力される。

【０１０２】その後、図５Ａ、図５Ｂに示したように、
ロー状態ＬＯＷのチップ選択信号ＣＳＴｂ及びメモリ内
部で必要とするアドレス遷移検出信号のパルス幅Ｚの半
分より小さいパルス幅ａを有するハイ状態のアドレス信
号が入力されれば、前記ＮＯＲゲート１００はその入力
された信号ＣＳＴｂ、ＡＤＳ１をノアリングしてロー信
号を出力する。

【０１０３】すると、ＮＯＲゲートＮＲ１は、第１入力
端子に前記インバ−タ２０１を経て反転されたハイ信号
を印加され、第２、第３入力端子に印加された前記信号
遅延部４００及びＮＯＲゲートＮＲ４からそれぞれ出力
されたロー信号ＤＳ２、ＤＳ３をそれぞれ印加されて、
ロー信号ＬＡＳ１を出力し、前記ＮＯＲゲートＮＲ２
は、第１入力端子に前記ＮＯＲゲート１００から出力さ
れたロー信号を印加されかつその第２、第３入力端子に
前記信号遅延部３００及び論理演算部６００からそれぞ
れ出力されたハイ信号ＤＳ１、ロー信号ＤＳ３を印加さ
れ、ノアリングしてロー信号ＬＡＳ２を出力する。

【０１０４】これにより、ＰＭＯＳトランジスタＱ１及
びＮＭＯＳトランジスタＱ３は、それぞれのゲート端子
に前記ＮＯＲゲートＮＲ１から出力されたロー信号ＬＡ
Ｓ１を共通に印加されて、それぞれターンオン、ターン
オフされ、残りのＰＭＯＳトランジスタＱ２、Ｑ５、Ｑ
６及びＮＭＯＳトランジスタＱ４、Ｑ７、Ｑ８のスイッ
チング状態は直前の状態に保たれるので、ＰＭＯＳトラ
ンジスタＱ２がターンオン状態にあり、前記アドレス遷
移検出信号ＡＴＤラインを経て出力されていたハイイン
ピーダンス信号ＡＴＤは遷移され、ＰＭＯＳトランジス
タＱ１およびＱ２によりハイ信号ＡＴＤが出力される。

【０１０５】この際、前記ＮＯＲゲートＮＲ３は、一方
入力端子、他方入力端子に信号遅延部３００，４００か
ら出力されたハイ信号ＤＳ１、ロー信号ＤＳ２をそれぞ
れ印加され、ノアリングしてロー信号を出力し、前記Ｎ
ＯＲゲートＮＲ４は、その第１、第３入力端子に前記Ｎ
ＯＲゲートＮＲ１、ＮＲ３からそれぞれ出力されたロー
信号ＬＡＳ１、ロー信号をそれぞれ印加され、その第２
入力端子に印加されたロー信号ＬＡＳ２とノアリングし
てハイ信号ＤＳ３を出力する。

【０１０６】これにより、前記ＮＯＲゲートＮＲ１は、
第３入力端子に前記ＮＯＲゲートＮＲ４から出力された
ハイ信号ＤＳ３を印加され、その第１、第２入力端子に
印加されたハイ信号、ロー信号ＤＳ２とノアリングして
ロー信号ＬＡＳ１を出力し、前記ＮＯＲゲートＮＲ２
は、第３入力端子に前記ＮＯＲゲートＮＲ４からハイ信
号ＤＳ３を印加され、その第１、第２入力端子に印加さ
れたロー信号、ハイ信号ＤＳ１とノアリングしてロー信
号ＬＡＳ２を出力する。

【０１０７】従って、前記アドレス遷移検出信号ＡＴＤ
ラインを経てハイ信号ＡＴＤを出力し続ける。

【０１０８】その後、アドレス信号ＡＤＳがハイ状態か
らロー状態に立下がる。この状態においては、まだ信号
ＤＳ３はハイ状態にあり、ＮＯＲゲートＮＲ１およびＮ
Ｒ２から出力される信号ＬＡＳ１およびＬＡＳ２はロー
状態を維持しており、したがってアドレス遷移検出信号
ＡＴＤは、その状態は変化せず、ハイ状態を維持する。

【０１０９】その後、前記ＮＯＲゲートＮＲ１から出力
されたロー信号ＬＡＳ１が信号遅延回路３００を介して
ロー信号ＤＳ１に出力されるが、前記ＰＭＯＳトランジ
スタＱ５およびＮＭＯＳトランジスタＱ７はそれぞれの
ゲート端子に、この出力されたロー信号ＤＳ１を印加さ
れ、それぞれターンオン、ターンオフされ、残りのＰＭ
OＳトランジスタＱ１、Ｑ２、Ｑ６およびＮＭＯＳトラ
ンジスタＱ３、Ｑ４、Ｑ８のスイッチング状態は直前の
状態に保たれるため、ＰＭＯＳトランジスタQ６がロー
信号ＤＳ２に従ってターンオン状態にあり、前記アドレ
ス遷移検出信号ＡＴＤラインを介してハイ信号ＡＴＤを
出力し続ける。

【０１１０】この際、前記ＮＯＲゲートＮＲ３は、一方
入力端子、他方入力端子に印加されたロー信号ＤＳ１、
ＤＳ２をノアリングしてハイ信号を出力し、前記ＮＯＲ
ゲートＮＲ４は、第２、第３入力端子に前記ＮＯＲゲー
トＮＲ２、ＮＲ３からそれぞれ出力されたロー信号ＬＡ
Ｓ２、ハイ信号を入力され、その第１入力端子に印加さ
れたロー信号ＬＡＳ１とノアリングしてロー信号ＤＳ３
を出力する。

【０１１１】前記ＮＯＲゲートＮＲ１は、第３入力端子
に前記ＮＯＲゲートＮＲ４から出力されたロー信号ＤＳ
３を印加される。このとき既に、アドレス信号ＡＤＳは
ロー状態に立下がっており、ＮＯＲゲート１００の出力
信号がハイ状態、インバータ２０１の出力信号がロー状
態である。したがって、ＮＯＲゲートＮＲ１は第１、第
２および第３入力端子にはロー信号が印加されるため、
その出力信号ＬＡＳ１をロー状態からハイ状態に立上げ
る。一方、既にＮＯＲゲート１００からの信号が、アド
レス信号ＡＤＳの立下がりに従ってハイ状態に立上がっ
ており、ＮＯＲゲートＮＲ２からの信号ＬＡＳ２はロー
状態を維持する。

【０１１２】すると、ＰＭＯＳトランジスタＱ１および
ＮＭＯＳトランジスタＱ３はそれぞれのゲート端子に与
えられる前記ＮＯＲゲートＮＲ１からのハイ信号ＬＡＳ
１に従ってそれぞれターンオフおよびターンオンされ、
一方、信号遅延部３００からのロー信号ＤＳ１に従って
ＰＭＯＳトランジスタＱ５およびＮＭＯＳトランジスタ
Ｑ７がそれぞれターンオンおよびターンオフされる。残
りのＰＭＯＳトランジスタＱ２、Ｑ６およびＮＭＯＳト
ランジスタＱ３およびＱ４はそれらのスイッチング状態
が直前の状態に保持される。したがって、アドレス遷移
検出信号ＡＴＤラインを経て、ＰＭＯＳトランジスタＱ
５およびＱ６によりハイ信号ＡＴＤが出力し続けられる
（信号ＤＳ２はロー状態)。

【０１１３】この際、前記ＮＯＲゲ−トＮＲ3は、一方
入力端子、他方入力端子に印加されたロー信号ＤＳ１、
ＤＳ２をノアリングしてハイ信号を出力し、前記ＮＯＲ
ゲートＮＲ4は、第2、第3入力端子に前記ＮＯＲゲート
ＮＲ２、ＮＲ４からそれぞれ出力されたハイ信号ＬＡＳ
２、ハイ信号を入力され、第１入力端子に印加されたロ
ー信号ＬＡＳ１とノアリングしてロー信号ＤＳ３を出力
する。

【０１１４】この状態において、信号ＬＡＳ２はロー状
態であり、ＭＯＳトランジスタＱ２およびＱ８は、それ
ぞれ、ターンオン、ターンオフ状態にある。また、信号
ＬＡＳ１はハイ状態にあるため、ＭＯＳトランジスタＱ
１およびＱ３は、それぞれ、ターンオフ、ターンオン状
態にある。また、信号遅延部３００からの信号ＤＳ１は
まだロー信号であり、ＭＯＳトランジスタＱ５およびＱ
７がそれぞれターンオン、ターンオフである。さらに、
信号ＤＳ２は、信号ＬＡＳ２に従ってロー状態であり、
ＭＯＳトランジスタＱ４およびＱ６はそれぞれ、ターン
オフ、ターンオン状態である。

【０１１５】その後、信号遅延部３００が有する遅延時
間が経過すると、この信号遅延部３００からの信号ＤＳ
１がロー状態からハイ状態に立上がり、ＮＯＲゲートＮ
Ｒ３がロー信号を出力する。信号ＬＡＳ１は既にハイ状
態に立上がっているため、このＮＯＲゲートＮＲ４から
の信号ＤＳ３はロー状態を維持する。

【０１１６】信号出力部５００においては、このハイ信
号ＤＳ１に従ってＰＭＯＳトランジスタＱ５がターンオ
フし、一方、ＮＭＯＳトランジスタＱ７がターンオフす
る。これにより、アドレス遷移検出信号ＡＴＤラインか
らのアドレス遷移検出信号ＡＴＤは、ハイインピーダン
ス状態となる（図５の（Ｂ）においてローレベルとして
示す）。

【０１１７】従って、図５Ｂに示したように、パルス幅
ａを有するハイ状態のアドレス信号ＡＤＳ２がアドレス
遷移検出回路に入力されれば、図５Ｃに示したパルス幅
Ｚを有するハイ状態のアドレス遷移検出信号ＡＴＤが出
力される。

【０１１８】次に、図５Ｂに示したように、ロー状態の
アドレス信号ＡＤＳ１がハイ状態のアドレス信号ＡＤＳ
３に遷移され、その遷移されたハイ状態のアドレス信号
ＡＤＳ３のパルス幅ｂがメモリ内部で必要とされるアド
レス遷移検出信号のパルス幅Ｚの半分より大きく、かつ
そのパルス幅Ｚよりも小さい場合の動作について説明す
る。パルス幅ｂを有するハイ状態のアドレス信号ＡＤＳ
３が入力され、図５Ａに示したチップ選択信号ＣＳＴｂ
がロー状態ＬＯＷに入力されれば、アドレス遷移検出回
路の動作は、先に説明したものと同様であり、アドレス
遷移検出信号ＡＴＤがロー状態からハイ状態に立上が
る。

【０１１９】ロー信号ＬＡＳ１が出力されて、信号遅延
部３００がロー信号ＤＳ１を出力すると、ＮＯＲゲート
ＮＲ３がロー信号ＤＳ１、ＤＳ２に従ってハイ信号を出
力し、応じてＮＯＲゲートＮＲ４が、ロー信号ＤＳ３を
出力する。このときには、アドレス信号ＡＤＳはハイレ
ベルにあり、ＮＯＲゲート１００の出力信号は、ローレ
ベルである。従って、ＮＯＲゲートＮＲ２が、ロー信号
ＤＳ１、ＤＳ３、ロー信号をノアリングしてハイ信号Ｌ
ＡＳ２を出力する。この状態においては、ロー信号Ｄ
Ｓ、ＤＳ２に従って、信号出力部５００においてはＰＭ
ＯＳトランジスタＱ５、Ｑ６がターンオン状態であり、
アドレス遷移検出信号ラインからは、ハイ信号ＡＴＤが
出力されつづける。

【０１２０】アドレス信号ＡＤＳがハイレベルからロー
レベルに遷移すると、ＮＯＲゲート１００の出力信号が
ハイレベルとなり、ＮＯＲゲートＮＲ２からのハイ信号
ＬＡＳ２がロー信号ＬＡＳ２に遷移する。ＮＯＲゲート
ＮＲ１は、インバータ２０１からのロー信号を受けてお
り、ロー信号ＤＳ２、ロー信号ＤＳ３をノアリングして
ハイ信号ＬＡＳ１を出力する。信号ＬＡＳ１、ＬＡＳ２
の状態が変化しても、まだ、ロー信号ＤＳ１、ロー信号
ＤＳ２が出力されており、アドレス遷移検出信号ＡＴＤ
は、遷移せずハイ信号ＡＴＤが依然出力される。

【０１２１】信号遅延部４００の遅延時間が経過する
と、ハイ信号ＤＳ２が出力され、ＮＯＲゲートＮＲ１
は、応じて、ロー信号ＬＡＳ１を出力する。ロー信号Ｌ
ＡＳ１、ＬＡＳ２により、信号出力部５００はハイ信号
ＡＴＤを出力する。ハイ信号ＤＳ２に従ってＮＯＲゲー
トＮＲ３の出力信号がロー信号となり、ＮＯＲゲートＮ
Ｒ４は、ロー信号ＬＡＳ１、ロー信号ＬＡＳ２、および
ＮＯＲゲートＮＲ３からのロー信号に従って、ハイ信号
ＤＳ３を出力する。この状態においてもロー信号ＬＡＳ
１、ロー信号ＬＡＳ２に従って、ハイ信号ＡＴＤが出力
される。

【０１２２】信号遅延部３００が、ロー信号ＬＡＳ１に
従ってロー信号ＤＳ１を出力すると、そのときには、信
号遅延部４００からは、ロー信号ＤＳ２が出力されてお
り、ＮＯＲゲートＮＲ３がハイ信号を出力し、応じてＮ
ＯＲゲートＮＲ４がロー信号ＤＳ３を出力する。このロ
ー信号ＤＳ３に従って、ＮＯＲゲートＮＲ１がハイ信号
ＬＡＳ１を出力する（信号ＤＳ２は既にローレベル）。
ロー信号ＤＳ１、ロー信号ＤＳ２に従って、アドレス遷
移変化検出信号ラインからは依然ハイ信号ＡＴＤが出力
される。

【０１２３】信号遅延部３００が、ハイ信号ＬＡＳ１に
従ってハイ信号ＤＳ１を出力すると、ＮＯＲゲートＮＲ
３の出力信号が、ローレベルとなり、ＮＯＲゲートＮＲ
４は、ハイ信号ＬＡＳ１に従ってロー信号を出力する。
信号出力部５００においては、ＭＯＳトランジスタＱ
５、Ｑ７が、それぞれ、ターンオフ、ターンオンされ、
ハイ信号ＡＴＤとして出力されていたアドレス遷移変化
検出信号ＡＴＤがハイインピーダンス状態へ遷移する。

【０１２４】この図４に示すアドレス遷移検出回路は、
図２に示すアドレス遷移検出回路のＮＡＮＤゲートＮＤ
１およびＮＤ２、ＮＤ３およびＮＤ４に代えてＮＯＲゲ
ートＮＲ１、ＮＲ２、ＮＲ３およびＮＲ４を用いてい
る。したがって、この図４に示すアドレス遷移検出回路
の動作は、図２に示すアドレス遷移検出回路の動作にお
いて、信号ＬＡＳ１およびＬＡＳ２の論理レベルの変化
が逆転し、また応じて信号ＤＳ１およびＤＳ２の論理レ
ベルの変化が逆転し、アドレス遷移検出信号ＡＴＤの論
理が反転しているだけである。したがって、この図４に
示すアドレス遷移検出回路の構成において、パルス幅ｂ
を有するアドレス信号ＡＤＳ３が入力された場合、同
様、必要とされるアドレス遷移検出信号のパルス幅Ｚよ
りも長いパルス幅を有する期間ハイ状態となるアドレス
遷移検出信号ＡＴＤが出力される。

【０１２５】また、図５Ｂに示したように、ロー状態の
アドレス信号ＡＤＳ１がハイ状態のアドレス信号ＡＤＳ
４に遷移され、その遷移されたアドレス信号ＡＤＳ４の
パルス幅ｃがメモリ内部で必要とするアドレス遷移検出
信号のパルス幅Ｚより大きい場合、このパルス幅ｃを有
するアドレス信号ＡＤＳ４が入力され、図５Ａに示した
ロー状態ＬＯＷのチップ選択信号ＣＳＴｂが入力されれ
ば、また、先の説明と同様、アドレス遷移検出回路は、
このアドレス信号ＡＤＳ４のハイ状態に従って、ハイ状
態のアドレス遷移検出信号ＡＴＤを出力する。この場合
においても、図２に示すアドレス遷移検出回路と同様の
動作が行なわれ（信号の論理の入換えが行なわれる）、
アドレス信号ＡＤＳ４の立上がりに応答して、アドレス
遷移検出信号ＡＴＤは、このパルス幅Ｚの期間ハイ状態
を維持する。

【０１２６】その後、前記ハイ状態のアドレス信号ＡＤ
Ｓ4が、ロー状態のアドレス信号ＡＤＳ5に遷移されて入
力され、チップ選択信号ＣＳＴｂがロー状態ＬＯＷに入
力されれば、前記ＮＯＲゲート１００は、その入力され
た信号ＡＤＳ５、ＣＳＴｂをノアリングしてハイ信号を
出力する。

【０１２７】すると、前記ＮＯＲゲートＮＲ１は、第１
入力端子に前記インバ−タ２０１を経て反転されたロー
信号を印加され、その第２、第３入力端子にそれぞれ印
加されたハイ信号ＤＳ２、ロー信号ＤＳ３とナンドリン
グしてロー信号ＬＡＳ１を出力し、前記ＮＯＲゲートＮ
Ｒ２は第１入力端子に前記ＮＯＲゲート１００から出力
されたハイ信号を印加され、前記第２、第３入力端子に
印加されたロー信号ＤＳ１、ＤＳ３とノアリングしてロ
ー信号ＬＡＳ２を出力する。

【０１２８】これにより、前記ＰＭＯＳトランジスタＱ
２及びＮＭＯＳトランジスタＱ８はそれぞれのゲート端
子に前記ＮＯＲゲートＮＲ２から出力されたロー信号Ｌ
ＡＳ２を印加され、それぞれターンオン、ターンオフさ
れ、残りのＰＭＯＳトランジスタＱ１、Ｑ５、Ｑ６及び
ＮＭＯＳトランジスタＱ４、Ｑ７、Ｑ８のスイッチング
状態は直前の状態に保たれるので、アドレス遷移検出信
号ＡＴＤは、ＰＭＯＳトランジスタＱ１、Ｑ２により、
遷移されハイ状態として出力される。

【０１２９】この際、前記ＮＯＲゲートＮＲ３は、一方
入力端子、他方入力端子に印加されたロー信号ＤＳ１、
ハイ信号ＤＳ２をそれぞれ入力されて、ノアリングして
ロー信号を出力し、前記ＮＯＲゲートＮＲ４は、第２入
力端子に前記ＮＯＲゲートＮＲ２から出力されたロー信
号ＬＡＳ２を入力され、その第３入力端子に前記ＮＯＲ
ゲートＮＲ３から出力されたロー信号を印加され、前記
第１入力端子に印加されたロー信号ＬＡＳ１とノアリン
グしてハイ信号ＤＳ３を出力する。

【０１３０】これにより、前記ＮＯＲゲートＮＲ１は、
第３入力端子に前記ＮＯＲゲートＮＲ４から出力された
ハイ信号ＤＳ３を印加され、前記第１、第２入力端子に
印加されたロー信号、ハイ信号ＤＳ２とノアリングして
ロー信号ＬＡＳ１を出力し、前記ＮＯＲゲートＮＲ２は
第３入力端子に前記ＮＯＲゲートＮＲ４からロー信号Ｄ
Ｓ３を印加され、前記第１、第２入力端子に印加された
ハイ信号、ロー信号ＤＳ１とノアリングしてロー信号Ｌ
ＡＳ２を出力する。

【０１３１】従って、前記アドレス遷移検出信号ＡＴＤ
ラインを経てハイ信号ＡＴＤを出力し続ける。

【０１３２】その後、前記ＮＯＲゲートＮＲ２から出力
されたロー信号ＬＡＳ２が前記信号遅延部４００を経て
ロー信号ＤＳ２として出力されれば、前記ＮＭＯＳトラ
ンジスタＱ４及びＰＭＯＳトランジスタＱ６は、それぞ
れのゲート端子にその出力されたロー信号ＤＳ２を印加
され、それぞれターンオフ、ターンオンされ、残りのＰ
ＭＯＳトランジスタＱ１、Ｑ２、Ｑ５及びＮＭＯＳトラ
ンジスタＱ３、Ｑ７、Ｑ８のスイッチング状態は直前の
状態に保たれるので、ＭＯＳトランジスタＱ５、Ｑ６に
より、前記アドレス遷移検出信号ＡＴＤラインを経てハ
イ信号ＡＴＤが出力される。

【０１３３】この際、前記ＮＯＲゲートＮＲ３は、他方
入力端子に前記信号遅延部４００から出力されたロー信
号ＤＳ２を入力されて、その一方入力端子に印加された
ロー信号ＤＳ１とノアリングしてハイ信号を出力し、前
記ＮＯＲゲートＮＲ４は、第３入力端子に前記ＮＯＲゲ
ートＮＲ３から出力されたハイ信号を印加され、その第
１、第２入力端子に印加されたロー信号ＬＡＳ１、ＬＡ
Ｓ２とノアリングしてロー信号ＤＳ３を出力する。

【０１３４】これにより、前記ＮＯＲゲートＮＲ１は、
第２入力端子に前記信号遅延部４００から出力されたロ
ー信号ＤＳ２を印加され、その第３入力端子に前記ＮＯ
ＲゲートＮＲ４から出力されたロー信号ＤＳ３を印加さ
れ、その第１入力端子に印加されたロー信号とノアリン
グしてハイ信号ＬＡＳ１を出力し、前記ＮＯＲゲートＮ
Ｒ２は、第３入力端子に前記ＮＯＲゲートＮＲ４からロ
ー信号ＤＳ３を印加され、その第１、第２入力端子に印
加されたハイ信号、ロー信号ＤＳ１とノアリングしてロ
ー信号ＬＡＳ２を出力する。

【０１３５】よって、前記ＰＭＯＳトランジスタＱ１及
びＮＭＯＳトランジスタＱ３は、それぞれのゲート端子
に前記ＮＯＲゲートＮＲ１から出力されたハイ信号ＬＡ
Ｓ１を共通に印加されて、それぞれターンオフ、ターン
オンされ、残りのＰＭＯＳトランジスタＱ１、Ｑ５、Ｑ
６及びＮＭＯＳトランジスタＱ４、Ｑ７、Ｑ８のスイッ
チング状態は直前の状態に保たれるので、ＭＯＳトラン
ジスタＱ５およびＱ６により、前記アドレス遷移検出信
号ＡＴＤラインを経てハイ信号ＡＴＤを出力し続ける。

【０１３６】その後、前記ＮＯＲゲートＮＲ１から出力
されるハイ信号ＬＡＳ１が、前記信号遅延部３００を経
てハイ信号ＤＳ１に出力されれば、前記ＰＭＯＳトラン
ジスタＱ５及びＮＭＯＳトランジスタＱ７は、それぞれ
のゲート端子にその出力されたハイ信号ＤＳ１を印加さ
れ、それぞれターンオフ、ターンオンされ、残りのＰＭ
ＯＳトランジスタＱ１、Ｑ２、Ｑ６及びＮＭＯＳトラン
ジスタＱ３、Ｑ４、Ｑ８のスイッチング状態は直前の状
態に保たれるので、アドレス遷移検出信号をハイ状態に
駆動するＭＯＳトランジスタＱ５およびＱ６の経路にお
いて、ＭＯＳトランジスタＱ５がターンオフされ、前記
アドレス遷移検出信号ＡＴＤラインを経てハイ信号に出
力されていたアドレス遷移検出信号ＡＴＤは遷移され、
ハイインピーダンス信号ＡＴＤが出力される。

【０１３７】従って、図５Ｂに示したパルス幅ｃを有す
るアドレス信号ＡＤＳ４がアドレス遷移検出回路に入力
されれば、図５Ｃに示したパルス幅Ｚを有する二つのア
ドレス遷移検出信号ＡＴＤが出力される。

【０１３８】以下、本発明の第３実施例について詳しく
説明する。図６に示したように、本発明によるメモリの
アドレス遷移検出回路の第３実施例は既に説明した第１
実施例及び第２実施例の構成であるＮＯＲゲート１００
と、インバ−タ２０１及び論理演算部２０１、２０２に
より構成されたラッチ部２００と、信号遅延部３００、
４００と、論理演算部６０１、６０２により構成された
信号遅延部５００と、前記第１実施例及び第２実施例の
信号出力部６００の代わりに前記ラッチ部２００からそ
れぞれ出力されたラッチ信号ＬＡＳ１、ＬＡＳ２を論理
演算してアドレス遷移検出信号ＡＴＤを出力する論理演
算部７００とにより構成される。

【０１３９】前記論理演算部７００は、前記ラッチ部２
００からそれぞれ出力されたラッチ信号ＬＡＳ１、ＬＡ
Ｓ２をナンドリングするＮＡＮＤゲートＮＤ５により構
成される。

【０１４０】前記論理演算部２０１、２０２は、それぞ
れＮＡＮＤゲートＮＤ１、ＮＤ２により構成され、前記
論理演算部６０１、６０２は、それぞれＮＡＮＤゲ−ト
ＮＤ３、ＮＤ４により構成される。

【０１４１】このように構成された本発明によるメモリ
のアドレス遷移検出回路の第３実施例の動作を図７に基
づき詳細に説明する。

【０１４２】まず、初期状態で図７Ａに示したロー状態
ＬＯＷのチップ選択信号ＣＳＴｂおよび図７Ｂに示した
ロー状態のアドレス信号ＡＤＳ１が入力されれば、前記
第１の実施例で既に説明した通り、ＮＯＲゲ−ト１００
は、ハイ信号を出力し、ＮＡＮＤゲ−トＮＤ１、ＮＤ２
は、ハイ信号ＬＡＳ１、ロー信号ＬＡＳ２をそれぞれ出
力する。

【０１４３】これにより、論理演算部７００におけるＮ
ＡＮＤゲートＮＤ５は、一方入力端子、他方入力端子に
前記ＮＡＮＤゲートＮＤ１、ＮＤ２からそれぞれ出力さ
れたハイ信号ＬＡＳ１、ロー信号ＬＡＳ２をそれぞれ印
加され、ナンドリングしてハイ信号ＡＴＤを出力する。

【０１４４】一方、前記ＮＡＮＤゲートＮＤ１、ＮＤ２
からそれぞれ出力されたハイ信号ＬＡＳ１、ロー信号Ｌ
ＡＳ２は、信号遅延部３００、４００を経てそれぞれハ
イ信号ＤＳ１、ロー信号ＤＳ２として出力される。

【０１４５】すると、ＮＡＮＤゲートＮＤ３は、一方入
力端子、他方入力端子に前記信号遅延部３００、４００
からそれぞれ出力されたハイ信号ＤＳ１、ロー信号ＤＳ
２をそれぞれ印加されて、ナンドリングしてハイ信号を
出力し、ＮＡＮＤゲートＮＤ４は、第１、第２入力端子
に前記ＮＡＮＤゲートＮＤ１、ＮＤ２からそれぞれ出力
されたハイ信号ＬＡＳ１、ロー信号ＬＡＳ２を印加さ
れ、その第３入力端子に前記ＮＡＮＤゲートＮＤ３から
出力されたハイ信号を印加されて、ナンドリングしてハ
イ信号ＤＳ３を出力する。

【０１４６】従って、前記ＮＡＮＤゲートＮＤ１は、第
２、第３入力端子に前記信号遅延部４００及びＮＡＮＤ
ゲートＮＤ４からそれぞれ出力されたロー信号ＤＳ２、
ハイ信号ＤＳ３を印加され、その第１入力端子に印加さ
れたロー信号とナンドリングしてハイ信号ＬＡＳ１を出
力し、前記ＮＡＮＤゲートＮＤ２は、第２、第３入力端
子に前記信号遅延部３００及びＮＡＮＤゲートＮＤ４か
らそれぞれ出力されたハイ信号ＤＳ１、ＤＳ３を印加さ
れ、前記第１入力端子に印加されたハイ信号とナンドリ
ングしてロー信号ＬＡＳ１を出力する。

【０１４７】それで、前記ＮＡＮＤゲートＮＤ５を経て
アドレス遷移検出信号線にハイ信号ＡＴＤが続けて出力
される。

【０１４８】その後、図７Ｂに示したように、メモリ内
部で必要とするアドレス遷移検出信号のパルス幅Ｚより
小さい場合、そのパルス幅Ａを有するハイ状態のアドレ
ス信号ＡＤＳ２が入力され、ロー状態ＬＯＷのチップ選
択信号ＣＳＴｂが入力されれば、前記ＮＯＲゲート１０
０はその入力された信号ＡＤＳ２、ＣＳＴｂをノアリン
グしてロー信号を出力する。

【０１４９】すると、前記ＮＡＮＤゲートＮＤ１は、第
１入力端子にインバ−タ２０１を経て反転されたハイ信
号を印加され、その第２、第３入力端子に印加されたロ
ー信号ＤＳ２、ハイ信号ＤＳ３とナンドリングしてハイ
信号ＬＡＳ１を出力し、前記ＮＡＮＤゲート２０３は、
第１入力端子に前記ＮＯＲゲート１００から出力された
ロー信号を印加され、その第２、第３入力端子にそれぞ
れ印加されたハイ信号ＤＳ１、ＤＳ３とナンドリングし
てハイ信号ＬＡＳ２を出力する。

【０１５０】従って、前記ＮＡＮＤゲートＮＤ５は、一
方入力端子、他方入力端子に前記ＮＡＮＤゲートＮＤ
１、ＮＤ２からそれぞれ出力されたハイ信号ＬＡＳ１、
ＬＡＳ２をそれぞれ印加されて、ナンドリングしてロー
信号ＡＴＤを出力する。

【０１５１】この際、前記ＮＡＮＤゲートＮＤ３は、そ
の一方入力端子、他方入力端子に印加されたハイ信号Ｄ
Ｓ１、ロー信号ＤＳ２をナンドリングしてハイ信号を出
力し、前記ＮＡＮＤゲートＮＤ４は、第２入力端子に前
記ＮＡＮＤゲートＮＤ２から出力されたハイ信号ＬＡＳ
２を印加され、第３入力端子に前記ＮＡＮＤゲートＮＤ
３から出力されたハイ信号を印加され、その第１入力端
子に印加されたハイ信号ＬＡＳ１とナンドリングしてロ
ー信号ＤＳ３を出力する。

【０１５２】これにより、前記ＮＡＮＤゲートＮＤ１
は、第３入力端子に前記ＮＡＮＤゲートＮＤ４から出力
されたロー信号ＤＳ３を印加され、前記第１、第２入力
端子に印加されたハイ信号、ロー信号ＤＳ２とナンドリ
ングしてハイ信号ＬＡＳ１を出力し、前記ＮＡＮＤゲー
トＮＤ２は、第３入力端子に前記ＮＡＮＤゲートＮＤ４
から出力されたロー信号ＤＳ３を印加され、前記第１、
第２入力端子に印加されたロー信号、ハイ信号ＤＳ１と
ナンドリングしてハイ信号ＬＡＳ２を出力する。

【０１５３】従って、前記ＮＡＮＤゲートＮＤ５は、一
方入力端子、他方入力端子に前記ＮＡＮＤゲートＮＤ
１、ＮＤ２からそれぞれ出力されたハイ信号ＬＡＳ１、
ＬＡＳ２を印加されナンドリングしてロー信号ＡＴＤを
出力し続ける。

【０１５４】この状態で、アドレス信号ＡＤＳ２がハイ
状態からロー状態に立下がり、ＮＯＲゲート１００の出
力信号がハイ状態となり、インバータ２０１の出力信号
がロー状態となっても、図２に示すアドレス遷移検出回
路の動作と同様、信号ＤＳ３がロー状態のため、ＮＡＮ
ＤゲートＮＤ１およびＮＤ２の出力信号ＬＡＳ１および
ＬＡＳ２はともにハイ状態を維持する。

【０１５５】その後、前記ＮＡＮＤゲートＮＤ２から出
力されたハイ信号ＬＡＳ２が信号遅延部４００を経てハ
イ信号ＤＳ２として出力されれば、前記ＮＡＮＤゲート
ＮＤ３は、他方入力端子にその出力されたハイ信号ＤＳ
２を印加され、ぞの一方入力端子に印加されたハイ信号
ＤＳ１とナンドリングしてロー信号を出力し、前記ＮＡ
ＮＤゲートＮＤ４は第３入力端子に前記ＮＡＮＤゲート
ＮＤ３から出力されたロー信号を印加され、前記第１、
第２入力端子にそれぞれ印加されたハイ信号ＬＡＳ１、
ＬＡＳ２とＮＡＮＤリングしてハイ信号ＤＳ３を出力す
る。

【０１５６】これにより、前記ＮＡＮＤゲート２０２
は、第２入力端子に前記信号遅延部４００から出力され
たハイ信号ＤＳ２を印加され、その第３入力端子に前記
ＮＡＮＤゲートＮＤ４から出力されたハイ信号ＤＳ３を
印加され、その第１入力端子に印加されたハイ信号ＤＳ
１とナンドリングしてロー信号ＬＡＳ１を出力し、前記
ＮＡＮＤゲートＮＤ２は、第３入力端子に前記ＮＡＮＤ
ゲートＮＤ４から出力されたハイ信号ＤＳ３を印加さ
れ、その第１、第２入力端子にそれぞれ印加されたロー
信号、ハイ信号ＤＳ１とナンドリングしてハイ信号ＤＳ
２を出力する。

【０１５７】従って、前記ＮＡＮＤゲートＮＤ５は、一
方入力端子に前記ＮＡＮＤゲートＮＤ１から出力された
ロー信号ＬＡＳ１を印加され、その他方入力端子に印加
されたハイ信号ＬＡＳ２とナンドリングしてハイ信号Ａ
ＴＤを出力する。

【０１５８】つまり、前記図７Ｂに示したように、パル
ス幅Ａを有するアドレス信号ＡＤＳ２がアドレス遷移検
出回路に入力されれば、前記ＮＡＮＤゲートＮＤ５は図
７Ｃに示したメモリ内部で必要とするパルス幅Ｚを有す
るロー状態のアドレス遷移検出信号ＡＴＤを出力する。

【０１５９】一方、ロー状態のアドレス信号ＡＤＳ１が
ハイ状態のアドレス信号ＡＤＳ３に遷移され、その遷移
されたアドレス信号ＡＤＳ３のパルス幅Ｂを有するハイ
信号が入力され、図７Ａに示したロー状態ＬＯＷのチッ
プ選択信号ＣＳＴｂが入力されれば、この際のアドレス
遷移検出回路の動作は、先に図２に示すアドレス遷移検
出回路の動作を参照して説明したとおりであり、このア
ドレス信号ＡＤＳ３のハイ状態への遷移に応答して、信
号ＬＡＳ２がハイ状態となり、信号遅延部４００の有す
る遅延時間経過後、信号ＬＡＳ１がハイ状態からロー状
態に遷移するため、これらの信号ＬＡＳ１およびＬＡＳ
２がともにハイ状態にある期間、アドレス遷移検出信号
が、ロー状態となり、したがってパルス幅Ｚを有するロ
ー信号ＡＴＤが出力され、次いでハイ信号ＡＴＤが出力
される。

【０１６０】その後、図７Ｂに示したように、前記ハイ
状態のアドレス信号ＡＤＳ３がロー状態のアドレス信号
ＡＤＳ４に遷移されて入力され、ロー状態のチップ選択
信号ＣＳＴｂが入力され、前記ＮＯＲゲート１００を経
てノアリングされハイ状態の信号がＮＯＲゲ−ト１００
から出力されれば、前記ＮＡＮＤゲートＮＤ１は、第１
入力端子にインバ−タ２０１を経て反転されたロー信号
を印加され、その第２、第３入力端子に印加されたハイ
信号ＤＳ２、ＤＳ３とナンドリングしてハイ信号ＬＡＳ
１を出力する。

【０１６１】そして、前記ＮＡＮＤゲ−トＮＤ２は、第
１入力端子に前記ＮＯＲゲ−ト１００から出力されたハ
イ信号を印加され、前記第２、第３入力端子に印加され
たロー信号ＤＳ１、ハイ信号ＤＳ３とナンドリングして
ハイ信号ＬＡＳ２を出力する。

【０１６２】これにより、前記ＮＡＮＤゲートＮＤ５
は、一方入力端子、他方入力端子に前記ＮＡＮＤゲート
ＮＤ１、ＮＤ２からそれぞれ出力されたハイ信号ＬＡＳ
１、ＬＡＳ２をそれぞれ印加され、ナンドリングしてロ
ー信号ＡＴＤを出力する。

【０１６３】この際、前記ＮＡＮＤゲートＮＤ３は、そ
の一方入力端子、他方入力端子に印加されたロー信号Ｄ
Ｓ１、ハイ信号ＤＳ２をナンドリングしてハイ信号を出
力し、前記ＮＡＮＤゲートＮＤ４は、第１、第２入力端
子に前記ＮＡＮＤゲートＮＤ１、ＮＤ２からそれぞれ出
力されたハイ信号ＬＡＳ１、ＬＡＳ２をそれぞれ印加さ
れ、その第３入力端子に前記ＮＡＮＤゲートＮＤ３から
出力されたハイ信号を印加され、ナンドリングしてロー
信号ＤＳ３を出力する。

【０１６４】これにより、前記ＮＡＮＤゲートＮＤ１
は、第３入力端子に前記ＮＡＮＤゲートＮＤ４から出力
されたロー信号ＤＳ３を印加され、その第１、第２入力
端子に印加されたロー信号、ハイ信号ＤＳ２とナンドリ
ングしてハイ信号ＬＡＳ１を出力し、前記ＮＡＮＤゲー
トＮＤ２は、第３入力端子に前記ＮＡＮＤゲートＮＤ４
から出力されたロー信号ＤＳ３を印加され、前記第１、
第２入力端子にそれぞれ印加されたハイ信号、ロー信号
ＤＳ１とナンドリングしてハイ信号ＬＡＳ２を出力す
る。

【０１６５】従って、前記ＮＡＮＤゲートＮＤ５を経て
ロー信号ＡＴＤを出力し続ける。その後、前記ＮＡＮＤ
ゲートＮＤ１から出力されたハイ信号ＬＡＳ１が信号遅
延部３００を経てハイ信号ＤＳ１として出力されれば、
前記ＮＡＮＤゲートＮＤ３は、一方入力端子にその出力
されたハイ信号ＤＳ１を印加され、その他方入力端子に
印加されたハイ信号ＤＳ２とナンドリングしてロー信号
を出力し、前記ＮＡＮＤゲートＮＤ４は、第３入力端子
に前記ＮＡＮＤゲートＮＤ３から出力されたロー信号を
印加され、その第１、第２入力端子に印加されたハイ信
号ＬＡＳ１、ＬＡＳ２とナンドリングしてハイ信号ＤＳ
３を出力する。

【０１６６】これにより、前記ＮＡＮＤゲートＮＤ１
は、第３入力端子に前記ＮＡＮＤゲートＮＤ４から出力
されたハイ信号ＤＳ３を印加され、その第１、第２入力
端子にそれぞれ印加されたロー信号、ハイ信号ＤＳ２と
ナンドリングしてハイ信号ＬＡＳ１を出力し、前記ＮＡ
ＮＤゲートＮＤ２は、第２入力端子に前記信号遅延部３
００から出力されたハイ信号ＤＳ１を印加され、第３入
力端子に前記ＮＡＮＤゲートＮＤ４から出力されたハイ
信号ＤＳ３を印加され、その第１入力端子に印加された
ハイ信号とナンドリングしてロー信号ＬＡＳ２を出力す
る。

【０１６７】従って、前記ＮＡＮＤゲートＮＤ５は、他
方入力端子に前記ＮＡＮＤゲートＮＤ２から出力された
ロー信号ＬＡＳ２を印加され、その一方入力端子に印加
されたハイ信号ＬＡＳ１とナンドリングしてハイ信号Ａ
ＴＤを出力する。

【０１６８】それで、図７Ｃに示したパルス幅Ｂを有す
るアドレス信号ＡＤＳ３が入力されれば、図７Ｃに示し
た通り、前記ＮＡＮＤゲートＮＤ５からはメモリ内部で
必要とするパルス幅Ｚを有する二つのロー状態のアドレ
ス遷移検出信号ＡＴＤが出力される。

【０１６９】そして、前記ロー状態のアドレス信号ＡＤ
Ｓ１がハイ状態のアドレス信号ＡＤＳ３に遷移される
時、前記パルス幅Ｚは前記信号遅延部４００、６００の
遅延時間により決定され、前記ハイ状態のアドレス信号
ＡＤＳ３がロー状態のアドレス信号ＡＤＳ４に遷移され
る時、前記パルス幅Ｚは、前記信号遅延部３００、６０
０の遅延時間により決定される。

【０１７０】以下、本発明の第４実施例について詳しく
説明する。図８に示したように、本発明によるメモリの
アドレス遷移検出回路の第４実施例は、既に説明した第
３実施例と同一な構成であるＮＯＲゲート１００と、イ
ンバ−タ２０１及び論理演算部２０２、２０３より構成
されたラッチ部２００と、信号遅延部３００、４００
と、論理演算部６０１、６０２より構成された信号遅延
部５００と、論理演算部６００、７００とにより構成さ
れる。

【０１７１】前記論理演算部７００はＮＯＲゲートＮＲ
５より構成される。前記論理演算部２０２、２０３は、
それぞれＮＯＲゲートＮＲ１、ＮＲ２により構成され、
前記論理演算部６０１、６０２は、それぞれＮＯＲゲー
トＮＲ３、ＮＲ４により構成される。

【０１７２】このように構成された本発明によるメモリ
のアドレス遷移検出回路の第４実施例の動作を、図９に
基づき詳細に説明する。

【０１７３】まず、初期状態で図９Ａに示したロー状態
のチップ選択信号ＣＳＴｂ及びロー状態のアドレス信号
ＡＤＳ１が入力され、ＮＯＲゲート１００を経てノアリ
ングされハイ信号が出力されれば、ＮＯＲゲートＮＲ１
は、第１入力端子にインバ−タ２０１を経て反転された
ロー信号を印加され、既に説明した通り、その第２、第
３入力端子に印加される信号ＤＳ２、ＤＳ３の状態によ
りハイ信号ＬＡＳ１を出力し、ＮＯＲゲートＮＲ２は、
第１入力端子に前記ＮＯＲゲート１００から出力された
ハイ信号を印加され、その第２、第３入力端子に印加さ
れる信号ＤＳ１、ＤＳ３を問わずロー信号ＬＡＳ２を出
力する。

【０１７４】これにより、前記ＮＯＲゲートＮＲ５は、
その一方、他方入力端子に前記ＮＯＲゲートＮＲ１、Ｎ
Ｒ２からそれぞれ出力されたハイ信号ＬＡＳ１、ロー信
号ＬＡＳ２をそれぞれ印加され、ノアリングしてロー信
号ＡＴＤを出力する。

【０１７５】一方、前記ＮＯＲゲートＮＲ１、ＮＲ２か
らそれぞれ出力されたハイ信号ＬＡＳ１、およびロー信
号ＬＡＳ２は、信号遅延部３００、４００を経てそれぞ
れハイ信号ＤＳ１、ロー信号ＤＳ２として出力される。

【０１７６】従って、前記ＮＯＲゲートＮＲ３は一方、
他方入力端子に前記信号遅延部３００、４００からそれ
ぞれ出力されたハイ信号ＤＳ１、ＤＳ２をそれぞれ印加
されノアリングしてロー信号を出力し、ＮＯＲゲートＮ
Ｒ４は第１、第２入力端子に前記ＮＯＲゲートＮＲ１、
ＮＲ２からそれぞれ出力されたハイ信号ＬＡＳ１、ロー
信号ＬＡＳ２を印加され、前記第３入力端子に前記ＮＯ
ＲゲートＮＲ３から出力されたロー信号を印加されノア
リングしてロー信号ＤＳ３を出力する。

【０１７７】すると、前記ＮＯＲゲートＮＲ１は、第
２、第３入力端子に前記信号遅延部４００及びＮＯＲゲ
ートＮＲ４からそれぞれ出力されたロー信号ＤＳ２、Ｄ
Ｓ３を印加され、その第１入力端子に印加されたロー信
号とノアリングしてハイ信号ＬＡＳ１を出力し、前記Ｎ
ＯＲゲートＮＲ２は、第２、第３入力端子に前記信号遅
延部３００及びＮＯＲゲートＮＲ４からそれぞれ出力さ
れたハイ信号ＤＳ１、ロー信号ＤＳ３を印加され、その
第１入力端子に印加されたハイ信号とノアリングしてロ
ー信号ＬＡＳ２を出力する。

【０１７８】したがって、前記ＮＯＲゲートＮＲ５を経
てロー信号ＡＴＤを出力し続ける。その後、図９Ｂ、図
９Ｃに示したように、ロー状態のアドレス信号ＡＤＳ１
が、ハイ状態のアドレス信号ＡＤＳ２に遷移され、その
遷移されたアドレス信号ＡＤＳ２のパルス幅Ａが、メモ
リ内部で必要とするアドレス遷移検出信号のパルス幅Ｚ
より短い場合、そのパルス幅Ａを有するハイ状態のアド
レス信号ＡＤＳ２が入力され、ロー状態のチップ選択信
号ＣＳＴｂが入力されれば、その入力された信号ＡＤＳ
２、ＣＳＴｂは、ＮＯＲゲート１００を経てノアリング
され、ＮＯＲゲート１００からロー信号が出力される。

【０１７９】すると、前記ＮＯＲゲートＮＲ１は、第１
入力端子にインバ−タ２０１を経て反転されたロー信号
を印加され、その第２、第３入力端子にそれぞれ印加さ
れたロー信号ＤＳ２、ＤＳ３とノアリングしてロー信号
ＬＡＳ１を出力し、前記ＮＯＲゲートＮＲ２は、第１入
力端子に前記ＮＯＲゲート１００から出力されたハイ信
号を印加され、その第２、第３入力端子に印加されたハ
イ信号ＤＳ１、ロー信号ＤＳ３とノアリングしてロー信
号ＬＡＳ２を出力する。

【０１８０】従って、前記ＮＯＲゲートＮＲ５は、一方
入力端子に前記ＮＯＲゲートＮＲ１から出力されたロー
信号ＬＡＳ１を印加され、その他方入力端子に印加され
たロー信号ＬＡＳ２とノアリングしてハイ信号ＡＴＤを
出力する。

【０１８１】この際、前記ＮＯＲゲートＮＲ３は、一方
入力端子、他方入力端子に印加されたハイ信号ＤＳ１、
ロー信号ＤＳ２をノアリングしてロー信号を出力し、前
記ＮＯＲゲートＮＲ４は、第１入力端子に前記ＮＯＲゲ
ートＮＲ１から出力されたロー信号ＬＡＳ１を入力さ
れ、第３入力端子に前記ＮＯＲゲートＮＲ３から出力さ
れたロー信号を印加され、その第２入力端子に印加され
たロー信号ＬＡＳ２とノアリングしてハイ信号ＤＳ３を
出力する。

【０１８２】これにより、前記ＮＯＲゲートＮＲ１は、
第３入力端子に前記ＮＯＲゲートＮＲ４から出力された
ハイ信号ＤＳ３を印加され、その第１、第２入力端子に
印加されたハイ信号、ロー信号ＤＳ２とノアリングして
ロー信号ＬＡＳ１を出力し、前記ＮＯＲゲートＮＲ２
は、第３入力端子に前記ＮＯＲゲートＮＲ４からハイ信
号ＤＳ３を印加され、その第１、第２入力端子にそれぞ
れ印加されたロー信号、ハイ信号ＤＳ１とノアリングし
て、ロー信号ＬＡＳ２を出力する。

【０１８３】この状態において、アドレス信号ＡＤＳ２
がハイ状態からロー状態に立下がり、ＮＯＲゲート１０
０の出力信号がハイ状態、インバータ２０１の出力信号
がロー状態となっても、ＮＯＲゲート６０２からの信号
ＤＳ３がハイ状態であるため、このアドレス信号ＡＤＳ
２の遷移に関わらず、信号ＬＡＳ１およびＬＡＳ２はロ
ー状態を維持する。したがって、前記ＮＯＲゲートＮＲ
５を経てハイ信号ＡＴＤを出力し続ける。その後、前記
ＮＯＲゲートＮＲ１から出力されるロー信号ＬＡＳ１が
前記信号遅延部３００を経てロー信号ＤＳ１として出力
されれば、前記ＮＯＲゲートＮＲ３は一方入力端子に出
力されたロー信号ＤＳ１を印加され、前記他方入力端子
に印加されたロー信号ＤＳ２とノアリングしてハイ信号
を出力し、前記ＮＯＲゲートＮＲ４は第３入力端子に前
記ＮＯＲゲートＮＲ３から出力されたハイ信号を印加さ
れ、前記第１、第２入力端子にそれぞれ印加されたロー
信号ＬＡＳ１、ＬＡＳ２とノアリングしてロー信号ＤＳ
３を出力する。

【０１８４】したがって、前記ＮＯＲゲートＮＲ１は、
第３入力端子に前記ＮＯＲゲート６０２から出力された
ロー信号ＤＳ３を印加され、また、アドレス信号ＡＤＳ
２が既にロー状態に遷移しており、したがって、第１入
力端子にはインバータ２０１からロー信号が与えられ、
信号遅延部４００からのロー信号ＤＳ２とノアリングし
て、ハイ信号ＬＡＳ１を出力する。ＮＯＲゲートＮＲ２
は第２入力端子に前記信号遅延部３００から出力された
ロー信号ＤＳ１を印加され、また第３入力端子に前記Ｎ
ＯＲゲートＮＲ４から出力されたロー信号ＤＳ３を印加
される。しかしながら、その第１入力端子には、既にア
ドレス信号ＡＤＳ２のロー状態への遷移に従ってＮＯＲ
ゲート１００からのハイ信号が与えられており、ＮＯＲ
ゲートＮＲ２からの信号ＬＡＳ２は、ロー状態を維持す
る。

【０１８５】それで、前記ＮＯＲゲートＮＲ５は、他方
入力端子に前記ＮＯＲゲート２０３から出力されたロー
信号ＬＡＳ２を印加され、その一方入力端子に印加され
たハイ信号ＬＡＳ１とノアリングしてロー信号ＡＴＤを
出力する。

【０１８６】その後、前記ＮＯＲゲートＮＲ１から出力
されたハイ信号ＬＡＳ１が信号遅延部３００を経てハイ
信号ＤＳ１として出力されれば、前記ＮＯＲゲートＮＲ
３は一方入力端子にその出力されたハイ信号ＤＳ１を印
加され、前記他方入力端子に印加されたロー信号ＤＳ２
とノアリングしてロー信号を出力し、前記ＮＯＲゲート
ＮＲ４は、第３入力端子に前記ＮＯＲゲートＮＲ３から
出力されたロー信号を印加され、その第１、第２入力端
子に印加されたハイ信号ＬＡＳ１、ロー信号ＬＡＳ２と
ノアリングしてロー信号ＤＳ３を出力する。

【０１８７】これにより、前記ＮＯＲゲートＮＲ１は、
第２、第３入力端子に前記信号遅延部４００およびＮＯ
ＲゲートＮＲ４からそれぞれ出力されたロー信号ＤＳ
１、ロー信号ＤＳ３を印加され、かつインバータ２０１
を介してロー信号を印加され、ハイ信号ＬＡＳ１を出力
し続ける。前記ＮＯＲゲートＮＲ２は、第３入力端子に
前記ＮＯＲゲートＮＲ４から出力されたロー信号ＤＳ３
を印加され、前記第１、第２入力端子にそれぞれ印加さ
れたハイ信号、ロー信号ＤＳ１とノアリングしてロー信
号ＬＡＳ２を出力する。

【０１８８】従って、前記ＮＯＲゲートＮＲ５を経てロ
ー信号ＡＴＤを出力し続ける。つまり、図９Ｂに示した
パルス幅Ａを有するアドレス信号ＡＤＳ２がアドレス遷
移検出回路に入力されれば、前記ＮＯＲゲートＮＲ５は
図９Ｃに示したパルス幅Ｚを有する一つのハイ状態のア
ドレス遷移検出信号ＡＴＤを出力する。

【０１８９】一方、図９Ｂに示したように、前記ロー状
態のアドレス信号ＡＤＳ１からハイ状態のアドレス信号
ＡＤＳ３に遷移され、その遷移されたアドレス信号ＡＤ
Ｓ３のパルス幅Ｂがメモリ内部で必要とするパルス幅Ｚ
より広い場合、その遷移されたパルス幅Ｂのアドレス信
号ＡＤＳ３が入力され、また図９Ａに示したようにロー
状態ＬＯＷのチップ選択信号ＣＳＴｂが入力されれば、
アドレス遷移検出回路の動作は、先に図４に示すアドレ
ス遷移検出回路を参照して説明したのと同じように行な
われ、ＮＯＲゲートＮＲ１およびＮＲ２の出力信号ＬＡ
Ｓ１およびＬＡＳ２に従って、ＮＯＲゲートＮＲ５を経
て図９Ｃに示したパルス幅Ｚを有する１つのハイ状態の
アドレス遷移検出信号およびそれに続くロー信号ＡＴＤ
が順に出力される。

【０１９０】その後、前記ハイ状態のアドレス信号ＡＤ
Ｓ３がロー状態のアドレス信号ＡＤＳ４に遷移されて入
力され、また、ロー状態のチップ選択信号ＣＳＴｂが入
力され、前記ＮＯＲゲートＮＲ１は、第１入力端子に前
記インバ−タ２０１を経て反転されたロー信号を印加さ
れ、その第２、第３入力端子に印加されたハイ信号ＤＳ
２、ロー信号ＤＳ３とノアリングしてロー信号ＬＡＳ１
を出力する。

【０１９１】そして、前記ＮＯＲゲートＮＲ２は、第１
入力端子に前記ＮＯＲゲート１００から出力されたハイ
信号を印加され、その第２、第３入力端子にそれぞれ印
加されたロー信号ＤＳ１、ＤＳ３とノアリングしてロー
信号ＬＡＳ２を出力する。

【０１９２】これにより、前記ＮＯＲゲートＮＲ５は、
前記ＮＯＲゲートＮＲ１、ＮＲ２からそれぞれ出力され
たロー信号ＬＡＳ１、ＬＡＳ２をノアリングしてハイ信
号ＡＴＤを出力する。

【０１９３】この際、前記ＮＯＲゲートＮＲ３は、その
一方、他方入力端子に印加されたロー信号ＤＳ１、ハイ
信号ＤＳ２をノアリングしてロー信号を出力し、前記Ｎ
ＯＲゲートＮＲ４は、第１、第２入力端子に前記ＮＯＲ
ゲートＮＲ１、ＮＲ２からそれぞれ出力されたロー信号
ＬＡＳ１、ＬＡＳ２をそれぞれ入力され、第３入力端子
に前記ＮＯＲゲートＮＲ３から出力されたロー信号を印
加され、ハイ信号ＤＳ３を出力する。

【０１９４】これにより、前記ＮＯＲゲートＮＲ１は、
第３入力端子に前記ＮＯＲゲートＮＲ４から出力された
ハイ信号ＤＳ３を印加され、その第１、第２入力端子に
それぞれ印加されたロー信号、ハイ信号ＤＳ２とノアリ
ングしてロー信号ＬＡＳ１を出力し続け、前記ＮＯＲゲ
ートＮＲ２は、第３入力端子に前記ＮＯＲゲートＮＲ４
から出力されたハイ信号ＤＳ３を印加され、その第１、
第２入力端子に印加されたハイ信号、ロー信号ＤＳ１と
ノアリングしてロー信号ＬＡＳ２を出力する。

【０１９５】従って、前記ＮＯＲゲートＮＲ５を経てハ
イ信号ＡＴＤを出力し続ける。その後、前記ＮＯＲゲー
トＮＲ２から出力されたロー信号ＬＡＳ２が、信号遅延
部４００を経てロー信号ＤＳ２として出力されれば、前
記ＮＯＲゲートＮＲ３は、他方入力端子に、その出力さ
れたロー信号ＤＳ２を印加され、その一方入力端子に印
加されたロー信号ＤＳ１とノアリングしてハイ信号を出
力し、前記ＮＯＲゲートＮＲ４は、第３入力端子に前記
ＮＯＲゲート６０１から出力されたハイ信号を印加さ
れ、前記第１、第２入力端子にそれぞれ印加されたロー
信号ＬＡＳ１、ＬＡＳ２とノアリングしてロー信号ＤＳ
３を出力する。

【０１９６】これにより、前記ＮＯＲゲートＮＲ１は、
第３入力端子に前記ＮＯＲゲートＮＲ４から出力された
ロー信号ＤＳ３を印加され、その第１、第２入力端子に
印加されたロー信号、ロー信号ＤＳ２とノアリングして
ハイ信号ＬＡＳ１を出力し、前記ＮＯＲゲートＮＲ２
は、第３入力端子に前記ＮＯＲゲートＮＲ４から出力さ
れたロー信号ＤＳ３を印加され、前記第１、第２入力端
子に印加されたハイ信号、ロー信号ＤＳ１とノアリング
してロー信号ＬＡＳ２を出力する。

【０１９７】従って、前記ＮＯＲゲートＮＲ５は、一方
入力端子に前記ＮＯＲゲートＮＲ１から出力されたハイ
信号ＬＡＳ１を印加され、その他方入力端子に印加され
たロー信号ＬＡＳ２とノアリングしてロー信号ＡＴＤを
出力する。

【０１９８】つまり、図９Ｂに示したように、パルス幅
Ｂを有するハイ状態のアドレス信号ＡＤＳ３がアドレス
遷移検出回路に入力されれば、図９Ｃに示したように、
ＮＯＲゲートＮＲ５を経てメモリ内部で必要とするパル
ス幅Ｚを有する二つのハイ状態のアドレス遷移検出信号
ＡＴＤが出力される。

【０１９９】そして、ロー状態のアドレス信号ＡＤＳ１
がハイ状態のアドレス信号ＡＤＳ２に遷移される時、前
記パルス幅Ｚは、前記信号遅延部３００、６００の遅延
時間により決定され、前記ハイ状態のアドレス信号ＡＤ
Ｓ３がロー状態のアドレス信号ＡＤＳ４に遷移される
時、前記パルス幅Ｚは、前記信号遅延部４００、６００
の遅延時間により決定される。

【０２００】

【発明の効果】以上述べたように、本発明によるメモリ
のアドレス遷移検出回路は、メモリに入力されるアドレ
ス信号のパルス幅の長さに係らず、メモリ内部で必要と
するアドレス遷移検出信号を出力させることができ、メ
モリの誤動作を防止することによりメモリを安定的に動
作させることができる。

【図面の簡単な説明】

【図１】 従来のメモリのアドレス遷移検出回路図であ
る。

【図２】 本発明によるメモリのアドレス遷移検出回路
の第１実施例を示す。

【図３】 図２の各部の入出力波形図である。

【図４】 本発明によるメモリのアドレス遷移検出回路
の第２実施例を示す図である。

【図５】 図４の各部の入出力波形図である。

【図６】 本発明によるメモリのアドレス遷移検出回路
の第３実施例を示す図である。

【図７】 図６の各部の入出力波形図である。

【図８】 本発明によるメモリのアドレス遷移検出回路
の第４実施例を示す図である。

【図９】 図８の各部の入出力波形図である。

【符号の説明】

１００ ＮＯＲゲート、２００ ラッチ部、３００、４０
０ 信号遅延部、５００信号出力部、６００、７００ 論
理演算部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 全 龍源 大韓民国ソウル特別市松坡区梧琴洞70− １ (56)参考文献 特開 昭62−132293（ＪＰ，Ａ) 特開 昭63−164608（ＪＰ，Ａ) 特開 平６−97785（ＪＰ，Ａ) 特開 平６−76576（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/34 H03K 5/00

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 与えられたアドレス信号およびチップ選
   択信号をＮＯＲ処理するＮＯＲゲートと、 前記ＮＯＲゲートの出力信号の反転信号と第２および第
   ３の遅延信号とを受け、前記反転信号と第２および第３
   の遅延信号をＮＡＮＤ処理して、第１のラッチ信号を出
   力する第１のＮＡＮＤゲートと、 前記ＮＯＲゲートの出力信号と第１の遅延信号と前記３
   の遅延信号とを受け、前記ＮＯＲゲートの出力信号と前
   記第１および第３の遅延信号をＮＡＮＤ処理して、第２
   のラッチ信号を出力する第２のＮＡＮＤゲートと、 前記第１のラッチ信号を所定時間遅延して前記第１の遅
   延信号を出力する第１の信号遅延回路と、 前記第２のラッチ信号を前記所定時間遅延して前記第２
   の遅延信号を出力する第２の遅延回路と、 前記第１および第２の遅延信号をＮＡＮＤ処理する第３
   のＮＡＮＤゲートと、 前記第１および第２のラッチ信号と前記第３のＮＡＮＤ
   ゲートの出力信号をＮＡＮＤ処理して前記第３の遅延信
   号を出力する第４のＮＡＮＤゲートと、 前記第１の遅延信号および前記第２の遅延信号がともに
   第２の論理レベルのときまたは前記第１および第２のラ
   ッチ信号がともに第２の論理レベルのときにアドレス遷
   移検出信号を第１の論理レベルに設定しかつ前記第１の
   遅延信号および前記第１のラッチ信号がともに前記第１
   の論理レベルのときまたは前記第２の遅延信号および前
   記第２のラッチ信号がともに前記第１の論理レベルのと
   きに前記アドレス遷移検出信号を第２の論理レベルに設
   定する信号出力回路とを備え、前記アドレス遷移検出信
   号のパルス幅は、前記第１の論理レベルの期間により決
   定される、メモリのアドレス遷移検出回路。
2. 【請求項２】 前記信号出力回路は、 前記第２の論理レベルの電圧を受ける第１の電源ノード
   とアドレス遷移検出信号を出力する出力ノードとの間に
   直列に接続されそれぞれのゲートに前記第１の遅延信号
   および前記第１のラッチ信号を受ける第１および第２の
   第１導電型の電界効果トランジスタと、 前記出力ノードと前記第１の論理レベルの電圧を供給す
   る第２の電源ノードとの間に直列に接続され、それぞれ
   のゲートに前記第２のラッチ信号と前記第１のラッチ信
   号とを受ける第３および第４の第２導電型の電界効果ト
   ランジスタと、 前記出力ノードと前記第１の電源ノードの間に直列に接
   続され、それぞれのゲートに前記第２の遅延信号と前記
   第２のラッチ信号とを受ける第５および第６の第１導電
   型の電界効果トランジスタと、 前記出力ノードと前記第２の電源ノードとの間に直列に
   接続され、それぞれのゲートに前記第１および第２の遅
   延信号を受ける第７および第８の第２導電型の電界効果
   トランジスタとを備える、請求項１記載のメモリのアド
   レス遷移検出回路。
3. 【請求項３】 前記信号出力回路は、 ソース端子に電源電圧端子が接続され、ゲート端子に前
   記第1の遅延信号を受ける第１のＰＭＯＳトランジスタ
   と、 ソース端子に前記第１のＰＭＯＳトランジスタのドレイ
   ン端子が接続され、ゲート端子に前記第１のラッチ信号
   を受け、ドレイン端子が出力ノードに接続される第２の
   ＰＭＯＳトランジスタと、 ドレイン端子が前記第２のＰＭＯＳトランジスタのドレ
   イン端子と前記出力ノードとに接続され、ゲート端子に
   前記第２のラッチ信号を受ける第１のＮＭＯＳトランジ
   スタと、 ドレイン端子が前記第１のＮＭＯＳトランジスタのソー
   ス端子に接続され、ゲート端子に前記第１のラッチ信号
   を受け、ソース端子が接地端子に接続される第２のＮＭ
   ＯＳトランジスタと、 ソース端子が電源電圧端子に接続され、ゲート端子に前
   記第２の遅延信号を受ける第３のＰＭＯＳトランジスタ
   と、 ソース端子が前記第３のＰＭＯＳトランジスタのドレイ
   ン端子に接続され、ゲート端子に前記第２のラッチ信号
   を受け、ドレイン端子が前記出力ノードに接続される第
   ４のＰＭＯＳトランジスタと、 ドレイン端子が前記第４のＰＭＯＳトランジスタのドレ
   イン端子と前記出力ノードとに接続され、ゲート端子に
   前記第２の遅延信号を受ける第３のＮＭＯＳトランジス
   タと、 ドレイン端子が前記第３のＮＭＯＳトランジスタのソー
   ス端子に接続され、ゲート端子に前記第１の遅延信号を
   受け、ソース端子が接地端子に接続される第４のＮＭＯ
   Ｓトランジスタとを備える、請求項１記載のメモリのア
   ドレス遷移検出回路。
4. 【請求項４】 与えられたアドレス信号およびチップ選
   択信号をＮＯＲ処理する第１のＮＯＲゲートと、 前記第１のＮＯＲゲートの出力信号の反転信号と第２お
   よび第３の遅延信号とを受け、前記反転信号と第２およ
   び第３の遅延信号をＮＯＲ処理して、第１のラッチ信号
   を出力する第２のＮＯＲゲートと、 前記第１のＮＯＲゲートの出力信号と第１の遅延信号と
   前記３の遅延信号とを受け、前記第１のＮＯＲゲートの
   出力信号と前記第１および第３の遅延信号をＮＯＲ処理
   して、第２のラッチ信号を出力する第３のＮＯＲゲート
   と、 前記第１のラッチ信号を所定時間遅延して前記第１の遅
   延信号を出力する第１の信号遅延回路と、 前記第２のラッチ信号を前記所定時間遅延して前記第２
   の遅延信号を出力する第２の遅延回路と、 前記第１および第２の遅延信号をＮＯＲ処理する第４の
   ＮＯＲゲートと、 前記第１および第２のラッチ信号と前記第４のＮＯＲゲ
   ートの出力信号をＮＯＲ処理して前記第３の遅延信号を
   出力する第５のＮＯＲゲートと、 前記第１および第２の遅延信号がともに第１の論理レベ
   ルの時または前記第１および第２のラッチ信号がともに
   前記第１の論理レベルの時にアドレス遷移検出信号を第
   ２の論理レベルに設定する信号出力回路とを備え、前記
   アドレス遷移検出信号のパルス幅は、前記第２の論理レ
   ベルの期間により決定される、メモリのアドレス遷移検
   出回路。
5. 【請求項５】 前記信号出力回路は、 前記第２の論理レベルの電圧を受ける第１の電源ノード
   とアドレス遷移検出信号を出力する出力ノードとの間に
   直列に接続されそれぞれのゲートに前記第１および第２
   のラッチ信号を受ける第１および第２の第１導電型の電
   界効果トランジスタと、 前記出力ノードと前記第１の電源ノードの間に直列に接
   続され、それぞれのゲートに前記第１および第２の遅延
   信号を受ける第３および第４の第１導電型の電界効果ト
   ランジスタとを含む、請求項４記載のメモリのアドレス
   遷移検出回路。
6. 【請求項６】 前記信号出力回路は、 ソース端子に電源電圧端子が接続され、ゲート端子に前
   記第1のラッチ信号を受ける第１のＰＭＯＳトランジス
   タと、 ソース端子に前記第１のＰＭＯＳトランジスタのドレイ
   ン端子が接続され、ゲート端子に前記第２のラッチ信号
   を受け、ドレイン端子が出力ノードに接続される第２の
   ＰＭＯＳトランジスタと、 ソース端子が電源電圧端子に接続され、ゲート端子に前
   記第１の遅延信号を受ける第３のＰＭＯＳトランジスタ
   と、 ソース端子が前記第３のＰＭＯＳトランジスタのドレイ
   ン端子に接続され、ゲート端子に前記第２の遅延信号を
   受け、ドレイン端子が前記出力ノードに接続される第４
   のＰＭＯＳトランジスタとを含む、請求項４記載のメモ
   リのアドレス遷移検出回路。
7. 【請求項７】 与えられたアドレス信号およびチップ選
   択信号をＮＯＲ処理するＮＯＲゲートと、 前記ＮＯＲゲートの出力信号の反転信号と第２および第
   ３の遅延信号とを受け、前記反転信号と前記第２および
   第３の遅延信号をＮＡＮＤ処理して、第１のラッチ信号
   を出力する第１のＮＡＮＤゲートと、 前記ＮＯＲゲートの出力信号と第１の遅延信号と前記３
   の遅延信号とを受け、前記ＮＯＲゲートの出力信号と前
   記第１および第３の遅延信号をＮＡＮＤ処理して、第２
   のラッチ信号を出力する第２のＮＡＮＤゲートと、 前記第１のラッチ信号を所定時間遅延して前記第１の遅
   延信号を出力する第１の信号遅延回路と、 前記第２のラッチ信号を前記所定時間遅延して前記第２
   の遅延信号を出力する第２の遅延回路と、 前記第１および第２の遅延信号をＮＡＮＤ処理する第３
   のＮＡＮＤゲートと、 前記第１および第２のラッチ信号と前記第３のＮＡＮＤ
   ゲートの出力信号をＮＡＮＤ処理して前記第３の遅延信
   号を出力する第４のＮＡＮＤゲートと、 前記第１および第２のラッチ信号をＮＡＮＤ処理してア
   ドレス変化検出信号を生成する第５のＮＡＮＤゲートを
   備える、メモリのアドレス遷移検出回路。
8. 【請求項８】 与えられたアドレス信号およびチップ選
   択信号をＮＯＲ処理する第１のＮＯＲゲートと、 前記第１のＮＯＲゲートの出力信号の反転信号と第２お
   よび第３の遅延信号とを受け、前記反転信号と前記第２
   および第３の遅延信号をＮＯＲ処理して、第１のラッチ
   信号を出力する第２のＮＯＲゲートと、 前記第１のＮＯＲゲートの出力信号と第１の遅延信号と
   前記３の遅延信号とを受け、前記第１のＮＯＲゲートの
   出力信号と前記第１および第３の遅延信号をＮＯＲ処理
   して、第２のラッチ信号を出力する第３のＮＯＲゲート
   と、 前記第１のラッチ信号を所定時間遅延して前記第１の遅
   延信号を出力する第１の信号遅延回路と、 前記第２のラッチ信号を前記所定時間遅延して前記第２
   の遅延信号を出力する第２の遅延回路と、 前記第１および第２の遅延信号をＮＯＲ処理する第４の
   ＮＯＲゲートと、 前記第１および第２のラッチ信号と前記第４のＮＯＲゲ
   ートの出力信号をＮＯＲ処理して前記第３の遅延信号を
   出力する第５のＮＯＲゲートと、 前記第１および第２のラッチ信号をＮＯＲ処理してアド
   レス変化検出信号を生成する第６のＮＯＲゲートを備え
   る、メモリのアドレス遷移検出回路。