JPH09128969A - メモリのアドレス遷移検出回路 - Google Patents

Abstract

(57)【要約】 【課題】 メモリのアドレス遷移検出回路を提供する。 【解決手段】 入力されるアドレス信号及びチップ選択
信号をノアリングするＮＯＲゲ−トと、前記ＮＯＲゲ−
トから出力された信号を入力される第１ないし第３遅延
信号に応じてラッチさせ第１、第２ラッチ信号をそれぞ
れ出力するラッチ手段と、前記ラッチ手段からそれぞれ
出力された第１、第２遅延手段と、前記ラッチ手段から
それぞれ出力された第１、第２ラッチ信号及び第１、第
２遅延手段からそれぞれ出力された第１、第２遅延信号
に応じてアドレス遷移検出信号を出力する信号出力手段
を含めることにより、メモリに入力されるアドレス信号
のパルス幅の長さに問わずメモリ内部で必要とするアド
レス遷移検出信号を出力させメモリの誤動作を防止する
ことによりメモリを安定的に動作させうる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリのアドレス遷
移検出回路に係り、特にメモリに入力されるアドレス信
号のパルス幅の長さに問わずメモリ内部で必要とするパ
ルス幅を有するアドレス遷移検出信号を出力してメモリ
の誤動作を防止させるメモリのアドレス遷移検出回路に
関する。

【０００２】

【従来の技術】図１に示したように、従来のメモリのア
ドレス遷移検出回路はそれぞれ入力されるチップ選択信
号ＣＳｂ及びアドレス信号ＡＤをノアリングするＮＯＲ
ゲ−ト１と、前記ＮＯＲゲ−ト１から出力された信号を
ラッチさせ相異なる位相を有するラッチ信号ＬＳ１、Ｌ
Ｓ２をそれぞれ出力するラッチ部２と、前記ラッチ部２
からそれぞれ出力されたラッチ信号ＬＳ１、ＬＳ２を所
定時間遅延させ遅延信号ＤＬＳ１、ＤＬＳ２をそれぞれ
出力する信号遅延部３、４と、前記ラッチ部２からそれ
ぞれ出力されたラッチ信号ＬＳ１、ＬＳ２及び前記信号
遅延部３、４からそれぞれ出力された遅延信号ＤＬＳ
１、ＤＬＳ２に応じてアドレス遷移検出信号ＡＴＤＳを
出力する信号出力部５より構成される。

【０００３】前記ラッチ部２はインバ−タ２１を経て反
転された前記ＮＯＲゲ−ト１から出力された信号と入力
される信号ＬＳ２をナンドリングするＮＡＮＤゲ−ト２
２と、前記ＮＯＲゲ−ト１及びＮＡＮＤゲ−ト２２から
それぞれ出力された信号をナンドリングするＮＡＮＤゲ
−ト２３より構成される。

【０００４】前記信号遅延部３はラッチ部２から出力さ
れたラッチ信号ＬＳ１を順次にインバ−ティングするイ
ンバ−タ３１、３２より構成され、前記信号遅延部４は
ラッチ部２から出力されたラッチ信号ＬＳ２を順次にイ
ンバ−ティングするインバ−タ４１、４２より構成され
る。

【０００５】前記信号出力部５はソ−ス端子に電源電圧
Ｖｓｓ端子が連結され、ゲ−ト端子に前記信号遅延部３
の遅延信号ＤＬＳ１ラインが連結されるＰＭＯＳトラン
ジスタＭＰ１と、ソ−ス端子に前記ＰＭＯＳトランジス
タングＭＰ１のドレイン端子が連結され、各ゲ−ト端子
に前記ラッチ部２のラッチ信号ＬＳ１ラインが共通連結
され、互いのドレイン端子が連結されアドレス遷移検出
信号ＡＴＤＳラインと連結されるＰＭＯＳトランジスタ
ＭＰ２及びＮＭＯＳトランジスタＭＮ１と、ドレイン端
子に前記ＮＭＯＳトランジスタＭＮ１のソ−ス端子が連
結され、ゲ−ト端子に前記信号遅延部４の遅延信号ＤＬ
Ｓ２ラインが連結され、ソ−ス端子に接地端子が連結さ
れるＮＭＯＳトランジスタＭＮ２と、ソ−ス端子に電源
電圧Ｖｃｃ端子が連結され、ゲ−ト端子に前記ＮＭＯＳ
トランジスタＭＮ２のゲ−ト端子が連結されるＰＭＯＳ
トランジスタＭＰ３と、ソ−ス端子に前記ＰＭＯＳトラ
ンジスタＭＰ３のドレイン端子が連結され、各ゲ−ト端
子に前記ラッチ部２のラッチ信号ＬＳ２ラインが共通連
結され、互いのドレイン端子が連結され前記アドレス遷
移検出信号ＡＴＤＳラインに連結されるＰＭＯＳトラン
ジスタＭＰ４及びＮＭＯＳトランジスタＭＮ３と、ドレ
イン端子に前記ＮＭＯＳトランジスタＭＮ３のソ−ス端
子が連結され、ゲ−ト端子に前記ＰＭＯＳトランジスタ
ＭＰ１のゲ−ト端子が連結され、ソ−ス端子に接地端子
が連結されるＮＭＯＳトランジスタＭＮ４より構成され
る。

【０００６】以上のように構成された従来のメモリのア
ドレス遷移検出回路の動作を説明すれば次の通りであ
る。

【０００７】まず、初期状態でロ−状態のチップ選択信
号ＣＳｂ及びロ−状態のアドレス信号ＡＤが入力されれ
ば、ＮＯＲゲ−ト１はその入力された信号ＣＳｂ、ＡＤ
をノアリングしてハイ信号を出力する。

【０００８】すると、ラッチ部２におけるＮＡＮＤゲ−
ト２２はインバ−タ２１を経てロ−信号に反転された前
記ＮＯＲゲ−ト１から出力された信号を一側入力端子に
印加され他側入力端子に印加されるＮＡＮＤゲ−ト２３
から出力される信号の状態に問わずハイ状態のラッチ信
号ＬＳ１を出力する。

【０００９】かつ、ＮＡＮＤゲ−ト２３は前記ＮＯＲゲ
−ト１から出力されたハイ信号を一側入力端子に印加さ
れ、前記ＮＡＮＤゲ−ト２２から出力されたハイ状態の
ラッチ信号ＬＳ１を他側入力端子に入力されナンドリン
グしてロ−状態のラッチ信号ＬＳ２を出力する。

【００１０】そして、前記ＮＡＮＤゲ−ト２２から出力
されたハイ状態のラッチ信号ＬＳ１は信号遅延部３にお
けるインバ−タ３１、３２を順次に経て所定時間遅延さ
れハイ状態の遅延信号ＤＬＳ１に出力され、前記ＮＡＮ
Ｄゲ−ト２３から出力されたロ−状態のラッチ信号ＬＳ
２は信号遅延部４におけるインバ−タ４１、４２を順次
に経て所定時間遅延されロ−状態の遅延信号ＤＬＳ２に
出力される。

【００１１】すると、信号出力部５におけるＰＭＯＳト
ランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ４はそ
れぞれのゲ−ト端子に前記インバ−タ３１、３２を順次
に経て出力されたハイ信号ＤＬＳ１を印加されそれぞれ
タ−ンオフ、タ−ンオンされ、ＰＭＯＳトランジスタＭ
Ｐ２及びＮＭＯＳトランジスタＭＮ１はそれぞれのゲ−
ト端子に前記ＮＡＮＤゲ−ト２２から出力されたハイ状
態のラッチ信号ＬＳ１を共通印加されそれぞれタ−ンオ
フ、タ−ンオンされる。

【００１２】そして、ＮＭＯＳトランジスタＭＮ２及び
ＰＭＯＳトランジスタＭＰ３はそれぞれのゲ−ト端子に
前記インバ−タ４１、４２を順次に経て出力されたロ−
信号ＤＬＳ２を印加されそれぞれタ−ンオフ、タ−ンオ
ンされ、ＰＭＯＳトランジスタＭＰ４及びＮＭＯＳトラ
ンジスタＭＮ３はそれぞれのゲ−ト端子に前記ＮＡＮＤ
ゲ−ト２３から出力されたロ−状態のラッチ信号ＬＳ２
を共通入力されそれぞれタ−ンオン、タ−ンオフされ
る。

【００１３】従って、アドレス遷移検出信号ＡＴＤＳラ
インを経てハイ状態のアドレス遷移検出信号ＡＴＤＳを
出力する。

【００１４】その後、前記ロ−状態のアドレス信号ＡＤ
がハイ状態のアドレス信号ＡＤに遷移され、そのハイ状
態に遷移されたアドレス信号ＡＤのパルス幅がメモリ内
部で必要とするアドレス遷移検出信号のパルス幅より長
い場合、そのパルス幅を有するハイ状態のアドレス信号
ＡＤが入力され、ロ−状態のチップ選択信号ＣＳｂが入
力されれば、前記ＮＯＲゲ−ト１はその入力された信号
ＣＳｂ、ＡＤをノアリングしてロ−信号を出力する。

【００１５】すると、前記ＮＡＮＤゲ−ト２３は一側入
力端子に前記ＮＯＲゲ−ト１から出力されたロ−信号を
印加され、前記他側入力端子に印加されたハイ信号ＬＳ
１とナンドリングしてハイ信号ＬＳ２を出力し、前記Ｎ
ＡＮＤゲ−ト２２は一側入力端子にインバ−タ２１を経
て反転されたハイ信号を印加され、他側入力端子に前記
ＮＡＮＤゲ−チ２３から出力されたハイ信号ＬＳ２を印
加されナンドリングしてロ−信号ＬＳ１を出力する。

【００１６】これにより、前記ＰＭＯＳトランジスタＭ
Ｐ２及びＮＭＯＳトランジスタＭＮ１はそれぞれのゲ−
ト端子に前記ＮＡＮＤゲ−ト２２から出力されたロ−信
号ＬＳ１を共通印加されそれぞれタ−ンオン、タ−ンオ
フされ、前記ＰＭＯＳトランジスタＭＰ４及びＮＭＯＳ
トランジスタＭＮ３はそれぞれのゲ−ト端子に前記ＮＡ
ＮＤゲ−ト２３から出力されたハイ信号ＬＳ２を共通印
加されそれぞれタ−ンオフ、タ−ンオンされる。

【００１７】そして、残りのＰＭＯＳトランジスタＭＰ
１、ＭＰ３及びＮＭＯＳトランジスタＭＮ２、ＭＮ２は
前記ＮＡＮＤゲ−ト２２、２３からそれぞれ出力された
信号ＬＳ１、ＬＳ２が信号遅延部３、４を経て出力され
るまで直前のスイッチング状態に保たれるので、前記ア
ドレス遷移検出信号ＡＴＤＳラインを経て出力されたハ
イ信号ＡＴＤＳは遷移されロ−信号ＡＴＤＳに出力され
る。

【００１８】その後、前記インバ−タ３１、３２を順次
に経てロ−信号ＤＬＳ１が出力され、前記インバ−タ４
１、４２を順次に経てハイ信号ＤＬＳ２が出力されれ
ば、前記ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトラ
ンジスタＭＮ４はそれぞれのゲ−ト端子に前記出力され
たロ−信号ＤＬＳ１を印加され、それぞれタ−ンオン、
タ−ンオフされ、前記ＮＭＯＳトランジスタＭＮ２及び
ＰＭＯＳトランジスタＭＰ３はそれぞれのゲ−ト端子に
前記出力されたハイ信号ＤＬＳ２を印加されそれぞれタ
−ンオン、タ−ンオフされる。

【００１９】そして、残りのＰＭＯＳトランジスタＭＰ
２、ＭＰ４及びＮＭＯＳトランジスタＭＮ１、ＭＮ３の
スイッチング状態は直前のスイッチング状態に保たれる
ので、前記アドレス遷移検出信号ＡＴＤＳラインを経て
ロ−状態に出力されたアドレス遷移検出信号ＡＴＤＳは
ハイ状態に遷移され出力される。

【００２０】その後、前記ハイ状態のアドレス信号ＡＤ
がロ−状態のアドレス信号ＡＤに遷移され入力され、ロ
−状態のチップ選択信号ＣＳｂが入力されれば、前記Ｎ
ＯＲゲ−ト１はその入力された信号ＡＤ、ＣＳｂをノア
リングしてハイ出力信号を出力する。 すると、前記Ｎ
ＡＮＤゲ−ト２３は一側入力端子に前記ＮＯＲゲ−ト１
から出力されたハイ信号を印加され、前記他側入力端子
に印加されたロ−信号ＬＳ１とナンドリングしてハイ信
号ＬＳ２を出力し、前記ＮＡＮＤゲ−ト２２は一側入力
端子にインバ−タ２１を経て反転されたロ−信号を印加
され、他側入力端子に前記ＮＡＮＤゲ−チ２３から出力
されたハイ信号ＬＳ２を印加されナンドリングしてハイ
信号ＬＳ１を出力する。

【００２１】これにより、前記ＮＡＮＤゲ−ト２３は他
側入力端子に前記ＮＡＮＤゲ−ト２２から出力されたハ
イ信号ＬＳ１を印加され、前記一側入力端子に印加され
たハイ信号とナンドリングしてロ−信号ＬＳ２を出力す
る。

【００２２】従って、前記ＰＭＯＳトランジスタＭＰ２
及びＮＭＯＳトランジスタＭＮ１はそれぞれのゲ−ト端
子に前記ＮＡＮＤゲ−ト２２から出力されたハイ信号Ｌ
Ｓ１を共通印加されそれぞれタ−ンオフ、タ−ンオンさ
れ、前記ＰＭＯＳトランジスタＭＰ４及びＮＭＯＳトラ
ンジスタＭＮ３はそれぞれのゲ−ト端子に前記ＮＡＮＤ
ゲ−ト２３から出力されたロ−信号ＬＳ２を共通印加さ
れそれぞれタ−ンオン、タ−ンオフされる。

【００２３】そして、前記ＮＡＮＤゲ−ト２２、２３か
らそれぞれ出力された信号ＬＳ１、ＬＳ２が信号遅延部
３、４を経てそれぞれ出力されるまで残りのＰＭＯＳト
ランジスタＭＰ１、ＭＰ３及びＮＭＯＳトランジスタＭ
Ｎ２、ＭＮ４は直前のスイッチング状態に保たれるの
で、前記アドレス遷移検出信号ＡＴＤＳラインを経てハ
イ状態に出力されたアドレス遷移検出信号ＡＴＤＳは遷
移されロ−状態のアドレス遷移検出信号ＡＴＤＳに出力
される。

【００２４】その後、前記ＮＡＮＤゲ−ト２２から出力
されたハイ信号ＬＳ１が前記インバ−タ３１、３２を順
次に経て所定時間遅延されハイ信号ＤＬＳ１に出力さ
れ、前記ＮＡＮＤゲ−ト２３から出力されたロ−信号Ｌ
Ｓ２が前記インバ−タ４１、４２を順次に経て所定時間
遅延されロ−信号ＤＬＳ２に出力されれば、前記ＰＭＯ
ＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ４
はそれぞれのゲ−ト端子に前記インバ−タ３２から出力
されたハイ信号ＤＬＳ１を印加されそれぞれタ−ンオ
フ、タ−ンオフされ、前記ＮＭＯＳトランジスタＭＮ２
及びＰＭＯＳトランジスタＭＰ３はそれぞれのゲ−ト端
子に前記インバ−タ４２から出力されたロ−信号ＤＬＳ
２を印加されそれぞれタ−ンオフ、タ−ンオンされる。

【００２５】そして、残りのＰＭＯＳトランジスタＭＰ
２、ＭＰ４及びＮＭＯＳトランジスタＭＮ１、ＭＮ３の
スイッチング状態は直前のスイッチング状態に保たれる
ので前記アドレス遷移検出信号ＡＴＤＳラインを経てロ
−状態に出力されたアドレス遷移検出信号ＡＴＤＳは遷
移されハイ状態のアドレス遷移検出信号ＡＴＤＳに出力
される。

【００２６】つまり、前記アドレス信号ＡＤがロ−状態
からハイ状態に遷移される時、前記信号遅延部３の遅延
時間によりアドレス遷移検出信号ＡＴＤＳのパルス幅が
決定され、前記アドレス信号ＡＤがハイ状態からロ−状
態に遷移される時、前記信号遅延部４の遅延時間により
アドレス遷移検出信号ＡＴＤＳのパルス幅が決定され
る。

【００２７】一方、メモリ内部で必要とするハイ状態の
アドレス遷移検出信号ＡＴＤＳのパルス幅より短いパル
ス幅を有するアドレス信号ＡＤが入力され、ロ−状態の
チップ選択信号ＣＳｂが入力されれば、アドレス遷移検
出回路の動作は既に説明した通り動作するので、前記ア
ドレス遷移検出信号ＡＴＤＳラインを経てメモリ内部で
必要とするアドレス遷移検出信号のパルス幅より短いパ
ルス幅を有するロ−状態のアドレス遷移検出信号ＡＴＤ
Ｓが出力される。

【００２８】しかし、従来のメモリのアドレス遷移検出
回路は前記信号遅延部の遅延時間によるパルス幅より短
いパルス幅、すなわち、メモリ内部で必要とするアドレ
ス遷移検出信号のパルス幅より短いパルス幅を有するア
ドレス信号が入力されれば、その入力されたアドレス信
号のパルス幅と等しいパルス幅を有するアドレス遷移検
出信号をメモリ内部に出力させることによりメモリの動
作が不安定になる問題点がある。

【００２９】

【発明が解決しようとする課題】従って、本発明の目的
はメモリに入力されるアドレス信号とパルス幅の長さに
問わずメモリ内部で必要とするパルス幅を有するアドレ
ス遷移検出信号を出力してメモリの誤動作を防止させる
メモリのアドレス遷移検出回路を提供することである。

【００３０】

【課題を解決するための手段】このような本発明の目的
を達成するために一つの手段は、入力されるアドレス信
号及びチップ選択信号をノアリングするＮＯＲゲ−ト
と、前記ＮＯＲゲ−トから出力された信号を入力される
第１ないし第３遅延信号応じてラッチさせ第１、第２ラ
ッチ信号をそれぞれ出力するラッチ手段と、前記ラッチ
手段からそれぞれ出力された第１、第２ラッチ信号を所
定時間遅延させ第１、第２遅延信号にそれぞれ出力する
第１、第２遅延手段と、前記ラッチ手段からそれぞれ出
力された第１、第２ラッチ信号及び前記第１、第２遅延
手段からそれぞれ出力された第１、第２遅延信号に応じ
てアドレス遷移検出信号を出力する信号出力手段と、前
記信号出力信号に入力される第１、第２ラッチ信号及び
第１、第２遅延信号を論理演算して前記信号出力手段か
ら出力されるアドレス遷移検出信号を遅延させ出力する
ための第３遅延信号を前記ラッチ手段に出力する第３信
号遅延手段より構成される。

【００３１】そして、本発明を達成するために他の手段
は、入力されるアドレス信号及びチップ選択信号をノア
リングするＮＯＲゲ−トと、前記ＮＯＲゲ−トから出力
された信号を入力される第１ないし第３遅延信号応じて
ラッチさせ第１、第２ラッチ信号をそれぞれ出力するラ
ッチ手段と、前記ラッチ手段からそれぞれ出力された第
１、第２ラッチ信号を所定時間遅延させ第１、第２遅延
信号にそれぞれ出力する第１、第２遅延手段と、前記ラ
ッチ手段からそれぞれ出力された第１、第２遅延信号を
論理演算してアドレス遷移検出信号を出力する論理演算
手段と、前記論理演算手段に入力される第１、第２ラッ
チ信号及び第１、第２ラッチ信号遅延手段からそれぞれ
出力される第１、第２遅延信号を論理演算して前記論理
演算手段から出力されるアドレス遷移検出信号を遅延さ
せるために第３遅延信号を出力する第３信号遅延手段よ
り構成される。

【００３２】

【発明の実施の形態】以下、添付した図面に基づき本発
明の第１実施例を詳細に説明する。

【００３３】図２に示したように、本発明によるメモリ
のアドレス遷移検出回路の第１実施例は入力されるアド
レス信号ＡＤＳ及びチップ選択信号ＣＳＴｂをノアリン
グするＮＯＲゲ−ト１００と、前記ＮＯＲゲ−ト１００
から出力された信号を入力される遅延信号ＤＳ１、ＤＳ
３に応じてラッチさせラッチ信号ＬＡＳ１、ＬＡＳ２を
それぞれ出力するラッチ部２００と、前記ラッチ部２０
０からそれぞれ出力されたラッチ信号ＬＡＳ１、ＬＡＳ
２をそれぞれ所定時間遅延させ遅延信号ＤＳ１、ＤＳ２
をそれぞれ出力する信号遅延部３００、４００と、前記
ラッチ部３００からそれぞれ出力されたラッチ信号ＬＡ
Ｓ１、ＬＡＳ２及び前記信号遅延部３００、４００から
出力された遅延信号ＤＳ１、ＤＳ２に応じてアドレス遷
移検出信号ＡＴＤを出力する信号出力部５００と、前記
信号出力部５００に入力されるラッチ信号ＬＡＳ１、Ｌ
ＡＳ２及び遅延信号ＤＳ１、ＤＳ２を論理演算して前記
信号出力部５００から出力されたアドレス遷移信号ＡＴ
Ｄを遅延させ出力するために遅延信号ＤＳ３を出力する
信号遅延部６００より構成されている。

【００３４】前記ラッチ部２００はインバ−タ２０１を
経て反転された前記ＮＯＲゲ−ト１００から出力された
信号と前記信号遅延部４００、６００からそれぞれ出力
される遅延信号ＤＳ２、ＤＳ３を論理演算する論理演算
部２０２と、前記ＮＯＲゲ−ト１００から出力された信
号と前記信号遅延部３００、６００からそれぞれ出力さ
れた遅延信号ＤＳ１、ＤＳ３を論理演算する論理演算部
２０３より構成される。

【００３５】前記信号出力部５００はソ−ス端子に電源
電圧Ｖｃｃ端子が連結され、ゲ−ト端子に前記信号遅延
部３００の遅延信号ＤＳ１ラインが連結されるＰＭＯＳ
トランジスタＱ１と、ソ−ス端子に前記ＰＭＯＳトラン
ジスタＱ１のドレイン端子が連結され、ゲ−ト端子に前
記ラッチ部２００のラッチ信号ＬＡＳ１ラインが連結さ
れるＰＭＯＳトランジスタＱ２と、ドレイン端子に前記
ＰＭＯＳトランジスタＱ２のドレイン端子が連結されア
ドレス遷移検出信号ＡＴＤラインと連結され、ゲ−ト端
子に前記ラッチ部２００のラッチ信号ＬＡＳ２ラインが
連結されるＮＭＯＳトランジスタＱ３と、ドレイン端子
に前記ＮＭＯＳトランジスタＱ３のソ−ス端子が連結さ
れ、ゲ−ト端子に前記ＰＭＯＳトランジスタＱ２のゲ−
ト端子に連結され、ソ−ス端子に電源電圧Ｖｃｃが連結
され、ゲ−ト端子に前記信号遅延部４００の遅延信号Ｄ
Ｓ２ラインが連結されるＰＭＯＳトランジスタＱ５と、
ソ−ス端子に前記ＰＭＯＳトランジスタＱ５のドレイン
端子が連結され、ゲ−ト端子に前記ＮＭＯＳトランジス
タＱ３のゲ−ト端子が連結されるＰＭＯＳトランジスタ
Ｑ６と、ドレイン端子に前記ＰＭＯＳトランジスタＱ６
のドレイン端子が連結され前記アドレス遷移検出信号Ａ
ＴＤラインと連結され、ゲ−ト端子に前記ＰＭＯＳトタ
ンジスタＱ５のゲ−ト端子が連結されるＮＭＯＳトラン
ジスタＱ７と、ドレイン端子に前記ＮＭＯＳトランジス
タＱ７のソ−ス端子が連結され、ゲ−ト端子に前記ＰＭ
ＯＳトランジスタＱ１のゲ−ト端子が連結され、ソ−ス
端子に接地端子が連結されるＮＭＯＳトランジスタＱ８
より構成される。

【００３６】前記信号遅延部６００は信号遅延部３０
０、４００からそれぞれ出力された遅延信号ＤＳ１、Ｄ
Ｓ２を論理演算する論理演算部６０１と、前記論理演算
部６０１から出力された信号と前記ラッチ部２００から
それぞれ出力されたラッチ信号ＬＡＳ１、ＬＡＳ２を論
理演算する論理演算部６０２より構成される。

【００３７】前記論理演算部２０２、２０３はそれぞれ
ＮＡＮＤゲ−トＮＤ１、ＮＤ２より構成され、前記論理
演算部６０１、６０２はそれぞれＮＡＮＤゲ−トＮＤ
３、ＮＤ４より構成される。

【００３８】このように構成された本発明によるメモリ
のアドレス遷移検出回路の第１実施例の動作を図３に基
づき詳細に説明する。

【００３９】まず、初期状態で図３Ａに示したロ−状態
ＬＯＷのチップ選択信号ＣＳＴｂ及び図３Ｂに示したよ
うにロ−状態のアドレス信号ＡＤＳ１がそれぞれ入力さ
れれば、ＮＯＲゲ−ト１００はその入力された信号ＣＳ
ｂ、ＡＤＳ１をノアリングしてハイ信号を出力する。

【００４０】すると、論理演算部２０２におけるＮＡＮ
Ｄゲ−トＮＤ１はインバ−タ２０１を経て反転されたロ
−信号を第１側入力端子に入力され第２側、第３側入力
端子にそれぞれ入力される遅延信号ＤＳ２、ＤＳ３の状
態に問わずハイ状態のラッチ信号ＬＡＳ１を出力し、Ｎ
ＡＮＤゲ−トＮＤ２は前記ＮＯＲゲ−ト１００から出力
されたハイ信号を第１側入力端子に入力され、前記第
２、第３側入力端子にそれぞれ印加される遅延信号ＤＳ
１、ＤＳ３の状態によりロ−状態のラッチ信号ＬＡＳ２
またはハイ状態のラッチ信号ＬＡＳ２を出力する。

【００４１】ここで、まず前記ＮＡＮＤゲ−トＮＤ２か
らロ−状態のラッチ信号ＬＡＳ２が出力されると仮定す
れば、信号遅延部３００、４００は前記ＮＡＮＤゲ−ト
ＮＤ１、ＮＤ２からそれぞれ出力されたハイ状態のラッ
チ信号ＬＡＳ１、ロ−状態のラッチ信号ＬＡＳ２を所定
時間遅延させハイ状態の遅延信号ＤＳ１、ロ−状態の遅
延信号ＤＳ２をそれぞれ出力する。

【００４２】すると、ＮＡＮＡＤゲ−トＮＤ３は他側、
一側入力端子に前記信号遅延部３００、４００からそれ
ぞれ出力されたハイ信号ＤＳ１、ロ−信号ＤＳ２をそれ
ぞれ印加されナンドリングしてハイ信号を出力し、ＮＡ
ＮＤゲ−トＮＤ４は第１側、第２側入力端子に前記ＮＡ
ＮＤゲ−トＮＤ１、ＮＤ２からそれぞれ出力されたハイ
信号ＬＡＳ１及びロ−信号ＬＡＳ２を印加され、第３側
入力端子に前記ＮＡＮＤゲ−トＮＤ３から出力されたハ
イ信号を印加されナンドリングしてハイ信号ＤＳ３を出
力する。

【００４３】従って、前記ＮＡＮＤゲ−トＮＤ１は第２
側入力端子に前記信号遅延部４００から出力されたロ−
信号ＤＳ２を入力され、第３側入力端子に前記ＮＡＮＤ
ゲ−トＮＤ４から出力されたハイ信号ＤＳ３を入力され
前記第１側入力端子に印加されたロ−信号とナンドリン
グしてハイ信号ＬＡＳ１を出力し、前記ＮＡＮＤゲ−ト
ＮＤ２は第２側入力端子に前記信号遅延部３００から出
力されたハイ信号ＤＳ１を入力され、第３側入力端子に
前記ＮＡＮＤゲ−トＮＤ４から出力されたハイ信号ＤＳ
３を入力され前記第１側入力端子に印加されたハイ信号
とナンドリングしてロ−信号ＬＡＳ２を出力する。

【００４４】一方、前記ＮＡＮＤゲ−トＮＤ２からハイ
信号ＬＡＳ２が出力されると仮定すれば、前記信号遅延
部３００、４００はＮＡＮＤゲ−トＮＤ１、ＮＤ２から
それぞれ出力されたハイ信号ＬＡＳ１、ＬＡＳ２を所定
時間遅延させハイ信号ＤＳ１、ＤＳ２をそれぞれ出力す
る。

【００４５】すると、前記ＮＡＮＤゲ−トＮＤ３は他
側、一側入力端子に前記信号遅延部３００、４００から
それぞれ出力されたハイ信号ＤＳ１、ＤＳ２をそれぞれ
印加されナンドリングしてロ−信号を出力し、前記ＮＡ
ＮＤゲ−トＮＤ４は前記ＮＡＮＤゲ−トＮＤ１〜ＮＤ３
からそれぞれ出力されたハイ信号ＬＡＳ１、ＬＳＡ２及
びロ−信号を第１ないし第３側入力端子にそれぞれ印加
されハイ信号ＤＳ３を出力する。

【００４６】これにより、前記ＮＡＮＤゲ−トＮＤ２は
第２側入力端子に前記信号遅延部３００から出力された
ハイ信号ＤＳ１を印加され、第３側入力端子に前記ＮＡ
ＮＤゲ−トＮＤ４から出力されたハイ信号ＤＳ３を印加
され、前記第１側入力端子に印加されたハイ信号とナン
ドリングしてロ−信号ＬＡＳ２を出力するので前記ＮＡ
ＮＤゲ−トＮＤ２はロ−信号ＬＡＳ２を出力する。

【００４７】従って、信号出力部５００におけるＰＭＯ
ＳトランジスタＱ１及びＮＭＯＳトランジスタＱ８はそ
れぞれのゲ−ト端子に前記信号遅延部３００から出力さ
れたハイ信号ＤＳ１を共通印加されそれぞれタ−ンオ
フ、タ−ンオンされ、ＰＭＯＳトランジスタＱ２及びＮ
ＭＯＳトランジスタＱ４はそれぞれのゲ−ト端子に前記
ＮＡＮＤゲ−トＮＤ１から出力されたハイ信号ＬＡＳ１
を共通印加されそれぞれタ−ンオフ、タ−ンオンされ、
ＮＭＯＳトランジスタＱ及びＰＭＯＳトランジスタＱ６
はそれぞれのゲ−ト端子に前記ＮＡＮＤゲ−トＮＤ２か
ら出力されたロ−信号ＬＡＳ２を共通印加されそれぞれ
タ−ンオフ、タ−ンオンされる。

【００４８】そして、ＰＭＯＳトランジスタＱ５及びＮ
ＭＯＳトランジスタＱ７はそれぞれのゲ−ト端子に前記
信号遅延部４００から出力されたロ−信号ＤＳ２を共通
印加されそれぞれタ−ンオン、タ−ンオフされるので、
アドレス遷移検出信号ＡＴＤラインを経てハイ状態のア
ドレス遷移検出信号ＡＴＤが出力される。

【００４９】その後、図３Ａに示したロ−状態のチップ
選択信号ＣＳｂ及び図３Ｂ、図３Ｃに示したメモリ内部
で必要とするアドレス遷移検出信号のパルス幅Ｚの半分
より小さいパルス幅ａを有するハイ状態のアドレス信号
ＡＤＳ２が入力されれば、ＮＯＲゲ−ト１００はその入
力された信号ＡＤＳ２、ＣＳｂをノアリングしてロ−信
号を出力する。

【００５０】すると、前記ＮＡＮＤゲ−トＮＤ１は第１
側入力端子にインバ−タ２０１を経て反転されたハイ信
号を印加され前記第２側、第３側入力端子に印加された
ロ−信号ＤＳ２、ハイ信号ＤＳ３とナンドリングしてハ
イ信号ＬＡＳ１を出力し、前記ＮＡＮＤゲ−トＮＤ２は
第１側入力端子に前記ＮＯＲゲ−ト１００から出力され
たロ−信号を印加され前記第２側、第３側入力端子に印
加されたハイ信号ＤＳ１、ＤＳ３とナンドリングしてハ
イ信号ＬＡＳ２を出力する。

【００５１】これにより、前記ＮＭＯＳトランジスタＱ
３及びＰＭＯＳトランジスタＱ６はそれぞれのゲ−トに
前記ＮＡＮＤゲ−トＮＤ２から出力されたハイ信号ＬＡ
Ｓ２を共通印加されそれぞれタ−ンオン、タ−ンオフさ
れ、残りのＰＭＯＳトランジスタＱ１、Ｑ２、Ｑ５及び
ＮＭＯＳトランジスタＱ４、Ｑ７、Ｑ８のスイッチング
状態は直前の状態に保たれるので、前記アドレス遷移検
出信号ＡＴＤラインを経て出力されたハイ信号ＡＴＤは
遷移されロ−信号ＡＴＤに出力される。

【００５２】この際、前記ＮＡＮＤゲ−トＮＤ３は一
側、他側入力端子に印加された前記ハイ信号ＤＳ１、ロ
−信号ＤＳ２をナンドリングしてハイ信号を出力し、前
記ＮＡＮＤゲ−トＮＤ４は第１側、第２側入力端子に前
記ＮＡＮＤゲ−トＮＤ１、ＮＤ２からそれぞれ出力され
たハイ信号ＬＡＳ１、ＬＡＳ２をそれぞれ印加し、第３
側入力端子に前記ＮＡＮＤゲ−トＮＤ３から出力された
ハイ信号を印加されナンドリングしてロ−信号ＤＳ３信
号を出力する。

【００５３】すると、前記ＮＡＮＤゲ−トＮＤ１は第３
側入力端子に前記ＮＡＮＤゲ−トＮＤ４から出力された
ロ−信号ＤＳ３を印加され前記第１側、第２側入力端子
に印加されたハイ信号、ロ−信号ＤＳ２とナンドリング
してハイ信号ＬＡＳ１を出力し、前記ＮＡＮＤゲ−トＮ
Ｄ２は第３側入力端子に前記ＮＡＮＤゲ−トＮＤ４から
出力されたロ−信号ＤＳ３を印加され前記第１側、第２
側入力端子にそれぞれ印加されたロ−信号、ハイ信号Ｄ
Ｓ１とナンドリングしてハイ信号ＬＡＳ２を出力する。

【００５４】従って、前記アドレス遷移検出信号ＡＴＤ
ラインを経てロ−信号ＡＴＤを出力し続ける。

【００５５】その後、前記ＮＡＮＤゲ−トから出力され
たハイ信号ＬＡＳ２が信号遅延部４００を経てハイ信号
ＤＳ２に出力されれば、前記ＰＭＯＳトランジスタＱ５
及びＮＭＯＳトランジスタＱ７はそれぞれのゲ−ト端子
に前記信号遅延部４００から出力されたハイ信号ＤＳ２
を印加されそれぞれタ−ンオフ、タ−ンオンされ、残り
のＰＭＯＳトランジスタＱ１、Ｑ２、Ｑ６及びＮＭＯＳ
トランジスタＱ３、Ｑ４、Ｑ８のスイッチング状態は直
前のスイッチング状態に保たれるので、前記アドレス遷
移検出信号ＡＤＳラインを経てロ−信号ＡＴＤが出力さ
れる。

【００５６】この際、前記ＮＡＮＤゲ−トＮＤ３は他側
入力端子に前記信号遅延部４００から出力されたハイ信
号ＤＳ２を印加され前記一側入力端子に印加されたハイ
信号ＤＳ１とナンドリングしてロ−信号を出力し、前記
ＮＡＮＤゲ−トＮＤ４は第３側入力端子に前記ＮＡＮＤ
ゲ−トＮＤ３から出力されたロ−信号を印加され、前記
第１側、第２側入力端子にそれぞれ印加されたハイ信号
ＬＡＳ１、ＬＡＳ２とナンドリングしてハイ信号ＤＳ３
を出力する。

【００５７】これにより、前記ＮＡＮＤゲ−トＮＤ１は
第２側、第３側入力端子に前記信号遅延部４００及びＮ
ＡＮＤゲ−トＮＤ４からそれぞれ出力されたハイ信号Ｄ
Ｓ２、ＤＳ３を印加され、前記第１側入力端子に印加さ
れたハイ信号とナンドリングしてロ−信号ＬＡＳ１を出
力し、前記ＮＡＮＤゲ−トＮＤ２は第３側入力端子に前
記ＮＡＮＤゲ−トＮＤ４から出力されたハイ信号ＤＳ３
を印加され前記第１側、第２側入力端子に印加されたロ
−信号、ハイ信号ＤＳ１とナンドリングしてハイ信号Ｌ
ＡＳ２を出力する。

【００５８】従って、前記ＰＭＯＳトランジスタＱ２及
びＮＭＯＳトランジスタＱ４はそれぞれのゲ−ト端子に
前記ＮＡＮＤゲ−トＮＤ１から出力されたロ−信号ＬＳ
１を共通印加されそれぞれタ−ンオン、タ−ンオフさ
れ、残りのＰＭＯＳトランジスタＱ１、Ｑ５、Ｑ８及び
ＮＭＯＳトランジスタＱ３、Ｑ７、Ｑ８のスイッチング
状態は直前の状態に保たれるので、前記アドレス遷移検
出信号ＡＴＤラインを経てロ−信号ＡＴＤを出力し続け
る。

【００５９】その後、前記ＮＡＮＤゲ−トＮＤ１から出
力されたロ−信号ＬＳ１が信号遅延部３００を経てロ−
信号ＤＳ１に出力されれば、前記ＰＭＯＳトランジスタ
Ｑ１及びＮＭＯＳトランジスタＱ８はそれぞれのゲ−ト
端子にその出力されたロ−信号ＤＳ１を共通印加されそ
れぞれタ−ンオン、タ−ンオフされ、残りのＰＭＯＳト
ランジスタＱ２、Ｑ５、Ｑ６及びＮＭＯＳトランジスタ
Ｑ３、Ｑ４、Ｑ７は直前のスイッチング状態に保たれる
ので、前記アドレス遷移検出信号ＡＤＳラインを経てハ
イ信号ＡＴＤが出力される。

【００６０】つまり、前記アドレス遷移検出信号ＡＴＤ
ラインを経て出力されるロ−状態のアドレス遷移検出信
号ＡＴＤのパルス幅は前記信号遅延部３００、４００の
遅延時間及び前記ＮＡＮＤゲ−トＮＤ３、ＮＤ４の論理
演算時間により決定され、図３Ｂに示したパルス幅ａを
有するハイ状態のアドレス信号ＡＤＳ２がアドレス遷移
検出回路に入力されれば、図３Ｃに示したパルス幅Ｚを
有するロ−状態のアドレス遷移検出信号ＡＴＤが出力さ
れる。

【００６１】一方、図３Ｂに示したように、前記ロ−状
態のアドレス信号ＡＤＳ１がハイ状態のアドレス信号Ａ
ＤＳ３に遷移され、その遷移されたアドレス信号ＡＤＳ
３のパルグ幅ｂがメモリ内部で必要とするアドレス遷移
検出信号のパルス幅Ｚの半分よりは大きく、アドレス遷
移検出信号のパルス幅Ｚより小さい場合、そのパルス幅
ｂを有するハイ状態のアドレス信号ＡＤＳ３が入力さ
れ、図３Ａに示したロ−状態ＬＯＷのチップ選択信号Ｃ
Ｓｂが入力されれば、アドレス遷移検出回路の動作は既
に説明したことと同一なので前記アドレス遷移検出信号
ＡＴＤラインを経て図３Ｃに示したパルス幅Ｚ＋ｂを有
するロ−信号ＡＴＤが出力される。

【００６２】また、図３Ｂに示したように、ロ−状態の
アドレス信号ＡＤＳ１がハイ状態のアドレス信号ＡＤＳ
４に遷移され、その遷移されたアドレス信号ＡＤＳ４の
パルグ幅ｃがメモリ内部で必要とするアドレス遷移検出
信号のパルス幅Ｚより大きい場合、そのパルス幅ｃを有
するハイ状態のアドレス信号ＡＤＳ６が入力され、図３
Ａに示したロ−状態ＬＯＷのチップ選択信号ＣＳが入力
されれば、既に説明した通り、アドレス遷移検出信号が
動作するようになって図３Ｃに示したパルス幅Ｚを有す
るアドレス遷移検出信号ＡＴＤが出力される。

【００６３】その後、図３Ａ、図３Ｂに示したように、
前記ハイ状態のアドレス信号ＡＤＳ４がロ−状態のアド
レス信号ＡＤＳ５に遷移され入力され、ロ−状態ＬＯＷ
のチップ選択信号ＣＳｂが入力されれば、前記ＮＯＲゲ
−ト１００はその入力された信号ＡＤＳ５、ＣＳｂをノ
アリングしてハイ信号を出力する。

【００６４】すると、前記ＮＡＮＤゲ−トＮＤ１は第１
側入力端子に前記インバ−タ２０１を経て反転されたロ
−信号を印加され、前記第２側、第３側入力端子にそれ
ぞれ印加されたハイ信号ＤＳ２、ＤＳ３とナンドリング
してハイ信号ＬＡＳ１を出力する。

【００６５】そして、前記ＮＡＮＤゲ−トＮＤ２は第１
側入力端子に前記ＮＯＲゲ−ト２０１から出力されたハ
イ信号を印加され、前記第２側、第３側入力端子にそれ
ぞれ印加されたロ−信号ＤＳ１、ハイ信号ＤＳ３とナン
ドリングしてハイ信号ＬＡＳ２を出力する。

【００６６】従って、前記ＰＭＯＳトランジスタＱ２及
びＮＭＯＳトランジスタＱ４はそれぞれのゲ−ト端子に
前記ＮＯＲゲ−ト２０２から出力されたハイ信号ＬＡＳ
１を共通印加されそれぞれタ−ンオフ、タ−ンオンさ
れ、残りのＰＭＯＳトランジスタＱ１、Ｑ５、Ｑ６及び
ＮＭＯＳトランジスタＱ３、Ｑ７、Ｑ８のスイッチング
状態は直前の状態に保たれるので、前記アドレス遷移検
出信号ＡＴＤラインを経て出力されたハイ−信号ＡＴＤ
は遷移されロ−信号ＡＴＤに出力される。

【００６７】この際、前記ＮＡＮＤゲ−トＮＤ３は一
側、他側入力端子に印加されたロ−信号ＤＳ１、ハイ信
号ＤＳ２をナンドリングしてハイ信号を出力し、前記Ｎ
ＡＮＤゲ−トＮＤ４は第１側入力端子に前記ＮＡＮＤゲ
−トＮＤ１から出力されたハイ信号ＬＡＳ１を印加さ
れ、前記第３側入力端子に前記ＮＡＮＤゲ−トＮＤ３か
ら出力されたハイ信号を印加され、前記第２側入力端子
に印加されたハイ信号ＬＡＳ２とナンドリングしてロ−
信号ＤＳ３を出力する。

【００６８】すると、前記ＮＡＮＤゲ−トＮＤ１は第３
側入力端子に前記ＮＡＮＤゲ−トＮＤ４から出力された
ロ−信号ＤＳ３を印加され、前記第１側、第２側入力端
子に印加されたロ−信号、ハイ信号ＤＳ２とナンドリン
グしてハイ信号ＬＡＳ１を出力し続け、前記ＮＡＮＤゲ
−トＮＤ２は第３側入力端子に前記ＮＡＮＤゲ−トＮＤ
４から出力されたロ−信号ＤＳ３を印加され、前記第１
側、第２側入力端子にそれぞれ印加されたハイ信号、ロ
−信号ＤＳ１とナンドリングしてハイ信号ＬＡＳ２を出
力する。

【００６９】従って、前記アドレス遷移検出信号ＡＴＤ
ラインを経てロ−信号ＡＴＤを出力し続ける。

【００７０】その後、端子に前記ＮＡＮＤゲ−ト２０２
から出力されたハイ信号ＬＡＳ１が信号遅延部３００を
経てハイ信号ＤＳ１に出力されれば、前記ＰＭＯＳトラ
ンジスタＱ１及びＮＭＯＳトランジスタＱ８はそれぞれ
のゲ−ト端子にその出力されたハイ信号ＬＡＳ１を共通
印加されそれぞれタ−ンオフ、タ−ンオンされ、残りの
ＰＭＯＳトランジスタＱ２、Ｑ５、Ｑ６及びＮＭＯＳト
ランジスタＱ３、Ｑ４、Ｑ７のスイッチング状態は直前
の状態に保たれるので、前記アドレス遷移検出信号ＡＴ
Ｄラインを経てロ−信号ＡＴＤを出力し続ける。

【００７１】この際、前記ＮＡＮＤゲ−トＮＤ３は一側
入力端子に前記信号遅延部３００から出力されたハイ信
号ＤＳ１を印加され、前記他側入力端子に印加されたハ
イ信号ＤＳ２とナンドリングしてロ−信号を出力し、前
記ＮＡＮＤゲ−トＮＤ４は第３側入力端子に前記ＮＡＮ
Ｄゲ−トＮＤ３から出力されたロ−信号を印加され、第
１側、第２側入力端子にそれぞれ印加されたハイ信号Ｌ
ＡＳ１、ＬＡＳ２とナンドリングしてハイ信号ＤＳ３を
出力する。

【００７２】これにより、前記ＮＡＮＤゲ−トＮＤ１は
第３側入力端子に前記ＮＡＮＤゲ−トＮＤ４から出力さ
れたハイ信号ＤＳ３を印加され、前記第１側、第２側入
力端子に印加されたロ−信号、ハイ信号ＤＳ２とナンド
リングしてハイ信号ＬＡＳ１を出力し、前記ＮＡＮＤゲ
−トＮＤ２は第２側入力端子に前記信号遅延部３００か
ら出力されたハイ信号ＤＳ３１印加され、第３側入力端
子に前記ＮＡＮＤゲ−トＮＤ４から出力されたハイ信号
ＤＳ３を印加され、前記第１側入力端子に印加されたハ
イ信号とナンドリングしてロ−信号ＬＡＳ２を出力す
る。

【００７３】従って、前記ＮＭＯＳトランジスタＱ３及
びＰＭＯＳトランジスタＱ６はそれぞれのゲ−ト端子に
前記ＮＡＮＤゲ−トＮＤ２から出力されたロ−信号ＬＡ
Ｓ２を共通印加されそれぞれタ−ンオフ、タ−ンオンさ
れ、残りのＰＭＯＳトランジスタＱ１、Ｑ２、Ｑ５及び
ＮＭＯＳトランジスタＱ４、Ｑ７、Ｑ８のスイッチング
状態は直前の状態に保たれるので、前記アドレス遷移検
出信号ＡＴＤラインを経てロ−信号ＡＴＤを出力し続け
る。

【００７４】この際、前記ＮＡＮＤゲ−トＮＤ３は一
側、他側入力端子に印加されたハイ信号ＤＳ１、ＤＳ２
をそれぞれ印加されナンドリングしてロ−信号を出力
し、前記ＮＡＮＤゲ−トＮＤ４は第２側、第３側入力端
子に前記ＮＡＮＤゲ−トＮＤ２及び信号遅延部３００か
らそれぞれ出力されたロ−信号ＬＡＳ１、ロ−信号を印
加され前記第１側入力端子に印加されたハイ信号ＬＡＳ
１とナンドリングしてハイ信号ＤＳ３を出力するので、
前記ＮＡＮＤゲ−トＮＤ１、ＮＤ２はそれぞれハイ信号
ＬＡＳ１、ロ−信号ＬＡＳ２を出力する。

【００７５】従って、前記アドレス遷移検出信号ＡＴＤ
ラインを経てロ−信号ＡＴＤを出力し続ける。

【００７６】その後、前記ＮＡＮＤゲ−トＮＤ２から出
力されたロ−信号ＬＳ２が信号遅延部４００を経てロ−
信号ＤＳ２に出力されれば、前記ＰＭＯＳトランジスタ
Ｑ５及びＮＭＯＳトランジスタＱ７はそれぞれのゲ−ト
端子にその出力されたロ−信号ＤＳ２を共通印加されそ
れぞれタ−ンオン、タ−ンオフされ、残りのＰＭＯＳト
ランジスタＱ１、Ｑ２、Ｑ６及びＮＭＯＳトランジスタ
Ｑ３、Ｑ４、Ｑ８のスイッチング状態は直前のスイッチ
ング状態に保たれるので、前記アドレス遷移検出信号Ａ
ＴＤラインを経てロ−信号ＡＴＤは遷移されハイ信号Ａ
ＴＤに出力される。

【００７７】従って、図３Ｂに示したパルス幅ｃを有す
るアドレス信号ＡＤＳ４がアドレス遷移検出回路に入力
されれば、図３Ｃに示したパルス幅を有する二つのロ−
状態のアドレス遷移検出信号ＡＴＤが出力される。

【００７８】以下、本発明の第２実施例について詳しく
説明する。図４に示したように、本発明によるメモリの
アドレス遷移検出回路の第２実施例は既に説明した第１
実施例の構成であるＮＯＲゲ−ト１００と、インバ−タ
２０１及び論理演算部２０１、２０２より構成されたラ
ッチ部２００と、信号遅延部３００、４００と、信号出
力部５００と、論理演算部６０１、６０２より構成され
た信号遅延部６００より構成される。

【００７９】前記信号出力部５００はソ−ス端子に電源
電圧Ｖｃｃ端子が連結され、ゲ−ト端子に前記論理演算
部２０２とラッチ信号ＬＡＳ１ラインが連結されるＰＭ
ＯＳトランジスタＱ１と、ソ−ス端子に前記ＰＭＯＳト
ランジスタＱ１のドレイン端子が連結され、ゲ−ト端子
に前記論理演算部２０３のラッチ信号ＬＡＳ２ラインが
連結されるＰＭＯＳトランジスタＱ２と、ドレイン端子
に前記ＰＭＯＳトランジスタＱ２のドレイン端子が連結
されアドレス遷移検出信号ＡＴＤラインと連結され、ゲ
−ト端子に前記ＰＭＯＳトランジスタＱ１のゲ−ト端子
が連結されるＮＭＯＳトランジスタＱ３と、ドレイン端
子に前記ＮＭＯＳトランジスタＱ３のソ−ス端子が連結
され、ゲ−ト端子に前記信号遅延部４００の遅延信号Ｄ
Ｓ２ラインが連結され、ソ−ス端子に接地端子が連結さ
れるＮＭＯＳトランジスタＱ４と、ゲ−ト端子に電源電
圧Ｖｃｃ端子が連結され、ゲ−ト端子に前記信号遅延部
３００の遅延信号ＤＳ１ラインが連結されるＰＭＯＳト
ランジスタＱ５と、ソ−ス端子に前記ＰＭＯＳトランジ
スタＱ５のドレイン端子が連結され、ゲ−ト端子に前記
ＮＭＯＳトランジスタＱ４のゲ−ト端子が連結されるＰ
ＭＯＳトランジスタＱ６と、ドレイン端子に前記ＰＭＯ
ＳトランジスタＱ６のドレイン端子が連結され前記アド
レス遷移検出信号ＡＴＤラインが連結され、ゲ−ト端子
に前記ＰＭＯＳトタンジスタＱ５のゲ−ト端子が連結さ
れるＮＭＯＳトランジスタＱ７と、ドレイン端子に前記
ＮＭＯＳトランジスタＱ７のソ−ス端子が連結され、ゲ
−ト端子に前記ＰＭＯＳトランジスタＱ２のゲ−ト端子
が連結され、ソ−ス端子に接地端子が連結されるＮＭＯ
ＳトランジスタＱ８より構成される。

【００８０】前記論理演算部２０２、２０３はそれぞれ
ＮＯＲゲ−トＮＲ１、ＮＲ２より構成され、前記論理演
算部６０１、６０２はそれぞれＮＯＲゲ−トＮＲ３、Ｎ
Ｒ４より構成される。

【００８１】このように構成された本発明によるメモリ
のアドレス遷移検出回路の第２実施例の動作を図５に基
づき詳細に説明する。

【００８２】まず、初期状態で図５Ａに示したロ−状態
ＬＯＷのチップ選択信号ＣＳＴｂ及びロ−状態のアドレ
ス信号ＡＤＳ１が入力されれば、ＮＯＲゲ−ト１００は
その入力された信号ＣＳｂ、ＡＤＳ１をノアリングして
ハイ信号を出力する。

【００８３】すると、ＮＯＲゲ−トＮＲ２は第１側入力
端子に前記ＮＯＲゲ−ト１００から出力されたハイ信号
を印加され、第２側、第３側入力端子に入力される信号
の状態に問わずロ−信号ＬＡＳ２を出力し、ＮＯＲゲ−
トＮＲ１は第１側入力端子にインバ−タ２０１を経てロ
−信号に反転された信号を印加され第２側、第３側入力
端子に印加される信号ＤＳ２、ＤＳ３の状態によりハイ
信号ＬＡＳ１またはロ−信号ＬＡＳ１を出力する。

【００８４】ここで、まず前記ＮＯＲゲ−トＮＲ１から
ハイ信号ＬＡＳ１が出力されると仮定すれば、信号遅延
部３００、４００は前記ＮＯＲゲ−ト２０２、２０３か
らそれぞれ出力されたハイ信号ＬＡＳ１、ロ−信号ＬＡ
Ｓ２を所定時間遅延させハイ信号ＤＳ１、ロ−信号ＤＳ
２をそれぞれ出力する。

【００８５】すると、論理演算部６０１におけるＮＯＲ
ゲ−トＮＲ３は一側、他側入力端子に前記信号遅延部３
００、４００からそれぞれ出力されたハイ信号ＤＳ１、
ロ−信号ＤＳ２をそれぞれ印加されノアリングしてロ−
信号を出力し、ＮＯＲゲ−トＮＲ４は第１側、第２側入
力端子に前記ＮＯＲゲ−トＮＲ１、ＮＲ２からそれぞれ
出力されたハイ信号ＬＡＳ１、ロ−信号ＬＡＳ２を印加
され、第３側入力端子に前記ＮＯＲゲ−トＮＲ３から出
力されたロ−信号を印加されノアリングしてロ−信号Ｄ
Ｓ３を出力する。

【００８６】これにより、前記ＮＯＲゲ−トＮＲ１は第
２側、第３側入力端子に前記信号遅延部４００及びＮＯ
Ｒゲ−トＮＲ４からそれぞれ出力されたロ−信号ＤＳ
２、ＤＳ３をそれぞれ入力され、前記第１側入力端子に
印加されたロ−信号とノアリングしてハイ信号ＬＡＳ１
を出力し、前記ＮＯＲゲ−トＮＲ２は第２側、第３側入
力端子に前記信号遅延部３００及びＮＯＲゲ−トＮＲ４
からそれぞれ出力されたハイ信号ＤＳ１、ロ−信号ＤＳ
３を入力され前記第１側入力端子に印加されたハイ信号
とノアリングしてロ−信号ＬＡＳ２を出力する。

【００８７】一方、前記ＮＯＲゲ−トＮＲ２からロ−信
号ＬＡＳ１が出力されると仮定すれば、前記信号遅延部
３００、４００はＮＯＲゲ−トＮＲ１、ＮＲ２からそれ
ぞれ出力されたロ−信号ＬＡＳ１、ＬＡＳ２を所定時間
遅延させロ−信号ＤＳ１、ＤＳ２に出力する。

【００８８】これにより、前記ＮＯＲゲ−トＮＲ３は一
側、他側入力端子に前記信号遅延部３００、４００から
それぞれ出力されたロ−信号ＤＳ１、ＤＳ２をそれぞれ
入力されノアリングしてハイ信号を出力し、前記ＮＯＲ
ゲ−トＮＲ４は第１側、第２側入力端子に前記ＮＯＲゲ
−トＮＲ１、ＮＲ２からそれぞれ出力されたロ−信号Ｌ
ＡＳ１、ＬＡＳ２を印加され、第３側入力端子に前記Ｎ
ＯＲゲ−トＮＲ３から出力されたハイ信号を印加されロ
−信号ＤＳ３を出力する。

【００８９】従って、前記ＮＯＲゲ−トＮＲ１は第１
側、第２側入力端子に前記信号遅延部４００及びＮＯＲ
ゲ−トＮＲ４からそれぞれ出力されたロ−信号ＤＳ２、
ＤＳ３を印加され、前記第１側入力端子に印加されたロ
−信号とノアリングしてハイ信号ＬＡＳ１を出力し、前
記ＮＯＲゲ−トＮＲ２は第２側、第３側入力端子に前記
信号遅延部３００及びＮＯＲゲ−トＮＲ４からそれぞれ
出力されたロ−信号ＤＳ１、ＤＳ３を印加され、前記第
１側入力端子に印加されたハイ信号とノアリングしてロ
−信号ＬＡＳ２を出力する。

【００９０】それで、前記ＮＯＲゲ−トＮＲ１からはハ
イ信号ＬＡＳ１が出力される。これにより、前記ＮＯＲ
ゲ−トＮＲ１、ＮＲ２からそれぞれ出力されたハイ信号
ＬＡＳ１、ロ−信号ＬＡＳ２は信号遅延部３００、４０
０を経てハイ信号ＤＳ１、ロ−信号ＤＳ２にそれぞれ出
力する。

【００９１】従って、ＰＭＯＳトランジスタＱ１及びＮ
ＭＯＳトランジスタＱ３はそれぞれのゲ−ト端子に前記
ＮＯＲゲ−トＮＲ１から出力されたハイ信号ＬＡＳ１を
共通印加されそれぞれタ−ンオフ、タ−ンオンされ、Ｐ
ＭＯＳトランジスタＱ２及びＮＭＯＳトランジスタＱ８
はそれぞれのゲ−ト端子に前記ＮＯＲゲ−トＮＲ２から
出力されたロ−信号ＬＡＳ２を印加されそれぞれタ−ン
オン、タ−ンオフされ、ＮＭＯＳトランジスタＱ４及び
ＰＭＯＳトランジスタＱ６はそれぞれのゲ−ト端子に前
記信号遅延部４００から出力されたロ−信号ＤＳ２を印
加されそれぞれタ−ンオフ、タ−ンオンされる。

【００９２】そして、ＰＭＯＳトランジスタＱ５及びＮ
ＭＯＳトランジスタＱ７はそれぞれのゲ−ト端子に前記
信号遅延部３００から出力されたハイ信号ＤＳ１を共通
印加されそれぞれタ−ンオフ、タ−ンオンされ、アドレ
ス遷移検出信号ＡＴＤラインを経てロ−信号ＡＴＤが出
力される。

【００９３】その後、図５Ａ、図５Ｂに示したように、
ロ−状態ＬＯＷのチップ選択信号Ｃｓｂ及びメモリ内部
で必要とするアドレス遷移検出信号のパルス幅Ｚの半分
より小さいパルス幅ａを有するハイ状態のアドレス信号
が入力されれば、前記ＮＯＲゲ−ト１００はその入力さ
れた信号ＣＳｂ、ＡＤＳ１をノアリングしてロ−信号を
出力する。

【００９４】すると、ＮＯＲゲ−トＮＲ１は第１側入力
端子に前記インバ−タ２０１を経て反転されたハイ信号
を印加され、第２側、第３側入力端子に印加された前記
信号遅延部４００及びＮＯＲゲ−トＮＲ４からそれぞれ
出力されたロ−信号ＤＳ２、ＤＳ３をそれぞれ印加され
ロ−信号ＬＡＳ１を出力し、前記ＮＯＲゲ−トＮＲ２は
第１側入力端子に前記ＮＯＲゲ−ト１００から出力され
たロ−信号を印加され前記第２側、第３側入力端子に印
加された前記信号遅延部３００及び論理演算部６００か
らそれぞれ出力されたハイ信号ＤＳ１、ロ−信号ＤＳ３
を印加されノアリングしてロ−信号ＬＡＳ２を出力す
る。

【００９５】これにより、ＰＭＯＳトランジスタＱ１及
びＮＭＯＳトランジスタＱ３はそれぞれのゲ−ト端子に
前記ＮＯＲゲ−トＮＲ１から出力されたロ−信号ＬＡＳ
１を共通印加されそれぞれタ−ンオン、タ−ンオフさ
れ、残りのＰＭＯＳトランジスタＱ２、Ｑ５、Ｑ６及び
ＮＭＯＳトランジスタＱ４、Ｑ７、Ｑ８のスイッチング
状態は直前の状態に保たれるので、前記アドレス遷移検
出信号ＡＴＤラインを経て出力されたロ−信号ＡＴＤは
遷移されハイ信号ＡＴＤに出力される。

【００９６】この際、前記ＮＯＲゲ−トＮＲ３は一側、
他側入力端子に印加されたハイ信号ＤＳ１、ロ−信号Ｄ
Ｓ２をそれぞれ印加されノアリングしてロ−信号を出力
し、前記ＮＯＲゲ−トＮＲ４は第１側、第３側入力端子
に前記ＮＯＲゲ−トＮＲ１、ＮＲ４からそれぞれ出力さ
れたロ−信号ＬＡＳ１、ＤＳ３をそれぞれ印加され前記
第２側入力端子に印加されたロ−信号ＬＡＳ２とノアリ
ングしてハイ信号ＤＳ３を出力する。

【００９７】これにより、前記ＮＯＲゲ−トＮＲ１は第
３側入力端子に前記ＮＯＲゲ−トＮＲ４から出力された
ハイ信号ＤＳ３を印加され前記第１側、第２側入力端子
に印加されたハイ信号、ロ−信号ＤＳ２とノアリングし
てロ−信号ＬＡＳ１を出力し、前記ＮＯＲゲ−トＮＲ２
は第３側入力端子に前記ＮＯＲゲ−トＮＲ４からハイ信
号ＤＳ３を印加され、前記第１側、第２側入力端子に印
加されたロ−信号、ハイ信号ＤＳ１とノアリングしてロ
−信号ＬＡＳ２を出力する。

【００９８】従って、前記アドレス遷移検出信号ＡＴＤ
ラインを経てハイ信号ＡＴＤを出力し続ける。

【００９９】その後、前記ＮＯＲゲ−トＮＲ１から出力
されたロ−信号ＬＡＳ１が信号遅延部３００を経てロ−
信号ＤＳ１に出力されれば、前記ＰＭＯＳトランジスタ
Ｑ５及びＮＭＯＳトランジスタＱ７はそれぞれのゲ−ト
端子にその出力されたロ−信号ＤＳ１を印加されそれぞ
れタ−ンオン、タ−ンオフされ、残りのＰＭＯＳトラン
ジスタＱ１、Ｑ２、Ｑ６及びＮＭＯＳトランジスタＱ
３、Ｑ４、Ｑ８のスイッチング状態は直前の状態にに保
たれるので、前記アドレス遷移検出信号ＡＴＤラインを
経てハイ信号ＡＴＤを出力し続ける。

【０１００】この際、前記ＮＯＲゲ−トＮＲ３は一側入
力端子に前記信号遅延部３００から出力されたロ−信号
ＤＳ１を印加され前記他側入力端子に印加されたロ−信
号ＤＳ１とノアリングしてハイ信号を出力し、前記ＮＯ
Ｒゲ−トＮＲ４は第３側入力端子に前記ＮＯＲゲ−トＮ
Ｒ３から出力されたハイ信号を印加され前記第１側、第
２側入力端子に印加されたロ−信号ＬＡＳ１、ＬＡＳ２
とノアリングしてロ−信号ＤＳ３を出力する。

【０１０１】従って、前記ＮＯＲゲ−トＮＲ１は第３側
入力端子に前記ＮＯＲゲ−トＮＲ４から出力されたロ−
信号ＤＳ３を印加され、前記第１側、第２側入力端子に
印加されたハイ信号、ロ−信号ＤＳ２とノアリングして
ロ−信号ＬＡＳ１を出力し、前記ＮＯＲゲ−トＮＲ２は
第２側入力端子に前記信号遅延部３００から出力された
ロ−信号ＤＳ１を印加され、第３側入力端子に前記ＮＯ
Ｒゲ−トＮＲ４から出力されたロ−信号ＤＳ３を印加さ
れ前記第１側入力端子に印加されたロ−信号とノアリン
グしてハイ信号ＬＡＳ２を出力する。

【０１０２】すると、ＰＭＯＳトランジスタＱ２及びＮ
ＭＯＳトランジスタＱ８はそれぞれのゲ−ト端子に前記
ＮＯＲゲ−トＮＲ２から出力されたハイ信号ＬＡＳ２を
共通印加されそれぞれタ−ンオフ、タ−ンオンされ、残
りのＰＭＯＳトランジスタＱ１、Ｑ５、Ｑ６及びＮＭＯ
ＳトランジスタＱ３、Ｑ４、Ｑ７のスイッチング状態は
直前の状態に保たれるので、前記アドレス遷移検出信号
ＡＴＤラインを経てハイ信号ＡＴＤを出力し続ける。

【０１０３】この際、前記ＮＯＲゲ−トＮＲ３は一側、
他側入力端子に印加されたロ−信号ＤＳ１、ＤＳ２をナ
ンドリングしてハイ信号を出力し、前記ＮＯＲゲ−トＮ
Ｒ４は第２側、第３側入力端子に前記ＮＯＲゲ−トＮＲ
２、ＮＲ４からそれぞれ出力されたハイ信号ＬＡＳ２、
ハイ信号を入力され前記第１側入力端子に印加されたロ
−信号ＬＡＳ１とノアリングしてロ−信号ＤＳ３を出力
する。

【０１０４】従って、前記ＮＯＲゲ−トＮＲ１は第３側
入力端子に前記ＮＯＲゲ−トＮＲ４から出力されたロ−
信号ＤＳ３を印加され前記第１側、第２側入力端子に印
加されたハイ信号、ロ−信号ＤＳ２とノアリングしてロ
−信号ＬＡＳ１を出力し、前記ＮＯＲゲ−トＮＲ２は第
３側入力端子に前記ＮＯＲゲ−トＮＲ４からロ−信号Ｄ
Ｓ３を印加され、前記第１側、第２側入力端子にそれぞ
れ印加されたロ−信号、ロ−信号ＤＳ１とナンドリング
してハイ信号ＬＡＳ２を出力する。

【０１０５】それで、前記アドレス遷移検出信号ＡＴＤ
ラインを経てハイ信号ＡＴＤを出力し続ける。

【０１０６】その後、前記ＮＯＲゲ−トＮＲ２から出力
されるハイ信号ＬＡＳ２が信号遅延部４００を経てハイ
信号ＤＳ２に出力されれば、前記ＮＭＯＳトランジスタ
Ｑ４及びＰＭＯＳトランジスタＱ６はそれぞれゲ−ト端
子にその出力されたハイ信号ＤＳ２を印加されそれぞれ
タ−ンオン、タ−ンオフされ、残りのＰＭＯＳトランジ
スタＱ１、Ｑ２、Ｑ５及びＮＭＯＳトランジスタＱ３、
Ｑ７、Ｑ８のスイッチング状態は直前の状態に保たれる
ので、前記アドレス遷移検出信号ＡＴＤラインを経てロ
−信号ＡＴＤが出力される。

【０１０７】従って、図５Ｂに示したように、パルス幅
ａを有するハイ状態のアドレス信号ＡＤＳ２がアドレス
遷移検出回路に入力されれば、図５Ｃに示したパルス幅
Ｚを有するハイ状態のアドレス遷移検出信号ＡＴＤが出
力される。

【０１０８】一方、図５Ｂに示したように、ロ−状態の
アドレス信号ＡＤＳ１がハイ状態のアドレス信号ＡＤＳ
３に遷移され、その遷移されたハイ状態のアドレス信号
ＡＤＳ３のパルス幅ｂがメモリ内部で必要とするアドレ
ス遷移検出信号のパルス幅Ｚの半分よりは大きく、その
アドレス遷移検出信号のパルス幅Ｚより小さい場合、そ
のパルス幅ｂを有するハイ状態のアドレス信号ＡＤＳ３
が入力され、図５Ａに示したチップ選択信号ＣＳｂがロ
−状態ＬＯＷに入力されれば、アドレス遷移検出回路の
動作は既に説明したことと同一なので、図５Ｃに示した
ように、前記アドレス遷移検出信号ＡＴＤラインを経て
メモリ内部で必要とするアドレス遷移検出信号のパルス
幅Ｚと前記入力されたアドレス信号ＡＤＳ３のパルス幅
ｂとを加算したパルス幅Ｚ＋ｂを有するハイ状態のアド
レス遷移検出信号ＡＴＤが出力される。

【０１０９】また、図５Ｂに示したように、ロ−状態の
アドレス信号ＡＤＳ１がハイ状態のアドレス信号ＡＤＳ
４に遷移され、その遷移されたアドレス信号ＡＤＳ４の
パルグ幅ｃがメモリ内部で必要とするアドレス遷移検出
信号のパルス幅Ｚより大きい場合、そのパルス幅ｃを有
するアドレス信号ＡＤＳ４が入力され、図５Ａに示した
ロ−状態ＬＯＷのチップ選択信号ＣＳＴｂが入力されれ
ば、アドレス遷移検出回路の動作は既に説明した通り動
作するようになるので、図５Ｃに示したパルス幅Ｚを有
するハイ状態のアドレス遷移検出信号ＡＴＤが出力され
る。

【０１１０】その後、前記ハイ状態のアドレス信号ＡＤ
Ｓ４がロ−状態のアドレス信号ＡＤＳ５に遷移され入力
され、チップ選択信号ＣＳＴｂがロ−状態ＬＯＷに入力
されれば、前記ＮＯＲゲ−ト１００はその入力された信
号ＡＤＳ５、ＣＳｂをノアリングしてハイ信号を出力す
る。

【０１１１】すると、前記ＮＯＲゲ−トＮＲ１は第１側
入力端子に前記インバ−タ２０１を経て反転されたロ−
信号を印加され、前記第２側、第３側入力端子にそれぞ
れ印加されたハイ信号ＤＳ２、ロ−信号ＤＳ３とナンド
リングしてロ−信号ＬＡＳ１を出力し、前記ＮＯＲゲ−
トＮＲ２は第１側入力端子に前記ＮＯＲゲ−ト１００か
ら出力されたハイ信号を印加され、前記第２側、第３側
入力端子に印加されたロ−信号ＤＳ１、ＤＳ３とノアリ
ングしてロ−信号ＬＡＳ２を出力する。

【０１１２】これにより、前記ＰＭＯＳトランジスタＱ
２及びＮＭＯＳトランジスタＱ８はそれぞれのゲ−ト端
子に前記ＮＯＲゲ−トＮＲ２から出力されたロ−信号Ｌ
ＡＳ２を印加されそれぞれタ−ンオン、タ−ンオフさ
れ、残りのＰＭＯＳトランジスタＱ１、Ｑ５、Ｑ６及び
ＮＭＯＳトランジスタＱ３、Ｑ４、Ｑ７のスイッチング
状態は直前の状態に保たれるので、前記ロ−状態の出力
されたアドレス信号ＡＴＤは遷移されハイ状態に出力さ
れる。

【０１１３】この際、前記ＮＯＲゲ−トＮＲ３は一側、
他側入力端子に印加されたロ−信号ＤＳ１、ハイ信号Ｄ
Ｓ２をそれぞれ入力されノアリングしてロ−信号を出力
し、前記ＮＯＲゲ−トＮＲ４は第２側入力端子に前記Ｎ
ＯＲゲ−トＮＲ２から出力されたロ−信号ＬＡＳ２を入
力され、前記第３側入力端子に前記ＮＯＲゲ−トＮＲ３
から出力されたロ−信号を印加され、前記第１側入力端
子に印加されたロ−信号ＬＡＳ１とノアリングしてハイ
信号ＤＳ３を出力する。

【０１１４】これにより、前記ＮＯＲゲ−トＮＲ１は第
３側入力端子に前記ＮＯＲゲ−トＮＲ４から出力された
ハイ信号ＤＳ３を印加され前記第１側、第２側入力端子
に印加されたロ−信号、ハイ信号ＤＳ２とノアリングし
てロ−信号ＬＡＳ１を出力し、前記ＮＯＲゲ−トＮＲ２
は第３側入力端子に前記ＮＯＲゲ−トＮＲ４からロ−信
号ＤＳ３を印加され、前記第１側、第２側入力端子に印
加されたハイ信号、ロ−信号ＤＳ１とノアリングしてロ
−信号ＬＡＳ２を出力する。

【０１１５】従って、前記アドレス遷移検出信号ＡＴＤ
ラインを経てハイ信号ＡＴＤを出力し続ける。

【０１１６】その後、前記ＮＯＲゲ−トＮＲ２から出力
されたロ−信号ＬＡＳ２が前記信号遅延部４００を経て
ロ−信号ＤＳ２に出力されれば、前記ＮＭＯＳトランジ
スタＱ４及びＰＭＯＳトランジスタＱ６はそれぞれのゲ
−ト端子にその出力されたロ−信号ＤＳ２を印加されそ
れぞれタ−ンオフ、タ−ンオンされ、残りのＰＭＯＳト
ランジスタＱ１、Ｑ２、Ｑ５及びＮＭＯＳトランジスタ
Ｑ３、Ｑ７、Ｑ８のスイッチング状態は直前の状態に保
たれるので、前記アドレス遷移検出信号ＡＴＤラインを
経てハイ信号ＡＴＤが出力される。

【０１１７】この際、前記ＮＯＲゲ−トＮＲ３は他側入
力端子に前記信号遅延部４００から出力されたロ−信号
ＤＳ２を入力され前記一側入力端子に印加されたロ−信
号ＤＳ１とノアリングしてハイ信号を出力し、前記ＮＯ
Ｒゲ−トＮＲ４は第３側入力端子に前記ＮＯＲゲ−トＮ
Ｒ３から出力されたハイ信号を印加され、前記第１側、
第２側入力端子に印加されたロ−信号ＬＡＳ１、ＬＡＳ
２とノアリングしてロ−信号ＤＳ３を出力する。

【０１１８】これにより、前記ＮＯＲゲ−トＮＲ１は第
２側入力端子に前記信号遅延部４００から出力されたロ
−信号ＤＳ２を印加され、前記第３側入力端子に前記Ｎ
ＯＲゲ−トＮＲ４から出力されたロ−信号ＤＳ３を印加
され、前記第１側入力端子に印加されたロ−信号とノア
リングしてハイ信号ＬＡＳ１を出力し、前記ＮＯＲゲ−
トＮＲ２は第３側入力端子に前記ＮＯＲゲ−トＮＲ４か
らロ−信号ＤＳ３を印加され、前記第１側、第２側入力
端子に印加されたハイ信号、ロ−信号ＤＳ１とノアリン
グしてロ−信号ＬＡＳ２を出力する。

【０１１９】よって、前記ＰＭＯＳトランジスタＱ１及
びＮＭＯＳトランジスタＱ３はそれぞれのゲ−ト端子に
前記ＮＯＲゲ−トＮＲ１から出力されたハイ信号ＬＡＳ
１を共通印加されそれぞれタ−ンオフ、タ−ンオンさ
れ、残りのＰＭＯＳトランジスタＱ１、Ｑ５、Ｑ６及び
ＮＭＯＳトランジスタＱ４、Ｑ７、Ｑ８のスイッチング
状態は直前の状態に保たれるので、前記アドレス遷移検
出信号ＡＴＤラインを経てハイ信号ＡＴＤを出力し続け
る。

【０１２０】その後、前記ＮＯＲゲ−トＮＲ１から出力
されるハイ信号ＬＡＳ１が前記信号遅延部３００を経て
ハイ信号ＤＳ１に出力されれば、前記ＰＭＯＳトランジ
スタＱ５及びＮＭＯＳトランジスタＱ７はそれぞれのゲ
−ト端子にその出力されたハイ信号ＤＳ１を印加されそ
れぞれタ−ンオフ、タ−ンオンされ、残りのＰＭＯＳト
ランジスタＱ１、Ｑ２、Ｑ６及びＮＭＯＳトランジスタ
Ｑ３、Ｑ４、Ｑ８のスイッチング状態は直前の状態に保
たれるので、前記アドレス遷移検出信号ＡＴＤラインを
経てハイ信号に出力されたアドレス遷移検出信号ＡＴＤ
は遷移されロ−信号ＡＴＤが出力される。

【０１２１】従って、図５Ｂに示したパルス幅ｃを有す
るアドレス信号ＡＤＳ４がアドレス遷移検出回路に入力
されれば、図５Ｃに示したパルス幅Ｚを有する二つのア
ドレス遷移検出信号ＡＴＤが出力される。

【０１２２】以下、本発明の第３実施例について詳しく
説明する。図６に示したように、本発明によるメモリの
アドレス遷移検出回路の第３実施例は既に説明した第１
実施例及び第２実施例の構成であるＮＯＲゲ−ト１００
と、インバ−タ２０１及び論理演算部２０１、２０２よ
り構成されたラッチ部２００と、信号遅延部３００、４
００と、論理演算部６０１、６０２より構成された信号
遅延部５００と、前記第１実施例及び第２実施例の信号
出力部６００の代わりに前記ラッチ部２００からそれぞ
れ出力されたラッチ信号ＬＡＳ１、ＬＡＳ２を論理演算
してアドレス遷移検出信号ＡＴＤを出力する論理演算部
７００より構成される。

【０１２３】前記論理演算部７００は前記ラッチ部２０
０からそれぞれ出力されたラッチ信号ＬＡＳ１、ＬＡＳ
２をナンドリングするＮＡＮＤゲ−トＮＤ５より構成さ
れる。

【０１２４】前記論理演算部２０１、２０２はそれぞれ
ＮＡＮＤゲ−トＮＤ１、ＮＤ２より構成され、前記論理
演算部６０１、６０２はそれぞれＮＡＮＤＮＤ３、ＮＤ
４より構成される。

【０１２５】このように構成された本発明によるメモリ
のアドレス遷移検出回路の第３実施例の動作を図７に基
づき詳細に説明する。

【０１２６】まず、初期状態で図７Ａに示したロ−状態
ＬＯＷのチップ選択信号ＣＳｂ及び図７Ｂに示したロ−
状態のアドレス信号ＡＤＳ１が入力されれば、前記第１
実施例で既に説明した通り、ＮＯＲゲ−ト１００はハイ
信号を出力し、ＮＡＮＤゲ−トＮＤ１、ＮＤ２はハイ信
号ＬＡＳ１、ロ−信号ＬＡＳ２をそれぞれ出力する。

【０１２７】これにより、論理演算部７００におけるＮ
ＡＮＤゲ−トＮＤ５は一側、他側入力端子に前記ＮＡＮ
Ｄゲ−トＮＤ１、ＮＤ２からそれぞれ出力されたハイ信
号ＬＡＳ１、ロ−信号ＬＡＳ２をそれぞれ印加されナン
ドリングしてハイ信号ＡＴＤを出力する。

【０１２８】一方、前記ＮＡＮＤゲ−トＮＤ１、ＮＤ２
からそれぞれ出力されたハイ信号ＬＡＳ１、ロ−信号Ｌ
ＡＳ２は信号遅延部３００、４００を経てそれぞれハイ
信号ＤＳ１、ロ−信号ＤＳ２に出力される。

【０１２９】すると、ＮＡＮＤゲ−トＮＤ３は一側、他
側入力端子に前記信号遅延部３００、４００からそれぞ
れ出力されたハイ信号ＤＳ１、ロ−信号ＤＳ２を印加さ
れナンドリングしてハイ信号を出力し、ＮＡＮＤゲ−ト
ＮＤ４は第１側、第２側入力端子に前記ＮＡＮＤゲ−ト
ＮＤ１、ＮＤ２からそれぞれ出力されたハイ信号ＬＡＳ
１、ロ−信号ＬＡＳ２を印加され、第３側入力端子に前
記ＮＡＮＤゲ−トＮＤ３から出力されたハイ信号を印加
されナンドリングしてハイ信号ＤＳ３を出力する。

【０１３０】従って、前記ＮＡＮＤゲ−トＮＤ１は第２
側、第３側入力端子に前記信号遅延部４００及びＮＡＮ
Ｄゲ−トＮＤ４からそれぞれ出力されたロ−信号ＤＳ
２、ハイ信号ＤＳ３を印加され、前記第１側入力端子に
印加されたロ−信号とナンドリングしてハイ信号ＬＡＳ
１を出力し、前記ＮＡＮＤゲ−トＮＤ２は第２側、第３
側入力端子に前記信号遅延部３００及びＮＡＮＤゲ−ト
ＮＤ４からそれぞれ出力されたハイ信号ＤＳ１、ＤＳ３
を印加され前記第１側入力端子に印加されたハイ信号と
ナンドリングしてロ−信号ＬＡＳを出力する。

【０１３１】それで、前記ＮＡＮＤゲ−トＮＤ５を経て
ハイ信号ＡＴＤが続けて出力される。

【０１３２】その後、図７Ｂに示したように、メモリ内
部で必要とするアドレス遷移検出信号のパルス幅Ｚより
小さい場合、そのパルス幅Ａを有するハイ状態のアドレ
ス信号ＡＤＳ２が入力され、ロ−状態ＬＯＷのチップ選
択信号ＣＳＴｂが入力されれば、前記ＮＯＲゲ−ト１０
０はその入力された信号ＡＤＳ２、ＣＳＴｂをノアリン
グしてロ−信号を出力する。

【０１３３】すると、前記ＮＡＮＤゲ−トＮＤ１は第１
側入力端子にインバ−タ２０１を経て反転されたハイ信
号を印加され、前記第２側、第３側入力端子に印加され
たロ−信号ＤＳ２、ハイ信号ＤＳ３とナンドリングして
ハイ信号ＬＡＳ１を出力し、前記ＮＡＮＤゲ−ト２０３
は第１側入力端子に前記ＮＯＲゲ−ト１００から出力さ
れたロ−信号を印加され前記第２側、第３側入力端子に
それぞれ印加されたハイ信号ＤＳ１、ＤＳ３とナンドリ
ングしてハイ信号ＬＡＳ２を出力する。

【０１３４】従って、前記ＮＡＮＤゲ−トＮＤ５は一
側、他側入力端子に前記ＮＡＮＤゲ−トＮＤ１、ＮＤ２
からそれぞれ出力されたハイ信号ＬＡＳ１、ＬＡＳ２を
それぞれナンドリングしてロ−信号ＡＴＤを出力する。

【０１３５】この際、前記ＮＡＮＤゲ−トＮＤ３は前記
一側、他側入力端子に印加されたハイ信号ＤＳ１、ロ−
信号ＤＳ２をナンドリングしてハイ信号を出力し、前記
ＮＡＮＤゲ−トＮＤ４は第２側入力端子に前記ＮＡＮＤ
ゲ−トＮＤ２から出力されたハイ信号ＬＡＳ２を印加さ
れ、第３側入力端子に前記ＮＡＮＤゲ−トＮＤ３から出
力されたハイ信号を印加され、前記第１側入力端子に印
加されたハイ信号ＬＡＳ１とナンドリングしてロ−信号
ＤＳ３を出力する。

【０１３６】これにより、前記ＮＡＮＤゲ−トＮＤ１は
第３側入力端子に前記ＮＡＮＤゲ−トＮＤ４から出力さ
れたロ−信号ＤＳ３を印加され、前記第１側、第２側入
力端子に印加されたハイ信号、ロ−信号ＤＳ２とナンド
リングしてハイ信号ＬＡＳ１を出力し、前記ＮＡＮＤゲ
−トＮＤ２は第３側入力端子に前記ＮＡＮＤゲ−トＮＤ
４から出力されたロ−信号ＤＳ３を印加され、前記第１
側、第２側入力端子に印加されたロ−信号、ハイ信号Ｄ
Ｓ１とナンドリングしてハイ信号ＬＡＳ２を出力する。

【０１３７】従って、前記ＮＡＮＤゲ−トＮＤ５は一
側、他側入力端子に前記ＮＡＮＤゲ−トＮＤ１、ＮＤ２
からそれぞれ出力されたハイ信号ＬＡＳ１、ＬＡＳ２を
印加されナンドリングしてロ−信号ＴＤを出力し続け
る。

【０１３８】その後、前記ＮＡＮＤゲ−トＮＤ２から出
力されたハイ信号ＬＡＳ２が信号遅延部４００を経てハ
イ信号ＤＳ２に出力されれば、前記ＮＡＮＤゲ−トＮＤ
３は他側入力端子にその出力されたハイ信号ＤＳ２を印
加され、前記一側入力端子に印加されたハイ信号ＤＳ１
とナンドリングしてロ−信号を出力し、前記ＮＡＮＤゲ
−トＮＤ４は第３側入力端子に前記ＮＡＮＤゲ−トＮＤ
３から出力されたロ−信号を印加され、前記第１側、第
２側入力端子にそれぞれ印加されたハイ信号ＬＡＳ１、
ＬＡＳ２とナンドリングしてハイ信号ＤＳ３を出力す
る。

【０１３９】これにより、前記ＮＡＮＤゲ−ト２０２は
第２側入力端子に前記信号遅延部４００から出力された
ハイ信号ＤＳ２を印加され、前記第３側入力端子に印加
された前記ＮＡＮＤゲ−トＮＤ４から出力されたハイ信
号ＤＳ３を印加され前記第１側入力端子に印加されたハ
イ信号ＤＳ１とナンドリングしてロ−信号ＬＡＳ１を出
力し、前記ＮＡＮＤゲ−トＮＤ２は第３側入力端子に前
記ＮＡＮＤゲ−トＮＤ４から出力されたハイ信号ＤＳ３
を印加され前記第１側、第２側入力端子にそれぞれ印加
されたロ−信号、ハイ信号ＤＳ１とナンドリングしてハ
イ信号ＤＳ２を出力する。

【０１４０】従って、前記ＮＡＮＤゲ−トＮＤ５は一側
入力端子に前記ＮＡＮＤゲ−トＮＤ１から出力されたロ
−信号ＬＡＳ１を印加され、前記他側入力端子に印加さ
れたハイ信号ＬＡＳ２とナンドリングしてハイ信号ＡＴ
Ｄを出力する。

【０１４１】つまり、前記図７Ｂに示したように、パル
ス幅Ａを有するアドレス信号ＡＤＳ２がアドレス遷移検
出回路に入力されれば、前記ＮＡＮＤゲ−トＮＤ５は図
７Ｃに示したメモリ内部で必要とするパルス幅Ｚを有す
るロ−状態のアドレス遷移検出信号ＡＴＤを出力する。

【０１４２】一方、ロ−状態のアドレス信号ＡＤＳ１が
ハイ状態のアドレス信号ＡＤＳ３に遷移され、その遷移
されたアドレス信号ＡＤＳ３のパルス幅Ｂがメモリ内部
で必要とするパルス幅Ｚより大きい場合、そのパルス幅
Ｂを有するハイ信号のアドレス信号ＡＤＳ３が入力さ
れ、図７Ａに示したロ−状態ＬＯＷのチップ選択信号Ｃ
ＳＴｂが入力されれば、アドレス遷移検出回路の動作は
既に説明した通りなので、前記ＮＡＮＤゲ−トＮＤ５を
経て図７Ｃに示したパルス幅Ｚを有するロ−信号ＡＴＤ
及びハイ信号ＡＴＤが順次に出力される。

【０１４３】その後、図７Ｂに示したように、前記ハイ
状態のアドレス信号ＡＤＳ３がロ−状態のアドレス信号
ＡＤＳ４に遷移され入力され、ロ−状態のチップ選択信
号ＤＳＴｂが入力され、前記ＮＯＲゲ−ト１００を経て
ノアリングされハイ状態に出力されれば、前記ＮＡＮＤ
ゲ−トＮＤ１は第１側入力端子にインバ−タ２０１を経
て反転されたロ−信号を印加され、前記第２側、第３側
入力端子に印加されたハイ信号ＤＳ２、ＤＳ３とナンド
リングしてハイ信号ＬＡＳ１を出力する。

【０１４４】そして、前記ＮＡＮＤゲ−トＮＤ２は第１
側入力端子に前記ＮＯＲゲ−ト１００から出力されたハ
イ信号を印加され、前記第２側、第３側入力端子に印加
されたロ−信号ＤＳ１、ハイ信号ＤＳ３とナンドリング
してハイ信号ＬＡＳ２を出力する。

【０１４５】これにより、前記ＮＡＮＤゲ−トＮＤ５は
一側、他側入力端子に前記ＮＡＮＤゲ−トＮＤ１、ＮＤ
２からそれぞれ出力されたハイ信号ＬＡＳ１、ＬＡＳ２
をそれぞれ印加されナンドリングしてロ−信号ＡＴＤを
出力する。

【０１４６】この際、前記ＮＡＮＤゲ−トＮＤ３は一
側、他側入力端子に印加されたロ−信号ＤＳ１、ハイ信
号ＤＳ２を印加されナンドリングしてハイ信号を出力
し、前記ＮＡＮＤゲ−トＮＤ４は第１側、第２側入力端
子に前記ＮＡＮＤゲ−トＮＤ１、ＮＤ２からそれぞれ出
力されたハイ信号ＬＡＳ１、ＬＡＳ２をそれぞれ印加さ
れ、前記第３側入力端子に前記ＮＡＮＤゲ−トＮＤ３か
ら出力されたハイ信号を印加され、前記第３側入力端子
に前記ＮＡＮＤゲ−トＮＤ３から出力されたハイ信号を
印加されナンドリングしてロ−信号ＤＳ３を出力する。

【０１４７】これにより、前記ＮＡＮＤゲ−トＮＤ１は
第３側入力端子に前記ＮＡＮＤゲ−トＮＤ４から出力さ
れたロ−信号ＤＳ３を印加され、前記第１側、第２側入
力端子に印加されたロ−信号、ハイ信号ＤＳ２とナンド
リングしてハイ信号ＬＡＳ１を出力し、前記ＮＡＮＤゲ
−トＮＤ２は第３側入力端子に前記ＮＡＮＤゲ−トＮＤ
４から出力されたロ−信号ＤＳ３を印加され、前記第１
側、第２側入力端子にそれぞれ印加されたハイ信号、ロ
−信号ＤＳ１とナンドリングしてハイ信号ＬＡＳ２を出
力する。

【０１４８】従って、前記ＮＡＮＤゲ−トＮＤ５を経て
ロ−信号ＡＴＤを出力し続ける。その後、前記ＮＡＮＤ
ゲ−トＮＤ１から出力されたハイ信号ＬＡＳ１が信号遅
延部３００を経てハイ信号ＤＳ１に出力されれば、前記
ＮＡＮＤゲ−トＮＤ３は一側入力端子にその出力された
ハイ信号ＤＳ１を印加され、前記他側入力端子に印加さ
れたハイ信号ＤＳ２とナンドリングしてロ−信号を出力
し、前記ＮＡＮＤゲ−トＮＤ４は第３側入力端子に前記
ＮＡＮＤゲ−トＮＤ３から出力されたロ−信号を印加さ
れ前記第１、第２側入力端子に印加されたハイ信号ＬＡ
Ｓ１、ＬＡＳ２とナンドリングしてハイ信号ＤＳ３を出
力する。

【０１４９】これにより、前記ＮＡＮＤゲ−トＮＤ１は
第３側入力端子に前記ＮＡＮＤゲ−トＮＤ４から出力さ
れたハイ信号ＤＳ３を印加され、前記第１側、第２側入
力端子にそれぞれ印加されたロ−信号、ハイ信号ＤＳ２
とナンドリングしてハイ信号ＬＡＳ１を出力し、前記Ｎ
ＡＮＤゲ−トＮＤ２は第２側入力端子に前記信号遅延部
３００から出力されたハイ信号ＤＳ１を印加され、第３
側入力端子に前記ＮＡＮＤゲ−トＮＤ４から出力された
ハイ信号ＤＳ３を印加され、前記第１側入力端子に印加
されたハイ信号とナンドリングしてロ−信号ＬＡＳ２を
出力する。

【０１５０】従って、前記ＮＡＮＤゲ−トＮＤ５は他側
入力端子に前記ＮＡＮＤゲ−トＮＤ２から出力されたロ
−信号ＬＡＳ２を印加され、それぞれ一側入力端子に印
加されたハイ信号ＬＡＳ１とナンドリングしてハイ信号
ＡＴＤを出力する。

【０１５１】それで、図７Ｃに示したパルス幅Ｂを有す
るアドレス信号ＡＤＳ３が入力されれば、図７Ｃに示し
た通り、前記ＮＡＮＤゲ−トＮＤ５からはメモリ内部で
必要とするパルス幅Ｚを有する二つのロ−状態のアドレ
ス遷移検出信号ＡＴＤが出力される。

【０１５２】そして、前記ロ−状態のアドレス信号ＡＤ
Ｓ１がハイ状態のアドレス信号ＡＤＳ３に遷移される
時、前記パルス幅Ｚは前記信号遅延部４００、６００の
遅延時間により決定され、前記ハイ状態のアドレス信号
ＡＤＳ３がロ−状態のアドレス信号ＡＤＳ４に遷移され
る時、前記パルス幅Ｚは前記信号遅延部３００、６００
の遅延時間により決定される。

【０１５３】以下、本発明の第４実施例について詳しく
説明する。図８に示したように、本発明によるメモリの
アドレス遷移検出回路の第４実施例は既に説明した第３
実施例と同一な構成であるＮＯＲゲ−ト１００と、イン
バ−タ２０１及び論理演算部２０２、２０３より構成さ
れたラッチ部２００と、信号遅延部３００、４００と、
論理演算部６０１、６０２より構成された信号遅延部５
００と、論理演算部６００、７００より構成される。

【０１５４】前記論理演算部７００はＮＯＲゲ−トＮＲ
５より構成される。前記論理演算部２０２、２０３はそ
れぞれＮＯＲゲ−トＮＲ１、ＮＲ２より構成され、前記
論理演算部６０１、６０２はそれぞれＮＯＲゲ−トＮＲ
３、ＮＲ４より構成される。

【０１５５】このように構成された本発明によるメモリ
のアドレス遷移検出回路の第４実施例の動作を図９に基
づき詳細に説明する。

【０１５６】まず、初期状態で図９Ａに示したロ−状態
のチップ選択信号ＣＳｂ及びロ−状態のアドレス信号Ａ
ＤＳ１が入力され、ＮＯＲゲ−ト１００を経てノアリン
グされハイ信号に出力されれば、ＮＯＲゲ−トＮＲ１は
第１側入力端子にインバ−タ２０１を経て反転されたロ
−信号を印加され既に説明した通り、第２側、第３側入
力端子に印加される信号ＤＳ２、ＤＳ３の状態によりハ
イ信号ＬＡＳ１を出力し、ＮＯＲゲ−トＮＲ２は第１側
入力端子に前記ＮＯＲゲ−ト１００から出力されたハイ
信号を印加され、第２側、第３側入力端子に印加される
信号ＤＳ１、ＤＳ３に問わずロ−信号ＬＡＳ２を出力す
る。

【０１５７】これにより、前記ＮＯＲゲ−トＮＲ５は一
側、他側入力端子に前記ＮＯＲゲ−トＮＲ１、ＮＲ２か
らそれぞれ出力されたハイ信号ＬＡＳ１、ロ−信号ＬＡ
Ｓ２をそれぞれ印加されノアリングしてロ−信号ＡＴＤ
を出力する。

【０１５８】一方、前記ＮＯＲゲ−トＮＲ１、ＮＲ２か
らそれぞれ出力されたハイ信号ＬＡＳ１、ＬＡＳ２は信
号遅延部３００、４００を経てそれぞれハイ信号ＤＳ
１、ロ−信号ＤＳ２に出力する。

【０１５９】従って、前記ＮＯＲゲ−トＮＲ３は一側、
他側入力端子に前記信号遅延部３００、４００からそれ
ぞれ出力されたハイ信号ＤＳ１、ＤＳ２をそれぞれ印加
されノアリングしてロ−信号を出力し、ＮＯＲゲ−トＮ
Ｒ４は第１側、第２側入力端子に前記ＮＯＲゲ−トＮＲ
１、ＮＲ２からそれぞれ出力されたハイ信号ＬＡＳ１、
ロ−信号ＬＡＳ２を印加され、前記第３側入力端子に前
記ＮＯＲゲ−トＮＲ３から出力されたロ−信号を印加さ
れノアリングしてロ−信号ＤＳ３を出力する。

【０１６０】すると、前記ＮＯＲゲ−トＮＲ１は第２
側、第３側入力端子に前記信号遅延部４００及びＮＯＲ
ゲ−トＮＲ４からそれぞれ出力されたロ−信号ＤＳ２、
ＤＳ３を印加され、前記第１側入力端子に印加されたロ
−信号とノアリングしてハイ信号ＬＡＳ１を出力し、前
記ＮＯＲゲ−トＮＲ２は第２側、第３側入力端子に前記
信号遅延部３００及びＮＯＲゲ−トＮＲ４からそれぞれ
出力されたハイ信号ＤＳ１、ロ−信号ＤＳ３を印加さ
れ、前記第１側入力端子に印加されたハイ信号とノアリ
ングしてロ−信号ＬＡＳ２を出力する。

【０１６１】したがって、前記ＮＯＲゲ−トＮＲ５を経
てロ−信号ＡＴＤを出力し続ける。その後、図９Ｂ、図
９Ｃに示したように、ロ−状態のアドレス信号ＡＤＳ１
がハイ状態のアドレス信号ＡＤＳ２に遷移され、その遷
移されたアドレス信号ＡＤＳ２のパルス幅Ａがメモリ内
部で必要とするアドレス遷移検出信号のパルス幅Ｚより
短い場合、そのパルス幅Ａを有するハイ状態のアドレス
信号ＡＤＳ２が入力され、ロ−状態のチップ選択信号Ｃ
ＳＴｂが入力されれば、その入力された信号ＡＤＳ２、
ＣＳＴｂはＮＯＲゲ−ト１００を経てノアリングされロ
−信号に出力する。

【０１６２】すると、前記ＮＯＲゲ−トＮＲ１は第１側
入力端子にインバ−タ２０１を経て反転されたロ−信号
を印加され、前記第２側、第３側入力端子にそれぞれ印
加されたロ−信号ＤＳ２、ＤＳ３とノアリングしてロ−
信号ＬＡＳ１を出力し、前記ＮＯＲゲ−トＮＲ２は第１
側入力端子に前記ＮＯＲゲ−ト１００から出力されたハ
イ信号を印加され、前記第２側、第３側入力端子に印加
されたハイ信号ＤＳ１、ロ−信号ＤＳ３とノアリングし
てロ−信号ＬＡＳ２を出力する。

【０１６３】従って、前記ＮＯＲゲ−トＮＲ５は一側入
力端子に前記ＮＯＲゲ−トＮＲ１から出力されたロ−信
号ＬＡＳ１を印加され、前記他側入力端子に印加された
ロ−信号ＬＡＳ２とノアリングしてハイ信号ＡＴＤを出
力する。

【０１６４】この際、前記ＮＯＲゲ−トＮＲ３は一側、
他側入力端子に印加されたハイ信号ＤＳ１、ロ−信号Ｄ
Ｓ２をノアリングしてロ−信号を出力し、前記ＮＯＲゲ
−トＮＲ４は第１側入力端子に前記ＮＯＲゲ−トＮＲ１
から出力されたロ−信号ＬＡＳ１を入力され、第３側入
力端子に前記ＮＯＲゲ−トＮＲ３から出力されたロ−信
号を印加され、前記第２側入力端子に印加されたロ−信
号ＬＡＳ２とノアリングしてハイ信号ＤＳ３を出力す
る。

【０１６５】これにより、前記ＮＯＲゲ−トＮＲ１は第
３側入力端子に前記ＮＯＲゲ−トＮＲ４から出力された
ハイ信号ＤＳ３を印加され、前記第１側、第２側入力端
子に印加されたハイ信号、ロ−信号ＤＳ２とノアリング
してロ−信号ＬＡＳ１を出力し、前記ＮＯＲゲ−トＮＲ
２は第３側入力端子に前記ＮＯＲゲ−トＮＲ４からハイ
信号ＤＳ３を印加され、前記第１側、第２側入力端子に
それぞれ印加されたロ−信号、ハイ信号ＤＳ１とノアリ
ングしてロ−信号ＬＡＳ２を出力する。

【０１６６】従って、前記ＮＯＲゲ−トＮＲ５を経てハ
イ信号ＡＴＤを出力し続ける。その後、前記ＮＯＲゲ−
トＮＲ１から出力されるロ−信号ＬＡＳ１が前記信号遅
延部３００を経てロ−信号ＤＳ１に出力されれば、前記
ＮＯＲゲ−トＮＲ３は一側入力端子にその出力されたロ
−信号ＤＳ１を印加され、前記他側入力端子に印加され
たロ−信号ＤＳ２とノアリングしてハイ信号を出力し、
前記ＮＯＲゲ−トＮＲ４は第３入力端子に前記ＮＯＲゲ
−トＮＲ３から出力されたハイ信号を印加され、前記第
１側、第２側入力端子にそれぞれ印加されたロ−信号Ｌ
ＡＳ１、ＬＡＳ２とノアリングしてロ−信号ＤＳ３を出
力する。

【０１６７】従って、前記ＮＯＲゲ−トＮＲ１は第３側
入力端子に前記ＮＯＲゲ−ト６０２から出力されたロ−
信号ＤＳ３を印加され、前記第１側、第２側入力端子に
印加されたハイ信号、ロ−信号ＤＳ２とノアリングして
ロ−信号ＬＡＳ１を出力し、前記ＮＯＲゲ−トＮＲ２は
第２側入力端子に前記信号遅延部３００から出力された
ロ−信号ＤＳ１を印加され、第３側入力端子に前記ＮＯ
Ｒゲ−トＮＲ４から出力されたロ−信号ＤＳ３を印加さ
れ、前記第１側入力端子に印加されたロ−信号とノアリ
ングしてハイ信号ＬＡＳ２を出力する。

【０１６８】それで、前記ＮＯＲゲ−トＮＲ５は他側入
力端子に前記ＮＯＲゲ−ト２０３から出力されたハイ信
号ＬＡＳ２を印加され、前記一側入力端子に印加された
ロ−信号ＬＡＳ１とノアリングしてロ−信号ＡＴＤを出
力する。

【０１６９】その後、前記ＮＯＲゲ−トＮＲ２から出力
されたハイ信号ＬＡＳ２が信号遅延部４００を経てハイ
信号ＤＳ２に出力されれば、前記ＮＯＲゲ−トＮＲ３は
他側入力端子にその出力されたハイ信号ＤＳ２を印加さ
れ、前記一側入力端子に印加されたロ−信号ＤＳ１とノ
アリングしてロ−信号を出力し、前記ＮＯＲゲ−トＮＲ
４は第３入力端子に前記ＮＯＲゲ−トＮＲ３から出力さ
れたロ−信号を印加され、前記第１側、第２側入力端子
に印加されたロ−信号ＬＡＳ１、ロ−信号ＬＡＳ２とノ
アリングしてロ−信号ＤＳ３を出力する。

【０１７０】これにより、前記ＮＯＲゲ−トＮＲ１は第
２側、第３側入力端子に前記信号遅延部４００及びＮＯ
Ｒゲ−トＮＲ４からそれぞれ出力されたハイ信号ＤＳ
２、ロ−信号ＤＳ３を印加されノアリングしてロ−信号
ＬＡＳ１を出力し、前記ＮＯＲゲ−トＮＲ２は第３側入
力端子に前記ＮＯＲゲ−トＮＲ４から出力されたロ−信
号ＤＳ３を印加され前記第１側、第２側入力端子にそれ
ぞれ印加されたロ−信号、ロ−信号ＤＳ１とノアリング
してハイ信号ＬＡＳ２を出力する。

【０１７１】従って、前記ＮＯＲゲ−トＮＲ５を経てロ
−信号ＡＴＤを出力し続ける。つまり、図９Ｂに示した
パルス幅Ａを有するアドレス信号ＡＤＳ２がアドレス遷
移検出回路に入力されれば、前記ＮＯＲゲ−トＮＲ５は
図９Ｃに示したパルス幅Ｚを有する一つのハイ状態のア
ドレス遷移検出信号ＡＴＤを出力する。

【０１７２】一方、図９Ｂに示したように、前記ロ−状
態のアドレスＡＤＳ１からハイ状態のアドレス信号ＡＤ
Ｓ３に遷移され、その遷移されたアドレス信号ＡＤＳ３
のパルス幅Ｂがメモリ内部で必要とするパルス幅Ｚより
広い場合、その遷移されたアドレス信号ＡＤＳ３が入力
され、図９Ａに示したようにロ−状態ＬＯＷのチップ選
択信号ＣＳＴｂが入力されれば、アドレス遷移検出回路
の動作は既に説明したことと同じなので、前記ＮＯＲゲ
−トＮＲ５を経て図９Ｃに示したパルス幅Ｚを有する一
つのハイ状態のアドレス遷移検出信号ＡＴＤ及びロ−信
号ＡＴＤが順次に出力される。

【０１７３】その後、前記ハイ状態のアドレス信号ＡＤ
Ｓ３がロ−状態のアドレス信号ＡＤＳ４に遷移され入力
され、ロ−状態のチップ選択信号ＣＳｂが入力され前記
ＮＯＲゲ−トＮＲ１は第１側入力端子に前記インバ−タ
２０１を経て反転されたロ−信号を印加され、前記第２
側、第３側入力端子に印加されたハイ信号ＤＳ２、ロ−
信号ＤＳ３とノアリングしてロ−信号ＬＡＳ１を出力す
る。

【０１７４】そして、前記ＮＯＲゲ−トＮＲ２は第１側
入力端子に前記ＮＯＲゲ−ト１００から出力されたハイ
信号を印加され、前記第２側、第３側入力端子にそれぞ
れ印加されたロ−信号ＤＳ１、ＤＳ３とノアリングして
ロ−信号ＬＡＳ２を出力する。

【０１７５】これにより、前記ＮＯＲゲ−トＮＲ５は前
記ＮＯＲゲ−トＮＲ１、ＮＲ２からそれぞれ出力された
ロ−信号ＬＡＳ１、ＬＡＳ２をノアリングしてハイ信号
ＡＴＤを出力する。

【０１７６】この際、前記ＮＯＲゲ−ト６０１は前記一
側、他側入力端子に印加されたロ−信号ＤＳ１、ＤＳ２
をノアリングしてロ−信号を出力し、前記ＮＯＲゲ−ト
ＮＲ４は第１側、第２側入力端子に前記ＮＯＲゲ−トＮ
Ｒ１、ＮＲ２からそれぞれ出力されたロ−信号ＬＡＳ
１、ＬＡＳ２をそれぞれ入力され、第３側入力端子に前
記ＮＯＲゲ−トＮＲ３から出力されたロ−信号を印加さ
れハイ信号ＤＳ３を出力する。

【０１７７】これにより、前記ＮＯＲゲ−トＮＲ１は第
３側入力端子に前記ＮＯＲゲ−トＮＲ４から出力された
ハイ信号ＤＳ３を印加され、前記第１側、第２側入力端
子にそれぞれ印加されたロ−信号、ハイ信号ＤＳ２とノ
アリングしてロ−信号ＬＡＳ１を出力し続け、前記ＮＯ
Ｒゲ−トＮＲ２は第３側入力端子に前記ＮＯＲゲ−トＮ
Ｒ４から出力されたハイ信号ＤＳ３を印加され、前記第
１側、第２側入力端子に印加されたハイ信号、ロ−信号
ＤＳ１とノアリングしてロ−信号ＬＡＳ２を出力する。

【０１７８】従って、前記ＮＯＲゲ−トＮＲ５を経てハ
イ信号ＡＴＤを出力し続ける。その後、前記ＮＯＲゲ−
トＮＲ２から出力されたロ−信号ＬＡＳ２が信号遅延部
４００を経てロ−信号ＤＳ２に出力されれば、前記ＮＯ
Ｒゲ−トＮＲ３は他側入力端子にその出力されたロ−信
号ＤＳ２を印加され、前記一側入力端子に印加されたロ
−信号ＤＳ１とノアリングしてハイ信号を出力し、前記
ＮＯＲゲ−トＮＲ４は第３側入力端子に前記ＮＯＲゲ−
ト６０１から出力されたハイ信号を印加され、前記第１
側、第２側入力端子にそれぞれ印加されたロ−信号ＬＡ
Ｓ１、ＬＡＳ２とノアリングしてロ−信号ＤＳ３を出力
する。

【０１７９】これにより、前記ＮＯＲゲ−トＮＲ１は第
３側入力端子に前記ＮＯＲゲ−トＮＲ４から出力された
ロ−信号ＤＳ３を印加され、前記第１側、第２側入力端
子に印加されたロ−信号、ロ信号ＤＳ２とノアリングし
てハイ信号ＬＡＳ１を出力し、前記ＮＯＲゲ−トＮＲ２
は第３側入力端子に前記ＮＯＲゲ−トＮＲ４から出力さ
れたロ−信号ＤＳ３を印加され、前記第１側、第２側入
力端子に印加されたハイ信号、ロ−信号ＤＳ１とノアリ
ングしてロ信号ＬＡＳ２を出力する。

【０１８０】従って、前記ＮＯＲゲ−トＮＲ５は一側入
力端子に前記ＮＯＲゲ−トＮＲ１から出力されたハイ信
号ＬＡＳ１を印加され、前記他側入力端子に印加された
ロ−信号ＬＡＳ２とノアリングしてロ−信号ＡＴＤを出
力する。

【０１８１】つまり、図９Ｂに示したように、パルス幅
Ｂを有するハイ状態のアドレス信号ＡＤＳ３がアドレス
遷移検出回路に入力されれば、図９Ｃに示したように、
ＮＯＲゲ−トＮＲを経てメモリ内部で必要とするパルス
幅Ｚを有する二つのハイ状態のアドレス遷移検出信号Ａ
ＴＤが出力される。

【０１８２】そして、ロ−状態のアドレス信号ＡＤＳ１
がハイ状態のアドレス信号ＡＤＳ２に遷移される時、前
記パルス幅Ｚは前記信号遅延部３００、６００の遅延時
間により決定され、前記ハイ状態のアドレス信号ＡＤＳ
３がロ−状態のアドレス信号ＡＤＳ４に遷移される時、
前記パルス幅Ｚは前記信号遅延部４００、６００の遅延
時間により決定される。

【０１８３】

【発明の効果】以上述べたように、本発明によるメモリ
のアドレス遷移検出回路は、メモリに入力されるアドレ
ス信号のパルス幅の長さに問わずメモリ内部で必要とす
るアドレス遷移検出信号を出力させメモリの誤動作を防
止することによりメモリを安定的に動作させうる。

【図面の簡単な説明】

【図１】従来のメモリのアドレス遷移検出回路図であ
る。

【図２】本発明によるメモリのアドレス遷移検出回路の
第１実施例を示す。

【図３】Ａ〜Ｃは図２の各部の入出力波形図である。

【図４】本発明によるメモリのアドレス遷移検出回路の
第２実施例を示す。

【図５】Ａ〜Ｃは図４の各部の入出力波形図である。

【図６】本発明によるメモリのアドレス遷移検出回路の
第３実施例を示す。

【図７】Ａ〜Ｃは図６の各部の入出力波形図である。

【図８】本発明によるメモリのアドレス遷移検出回路の
第４実施例を示す。

【図９】Ａ〜Ｃは図８の各部の入出力波形図である。

【符号の説明】

１００ ＮＯＲゲ−ト ２００ ラッチ部 ３００、４００ 信号遅延部 ５００ 信号出力部 ６００、７００ 論理演算部

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成８年４月５日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】図２の各部の入出力波形図である。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】図５

【補正方法】変更

【補正内容】

【図５】図４の各部の入出力波形図である。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】図７

【補正方法】変更

【補正内容】

【図７】図６の各部の入出力波形図である。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】図９

【補正方法】変更

【補正内容】

【図９】図８の各部の入出力波形図である。

Claims (26)

【特許請求の範囲】
1. 【請求項１】 入力されるアドレス信号及びチップ選択
   信号をノアリングするＮＯＲゲ−トと、 前記ＮＯＲゲ−トから出力された信号を入力される第１
   ないし第３遅延信号応じてラッチさせ第１、第２ラッチ
   信号をそれぞれ出力するラッチ手段と、 前記ラッチ手段からそれぞれ出力された第１、第２ラッ
   チ信号を所定時間遅延させ第１、第２遅延信号にそれぞ
   れ出力する第１、第２遅延手段と、 前記ラッチ手段からそれぞれ出力された第１、第２ラッ
   チ信号及び前記第１、第２遅延手段からそれぞれ出力さ
   れた第１、第２遅延信号に応じてアドレス遷移検出信号
   を出力する信号出力手段と、 前記信号出力信号に入力される第１、第２ラッチ信号及
   び第１、第２遅延信号を論理演算して前記信号出力手段
   から出力されるアドレス遷移検出信号を遅延させ出力す
   るための第３遅延信号を前記ラッチ手段に出力する第３
   信号遅延手段を含めて構成されることを特徴とするメモ
   リのアドレス遷移検出回路。
2. 【請求項２】 前記ラッチ手段はインバ−タを経て反転
   された前記ＮＯＲゲ−トの出力信号と前記第２、第３信
   号遅延手段からそれぞれ出力された第２、第３遅延信号
   を論理演算する第１論理演算手段と、 前記ＮＯＲゲ−トの出力信号と前記第１、第３遅延手段
   からそれぞれ出力された第１、第３遅延信号を論理演算
   して第２論理演算手段を含めて構成されることを特徴と
   する請求項１に記載のメモリのアドレス遷移検出回路。
3. 【請求項３】 前記第１論理演算手段はＮＡＮＤゲ−ト
   より構成されることを特徴とする請求項２に記載のメモ
   リのアドレス遷移検出回路。
4. 【請求項４】 前記第１論理演算手段はＮＯＲゲ−トよ
   り構成されることを特徴とする請求項２に記載のメモリ
   のアドレス遷移検出回路。
5. 【請求項５】 前記第２論理演算手段はＮＡＮＤゲ−ト
   より構成されることを特徴とする請求項２に記載のメモ
   リのアドレス遷移検出回路。
6. 【請求項６】 前記第２論理演算手段はＮＯＲゲ−トよ
   り構成されることを特徴とする請求項２に記載のメモリ
   のアドレス遷移検出回路。
7. 【請求項７】 前記信号出力手段はソ−ス端子に電源電
   圧端子が連結され、ゲ−ト端子に前記第１信号遅延手段
   と第１遅延信号ラインが連結される第１ＰＭＯＳトラン
   ジスタと、ソ−ス端子に前記第１ＰＭＳＯトランジスタ
   のドレイン端子が連結され、ゲ−ト端子に前記ラッチ手
   段の第１ラッチ信号ラインが連結される第２ＰＭＯＳト
   ランジスタと、ドレイン端子に前記第２ＰＭＯＳトラン
   ジスタのドレイン端子が連結されアドレス遷移検出信号
   ラインと連結され、ゲ−ト端子に前記ラッチ手段の第２
   ラッチ信号ラインが連結される第１ＮＭＯＳトランジス
   タと、ドレイン端子に前記第１ＮＭＯＳトランジスタの
   ソ−ス端子が連結され、ゲ−ト端子に前記第２ＰＭＯＳ
   トランジスタのゲ−ト端子に連結され、ソ−ス端子に接
   地端子が連結される第２ＮＭＯＳトランジスタと、ソ−
   ス端子に電源電圧端子が連結され、ゲ−ト端子に前記第
   ２信号遅延手段の第２遅延信号ラインが連結される第３
   ＰＭＯＳトランジスタと、ソ−ス端子に前記第３ＰＭＯ
   Ｓトランジスタのドレイン端子に連結され、ゲ−ト端子
   に前記第１ＮＭＯＳトランジスタのゲ−ト端子が連結さ
   れる第４ＰＭＯＳトランジスタと、ドレイン端子に前記
   第４ＰＭＯＳトランジスタのドレイン端子が連結され前
   記アドレス遷移検出信号ラインと連結され、ゲ−ト端子
   に前記第３ＰＭＯＳトタンジスタのゲ−ト端子が連結さ
   れる第３ＮＭＯＳトランジスタと、ドレイン端子に前記
   第３ＮＭＯＳトランジスタのソ−ス端子が連結され、ゲ
   −ト端子に前記第１ＰＭＯＳトランジスタのゲ−ト端子
   が連結され、ソ−ス端子に接地端子が連結される第４Ｎ
   ＭＯＳトランジスタを含めて構成されることを特徴とす
   る請求項１に記載のメモリのアドレス遷移検出回路。
8. 【請求項８】 前記信号出力手段はソ−ス端子に電源電
   圧端子が連結され、ゲ−ト端子に前記ラッチ手段の第１
   ラッチ信号ラインが連結される第１ＰＭＯＳトランジス
   タと、ソ−ス端子に前記第１ＰＭＳＯトランジスタのド
   レイン端子が連結され、ゲ−ト端子に前記ラッチ手段の
   第２ラッチ信号ラインが連結される第２ＰＭＯＳトラン
   ジスタと、ドレイン端子に前記第２ＰＭＯＳトランジス
   タのドレイン端子が連結されアドレス遷移検出信号ライ
   ンと連結され、ゲ−ト端子に前記第１ＰＭＯＳトランジ
   スタのゲ−ト端子が連結される第１ＮＭＯＳトランジス
   タと、ドレイン端子に前記第１ＮＭＯＳトランジスタの
   ソ−ス端子が連結され、ゲ−ト端子に前記第２信号遅延
   手段の第２遅延信号ラインが連結され、ソ−ス端子に接
   地端子が連結される第２ＮＭＯＳトランジスタと、ソ−
   ス端子に電源電圧端子が連結され、ゲ−ト端子に前記第
   １信号遅延手段の第１遅延信号ラインが連結される第３
   ＰＭＯＳトランジスタと、ソ−ス端子に前記第３ＰＭＯ
   Ｓトランジスタのドレイン端子が連結され、ゲ−ト端子
   に前記第２ＮＭＯＳトランジスタのゲ−ト端子が連結さ
   れる第４ＰＭＯＳトランジスタと、ドレイン端子に前記
   第４ＰＭＯＳトランジスタのドレイン端子が連結され前
   記アドレス遷移検出信号ラインと連結され、ゲ−ト端子
   に前記第３ＰＭＯＳトタンジスタのゲ−ト端子が連結さ
   れる第３ＮＭＯＳトランジスタと、ドレイン端子に前記
   第３ＮＭＯＳトランジスタのソ−ス端子が連結され、ゲ
   −ト端子に前記第２ＰＭＯＳトランジスタのゲ−ト端子
   が連結され、ソ−ス端子に接地端子が連結される第４Ｎ
   ＭＯＳトランジスタを含めて構成されることを特徴とす
   る請求項１に記載のメモリのアドレス遷移検出回路。
9. 【請求項９】 前記第３信号遅延手段は第１、第２信号
   遅延手段からそれぞれ出力された第１、第２遅延信号を
   論理演算する第１論理演算手段と、 前記第１論理演算手段から出力された信号と前記ラッチ
   手段からそれぞれ出力された第１、第２ラッチ信号を論
   理演算する第２論理演算手段を含めて構成されることを
   特徴とする請求項１に記載のメモリのアドレス遷移検出
   回路。
10. 【請求項１０】 前記第１論理演算手段はＮＡＮＤゲ−
    トより構成されることを特徴とする請求項９に記載のメ
    モリのアドレス遷移検出回路。
11. 【請求項１１】 前記第１論理演算手段はＮＯＲゲ−ト
    より構成されることを特徴とする請求項９に記載のメモ
    リのアドレス遷移検出回路。
12. 【請求項１２】 前記第２論理演算手段はＮＡＮＤゲ−
    トより構成されることを特徴とする請求項９に記載のメ
    モリのアドレス遷移検出回路。
13. 【請求項１３】 前記第２論理演算手段はＮＯＲゲ−ト
    より構成されることを特徴とする請求項９に記載のメモ
    リのアドレス遷移検出回路。
14. 【請求項１４】 入力されるアドレス信号及びチップ選
    択信号をノアリングするＮＯＲゲ−トと、 前記ＮＯＲゲ−トから出力された信号を入力される第１
    ないし第３遅延信号応じてラッチさせ第１、第２ラッチ
    信号をそれぞれ出力するラッチ手段と、 前記ラッチ手段からそれぞれ出力された第１、第２ラッ
    チ信号を所定時間遅延させ第１、第２遅延信号にそれぞ
    れ出力する第１、第２遅延手段と、 前記ラッチ手段からそれぞれ出力された第１、第２遅延
    信号を論理演算してアドレス遷移検出信号を出力する論
    理演算手段と、 前記論理演算手段に入力される第１、第２ラッチ信号及
    び第１、第２ラッチ信号遅延手段からそれぞれ出力され
    る第１、第２遅延信号を論理演算して前記論理演算手段
    から出力されるアドレス遷移検出信号を遅延させるため
    に第３遅延信号を出力する第３信号遅延手段を含めて構
    成されることを特徴とするメモリのアドレス遷移検出回
    路。
15. 【請求項１５】 前記ラッチ手段はインバ−タを経て反
    転された前記ＮＯＲゲ−トの出力信号と前記第２、第３
    信号遅延手段からそれぞれ出力された第２、第３遅延信
    号を論理演算する第１論理演算手段と、 前記ＮＯＲゲ−トの出力信号と前記第１、第３遅延手段
    からそれぞれ出力された第１、第３遅延信号を論理演算
    する第２論理演算手段を含めて構成されることを特徴と
    する請求項１４に記載のメモリのアドレス遷移検出回
    路。
16. 【請求項１６】 前記第１論理演算手段はＮＡＮＤゲ−
    トより構成されることを特徴とする請求項１５に記載の
    メモリのアドレス遷移検出回路。
17. 【請求項１７】 前記第１論理演算手段はＮＯＲゲ−ト
    より構成されることを特徴とする請求項１５に記載のメ
    モリのアドレス遷移検出回路。
18. 【請求項１８】 前記第２論理演算手段はＮＡＮＤゲ−
    トより構成されることを特徴とする請求項１５に記載の
    メモリのアドレス遷移検出回路。
19. 【請求項１９】 前記第２論理演算手段はＮＯＲゲ−ト
    より構成されることを特徴とする請求項１５に記載のメ
    モリのアドレス遷移検出回路。
20. 【請求項２０】 前記論理演算手段はＮＡＮＤゲ−トよ
    り構成されることを特徴とする請求項１４に記載のメモ
    リのアドレス遷移検出回路。
21. 【請求項２１】 前記論理演算手段はＮＯＲゲ−トより
    構成されることを特徴とする請求項１４に記載のメモリ
    のアドレス遷移検出回路。
22. 【請求項２２】 前記第３信号遅延手段は第１、第２信
    号遅延手段からそれぞれ出力された第１、第２遅延信号
    を論理演算する第１論理演算手段と、 前記第１論理演算手段から出力された信号と前記ラッチ
    手段からそれぞれ出力された第１、第２ラッチ信号を論
    理演算する第２論理演算手段を含めて構成されることを
    特徴とする請求項１４に記載のメモリのアドレス遷移検
    出回路。
23. 【請求項２３】 前記第１論理演算手段はＮＡＮＤゲ−
    トより構成されることを特徴とする請求項２２に記載の
    メモリのアドレス遷移検出回路。
24. 【請求項２４】 前記第１論理演算手段はＮＯＲゲ−ト
    より構成されることを特徴とする請求項２２に記載のメ
    モリのアドレス遷移検出回路。
25. 【請求項２５】 前記第２論理演算手段はそれぞれＮＡ
    ＮＤゲ−トより構成されることを特徴とする請求項２２
    に記載のメモリのアドレス遷移検出回路。
26. 【請求項２６】 前記第２論理演算手段はＮＯＲゲ−ト
    より構成されることを特徴とする請求項２２に記載のメ
    モリのアドレス遷移検出回路。