KR100371652B1

KR100371652B1 - 반도체 장치의 프로그램 회로

Info

Publication number: KR100371652B1
Application number: KR10-1999-0057395A
Authority: KR
Inventors: 다마끼사또시
Original assignee: 닛본 덴기 가부시끼가이샤
Priority date: 1998-12-15
Filing date: 1999-12-14
Publication date: 2003-02-11
Also published as: US6205050B1; JP2000182393A; JP3307349B2; KR20000048123A

Abstract

반도체 메모리 장치는 불량 메모리 셀을 용장 메모리 셀로 교체하기 위한 용장 디코더(40)를 갖는다. 용장 디코더(40)는 제1 및 제2 트랜지스터(p1, p2)를 갖는 프로그램 플립플롭(30A)을 포함한다. 제1 트랜지스터(p1)의 부하(Fa)는, 프로그래밍을 위해 레이저 빔에 의해 선택적으로 절단되거나 절단되지 않는 퓨즈(Fa)에 의해 구현되고, 제2 트랜지스터(p2)의 부하(Fb)는 절단되지 않는 복수의 직렬 퓨즈(Fb1, Fb2)를 포함하는 저항기에 의해 구현된다. 용장 디코더(40)는 고속으로 동작하고 전력 소모가 작다.

Description

반도체 장치의 프로그램 회로{PROGRAMMED CIRCUIT IN A SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치의 프로그램 회로에 관한 것으로, 특히 반도체 메모리 장치의 용장 회로 또는 스위칭 회로에 사용하기에 적합한 프로그램 회로에 관한 것이다.

대규모의 저장 용량을 갖는 고집적화 반도체 메모리 장치는 통상 용장 회로를 구비한다. 용장 회로는, 제조후에 제품 테스트에서 불량 메모리 셀이 검출된 경우, 그 불량 메모리 셀을 용장 메모리 셀로 교체할 목적으로 사용된다.

불량 메모리 셀의 검출 및 교체는, 메모리 장치의 칩을 웨이퍼에서 분리시키기 전에 용장 회로에 배치된 용장 퓨즈를 절단하는 수순을 포함한다. 퓨즈 절단은, 용장 메모리 셀로 교체할 불량 메모리 셀의 어드레스를 검출하는 프로그래밍 수순에서 행해진다. 메모리 장치의 정상적인 동작을 확보하기 위해 용장 퓨즈를 완전하게 절단해야 한다.

도 1은 DRAM(15)의 종래의 용장 회로를 도시한다. 용장 회로는 원샷 펄스 발생기(19), 입력 어드레스 신호가 정규 메모리 셀 어레이(16a)에서 불량 메모리 셀의 어드레스를 특정하는지의 여부를 각각 검출하는 복수의 프로그램 회로(17a 내지 17n), 용장 메모리 구동기(18), 각각의 프로그램 회로(17a 내지 17n)와 용장 메모리 구동기(18)로부터 입력을 수신하는 AND 게이트(AND1)를 포함한다. DRAM(15)은 또한 X 디코더(16c), Y 디코더(16d), 정규 메모리 셀 어레이(16a) 및 용장 메모리 셀 어레이(16b)를 포함한다.

도 2a는 도 1에 도시된 프로그램 회로의 예를 도시하고, 도 2b는 도 2a에 도시된 프로그램 분기중 하나를 도시한다. 도 2a의 프로그램 회로(12)는, 메모리 장치에서 사용되는 어드레스 신호의 비트수에 대응하여 도 2b에 도시된 다수의 프로그램 분기(11)를 포함한다. 도 2b에서, p 채널 프리차지 트랜지스터(p11)는 원샷 펄스로서 공급되는 프리차지 신호에 의해 프리차지 기간 동안 턴온되어 접점 "C"를 충전한다. 접점 "C"는 퓨즈(F11)의 온 상태(절단되지 않은 상태) 또는 오프 상태(절단된 상태)에 따라서, 인에이블 신호를 수신하는 n 채널 트랜지스터 "n11"을 통해, 다음 검출 기간 동안에 방전되거나 방전되지 않는다. 접점 "C"의 전위는 결과신호로서 검출되는데, 이 결과 신호는 퓨즈(F11)의 절단 상태 또는 절단되지 않은 상태를 나타낸다.

도 2a에 도시된 프로그램 회로(12)에는 AOB 내지 A3B 뿐만 아니라 비트 A0 내지 A3을 포함하는 입력 어드레스 신호가 공급되는데, A0B 내지 A3B중 "B"는 비트 A0 내지 A3의 "NOT"을 나타낸다. 프로그램 회로(12)가 입력 어드레스 신호로부터 불량 어드레스를 검출하면, 프로그램 회로(12)는 입력 어드레스를 용장 어드레스로 교체하여, 불량 메모리 셀을 용장 메모리 셀로 교체한다.

도 2a의 프로그램 회로(12)에서, AO 내지 A3 및 A0B 내지 A3B의 대응 비트가 하이(high) 레벨이라고 하면, 대응 접점 "C"는 퓨즈가 절단되는지 절단되지 않는지에 따라서 로우(low) 레벨 또는 하이(high) 레벨이 된다. 한편, 퓨즈가 완전히 절단되지 않아서 오프 상태와 온 상태 사이의 중간 저항값을 가지면, 검출 기간 동안 접점 "C"의 전위가 하이 레벨에서 로우 레벨로 떨어지는데 시간이 많이 걸린다. 이렇게 되면, 검출을 위해 소비되는 시간이 길어지게 되고 따라서 메모리 장치의 동작 속도가 느려지거나 검출 기간 동안 오류가 발생한다.

용장 회로의 이러한 불완전한 절단은 최근의 메모리 장치에서 용장 퓨즈의 수가 증가함에 따라 증가하고 있다. 특히, 대규모 저장 용량을 갖고 다단 배선 구조를 갖는 DRAM의 경우, 용장 퓨즈가 일반적으로 하부 배선층으로서 배치된 실리사이드층에 의해 구현되기 때문에, 완전하게 절단한다는 것이 어렵다. 알루미늄층과 같은 금속층으로 구현한 용장 퓨즈의 경우도 마찬가지이다.

도 3a 및 도 3b는 각각 용장 퓨즈를 절단하기 전의 용장 퓨즈의 상면도와 단면도이고, 도 3c 및 도 3d는 용장 퓨즈를 불완전하게 절단한 경우의 문제점을 도시하는 용장 퓨즈의 절단 이후의 도 2a 및 도 2b에 각각 대응하는 상면도와 단면도이다.

도 3b에 도시된 바와 같이, 용장 퓨즈(13b)는 웨이퍼(13)를 덮는 커버막(13c)에 형성된 윈도우(14)를 통해 레이저 빔이 조사된다. 용장 퓨즈(13b)에서 조사되어 기화하고 소산된 부분이 윈도우(14)의 에칭된 부분의 저면부에서 다시 응고되거나, 두꺼운 용장 퓨즈(13b)의 저면부가 완전하게 기화하여 소산되지 않으면, 도 3c 및 도 3d에 도시된 바와 같이, 재 응고부 또는 잔여부 (이하, 단순히 잔여부라고 칭함; 13g)가 퓨즈(13b)의 절단부를 연결할 수 있다. 잔여부(13g)는 통상 퓨즈(13b)의 본래 저항보다 수십 또는 수백배 높은 저항을 갖는다.

다른 경우로, 용장 퓨즈를 통상 고 반사율을 갖는 금속막으로 구현하면, 금속막은 조사된 레이저 빔의 대부분을 반사하고, 잔여부를 남길수 있으며, 따라서 완전하게 절단하기가 어렵다. 이는 용장 퓨즈(13b)의 절단 전후의 단면도를 각각 도시하는 도 3e 및 도3f에 도시한 바와 같이, 텅스텐으로 만든 접촉 플러그(13f)와 접속 배선층(13e 및 13d)으로 용장 퓨즈를 구현한 경우에 특히 그렇다. 그 이유는 텅스텐이 알루미늄 등과는 열 흡수율이 다르기 때문이다.

불완전한 절단 문제를 해결하기 위한 기술이 일본 특허 공보 JP-A-64-67798호에 개시되어 있다. 도 4는 상기 공보에 기술되어 있는 용장 회로의 개선된 프로그램 회로를 도시한다. 도 4에 도시된 용장 회로에서는, 1 비트의 어드레스 신호에 대한 프로그램 회로(17)가 저장된 데이타에 따라 프로그램되는 퓨즈(F12)와, 인에이블 신호가 입력되었을 때 퓨즈(F12)의 프로그래밍에 따라 데이타를 출력하는 플립플롭 회로(FF12)와, 예를 들면, 비트 검출 신호를 전달하는 입력 어드레스의 대응하는 비트 신호 A0 및 AOB를 수신하는 한 쌍의 전송 게이트(G1 및 G2)에 의해 구현되는 출력부(17a)를 갖는다.

이러한 구성에서는, 플립플롭(FF12)이 불완전한 절단의 경우 정확한 출력을 전달하는데 있어서 약간의 지연을 갖기는 해도, 퓨즈(F12)의 불완전한 절단에 관계없이, 퓨즈(F12)의 절단이나 비절단에 대응하는 안정한 출력을 전달한다.

종래의 메모리 장치에서는, 일반적으로 용장 회로의 회로 영역이 작은 것이 바람직하다. 이런 면을 감안할 때, 종래의 메모리 장치에서 각각의 디코더 회로에 제공되는 원샷 펄스 발생기는 제거되는 것이 바람직하다. 또한, 제안된 프로그램 회로에서는, 불완전한 절단의 경우 플립플롭 회로(FF12)에서 발생할 수 있는 지연이 용장 회로에서의 지연 시간에 대해 어려운 설정을 수반한다.

따라서, 본 발명의 목적은 원샷 펄스 발생기를 제거함으로써 용장 회로를 갖는 종래의 메모리 장치의 회로 규모를 소규모화하고 프로그램 회로에서의 지연을 감소시킴으로써 종래의 메모리 장치에서 직면하는 지연의 어려운 타이밍 설정을 해소할 수 있는 개선된 프로그램 플립플롭을 제공하는 것이다.

본 발명은, 제1 전원선과 제2 전원선 사이에 제1 및 제2 트랜지스터와, 이 제1 및 제2 트랜지스터에 직렬로 각각 접속된 제1 및 제2 부하를 포함하고, 각각의 상기 제1 및 제2 트랜지스터는 상대방 쪽의 트랜지스터와 제1 및 제2 부하중 대응하는 부하를 연결하는 접점에 접속된 제어 전극을 갖고, 제1 부하는 그 저항치가 변화되도록 프로그래밍되는 프로그램 플립플롭을 제공한다.

본 발명의 프로그램 플립플롭을 갖는 반도체 메모리 장치의 용장 회로에서는, 용장 회로가 용장 회로의 퓨즈가 불완전하게 절단된 경우에도 고속으로 동작한다. 또한, 용장 회로 내에 원샷 펄스 발생기가 필요없기 때문에, 용장 회로의 회로 규모를 소규모화할 수 있다.

본 발명의 상기한 바와 같은 목적, 특징 및 장점 그리고 그 밖의 목적, 특징 및 장점은 첨부된 도면을 참조하여 다음의 설명으로부터 명백해질 것이다.

도 1은 종래의 용장 회로를 갖는 메모리 장치의 블럭도.

도 2a는 도 1의 용장 회로에 도시된 프로그램 회로의 회로도.

도 2b는 용장 회로의 프로그래밍 분기의 원리에 대한 회로도.

도 3a 내지 도 3f는 용장 퓨즈의 구조 및 용장 퓨즈의 불완전한 절단으로 야기되는 결함을 도시하는 상면도와 단면도.

도 4는 공보에 제안된 프로그램 회로의 개략도.

도 5는 본 발명의 제1 실시예에 따른 프로그램 플립플롭의 개략도.

도 6은 도 5의 프로그램 회로의 변형의 개략도.

도 7은 본 발명의 제2 실시예에 따른 프로그램 플립플롭의 개략도.

도 8은 도 7의 프로그램 플립플롭의 동작을 나타내는 타이밍 챠트.

도 9a는 본 발명의 제3 실시예에 따른 용장 회로의 개략도.

도 9b는 도 9a의 용장 회로를 갖는 반도체 메모리 장치의 블럭도.

도 10a 및 도 10b는 퓨즈가 절단된 경우와 절단되지 않은 경우 각각에 대한 도 9a의 용장 회로의 동작의 타이밍 챠트.

도 11은 본 발명의 제4 실시예에 따른 모드 전환 회로를 갖는 DRAM의 개략도.

도 12a 및 도 12b는 결과 신호가 하이 레벨인 경우와 로우 레벨인 경우 각각에 대한 도 11의 모드 전환 회로의 타이밍 챠트.

<도면의 주요 부분에 대한 부호의 설명>

25 : 용장 회로

26a : 정규 메모리 셀

26b : 용장 메모리 셀

26c : X 디코더

26d : Y 디코더

27a... 27n : 프로그램 회로

28 : 용장 메모리 구동기

지금부터, 첨부된 도면을 참조하여 본 발명을 보다 구체적으로 설명하되, 동일한 구성 요소들은 동일한 참조 번호로 표시한다.

도 5를 참조하면, 본 발명의 제1 실시예에 따른 프로그램 회로 (또는 프로그램 플립플롭; 20)가 VDD 선에 접속된 소스, 상대방 쪽의 p 채널 트랜지스터(p1 및 p2)의 드레인에 접속된 게이트, 및 대응하는 퓨즈(Fa) 또는 부하 저항기(Fb)를 통해 접지선(GND)에 접속된 드레인을 각각 갖는 한 쌍의 p 채널 MOS 트랜지스터(p1 및 p2)를 포함한다. 환언하면, 플립플롭(20)은 VDD 선과 접지선(GND) 사이에 직렬로 접속된 p 채널 트랜지스터(p1)와 퓨즈(Fa)를 포함하는 제1 분기와, VDD 선과 접지선(GND) 사이에 직렬로 접속된 p 채널 트랜지스터(p2)와 부하 저항기(Fb)를 포함하는 제2 분기를 갖는다.

p 채널 트랜지스터(p1)의 부하는 절단 또는 비절단 상태로 프로그램되는 퓨즈(Fa)에 의해 구현되고, p 채널 트랜지스터(p2)의 부하는 프로그램되지 않는 복수 (이 경우에는, 한 쌍)의 직렬 퓨즈(Fb1 및 Fb2)를 포함하는 부하 저항기(Fb)에 의해 구현된다.

부하 저항기(Fb)는, 퓨즈(Fa)가 절단되지 않은 경우에는 퓨즈(Fa)의 저항보다 높고 퓨즈(Fa)가 완전하게 또는 불완전하게 절단된 경우에는 퓨즈(Fa)보다 낮은 저항을 갖는다. 부하 저항기(Fb)를 구현하는 각각의 퓨즈(Fb1 및 Fb2)는 퓨즈(Fa)와 유사한 구성을 갖고 따라서 유사한 저항을 가질 수 있다. 대안적으로는, 부하 저항기(Fb)는 통상의 고정 저항기로 구현될 수 있다.

퓨즈(Fa)를 금속막으로 구현하면, 예를 들면, 완전히 절단된 퓨즈(Fa)는 퓨즈의 본래 저항보다 천배 이상 높은 수 킬로 오옴에서 수 메가 오옴의 저항을 갖고, 불완전하게 절단된 퓨즈(Fa)는 수백 킬로 오옴 정도의 저항을 갖는다.

도 5의 구성에서는, 퓨즈(Fa)의 프로그램된 상태가 p 채널 트랜지스터(p1)의 드레인 접점 (접점 "A")의 전위로서 공급되는 결과 신호의 레벨을 검출함으로써 검출된다.

보다 구체적으로는, 퓨즈(Fa)가 완전하게 또는 불완전하게 절단되면, 퓨즈(Fa)의 저항이 부하 저항기(Fb)의 저항보다 높아져서, 낮은 게이트 전위로 인해 p 채널 트랜지스터(p1)가 턴 온된다. 이렇게 됨으로써 접점 "A"의 전위가 하이 레벨까지 상승되어 p 채널 트랜지스터(p2)를 턴 오프시킴으로써 p 채널 트랜지스터(p2)의 드레인과 p 채널 트랜지스터(p1)의 게이트를 연결하는 접점 "B"가 접지선에 결합되고 이에 따라서 로우 레벨이 된다. 접점 "B"의 로우 레벨은 p채널 트랜지스터(p1)를 본래의 상태와 일치하는 온(on) 상태로 유지하고, 따라서 프로그램 플립플롭이 결국 결과 신호로서 접점 "A"를 통해 하이 레벨을 전달한다.

한편, 퓨즈(Fa)가 절단되지 않으면, 퓨즈(Fa)의 저항이 부하 저항기(Fb)의 저항보다 낮아져서, p 채널 트랜지스터(p2)가 턴 온된다. 따라서, p 채널 트랜지스터(p1)가 턴 오프되어 결국 접점 "A"의 전위를 접지 레벨로 낮춤으로써, 프로그램 플립플롭이 접점 "A"를 통해 로우 레벨의 결과 신호를 전달한다. 본 실시예에서 퓨즈를 절단한 경우나 절단하지 않은 경우에 있어서, 프로그램 플립플롭은 결국 그 상태를 종래의 프로그램 회로에 비해 고속으로 판정한다. 접점 "A"의 레벨은 도 1에 도시된 AND 게이트와 같은 레벨 검출 회로에 의해 검출되어 용장 셀 어레이 내의 용장 메모리 셀을 활성화할 수 있다.

도 5의 프로그램 플립플롭(20)의 변형을 도시하는 도 6을 참조하면, 변형된 플립플롭(21)은 도 5의 p 채널 트랜지스터(p1 및 p2) 대신에 한 쌍의 n 채널 트랜지스터(n5 및 n6)로 구현되고, 나머지 다른 구성은 도 5의 구성과 유사하다. 이 구성에서는, 하이 레벨 및 로우 레벨의 결과 신호가 퓨즈의 비절단 상태 및 절단 상태에 각각 대응한다. 프로그램 플립플롭(20 또는 21)을 갖는 용장 회로는 원샷 펄스 발생기를 필요로 하지 않고, 이로서 본 실시예의 프로그램 플립플롭(20 또는 21)을 갖는 용장 회로의 회로 규모가 작아진다.

도 7을 참조하면, 본 발명의 제2 실시예에 따른 프로그램 플립플롭이 도시되어 있는데, 제2 실시예의 프로그램 플립플롭(30)은, 제1 및 제2 분기에 각각 접속된, 즉, p 채널 트랜지스터(p1 및 p2)와 직렬로 각각 접속된 한 쌍의 전류 차단 n채널 트랜지스터(n1 및 n2)를 추가로 포함한다는 것을 제외하고는 제1 실시예와 유사하다.

보다 구체적으로는, 본 실시예의 프로그램 플립플롭(30)은, 제1 실시예의 구성에 추가로, 퓨즈(Fa)와 접지선(GND) 사이에 접속된 n 채널 트랜지스터(n1)와, 부하 저항기(Fb)와 접지선(GND) 사이에 접속된 n 채널 트랜지스터(n2)를 포함한다. 퓨즈(Fa)와 p 채널 트랜지스터(p1)의 드레인을 연결하는 접점 "A"는 퓨즈(Fa)의 프로그램 상태를 검출하는데 사용되는 결과 신호를 전달한다.

도 8의 타이밍 챠트를 참조하면, 퓨즈(Fa)가 절단되지 않은 경우, 프로그램 플립플롭은 VDD 선의 전위의 천이 상태에 응답한다. 도 8에서, VDD 선의 전위가 천이 상태동안 접지 레벨로부터 상승하여 p 채널 트랜지스터(p1)의 임계 전압(Vtp)을 초과하면, p 채널 트랜지스터(p1)가 턴 온되어, 접점 "A" 및 "B" 모두 VDD 선의 전위에 대해 전위차 Vtp를 유지하면서, 접지 레벨로부터 상승하게 된다.

이 단계에서, 접점 "B" 및 "A"의 전위와 각각 동일한 n 채널 트랜지스터(n1 및 n2)의 게이트 전위는 n 채널 트랜지스터의 임계 전압(Vtn)을 초과하지 않는다. 따라서, n 채널 트랜지스터(n1 및 n2)가 오프되어, 퓨즈(Fa)와 부하 저항기(Fb)를 통과하는 분기 모두 전류가 흐르지 않게된다.

접점 "A" 및 "B"의 전위가, VDD 선의 전위 상승과 함께, n 채널 트랜지스터(n1및 n2)의 임계 전압(Vtn)을 초과하면, n 채널 트랜지스터(n1 및 n2)가 턴 온된다. 따라서, 전류가 VDD 선으로부터 접점 "A" 및 "B"를 통과하여 접지선으로 흐르고, 이에 따라서, 접점 "A"와 "B"를 통과하는 전류의 차로 인해 접점"A"와 "B"간의 전위차가 발생된다.

퓨즈(Fa)의 저항, p 채널 트랜지스터(p1 및 p2)의 온-저항, n 채널 트랜지스터(n1 및 n2)의 온-저항, 및 부하(Fb)를 구성하는 퓨즈 수에 기초하여 결정된 상수를 r, Rp, Rn 및 k(k>1)라고 각각 상정하면, 접점 "A" 및 "B"를 각각 통과하는 전류 IA 및 IB와, 접점 "A" 및 "B"의 전위 VA와 VB는 각각 다음과 같은 관계식으로 표현된다.

IA = VDD/(r+Rn+Rp);

VA = VDD×(r+Rn)/(r+Rp+Rn);

= VDD×{1-Rp/(r+Rp+Rn)};

IB = VDD/(k×r+Rn+Rp); 그리고

VB = VDD×{1-Rp/(k×r+Rp+Rn)}

위의 관계식으로부터, VA<VB를 유지하고, 이 트랜지스터들은 결국 게이트에서의 각각의 전위 VA 및 VB를 수신하여 접점 "A" 및 "B"의 전위를 결정한다. 프로그램 플립플롭(30)의 설정은 접점 "A"의 전위가 접지 전위로 떨어지고 접점 "B"의 전위가 VDD 전위로 상승하게 되도록 하는 것이다. 결정 결과는 접점 "A"의 전위를 판정함으로써 검출된다. 본 실시예에서는, 결정 이후에, 접점 "A" 및 "B"에 전류가 흐르지 않는데, 이러한 사실은 제1 실시예와 비교해 볼 때 본 실시예의 프로그램 회로를 갖는 용장 회로의 전력 소비를 감소시킨다.

한편, 프로그래밍 시에 퓨즈(Fa)가 절단되고, 절단된 퓨즈의 저항이 Rn이라고 상정하면, 관계식은 다음과 같이 표현된다.

IA = VDD/(Rf+Rn+Rp); 그리고

VA = VDD×{1-Rp/(Rf+Rp+Rn)}

여기서, 퓨즈(Fa)가 완전히 절단되면, VA와 VB를 VDD 전위와 접지 전위라고 각각 상정함으로써, 퓨즈의 프로그램 상태가 전위 VA에 의해 검출될 수 있다. 한편, 퓨즈가 불완전하게 절단되면, 적어도 다음과 같은 조건을 만족시킬 것으로 예상된다.

(50 내지 100)×r<Rf

"k" 값이 1<k<50을 만족한다고 상정하면, 상기 관계식은 VA>VB를 도출하고, 퓨즈의 프로그램 상태가 그에 따라서 판정될 수 있다. 이 상태에서는, n 채널 트랜지스터(n1)가 오프가 되어 p 채널 트랜지스터(p2)의 온 오프에 관계없이 VDD 선과 접지선(GND) 간을 흐르는 전류가 중단된다.

상술한 바와 같이, 본 실시예에서는, 프로그래밍 시에 퓨즈(Fa)가 완전하게 또는 불완전하게 절단되어 본래의 저항보다 높은 저항을 갖게 되면, 하이 레벨의 결과 신호가 얻어질 수 있다. 한편, 프로그래밍 시에 퓨즈가 절단되지 않으면, 로우 레벨의 결과 신호가 얻어질 수 있다. 어떤 경우에서든, 프로그램 플립플롭(30)에서 또 다른 플립플롭부를 구성하는 n 채널 트랜지스터(n1 및 n2)는 결정 이후에 프로그램 플립플롭(30) 내에 전류가 흐르는 것을 허용하지 않아서, 프로그램 플립플롭의 전력 소모를 감소시킨다.

또한, 두 접점 "A" 및 "B"의 전위가 프로그램 플립플롭(30)에서 단시간 내에 결정되기 때문에, 퓨즈의 불완전한 절단은 프로그램 플립플롭에서 접점 "A"의 전위판정을 위해 상당한 지연을 야기시키지 않는다.

도 9a를 참조하면, 본 발명의 제3 실시예에 따른 프로그램 플립플롭(30A)을 포함하는 용장 어드레스 디코더(40)가 도시된다. 본 실시예에서는, 부하 저항기(Fb)를 포함하는 플립플롭(30A)의 제2 분기가 개개의 프로그램 퓨즈(Fa0, Fa1,...,Fa7)를 포함하는 복수의 평행한 제1 분기에 공통이다.

어드레스 디코더(40)는 상술한 바와 같은 프로그램 플립플롭(30A), 플립플롭(30A)의 각각의 분기를 프리차지하기 위한 한 쌍의 프리차지 p 채널 트랜지스터(p3 및 p4), 부하 저항기(Fb)와 n 채널 트랜지스터(n2) 사이에 접속된 n 채널 트랜지스터(n3)를 포함한다. 프로그램 퓨즈(Fa0, Fa1,... 또는 Fa7)를 각각 포함하는 평행한 제1 분기들이 제공되는데, 이 분기 수는 입력 어드레스 신호의 비트 수에 2배이다. 이 예에서, 제1 분기의 수는 어드레스 신호의 4 비트에 대응하는 8개이다. 제2 분기의 부하 저항기(Fb)는 퓨즈(Fa)의 저항과 동등한 저항을 각각 갖는 복수 (이 경우에는 2개)의 직렬 퓨즈(Fb1 및 Fb2)로 구현된다.

프리차지 트랜지스터(p3 또는 p4)는 VDD 선에 접속된 소스, 프리차지 신호의 수신을 위한 게이트, 및 프로그램 플립플롭(30A)의 대응하는 분기의 접점 "B" 또는 "A"에 접속된 드레인을 갖는다. N 채널 트랜지스터(n3)는 플립플롭(30A)을 활성화하기 위한 인에이블 신호를 수신한다.

동작시에, 퓨즈(Fa0 내지 Fa7)중 어느것도 절단되지 않으면, 프로그램 퓨즈 각각이 저항 "r"을 갖는다. 따라서, 어드레스 신호의 8개 신호중 "m"개가 하이 레벨이 된다고 상정하면, 퓨즈 어레이의 전체 저항은 r/m이 된다. 8개의 제1 분기의경우, 본 실시예에서와 같이, "m"은 4이다.

도 9b를 참조하면, 도 9a의 프로그램 회로를 갖는 반도체 메모리 장치가 도시된다. 본 실시예의 반도체 메모리 장치는, 도 9a의 프로그램 회로에 의해 구현된 프로그램 회로 구조를 갖고 원샷 펄스 발생기가 없다는 것을 제외하고는 도 1에 도시된 종래의 메모리 장치의 구성과 유사한 구성을 갖는다.

본 실시예에서 퓨즈를 절단하지 않은 경우의 타이밍 챠트를 도시하는 도 10a를 참조하면, 접점 "A" (결과 접점) 및 접점 "B" 모두 시간 t0 이전에 프리차지 신호의 활성화 레벨에 의해 프리차지된 다음, 프리차지 신호가 시간 t0에서 비활성화 레벨로 상승한다. 그 다음, 어드레스 신호 및 인에이블 신호가 거의 동시에, 즉, 시간 t1에서 활성화된다. 어드레스 신호 및 인에이블 신호의 활성화 이후에, 접점 "B"와 접지선(GND) 간에 전위차가 발생하여 전류가 흐르게된다.

접점 "A" 및 "B"의 프리차지로 인해 p 채널 트랜지스터(p1 및 p2)가 오프가 되기 때문에, 접점 "B"와 접지선(GND) 간의 전위차는 접점 "B"와 "A"를 통해 각각 흐르는 전류 IB 및 IA를 다음과 같은 방식으로 결정한다.

IB = VDD/(k×r+Rn); 그리고

IA = VDD/{(r/m)+Rn}

여기서, "k"는 부하 저항기(Fb)를 구성하는 직렬 퓨즈(Fb1 및 Fb2)의 개수이고, "m"은 하이 레벨로 상정한 어드레스 신호의 신호수이며, Rn은 n 채널 트랜지스터(n1 및 n2)의 온-저항이다. 따라서, IA>IB가 되고, VA와 VB의 관계는 VA<VB가 된다.

접점 "A"와 "B"간에 상당한 전위차가 발생하고, 접점 "A"의 전위가 p 채널 트랜지스터의 임계 전압(Vtp)을 초과하면, 접점 "B"에 접속된 드레인을 갖는 p 채널 트랜지스터(p2)가 턴 온된다. p 채널 트랜지스터(p2)의 온 상태가 접점 "B"의 전위를 단 시간내에 VDD 레벨까지 상승시켜 프로그램 플립플롭을 안정화 상태로 결정하고, 접점 "B"와 "A"의 전위는, 도 10a에 도시된 바와 같이 각각 VDD 레벨과 접지 레벨이 된다. 플립플롭의 결정은 입력 어드레스가 용장 어드레스 디코더의 프로그램 어드레스와 일치하지 않는다는 것을 나타낸다.

절단된 퓨즈에 대응하는 어드레스 신호의 비트가 하이인지 로우인지의 조건에 따라서 퓨즈(Fa)의 절단에 대한 2가지 경우가 있다. 대응하는 신호가 하이 레벨인 경우를 여기서는 "히트인 경우(hit case)" 그리고 대응하는 신호가 로우 레벨인 경우를 "미스 히트인 경우(miss hit case)"라고 부르기로 한다.

q개의 어드레스 신호들중 "m"개가 히트이고 "n"개가 미스 히트이고, 각각의 프로그램 퓨즈가 절단된 후에 Rf 저항을 갖는다고 상정하면, 전체 저항 Ro는 다음과 같이 표현된다.

Ro = {(Rf/m)×(r/n)/{(Rf/m)+(r/n)

= {(Rf×r)/(n×Rf+m×r)}

따라서, 다음과 같은 관계식이 얻어질 수 있다.

IB = VDD/(k×r+Rn); 그리고

IA = VDD/{Rf/n×Rf+m×r}×r+Rn}

n=0인 경우 이외에는, 통상 (Rf/n×Rf+m×r)×r<k×r이므로, 용장 회로는 모든 어드레스 신호에 의해 히트이다. 따라서, n≠0이고, IB<IA를 만족한다. 결과 신호는 k≥2의 경우에 대해 로우 레벨을 상정하고, 프로그램 플립플롭이 안정 상태로 결정된다.

n=0일 때, 즉, 용장 회로가 전체 어드레스 신호에 의해 히트이면, 접점 "B" 및 "A"를 각각 흐르는 전류 IB 및 IA는 다음과 같이 결정된다.

IB = VDD/(k×r+Rn); 그리고

IA = VDD/{(Rf/m)+Rn}

IB>IA이면, k×r < Rf/m을 만족한다. 따라서, 퓨즈가 프로그래밍시에 절단된 것으로 판정할 수 있다. 상기 조건 k×r < Rf/m을 만족시키기 위해서, k는 (Rf/r)×(1/m)보다 낮아야 한다. 이는 불완전하게 절단된 퓨즈의 저항 Rf 대 본래 퓨즈의 저항 "r"의 비가 50이고 히트인 경우의 어드레스 신호의 수를 "m"이 10이라면 1<k<5 조건에 의해 만족될 수 있다.

DRAM에서 용장 퓨즈를 이용한 종래의 용장 회로에서는, 1 비트의 어드레스 신호에 통상 한 쌍의 용장 퓨즈가 제공되고, 한 쌍의 퓨즈중 하나는 레이저 빔에 의해 프로그래밍을 위해 선택적으로 절단된다. 이 경우, 레이저 빔을 통과시키기 위해 한 쌍의 퓨즈 둘 다에 윈도우가 제공된다. 본 발명에서는, 부하 저항기에 퓨즈중 하나만이 사용되고, 프로그래밍되지 않기 때문에 한 쌍의 퓨즈에 대해 하나의 윈도우만으로도 충분하다. 따라서, 본 발명에서는 윈도우 수를 감소시켜 점유 영역을 감소시킬 수 있다. 또한, 프로그램 플립플롭은 퓨즈의 절단 또는 비절단을 검출하기 위해 원샷 펄스 신호를 필요로 하지 않기 때문에, DRAM의 점유 면적을 더욱 감소시킨다.

도 11을 참조하면, 본 발명의 제4 실시예에 따른 도 5 또는 도 7의 프로그램 회로를 갖는 DRAM이 도시된다. DRAM은 메모리 장치 외측으로부터 입력 어드레스 신호를 수신하는 대신에 어드레스 신호 시퀀스를 발생하는 내장형 어드레스 카운터(52)를 갖는 형태로 되어 있고, 가변 리프레쉬 주기가 DRAM의 CBR(RAS 이전의 CAS)을 선택하는 프로그램 플립플롭(51)에 의해 구현된다.

DRAM은 최상위 비트(MSB)의 X10T에 의해 특정되는 워드 라인을 갖는 제1 셀 영역 X10T와 MSB의 X10N에 의해 특정되는 워드 라인을 갖는 제2 셀 영역 X10N을 포함하는 메모리 셀 어레이(54)를 갖는다. DRAM은 프로그램 회로(51)를 포함하는 모드 전환 회로(50), 및 X 디코더(53)에 공급될 X 어드레스 시퀀스를 발생시키는 어드레스 카운터(52)를 갖는다. 이 구성에서는, 모드 전환 회로(50)가 DRAM의 CBR 리프레쉬 모드를, 제품형을 선택하기 위한 최종 제조 공정에서, 이하에 후술하는 바와 같이, 1kbit 리프레쉬 모드 DRAM과 2kbit 리프레쉬 모드 DRAM 간을 전환시킨다.

도 12a 및 도 12b는 각각 도 11의 DRAM의 동작에 대한 타이밍 챠트를 도시하는데, 도 12a는 프로그램 플립플롭에서 절단된 퓨즈에 의해 얻어지는 1kbit 리프레쉬 모드 DRAM을 얻기 위한 프로그램 플립플롭으로부터 출력된 하이 레벨의 결과 신호의 경우를 도시하고, 도 12b는 비절단 퓨즈에 의해 얻어지는 2kbit 리프레쉬 모드 DRAM을 얻기 위한 프로그램 플립플롭으로부터 출력된 로우 레벨의 결과 신호의 경우를 도시한다.

도 12a에서, 프로그램 회로(51)의 절단된 퓨즈로 인해, 결과 신호는 하이 레벨을 상정하고, 따라서, 어드레스 카운터(52)의 MSB부(52a)는 MSB 신호선(X10T 및 X10N) 둘 다에 하이 레벨을 전달한다. X 디코더(53)는 MSB를 제외한 어드레스 신호를 디코드하여, 영역(X10T 및 X10N) 모두 리프레쉬를 위해 어느때나 활성화되고, 따라서 DRAM에서 1kbit의 리프레쉬 모드를 얻는다.

도 12b에서, 프로그램 회로(51)의 비절단 퓨즈로 인해, 결과 신호는 로우 레벨을 상정하고, 따라서, 어드레스 카운터(52)의 MSB부(52a)가 신호선(X10T 및 X10N)에 교대로 하이 레벨을 전달한다. X 디코더(53)는 어드레스 신호의 전체 비트를 디코드하여, 영역(X10T 및 X10N)이 리프레쉬를 위해 교대로 활성화됨으로써, DRAM에서 2kbit의 리프레쉬 모드를 얻는다.

본 발명에서는, 상술한 바와 같이, 프로그램 플립플롭이 불완전한 절단 상태인 경우에도 프로그램 퓨즈의 절단 상태를 정확하게 검출하고, 퓨즈의 절단이나 비절단을 검출하는 시간이 불완전한 절단에 의해 크게 영향받지 않는다. 이렇게 함으로써 고속의 검출이 제공된다. 제2 실시예에 기술된 바와 같이, 추가의 전류 차단 트랜지스터를 갖는 프로그램 플립플롭에는 관통 전류가 흐르지 않게 함으로써, 반도체 장치의 전력 소비를 감소시킨다.

상기 실시예들은 단지 예를든 것일 뿐이므로, 본 발명은 상기한 실시예에 제한되지 않고 다양한 변형 및 변경이 본 발명의 범주로부터 벗어나지 않는 한도 내에서 숙련자들로부터 용이하게 이루어질 수 있다.

예를 들면, 프로그램 플립플롭은 바이폴라 트랜지스터로 구현될 수 있고, 퓨즈는 금속막 뿐만 아니라 폴리실리콘막에 의해서도 구현될 수 있다.

Claims

제1 전원선(VDD)과 제2 전원선(GND) 사이에, 제1 및 제2 트랜지스터(p1, p2), 상기 제1 및 제2 트랜지스터(p1, p2)와 직렬로 각각 접속된 제1 및 제2 부하(Fa, Fb)를 포함하고, 각각의 상기 제1 및 제2 트랜지스터(p1, p2)는 상대방 쪽의 트랜지스터(p1, p2)와 상기 제1 및 제2 부하(Fa, Fb)중 대응하는 부하를 연결하는 접점(접점 "A", 접점 "B")에 접속된 제어 전극을 갖고, 상기 제1 부하(Fa)는 그 저항치가 변화되도록 프로그래밍되며, 상기 제2 부하(Fb)는 상기 제1 부하(Fa)가 본래 상태인 경우의 제1 저항치와 상기 제1 부하(Fa)가 절단된 상태인 경우의 제2 저항치 사이의 저항치를 갖는 프로그램 플립플롭(programmed flip-flop).
삭제
제1항에 있어서, 상기 제2 부하(Fb)는 상기 제1 저항치를 각각 갖는 복수의 부하 소자(Fb1, Fb2)를 포함하는 프로그램 플립플롭.
제1항에 있어서, 상기 제1 부하(Fa)는 퓨즈인 프로그램 플립플롭.
제1항에 있어서, 상기 제2 부하(Fb)는 저항기인 프로그램 플립플롭.
제1항에 있어서, 상기 제2 전원선(GND)과 상기 제1 및 제2 부하(Fa, Fb) 사이에 각각 접속된 제3 및 제4 트랜지스터(n1, n2)를 더 포함하는 프로그램 플립플롭.
제6항에 있어서, 상기 제3 및 제4 트랜지스터(n1, n2)는 상기 제1 및 제2 트랜지스터(p1, p2)의 도전형과 반대되는 도전형을 갖고, 각각의 상기 제3 및 제4 트랜지스터(n1, n2)는 상대방 쪽의 트랜지스터(n1, n2)와 상기 제1 및 제2 부하(Fa, Fb)중 대응하는 부하를 연결하는 접점에 접속된 제어 전극을 갖는 프로그램 플립플롭.
제1항에 청구된 프로그램 플립플롭을 포함하는 프로그램 회로(40, 51)를 포함하는 반도체 메모리 장치.
제8항에 있어서, 복수의 정규 메모리 셀을 포함하는 정규 메모리 셀 어레이(26a), 및 복수의 용장 메모리 셀을 포함하는 용장 메모리 셀 어레이(26b)를 갖는 용장 회로(25)를 더 포함하고, 상기 용장 회로(25)는 상기 프로그램 회로(27a)로부터 공급된 출력 신호에 기초하여 상기 정규 메모리 셀들중 하나를 상기 용장 메모리 셀들중 하나로 교체하는 반도체 메모리 장치.
제8항에 있어서, 상기 프로그램 회로(51)를 갖는 모드 전환 회로(50)를 포함하고, 상기 모드 전환 회로(50)는 상기 프로그램 회로(51)로부터의 출력 신호에 기초하여 상기 반도체 메모리 장치의 동작 모드를 전환하는 반도체 메모리 장치.
제8항에 있어서, 상기 동작 모드는 보조(aid) 반도체 메모리 장치의 리프레쉬 모드인 반도체 메모리 장치.
제8항에 있어서, 상기 제2 부하(Fb)는 상기 제1 부하(Fa)가 본래 상태인 경우의 제1 저항치와 상기 제1 부하(Fa)가 절단된 상태인 경우의 제2 저항치 사이의 저항치를 갖는 반도체 메모리 장치.
제8항에 있어서, 상기 제2 부하(Fb)는 상기 제1 저항치를 각각 갖는 복수의 부하 소자(Fb1, Fb2)를 포함하는 반도체 메모리 장치.
제8항에 있어서, 상기 제1 부하(Fa)는 퓨즈인 반도체 메모리 장치.
제8항에 있어서, 상기 제2 부하(Fb)는 저항기인 반도체 메모리 장치.
제8항에 있어서, 상기 제2 전원선(GND)과 상기 제1 및 제2 부하(Fa, Fb) 사이에 각각 접속된 제3 및 제4 트랜지스터(n1, n2)를 더 포함하는 반도체 메모리 장치.
제16항에 있어서, 상기 제3 및 제4 트랜지스터(n1, n2)는 상기 제1 및 제2 트랜지스터(p1, p2)의 도전형과 반대의 도전형을 갖고, 각각의 상기 제3 및 제4 트랜지스터(n1, n2)는 상대방 쪽의 트랜지스터(n1, n2)와 상기 제1 및 제2 부하(Fa, Fb)중 대응하는 부하를 연결하는 접점에 접속된 제어 전극을 갖는 반도체 메모리 장치.