KR100371652B1 - 반도체 장치의 프로그램 회로 - Google Patents
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Abstract
Description
Claims (17)
- 제1 전원선(VDD)과 제2 전원선(GND) 사이에, 제1 및 제2 트랜지스터(p1, p2), 상기 제1 및 제2 트랜지스터(p1, p2)와 직렬로 각각 접속된 제1 및 제2 부하(Fa, Fb)를 포함하고, 각각의 상기 제1 및 제2 트랜지스터(p1, p2)는 상대방 쪽의 트랜지스터(p1, p2)와 상기 제1 및 제2 부하(Fa, Fb)중 대응하는 부하를 연결하는 접점(접점 "A", 접점 "B")에 접속된 제어 전극을 갖고, 상기 제1 부하(Fa)는 그 저항치가 변화되도록 프로그래밍되며, 상기 제2 부하(Fb)는 상기 제1 부하(Fa)가 본래 상태인 경우의 제1 저항치와 상기 제1 부하(Fa)가 절단된 상태인 경우의 제2 저항치 사이의 저항치를 갖는 프로그램 플립플롭(programmed flip-flop).
- 삭제
- 제1항에 있어서, 상기 제2 부하(Fb)는 상기 제1 저항치를 각각 갖는 복수의 부하 소자(Fb1, Fb2)를 포함하는 프로그램 플립플롭.
- 제1항에 있어서, 상기 제1 부하(Fa)는 퓨즈인 프로그램 플립플롭.
- 제1항에 있어서, 상기 제2 부하(Fb)는 저항기인 프로그램 플립플롭.
- 제1항에 있어서, 상기 제2 전원선(GND)과 상기 제1 및 제2 부하(Fa, Fb) 사이에 각각 접속된 제3 및 제4 트랜지스터(n1, n2)를 더 포함하는 프로그램 플립플롭.
- 제6항에 있어서, 상기 제3 및 제4 트랜지스터(n1, n2)는 상기 제1 및 제2 트랜지스터(p1, p2)의 도전형과 반대되는 도전형을 갖고, 각각의 상기 제3 및 제4 트랜지스터(n1, n2)는 상대방 쪽의 트랜지스터(n1, n2)와 상기 제1 및 제2 부하(Fa, Fb)중 대응하는 부하를 연결하는 접점에 접속된 제어 전극을 갖는 프로그램 플립플롭.
- 제1항에 청구된 프로그램 플립플롭을 포함하는 프로그램 회로(40, 51)를 포함하는 반도체 메모리 장치.
- 제8항에 있어서, 복수의 정규 메모리 셀을 포함하는 정규 메모리 셀 어레이(26a), 및 복수의 용장 메모리 셀을 포함하는 용장 메모리 셀 어레이(26b)를 갖는 용장 회로(25)를 더 포함하고, 상기 용장 회로(25)는 상기 프로그램 회로(27a)로부터 공급된 출력 신호에 기초하여 상기 정규 메모리 셀들중 하나를 상기 용장 메모리 셀들중 하나로 교체하는 반도체 메모리 장치.
- 제8항에 있어서, 상기 프로그램 회로(51)를 갖는 모드 전환 회로(50)를 포함하고, 상기 모드 전환 회로(50)는 상기 프로그램 회로(51)로부터의 출력 신호에 기초하여 상기 반도체 메모리 장치의 동작 모드를 전환하는 반도체 메모리 장치.
- 제8항에 있어서, 상기 동작 모드는 보조(aid) 반도체 메모리 장치의 리프레쉬 모드인 반도체 메모리 장치.
- 제8항에 있어서, 상기 제2 부하(Fb)는 상기 제1 부하(Fa)가 본래 상태인 경우의 제1 저항치와 상기 제1 부하(Fa)가 절단된 상태인 경우의 제2 저항치 사이의 저항치를 갖는 반도체 메모리 장치.
- 제8항에 있어서, 상기 제2 부하(Fb)는 상기 제1 저항치를 각각 갖는 복수의 부하 소자(Fb1, Fb2)를 포함하는 반도체 메모리 장치.
- 제8항에 있어서, 상기 제1 부하(Fa)는 퓨즈인 반도체 메모리 장치.
- 제8항에 있어서, 상기 제2 부하(Fb)는 저항기인 반도체 메모리 장치.
- 제8항에 있어서, 상기 제2 전원선(GND)과 상기 제1 및 제2 부하(Fa, Fb) 사이에 각각 접속된 제3 및 제4 트랜지스터(n1, n2)를 더 포함하는 반도체 메모리 장치.
- 제16항에 있어서, 상기 제3 및 제4 트랜지스터(n1, n2)는 상기 제1 및 제2 트랜지스터(p1, p2)의 도전형과 반대의 도전형을 갖고, 각각의 상기 제3 및 제4 트랜지스터(n1, n2)는 상대방 쪽의 트랜지스터(n1, n2)와 상기 제1 및 제2 부하(Fa, Fb)중 대응하는 부하를 연결하는 접점에 접속된 제어 전극을 갖는 반도체 메모리 장치.
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