JP2894556B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2894556B2 JP2894556B2 JP62055906A JP5590687A JP2894556B2 JP 2894556 B2 JP2894556 B2 JP 2894556B2 JP 62055906 A JP62055906 A JP 62055906A JP 5590687 A JP5590687 A JP 5590687A JP 2894556 B2 JP2894556 B2 JP 2894556B2
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Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体記憶装置に関し、特に冗長メモリセ
ルおよびその冗長メモリセルを選択するための冗長デコ
ーダを備えた半導体記憶装置に関するものである。 ［従来の技術］ 複数の正規のメモリセルと少なくとも１つの冗長メモ
リセルとを備えた従来の半導体記憶装置においては、正
規のメモリセルの中に不良が生じた場合、その不良のメ
モリセルへのアクセスを禁止し、その不良のメモリセル
の代わりに冗長メモリセルを選択する冗長デコーダを備
えている。 第３図は、従来の半導体記憶装置における冗長デコー
ダを活性化させるための活性化信号発生回路であり、第
４図は、電源投入時にのみ信号を発生しその信号を第３
図の回路に与える信号発生回路である。 第３図において、第１のｎチャネルトランジスタ31お
よび第２のｎチャネルトランジスタ32のドレインは共通
接続されて、レーザ等により溶断されるヒューズ33を介
して電源端子34に接続されており、ソースはいずれも接
地されている。ヒューズ33と第１および第２のｎチャネ
ルトランジスタ31,32のドレインとの接続点にはインバ
ータ35の入力端子が接続されている。インバータ35の出
力端子は、第２のｎチャネルトランジスタ32のゲートに
接続されているとともに冗長デコーダ36に接続されてい
る。このインバータ35の出力端子から冗長デコーダ活性
化信号SDEが出力される。第１のｎチャネルトランジス
タ31のゲートには、第４図の回路により発生される信号
PORが入力される。 第４図において、ｐチャネルトランジスタ41のソース
は電源端子42に接続されており、ドレインはキャパシタ
43を介して接地されている。また、このｐチャネルトラ
ンジスタ41のゲートは接地されている。ｐチャネルトラ
ンジスタ41のドレインとキャパシタ43との接続点には３
つのインバータ44,45,46が直列に接続されており、最終
端のインバータ46から信号PORが出力される。 次に、第５図の信号波形図を参照しながら、第３図お
よび第４図の回路の動作について説明する。 第４図の回路において、電源投入直後には、ｐチャネ
ルトランジスタ41の電流供給能力は小さく、またキャパ
シタ43の働きにより、インバータ44の入力は「Ｌ」レベ
ルとなる。したがって、インバータ46の出力は「Ｈ」レ
ベルとなる。そして、一定時間経過後、インバータ44の
入力は「Ｈ」レベルとなり、インバータ46の出力は
「Ｌ」レベルとなるので、インバータ46から出力される
信号PORは第５図に示されるような方形波となる。 第３図の回路において、冗長デコーダ36を使用しない
場合には、ヒューズ33を溶断しないので、冗長デコーダ
活性化信号SDEは常時「Ｌ」レベルの状態を続け、第５
図に破線で示すようになる。したがって、冗長デコーダ
36は活性化されない。 一方、冗長デコーダ36を使用する場合には、ヒューズ
33をレーザ等で溶断する。この状態で電源が投入される
と、第４図の回路によって発生される「Ｈ」レベルの信
号PORが第１のｎチャネルトランジスタ31のゲートに入
力される。これによって、インバータ35の入力が「Ｌ」
レベルとなり、インバータ35の出力端子から「Ｈ」レベ
ルの冗長デコーダ活性化信号SDEが出力される。このと
き、インバータ35の出力が「Ｈ」レベルになることによ
って、第２のｎチャネルトランジスタ32がオンするの
で、インバータ35の入力は「Ｌ」レベルに保持され、イ
ンバータ35の出力は「Ｈ」レベルに保持される。 したがって、冗長デコーダ活性化信号SDEは第５図に
実線で示すように「Ｈ」レベルの状態を続ける。 この「Ｈ」レベルの冗長デコーダ活性化信号SDEによ
り冗長デコーダ36が活性化され、不良のメモリセルが冗
長メモリセルで置換されることになる。 ［発明が解決しようとする問題点］ 上記の第４図の回路によって電源投入時に発生する信
号PORは、電源電位が「Ｌ」レベルから「Ｈ」レベルに
なる過程に影響されるので、発生しない場合も起こるな
ど不安定な信号である。したがって、この信号PORに応
答して発生する冗長デコーダ活性化信号SDEも不安定に
なり、冗長デコーダ36の誤動作を引き起こすという問題
があった。 この発明は上記のような問題点を解消するためになさ
れたもので、電源投入時に発生する不安定な信号を用い
ずに、冗長デコーダを活性化させることができる回路を
備えた半導体記憶装置を得ることを目的とする。 ［問題点を解決するための手段］ この発明に係る半導体記憶装置は、置換されるべきメ
モリセルを選択するためのデコーダと、このデコーダを
活性化させる信号を発生する活性化信号発生回路とを備
えている。より詳細には、所定の内部回路を動作させる
ための内部信号に応答して、電源投入からデコーダの活
性化前に少なくとも１度活性状態をとりかつデコーダ活
性化前に非活性状態に戻る第２の内部信号を発生する
内、部信号発生回路をさらに含み、この内部信号発生回
路からの第２の内部信号に基づいて、デコーダを活性化
させる信号が発生される。 ［作用］ この発明に係る半導体記憶装置においては、デコーダ
を活性化させる信号は、電源投入時に発生する不安定な
信号ではなく、所定の内部回路を動作させるための内部
信号の所定のタイミングに基づいて、確実に発生する。 ［実施例］ 以下、この発明の一実施例を図面を用いて説明する。 第１図は、この発明に係る半導体記憶装置における活
性化信号発生回路の一実施例を示している。 NANDゲート１の一方の入力端子ａはインバータ２を介
して信号入力端子３に接続されており、他方の入力端子
ｂは４つのインバータ4,5,6,7を介して信号入力端子３
に接続されている。この信号入力端子３には、半導体記
憶装置の内部回路によって発生される信号▲▼が
入力される。この信号▲▼は通常ローアドレスを
取込むために用いられる信号である。一方、信号▲
▼（図示せず）はコラムアドレスを取込むために用い
られる信号である。 第１のｐチャネルトランジスタ８および第２のｐチャ
ネルトランジスタ９のソースは共通接続されて電源端子
10に接続されている。また、これらの第１のｐチャネル
トランジスタ８および第２のｐチャネルトランジスタ９
のドレインは共通接続されて、レーザ等によって溶断さ
れるヒューズ11を介してｎチャネルトランジスタ12のド
レインに接続されている。第１のｐチャネルトランジス
タ８のゲートおよびｎチャネルトランジスタ12のゲート
は共通接続されて、前記NANDゲート１の出力端子ｃに接
続されている。なお、ｎチャネルトランジスタ12のソー
スは接地されている。 第１および第２のｐチャネルトランジスタ8,9とヒュ
ーズ11との接続点ｄは、インバータ13を介して第２のｐ
チャネルトランジスタ９のゲートに接続されているとと
もに、冗長コラムデコーダ21に接続されている。この接
続点ｄから冗長デコーダ活性化信号SDEが出力され、冗
長コラムデコーダ21に入力される。 次に、第２図の信号波形図を参照しながら第１図の回
路の動作について説明する。 まず、信号▲▼が立ち下がり、半導体記憶装置
がアクティブサイクルに入る。この信号▲▼は信
号入力端子３に入力されているので、NANDゲート１の一
方の入力端子ａの入力はインバータ２により「Ｈ」レベ
ルとなり、NANDゲート１の他方の入力端子ｂの入力はイ
ンバータ4,5,6,7により前記信号▲▼よりも一定
時間遅延して「Ｌ」レベルとなる。この場合、NANDゲー
ト１の出力端子ｃの出力は、信号▲▼が「Ｌ」レ
ベルとなってから入力端子ｂの入力が「Ｌ」レベルとな
るまでの遅延時間のみ「Ｌ」レベルとなる。前記出力端
子ｃの出力は、第２の内部信号の働きをし、電源投入か
らデコーダの活性化前に少なくとも１度活性状態をとり
かつデコーダ活性化前に非活性状態に戻ることが、第２
図から明らかであろう。 冗長コラムデコーダ21を使用しない場合には、ヒュー
ズ11は溶断されないので、NANDゲート１の出力端子ｃの
出力が「Ｈ」レベルのときは冗長デコーダ活性化信号SD
Eは「Ｌ」レベルとなり、逆に、出力端子ｃの出力が
「Ｌ」レベルのときは冗長デコーダ活性化信号SDEは
「Ｈ」レベルとなる。したがって、冗長デコーダ活性化
信号SDEは、第２図に破線で示されるように、出力端子
ｃの出力と相補的な信号波形となる。この場合、冗長デ
コーダ活性化信号SDEが「Ｈ」レベルとなる時点では、
通常、コラムアドレスを取込むための信号▲▼が
立ち下がっていないので、コラムアドレスが取込まれ
ず、冗長コラムデコーダ21は活性化されない。 冗長コラムデコーダ21を使用する場合には、ヒューズ
11をレーザ等で溶断する。この場合、NANDゲート１の出
力端子ｃの出力が「Ｌ」レベルとなると、第１のｐチャ
ネルトランジスタ８によって接続点ｄの電位は「Ｈ」レ
ベルとなる。ヒューズ11は溶断されているため、接続点
ｄの電位が一度「Ｈ」レベルとなると、インバータ13に
よって第２のｐチャネルトランジスタ９がオン状態とな
るので、出力端子ｃの出力が「Ｈ」レベルとなることに
より第１のｐチャネルトランジスタ８がオフ状態となっ
ても接続点ｄの電位は「Ｈ」レベルの状態を保持する。 したがって、冗長デコーダ活性化信号SDEは、第２図
に実線で示すように、「Ｈ」レベルの状態を続け、これ
によって冗長コラムデコーダ21が活性化される。 なお、上記実施例においては、ローアドレスを取込む
ために用いる信号▲▼を用いているが、コラムア
ドレスを取込むために用いる信号▲▼を用いても
よく、また、半導体記憶装置の内部回路により発生され
るその他の内部信号を用いてもよい。 また、上記実施例においては、冗長コラムデコーダを
活性化させる場合について説明しているが、この発明
は、冗長ローデコーダを活性化させる場合にも適用する
ことができ、上記実施例と同様の効果を奏する。 ［発明の効果］ 以上のようにこの発明によれば、選択されるべきメモ
リセルを選択するデコーダを活性化させる信号が、所定
の内部回路を動作させるための内部信号に基づいて確実
に発生されるので、このデコーダの誤動作が回避され
る。
ルおよびその冗長メモリセルを選択するための冗長デコ
ーダを備えた半導体記憶装置に関するものである。 ［従来の技術］ 複数の正規のメモリセルと少なくとも１つの冗長メモ
リセルとを備えた従来の半導体記憶装置においては、正
規のメモリセルの中に不良が生じた場合、その不良のメ
モリセルへのアクセスを禁止し、その不良のメモリセル
の代わりに冗長メモリセルを選択する冗長デコーダを備
えている。 第３図は、従来の半導体記憶装置における冗長デコー
ダを活性化させるための活性化信号発生回路であり、第
４図は、電源投入時にのみ信号を発生しその信号を第３
図の回路に与える信号発生回路である。 第３図において、第１のｎチャネルトランジスタ31お
よび第２のｎチャネルトランジスタ32のドレインは共通
接続されて、レーザ等により溶断されるヒューズ33を介
して電源端子34に接続されており、ソースはいずれも接
地されている。ヒューズ33と第１および第２のｎチャネ
ルトランジスタ31,32のドレインとの接続点にはインバ
ータ35の入力端子が接続されている。インバータ35の出
力端子は、第２のｎチャネルトランジスタ32のゲートに
接続されているとともに冗長デコーダ36に接続されてい
る。このインバータ35の出力端子から冗長デコーダ活性
化信号SDEが出力される。第１のｎチャネルトランジス
タ31のゲートには、第４図の回路により発生される信号
PORが入力される。 第４図において、ｐチャネルトランジスタ41のソース
は電源端子42に接続されており、ドレインはキャパシタ
43を介して接地されている。また、このｐチャネルトラ
ンジスタ41のゲートは接地されている。ｐチャネルトラ
ンジスタ41のドレインとキャパシタ43との接続点には３
つのインバータ44,45,46が直列に接続されており、最終
端のインバータ46から信号PORが出力される。 次に、第５図の信号波形図を参照しながら、第３図お
よび第４図の回路の動作について説明する。 第４図の回路において、電源投入直後には、ｐチャネ
ルトランジスタ41の電流供給能力は小さく、またキャパ
シタ43の働きにより、インバータ44の入力は「Ｌ」レベ
ルとなる。したがって、インバータ46の出力は「Ｈ」レ
ベルとなる。そして、一定時間経過後、インバータ44の
入力は「Ｈ」レベルとなり、インバータ46の出力は
「Ｌ」レベルとなるので、インバータ46から出力される
信号PORは第５図に示されるような方形波となる。 第３図の回路において、冗長デコーダ36を使用しない
場合には、ヒューズ33を溶断しないので、冗長デコーダ
活性化信号SDEは常時「Ｌ」レベルの状態を続け、第５
図に破線で示すようになる。したがって、冗長デコーダ
36は活性化されない。 一方、冗長デコーダ36を使用する場合には、ヒューズ
33をレーザ等で溶断する。この状態で電源が投入される
と、第４図の回路によって発生される「Ｈ」レベルの信
号PORが第１のｎチャネルトランジスタ31のゲートに入
力される。これによって、インバータ35の入力が「Ｌ」
レベルとなり、インバータ35の出力端子から「Ｈ」レベ
ルの冗長デコーダ活性化信号SDEが出力される。このと
き、インバータ35の出力が「Ｈ」レベルになることによ
って、第２のｎチャネルトランジスタ32がオンするの
で、インバータ35の入力は「Ｌ」レベルに保持され、イ
ンバータ35の出力は「Ｈ」レベルに保持される。 したがって、冗長デコーダ活性化信号SDEは第５図に
実線で示すように「Ｈ」レベルの状態を続ける。 この「Ｈ」レベルの冗長デコーダ活性化信号SDEによ
り冗長デコーダ36が活性化され、不良のメモリセルが冗
長メモリセルで置換されることになる。 ［発明が解決しようとする問題点］ 上記の第４図の回路によって電源投入時に発生する信
号PORは、電源電位が「Ｌ」レベルから「Ｈ」レベルに
なる過程に影響されるので、発生しない場合も起こるな
ど不安定な信号である。したがって、この信号PORに応
答して発生する冗長デコーダ活性化信号SDEも不安定に
なり、冗長デコーダ36の誤動作を引き起こすという問題
があった。 この発明は上記のような問題点を解消するためになさ
れたもので、電源投入時に発生する不安定な信号を用い
ずに、冗長デコーダを活性化させることができる回路を
備えた半導体記憶装置を得ることを目的とする。 ［問題点を解決するための手段］ この発明に係る半導体記憶装置は、置換されるべきメ
モリセルを選択するためのデコーダと、このデコーダを
活性化させる信号を発生する活性化信号発生回路とを備
えている。より詳細には、所定の内部回路を動作させる
ための内部信号に応答して、電源投入からデコーダの活
性化前に少なくとも１度活性状態をとりかつデコーダ活
性化前に非活性状態に戻る第２の内部信号を発生する
内、部信号発生回路をさらに含み、この内部信号発生回
路からの第２の内部信号に基づいて、デコーダを活性化
させる信号が発生される。 ［作用］ この発明に係る半導体記憶装置においては、デコーダ
を活性化させる信号は、電源投入時に発生する不安定な
信号ではなく、所定の内部回路を動作させるための内部
信号の所定のタイミングに基づいて、確実に発生する。 ［実施例］ 以下、この発明の一実施例を図面を用いて説明する。 第１図は、この発明に係る半導体記憶装置における活
性化信号発生回路の一実施例を示している。 NANDゲート１の一方の入力端子ａはインバータ２を介
して信号入力端子３に接続されており、他方の入力端子
ｂは４つのインバータ4,5,6,7を介して信号入力端子３
に接続されている。この信号入力端子３には、半導体記
憶装置の内部回路によって発生される信号▲▼が
入力される。この信号▲▼は通常ローアドレスを
取込むために用いられる信号である。一方、信号▲
▼（図示せず）はコラムアドレスを取込むために用い
られる信号である。 第１のｐチャネルトランジスタ８および第２のｐチャ
ネルトランジスタ９のソースは共通接続されて電源端子
10に接続されている。また、これらの第１のｐチャネル
トランジスタ８および第２のｐチャネルトランジスタ９
のドレインは共通接続されて、レーザ等によって溶断さ
れるヒューズ11を介してｎチャネルトランジスタ12のド
レインに接続されている。第１のｐチャネルトランジス
タ８のゲートおよびｎチャネルトランジスタ12のゲート
は共通接続されて、前記NANDゲート１の出力端子ｃに接
続されている。なお、ｎチャネルトランジスタ12のソー
スは接地されている。 第１および第２のｐチャネルトランジスタ8,9とヒュ
ーズ11との接続点ｄは、インバータ13を介して第２のｐ
チャネルトランジスタ９のゲートに接続されているとと
もに、冗長コラムデコーダ21に接続されている。この接
続点ｄから冗長デコーダ活性化信号SDEが出力され、冗
長コラムデコーダ21に入力される。 次に、第２図の信号波形図を参照しながら第１図の回
路の動作について説明する。 まず、信号▲▼が立ち下がり、半導体記憶装置
がアクティブサイクルに入る。この信号▲▼は信
号入力端子３に入力されているので、NANDゲート１の一
方の入力端子ａの入力はインバータ２により「Ｈ」レベ
ルとなり、NANDゲート１の他方の入力端子ｂの入力はイ
ンバータ4,5,6,7により前記信号▲▼よりも一定
時間遅延して「Ｌ」レベルとなる。この場合、NANDゲー
ト１の出力端子ｃの出力は、信号▲▼が「Ｌ」レ
ベルとなってから入力端子ｂの入力が「Ｌ」レベルとな
るまでの遅延時間のみ「Ｌ」レベルとなる。前記出力端
子ｃの出力は、第２の内部信号の働きをし、電源投入か
らデコーダの活性化前に少なくとも１度活性状態をとり
かつデコーダ活性化前に非活性状態に戻ることが、第２
図から明らかであろう。 冗長コラムデコーダ21を使用しない場合には、ヒュー
ズ11は溶断されないので、NANDゲート１の出力端子ｃの
出力が「Ｈ」レベルのときは冗長デコーダ活性化信号SD
Eは「Ｌ」レベルとなり、逆に、出力端子ｃの出力が
「Ｌ」レベルのときは冗長デコーダ活性化信号SDEは
「Ｈ」レベルとなる。したがって、冗長デコーダ活性化
信号SDEは、第２図に破線で示されるように、出力端子
ｃの出力と相補的な信号波形となる。この場合、冗長デ
コーダ活性化信号SDEが「Ｈ」レベルとなる時点では、
通常、コラムアドレスを取込むための信号▲▼が
立ち下がっていないので、コラムアドレスが取込まれ
ず、冗長コラムデコーダ21は活性化されない。 冗長コラムデコーダ21を使用する場合には、ヒューズ
11をレーザ等で溶断する。この場合、NANDゲート１の出
力端子ｃの出力が「Ｌ」レベルとなると、第１のｐチャ
ネルトランジスタ８によって接続点ｄの電位は「Ｈ」レ
ベルとなる。ヒューズ11は溶断されているため、接続点
ｄの電位が一度「Ｈ」レベルとなると、インバータ13に
よって第２のｐチャネルトランジスタ９がオン状態とな
るので、出力端子ｃの出力が「Ｈ」レベルとなることに
より第１のｐチャネルトランジスタ８がオフ状態となっ
ても接続点ｄの電位は「Ｈ」レベルの状態を保持する。 したがって、冗長デコーダ活性化信号SDEは、第２図
に実線で示すように、「Ｈ」レベルの状態を続け、これ
によって冗長コラムデコーダ21が活性化される。 なお、上記実施例においては、ローアドレスを取込む
ために用いる信号▲▼を用いているが、コラムア
ドレスを取込むために用いる信号▲▼を用いても
よく、また、半導体記憶装置の内部回路により発生され
るその他の内部信号を用いてもよい。 また、上記実施例においては、冗長コラムデコーダを
活性化させる場合について説明しているが、この発明
は、冗長ローデコーダを活性化させる場合にも適用する
ことができ、上記実施例と同様の効果を奏する。 ［発明の効果］ 以上のようにこの発明によれば、選択されるべきメモ
リセルを選択するデコーダを活性化させる信号が、所定
の内部回路を動作させるための内部信号に基づいて確実
に発生されるので、このデコーダの誤動作が回避され
る。
【図面の簡単な説明】
第１図はこの発明に係る半導体記憶装置における活性化
信号発生回路の一実施例の回路図、第２図は第１図の回
路の各部の信号波形図、第３図は従来の活性化信号発生
回路の回路図、第４図は電源投入時に信号を発生する信
号発生回路の回路図、第５図は第３図および第４図の回
路により発生される信号の波形図である。 図において、１はNANDゲート、2,4,5,6,7,13はインバー
タ、３は信号入力端子、8,9はｐチャネルトランジス
タ、10は電源端子、11はヒューズ、12はｎチャネルトラ
ンジスタ、▲▼は内部信号、SDEは冗長デコーダ
活性化信号である。 なお、各図中同一符号は同一または相当部分を示す。
信号発生回路の一実施例の回路図、第２図は第１図の回
路の各部の信号波形図、第３図は従来の活性化信号発生
回路の回路図、第４図は電源投入時に信号を発生する信
号発生回路の回路図、第５図は第３図および第４図の回
路により発生される信号の波形図である。 図において、１はNANDゲート、2,4,5,6,7,13はインバー
タ、３は信号入力端子、8,9はｐチャネルトランジス
タ、10は電源端子、11はヒューズ、12はｎチャネルトラ
ンジスタ、▲▼は内部信号、SDEは冗長デコーダ
活性化信号である。 なお、各図中同一符号は同一または相当部分を示す。
フロントページの続き
(72)発明者 堂阪 勝己
伊丹市瑞原４丁目１番地 三菱電機株式
会社エル・エス・アイ研究所内
(72)発明者 小西 康弘
伊丹市瑞原４丁目１番地 三菱電機株式
会社エル・エス・アイ研究所内
(72)発明者 山▲崎▼ 宏之
伊丹市瑞原４丁目１番地 三菱電機株式
会社エル・エス・アイ研究所内
(72)発明者 池田 勇人
伊丹市瑞原４丁目１番地 三菱電機株式
会社エル・エス・アイ研究所内
(72)発明者 下田 正喜
伊丹市瑞原４丁目１番地 三菱電機株式
会社北伊丹製作所内
(56)参考文献 特開 昭58−177599（ＪＰ，Ａ)
特開 昭58−16544（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．複数の第１のメモリセルと、前記複数の第１のメモ
リセルの少なくとも１つと置換されるべき少なくとも１
つの第２のメモリセルとを備えた半導体記憶装置であっ
て、 前記置換されるべき第２のメモリセルを選択するための
デコーダと、 所定の内部回路を動作させるための内部信号に応答し
て、電源投入から前記デコーダの活性化前に活性状態を
とりかつ前記デコーダ活性化前に非活性状態に戻る第２
の内部信号に基づいて、前記デコーダを活性化させる信
号を発生する活性化信号発生回路とを備え、 前記活性化信号発生回路は、 第１の論理レベルに対応する第１の電位を供給する第１
の電源端子と、 前記第１の論理レベルと異なる第２の論理レベルに対応
する第２の電位を供給する第２の電源端子と、 前記第１の電源端子に接続され、前記第２の内部信号の
第１の論理レベルの電位に応答してオフにされ、第２の
論理レベルの電位に応答してオンにされて前記第１の電
源端子からの第１のレベルの電位を出力する第１のスイ
ッチ手段と、 前記第２の電源端子に接続され、前記第２の内部信号の
第１の論理レベルの電位に応答してオンにされて前記第
２の電源端子からの第２レベルの電位を出力し、前記第
２の内部信号の第２論理レベルの電位に応答してオフさ
れる、第２のスイッチ手段と、 前記第１のスイッチ手段に接続され、かつ前記第２のス
イッチ手段にヒューズを介して接続され、それぞれから
の出力を前記デコーダに与える出力ノードと、 前記第１の電源端子に接続され、第１の論理レベルの電
位に応答してオフにされ、第２の論理レベルの電位に応
答してオンにされて前記第１の電源端子からの第１レベ
ルの電位を出力する、かつ前記第１のスイッチ手段に並
列に接続される、第３のスイッチ手段と、 前記出力ノードからの出力を反転させて前記第３のスイ
ッチ手段をオンまたはオフにする反転手段とを備える、
半導体記憶装置。 ２．前記内部信号は前記半導体記憶装置をアクティブに
する信号であることを特徴とする、特許請求の範囲第１
項に記載の半導体記憶装置。 ３．前記半導体記憶装置をアクティブにする信号は、ロ
ウアドレスを取り込むために用いられる信号であること
を特徴とする、特許請求の範囲第２項に記載の半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055906A JP2894556B2 (ja) | 1987-03-10 | 1987-03-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055906A JP2894556B2 (ja) | 1987-03-10 | 1987-03-10 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63222397A JPS63222397A (ja) | 1988-09-16 |
| JP2894556B2 true JP2894556B2 (ja) | 1999-05-24 |
Family
ID=13012154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62055906A Expired - Fee Related JP2894556B2 (ja) | 1987-03-10 | 1987-03-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2894556B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930000821B1 (ko) * | 1990-02-24 | 1993-02-05 | 현대전자산업 주식회사 | 메모리 소자의 저소비 전력 리던던시(Redundancy)회로 |
| KR100340113B1 (ko) * | 1998-06-29 | 2002-09-26 | 주식회사 하이닉스반도체 | 반도체메모리장치 |
| KR100666170B1 (ko) * | 2005-01-17 | 2007-01-09 | 삼성전자주식회사 | 결함 페이지 버퍼로부터의 데이터 전송이 차단되는와이어드 오어 구조의 불휘발성 반도체 메모리 장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5846175B2 (ja) * | 1981-07-22 | 1983-10-14 | 株式会社東芝 | プログラム可能回路 |
| JPS58177599A (ja) * | 1982-04-12 | 1983-10-18 | Toshiba Corp | 半導体集積回路装置 |
-
1987
- 1987-03-10 JP JP62055906A patent/JP2894556B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63222397A (ja) | 1988-09-16 |
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