JPH10209384A - 半導体集積回路、およびその識別方法 - Google Patents
半導体集積回路、およびその識別方法Info
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- JPH10209384A JPH10209384A JP1253197A JP1253197A JPH10209384A JP H10209384 A JPH10209384 A JP H10209384A JP 1253197 A JP1253197 A JP 1253197A JP 1253197 A JP1253197 A JP 1253197A JP H10209384 A JPH10209384 A JP H10209384A
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Abstract
(57)【要約】
【課題】 パッケージに封入された状態で、半導体集積
回路のマスク上の位置およびウエハ上の位置を特定でき
るようにする。 【解決手段】 マスク上で、半導体集積回路の任意の外
部端子に特定の電位を印加すると特定の電流特性を示す
識別回路を設ける。解析時は外部端子に特定の電圧を印
加し、特定の電流特性を示した前記外部端子の端子番号
よりこの半導体集積回路のマスク上の位置を特定する。
さらに、マスク上で前記識別回路をフューズを介して前
記外部端子に接続するように設け、ウエハ上で特定のフ
ューズをカットする。解析時は特定の電流特性を示した
前記外部端子の端子番号よりこの半導体集積回路のウエ
ハ上の位置を特定する。
回路のマスク上の位置およびウエハ上の位置を特定でき
るようにする。 【解決手段】 マスク上で、半導体集積回路の任意の外
部端子に特定の電位を印加すると特定の電流特性を示す
識別回路を設ける。解析時は外部端子に特定の電圧を印
加し、特定の電流特性を示した前記外部端子の端子番号
よりこの半導体集積回路のマスク上の位置を特定する。
さらに、マスク上で前記識別回路をフューズを介して前
記外部端子に接続するように設け、ウエハ上で特定のフ
ューズをカットする。解析時は特定の電流特性を示した
前記外部端子の端子番号よりこの半導体集積回路のウエ
ハ上の位置を特定する。
Description
【０００１】
【発明の属する技術分野】本発明は、その製造条件によ
る識別を行うことが可能な半導体集積回路およびその識
別方法に関するものである。
る識別を行うことが可能な半導体集積回路およびその識
別方法に関するものである。
【０００２】
【従来の技術】半導体集積回路は、集積回路のパターン
が描かれたマスクを使用して、ウエハ上にパターンを焼
き付けて作られる。通常、このマスク上には複数個の半
導体集積回路のパターンが描かれている。このマスクに
よって作られた各チップは、ウエハより切り離されパッ
ケージ封入され、製品化される。
が描かれたマスクを使用して、ウエハ上にパターンを焼
き付けて作られる。通常、このマスク上には複数個の半
導体集積回路のパターンが描かれている。このマスクに
よって作られた各チップは、ウエハより切り離されパッ
ケージ封入され、製品化される。
【０００３】このマスク上に描かれる集積回路のパター
ンは、全く同じ物である場合もあるが、それぞれに変更
を施した複数種類の回路パターンである場合もある。こ
のように複数種類の半導体集積回路が存在する場合に、
識別のための表示が必要となる。実際、半導体集積回路
の種類毎に異なる信号発生回路を形成する方法が特開昭
６０−１９２３４２等に開示されている。しかし前記方
法を用いても、パッケージ封入後、そのチップの種類を
パッケージ上より判断することはできなかった。
ンは、全く同じ物である場合もあるが、それぞれに変更
を施した複数種類の回路パターンである場合もある。こ
のように複数種類の半導体集積回路が存在する場合に、
識別のための表示が必要となる。実際、半導体集積回路
の種類毎に異なる信号発生回路を形成する方法が特開昭
６０−１９２３４２等に開示されている。しかし前記方
法を用いても、パッケージ封入後、そのチップの種類を
パッケージ上より判断することはできなかった。
【０００４】また、製品段階で不良が発見された場合
に、その不良の原因がマスク上に存在するものか、ウエ
ハ上に存在したものであるかを解析する必要がある。す
なわち、不良の原因がダストにあった場合、そのダスト
がマスク上に付着したものなのか、ウエハ上に付着して
正規のパターンを焼き付けることができなかったのかを
特定する必要がある。このため、特開平５−２９９３１
８にはステッパ用レチクルにおいて各回路パターン毎に
その位置を示す表示を示す識別パターンを形成する方法
が、特開平４−２８９８９１には各チップにウエハ内に
おけるそれぞれの位置情報を示す表示を設ける方法がそ
れぞれ開示されている。しかし前記方法を用いても、パ
ッケージ封入後、そのチップがウエハ上のどの位置にあ
ったものであるか、また、そのチップがマスク上のどの
位置にあったものであるかを判断することは不可能であ
った。
に、その不良の原因がマスク上に存在するものか、ウエ
ハ上に存在したものであるかを解析する必要がある。す
なわち、不良の原因がダストにあった場合、そのダスト
がマスク上に付着したものなのか、ウエハ上に付着して
正規のパターンを焼き付けることができなかったのかを
特定する必要がある。このため、特開平５−２９９３１
８にはステッパ用レチクルにおいて各回路パターン毎に
その位置を示す表示を示す識別パターンを形成する方法
が、特開平４−２８９８９１には各チップにウエハ内に
おけるそれぞれの位置情報を示す表示を設ける方法がそ
れぞれ開示されている。しかし前記方法を用いても、パ
ッケージ封入後、そのチップがウエハ上のどの位置にあ
ったものであるか、また、そのチップがマスク上のどの
位置にあったものであるかを判断することは不可能であ
った。
【０００５】このように、従来の半導体集積回路とその
識別方法では、チップの種類、マスクおよびウエハの位
置情報を得るためには、パッケージを破壊して中のチッ
プを取り出し、識別するための回路もしくは表示により
判断するしか方法がなかった。
識別方法では、チップの種類、マスクおよびウエハの位
置情報を得るためには、パッケージを破壊して中のチッ
プを取り出し、識別するための回路もしくは表示により
判断するしか方法がなかった。
【０００６】
【発明が解決しようとする課題】本発明は、上記問題点
を鑑みてなされたもので、各チップをウエハより切り離
してパッケージに封入した後に不良が発生した場合で
も、そのチップの変更履歴等、および、その原因がマス
ク上に付着したダストもしくは欠陥にあるのか、または
ウエハ上に付着したダストに原因があるのか定を、パッ
ケージを破壊することなく容易に特定することを可能に
する。
を鑑みてなされたもので、各チップをウエハより切り離
してパッケージに封入した後に不良が発生した場合で
も、そのチップの変更履歴等、および、その原因がマス
ク上に付着したダストもしくは欠陥にあるのか、または
ウエハ上に付着したダストに原因があるのか定を、パッ
ケージを破壊することなく容易に特定することを可能に
する。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に本発明の第１手段として、複数の外部端子と、前記外
部端子に接続されるパットと、前記外部端子に接続され
る識別回路とを有し、前記識別回路は前記外部端子に特
定の電位が印加されると特定の電流特性を示すことを特
長とする半導体集積回路を提供し、この外部入力端子に
前記特定の電位を印加して得られる電流特性より、半導
体集積回路の識別を行う識別方法を提供する。
に本発明の第１手段として、複数の外部端子と、前記外
部端子に接続されるパットと、前記外部端子に接続され
る識別回路とを有し、前記識別回路は前記外部端子に特
定の電位が印加されると特定の電流特性を示すことを特
長とする半導体集積回路を提供し、この外部入力端子に
前記特定の電位を印加して得られる電流特性より、半導
体集積回路の識別を行う識別方法を提供する。
【０００８】また、上記半導体集積回路において、前記
識別回路の電流特性は、前記半導体集積回路の製造工程
におけるマスク上での位置に対応して定められることを
特長とする半導体集積回路を提供し、前記半導体集積回
路がパッケージに封入された後、この外部入力端子に前
記特定の電位を印加して特定の電流特性を示した外部端
子の端子番号より、前記半導体集積回路パターンが前記
マスク上のどのパターンに相当するかを識別する半導体
集積回路の識別方法を提供する。
識別回路の電流特性は、前記半導体集積回路の製造工程
におけるマスク上での位置に対応して定められることを
特長とする半導体集積回路を提供し、前記半導体集積回
路がパッケージに封入された後、この外部入力端子に前
記特定の電位を印加して特定の電流特性を示した外部端
子の端子番号より、前記半導体集積回路パターンが前記
マスク上のどのパターンに相当するかを識別する半導体
集積回路の識別方法を提供する。
【０００９】また、本発明の第２の手段として、複数の
外部端子と、それぞれの前記外部端子に接続されるパッ
トと、それぞれの前記外部端子にフューズを介して接続
される識別回路とを有し、前記識別回路は前記外部端子
に特定の電位が印加されると特定の電流特性を示すこと
を特長とする半導体集積回路を提供し、製造工程のウエ
ハ状態で、前記複数の半導体集積回路のそれぞれ異なる
少なくとも１つ以上のフューズを切断し、前記半導体集
積回路がパッケージに封入された後、前記入出力端子に
前記特定の電位を印加し、特定の電流特性を示した外部
端子の端子番号より、前記半導体集積回路が前記ウエハ
上のどの位置にあったかを識別する半導体集積回路の識
別方法を提供する。
外部端子と、それぞれの前記外部端子に接続されるパッ
トと、それぞれの前記外部端子にフューズを介して接続
される識別回路とを有し、前記識別回路は前記外部端子
に特定の電位が印加されると特定の電流特性を示すこと
を特長とする半導体集積回路を提供し、製造工程のウエ
ハ状態で、前記複数の半導体集積回路のそれぞれ異なる
少なくとも１つ以上のフューズを切断し、前記半導体集
積回路がパッケージに封入された後、前記入出力端子に
前記特定の電位を印加し、特定の電流特性を示した外部
端子の端子番号より、前記半導体集積回路が前記ウエハ
上のどの位置にあったかを識別する半導体集積回路の識
別方法を提供する。
【００１０】また、本発明の第３の手段として、複数の
外部端子と、それぞれの前記外部端子に接続されるパッ
トと、それぞれの前記外部端子にフューズを介して接続
される識別回路とを有し、前記識別回路は前記外部端子
に特定の電位が印加されるとマスク上での位置に対応し
た異なる電流特性をそれぞれ示すことを特長とする半導
体集積回路を提供し、製造工程のウエハ状態で、前記複
数の半導体集積回路のそれぞれ異なる少なくとも１つ以
上のフューズを切断し、前記半導体集積回路がパッケー
ジに封入された後、前記入出力端子に前記特定の電位を
印加し得られた電流特性より、前記半導体集積回路パタ
ーンが前記マスク上のどのパターンに相当するかを識別
し、前記特定の電流特性を示した外部端子の端子番号よ
り、前記半導体集積回路が前記ウエハ上のどの位置にあ
ったかを識別する半導体集積回路の識別方法を提供す
る。
外部端子と、それぞれの前記外部端子に接続されるパッ
トと、それぞれの前記外部端子にフューズを介して接続
される識別回路とを有し、前記識別回路は前記外部端子
に特定の電位が印加されるとマスク上での位置に対応し
た異なる電流特性をそれぞれ示すことを特長とする半導
体集積回路を提供し、製造工程のウエハ状態で、前記複
数の半導体集積回路のそれぞれ異なる少なくとも１つ以
上のフューズを切断し、前記半導体集積回路がパッケー
ジに封入された後、前記入出力端子に前記特定の電位を
印加し得られた電流特性より、前記半導体集積回路パタ
ーンが前記マスク上のどのパターンに相当するかを識別
し、前記特定の電流特性を示した外部端子の端子番号よ
り、前記半導体集積回路が前記ウエハ上のどの位置にあ
ったかを識別する半導体集積回路の識別方法を提供す
る。
【００１１】
【発明の実施の形態】本発明の実施の形態を図面を用い
て説明する。図１は本発明の半導体集積回路の外部入力
端子近辺の回路である。図１(a) に示すように、外部入
力端子１０１に接続される入力パット１０２があり、こ
の入力パットは入力バッファ１０３等に接続される。ま
た、入力パット１０２は識別回路１０４にも接続され
る。
て説明する。図１は本発明の半導体集積回路の外部入力
端子近辺の回路である。図１(a) に示すように、外部入
力端子１０１に接続される入力パット１０２があり、こ
の入力パットは入力バッファ１０３等に接続される。ま
た、入力パット１０２は識別回路１０４にも接続され
る。
【００１２】図１（ｂ）は図１（ａ）に示した識別回路
１０４をＮＭＯＳトランジスタで構成した場合の回路例
である。トランジスタ１０５のゲート端子とソース端子
は入力パット１０２および入力バッファ１０３に接続さ
れ、ドレインは電源電位ＶDDに接続される。外部入力端
子１０１に電源電位ＶDDよりもＮＭＯＳトランジスタ１
０５のしきい値分だけ高い電位を印加すると外部入力端
子１０１と電源電位ＶDDの間に電流が流れる。
１０４をＮＭＯＳトランジスタで構成した場合の回路例
である。トランジスタ１０５のゲート端子とソース端子
は入力パット１０２および入力バッファ１０３に接続さ
れ、ドレインは電源電位ＶDDに接続される。外部入力端
子１０１に電源電位ＶDDよりもＮＭＯＳトランジスタ１
０５のしきい値分だけ高い電位を印加すると外部入力端
子１０１と電源電位ＶDDの間に電流が流れる。
【００１３】図１（ｃ）は図１（ａ）に示した識別回路
１０４を抵抗素子で構成した場合の回路例である。抵抗
素子１０６の一端は入力パット１０２および入力バッフ
ァ１０３に接続され、他端は接地電位ＶSSに接続され
る。外部入力端子１０１に接地電位ＶSSより高い電位が
印加すると外部入力端子１０１と接地電位ＶSSの間に電
流が流れる。
１０４を抵抗素子で構成した場合の回路例である。抵抗
素子１０６の一端は入力パット１０２および入力バッフ
ァ１０３に接続され、他端は接地電位ＶSSに接続され
る。外部入力端子１０１に接地電位ＶSSより高い電位が
印加すると外部入力端子１０１と接地電位ＶSSの間に電
流が流れる。
【００１４】次に、前記識別回路１０４を用いた半導体
集積回路とその識別方法の第1 の実施例を図２に基づい
て説明する。図２（ａ）は第１の実施例の半導体集積回
路を作るためのマスクを示す図であり、マスク２０５上
に４つの半導体集積回路のパターン２０１〜２０４があ
る。今、マスク２０５上の４つパターンの入力端子はそ
れぞれ図２（ｂ）のように作られるとする。すなわち、
パターン１（２０１）のＸ1 入力端子（１０１１）と、
パターン２（２０２）のＸ2 入力端子（１０１２）と、
パターン3 （２０３）のＸ3 入力端子（１０１３）と、
パターン４（２０４）のＸ4 入力端子（１０１４）には
それぞれ、図１（ａ）に示す識別回路１０４１〜１０４
４が設けられる。
集積回路とその識別方法の第1 の実施例を図２に基づい
て説明する。図２（ａ）は第１の実施例の半導体集積回
路を作るためのマスクを示す図であり、マスク２０５上
に４つの半導体集積回路のパターン２０１〜２０４があ
る。今、マスク２０５上の４つパターンの入力端子はそ
れぞれ図２（ｂ）のように作られるとする。すなわち、
パターン１（２０１）のＸ1 入力端子（１０１１）と、
パターン２（２０２）のＸ2 入力端子（１０１２）と、
パターン3 （２０３）のＸ3 入力端子（１０１３）と、
パターン４（２０４）のＸ4 入力端子（１０１４）には
それぞれ、図１（ａ）に示す識別回路１０４１〜１０４
４が設けられる。
【００１５】このマスク２０５によってウエハ上にパタ
ーンを焼き付けたものを図2 （ｃ）に示す。図２（ｃ）
のチップ番号が１である集積回路はマスク２０５のパタ
ーン１（２０１）が転写されたものであり、そのＸ1 入
力端子（１０１１）には識別回路１０４１が形成され
る。同様にして、チップ番号が２である集積回路のＸ2
入力端子（１０１２）には識別回路１０４２が、チップ
番号が３である集積回路Ｘ3 入力端子（１０１３）には
識別回路１０４３が、チップ番号が４である集積回路Ｘ
4 入力端子（１０１４）には識別回路１０４４が形成さ
れる。
ーンを焼き付けたものを図2 （ｃ）に示す。図２（ｃ）
のチップ番号が１である集積回路はマスク２０５のパタ
ーン１（２０１）が転写されたものであり、そのＸ1 入
力端子（１０１１）には識別回路１０４１が形成され
る。同様にして、チップ番号が２である集積回路のＸ2
入力端子（１０１２）には識別回路１０４２が、チップ
番号が３である集積回路Ｘ3 入力端子（１０１３）には
識別回路１０４３が、チップ番号が４である集積回路Ｘ
4 入力端子（１０１４）には識別回路１０４４が形成さ
れる。
【００１６】このようにして形成された半導体集積回路
チップをパッケージに封入した後、チップの外部入力端
子に特定の電位を印加して、特定の電流特性を示した端
子番号よりそのチップの変更履歴等を特定することが可
能となる。すなわち、外部入力端子Ｘ1 が特定の電流特
性を示したチップはマスク上のパターン１の変更履歴を
有するものである。同様にして、外部入力端子Ｘ2 が電
流特性を示したチップはマスク上のパターン２の変更履
歴を、外部入力端子Ｘ３が電流特性を示したチップはマ
スク上のパターン３の変更履歴を、外部入力端子Ｘ４が
電流特性を示したチップはマスク上のパターン４の変更
履歴を有することになる。
チップをパッケージに封入した後、チップの外部入力端
子に特定の電位を印加して、特定の電流特性を示した端
子番号よりそのチップの変更履歴等を特定することが可
能となる。すなわち、外部入力端子Ｘ1 が特定の電流特
性を示したチップはマスク上のパターン１の変更履歴を
有するものである。同様にして、外部入力端子Ｘ2 が電
流特性を示したチップはマスク上のパターン２の変更履
歴を、外部入力端子Ｘ３が電流特性を示したチップはマ
スク上のパターン３の変更履歴を、外部入力端子Ｘ４が
電流特性を示したチップはマスク上のパターン４の変更
履歴を有することになる。
【００１７】また、マスク上のパターンの回路が同一の
場合、上記方法を用いることによりパッケージ封入後で
も、そのチップのマスク上の位置を特定することができ
る。すなわち、外部入力端子Ｘ1 が電流特性を示したチ
ップはマスク上のパターン１が転写されたものである。
同様にして、外部入力端子Ｘ2 が電流特性を示したチッ
プはマスク上のパターン２が、外部入力端子Ｘ３が電流
特性を示したチップはマスク上のパターン３が、外部入
力端子Ｘ４が電流特性を示したチップはマスク上のパタ
ーン４が転写されたものであるということになる。この
ことより、多数のサンプルを調査した時、不良となって
いるチップがマスク上のある１ヶ所に集中していれば、
マスク上にダストの付着等の欠陥があると考えられる。
それに対して、全く依存性がなければウエハ上での欠陥
が原因と予測でき、不良原因の切り分け作業が格段容易
になる。
場合、上記方法を用いることによりパッケージ封入後で
も、そのチップのマスク上の位置を特定することができ
る。すなわち、外部入力端子Ｘ1 が電流特性を示したチ
ップはマスク上のパターン１が転写されたものである。
同様にして、外部入力端子Ｘ2 が電流特性を示したチッ
プはマスク上のパターン２が、外部入力端子Ｘ３が電流
特性を示したチップはマスク上のパターン３が、外部入
力端子Ｘ４が電流特性を示したチップはマスク上のパタ
ーン４が転写されたものであるということになる。この
ことより、多数のサンプルを調査した時、不良となって
いるチップがマスク上のある１ヶ所に集中していれば、
マスク上にダストの付着等の欠陥があると考えられる。
それに対して、全く依存性がなければウエハ上での欠陥
が原因と予測でき、不良原因の切り分け作業が格段容易
になる。
【００１８】このように、半導体集積回路の任意の外部
入力端子に図１（ａ）に示すような識別回路１０４を設
けることによって、パッケージに封入された状態でもそ
の半導体集積回路の変更履歴およびマスク上の位置等を
識別することができるようになる。次に、半導体集積回
路とその識別方法の別の実施例を以下に説明する。
入力端子に図１（ａ）に示すような識別回路１０４を設
けることによって、パッケージに封入された状態でもそ
の半導体集積回路の変更履歴およびマスク上の位置等を
識別することができるようになる。次に、半導体集積回
路とその識別方法の別の実施例を以下に説明する。
【００１９】図３は本発明の半導体集積回路の外部入力
端子近辺の回路である。図３(a) に示すように、外部入
力端子３０１に接続される入力パット３０２があり、こ
の入力パットは入力バッファ３０３等に接続される。ま
た、入力パット３０２は、フューズ３０４を介して識別
回路３０５にも接続される。
端子近辺の回路である。図３(a) に示すように、外部入
力端子３０１に接続される入力パット３０２があり、こ
の入力パットは入力バッファ３０３等に接続される。ま
た、入力パット３０２は、フューズ３０４を介して識別
回路３０５にも接続される。
【００２０】図３（ｂ）は図３（ａ）に示した識別回路
３０５をＮＭＯＳトランジスタで構成した場合の回路例
である。トランジスタ３０６のソース端子はフューズを
介して入力バッファ３０３および入力パット３０２に接
続され、ゲート端子は入力バッファ３０３および入力パ
ット３０２に接続され、ドレインは電源電位ＶDDに接続
される。外部入力端子３０１に電源電位ＶDDよりもＮＭ
ＯＳトランジスタ３０６のしきい値分だけ高い電位を印
加すると外部入力端子３０１と電源電位ＶDDの間に電流
が流れる。
３０５をＮＭＯＳトランジスタで構成した場合の回路例
である。トランジスタ３０６のソース端子はフューズを
介して入力バッファ３０３および入力パット３０２に接
続され、ゲート端子は入力バッファ３０３および入力パ
ット３０２に接続され、ドレインは電源電位ＶDDに接続
される。外部入力端子３０１に電源電位ＶDDよりもＮＭ
ＯＳトランジスタ３０６のしきい値分だけ高い電位を印
加すると外部入力端子３０１と電源電位ＶDDの間に電流
が流れる。
【００２１】図３（ｃ）は図３（ａ）に示した識別回路
３０５を抵抗素子で構成した場合の回路例である。抵抗
素子３０７の一端はフューズ３０４を介して入力バッフ
ァ３０３および入力パット３０２に接続され、他端は接
地電位ＶSSに接続される。外部入力端子３０１に接地電
位ＶSSより高い電位が印加すると外部入力端子３０１と
接地電位ＶSSの間に電流が流れる。
３０５を抵抗素子で構成した場合の回路例である。抵抗
素子３０７の一端はフューズ３０４を介して入力バッフ
ァ３０３および入力パット３０２に接続され、他端は接
地電位ＶSSに接続される。外部入力端子３０１に接地電
位ＶSSより高い電位が印加すると外部入力端子３０１と
接地電位ＶSSの間に電流が流れる。
【００２２】次に、前記フューズ３０４および前記識別
回路３０５を用いた半導体集積回路とその識別方法の第
２の実施例を図４に基づいて説明する。図４（ａ）は第
２の実施例の半導体集積回路を作るためのマスクを示す
図であり、マスク４０５上に４つの半導体集積回路のパ
ターン４０１〜４０４がある。今、マスク４０５上の４
つパターンの入力端子はそれぞれ図４（ｂ）のように作
られるとする。すなわち、パターン１（４０１）〜４
（４０４）のＸ１入力端子（３０１１）〜Ｘｎ入力端子
（３０１ｎ）には図３に示す識別回路３０５１〜３０５
ｎが設けられる。このマスク４０５によってウエハ上に
パターンを焼き付けたものは、当然のことながらすべて
同じパターンである。
回路３０５を用いた半導体集積回路とその識別方法の第
２の実施例を図４に基づいて説明する。図４（ａ）は第
２の実施例の半導体集積回路を作るためのマスクを示す
図であり、マスク４０５上に４つの半導体集積回路のパ
ターン４０１〜４０４がある。今、マスク４０５上の４
つパターンの入力端子はそれぞれ図４（ｂ）のように作
られるとする。すなわち、パターン１（４０１）〜４
（４０４）のＸ１入力端子（３０１１）〜Ｘｎ入力端子
（３０１ｎ）には図３に示す識別回路３０５１〜３０５
ｎが設けられる。このマスク４０５によってウエハ上に
パターンを焼き付けたものは、当然のことながらすべて
同じパターンである。
【００２３】このウエハ上に焼き付けられたパターンの
任意のフューズをカットしたものの概略を図４（ｃ）に
示す。図４（ｃ）で例えば、チップＡはＸ１入力端子に
接続されるフューズ３０４１だけを残してその他のフュ
ーズをカットする。チップＢはＸ４入力端子に接続され
るフューズ３０４４だけを残してその他のフューズをカ
ットする。チップＣはＸ１入力端子に接続されるフュー
ズ３０４１とＸ２入力端子に接続されるフューズ３０４
２を残してそれ以外のフューズをカットする。チップＤ
はＸｎ入力端子に接続されるフューズ３０４ｎだけをカ
ットする。このように、任意のフューズをカットするこ
とにより、各入力端子Ｘ１〜Ｘｎと識別回路３０５１〜
３０５ｎとの接続状態をチップ毎に変化させる。メモリ
製品の場合には、このフューズカットの工程をリダンダ
ンシー用セルのアドレス記憶用フューズのカット工程と
同時に行ってもよい。
任意のフューズをカットしたものの概略を図４（ｃ）に
示す。図４（ｃ）で例えば、チップＡはＸ１入力端子に
接続されるフューズ３０４１だけを残してその他のフュ
ーズをカットする。チップＢはＸ４入力端子に接続され
るフューズ３０４４だけを残してその他のフューズをカ
ットする。チップＣはＸ１入力端子に接続されるフュー
ズ３０４１とＸ２入力端子に接続されるフューズ３０４
２を残してそれ以外のフューズをカットする。チップＤ
はＸｎ入力端子に接続されるフューズ３０４ｎだけをカ
ットする。このように、任意のフューズをカットするこ
とにより、各入力端子Ｘ１〜Ｘｎと識別回路３０５１〜
３０５ｎとの接続状態をチップ毎に変化させる。メモリ
製品の場合には、このフューズカットの工程をリダンダ
ンシー用セルのアドレス記憶用フューズのカット工程と
同時に行ってもよい。
【００２４】このようにして形成された半導体集積回路
チップをパッケージに封入した後、チップの外部入力端
子に特定の電位を印加して、特定の電流特性を示した端
子番号よりそのチップのウエハ上での位置を特定するこ
とが可能となる。すなわち、外部入力端子Ｘ１が電流特
性を示したチップはチップＡである。同様にして、外部
入力端子Ｘ４が電流特性を示したチップはチップＢ、外
部入力端子Ｘ１とＸ２が電流特性を示したチップはチッ
プＣ、外部入力端子Ｘｎだけが電流特性を示さなかった
チップはチップＤであるということになる。
チップをパッケージに封入した後、チップの外部入力端
子に特定の電位を印加して、特定の電流特性を示した端
子番号よりそのチップのウエハ上での位置を特定するこ
とが可能となる。すなわち、外部入力端子Ｘ１が電流特
性を示したチップはチップＡである。同様にして、外部
入力端子Ｘ４が電流特性を示したチップはチップＢ、外
部入力端子Ｘ１とＸ２が電流特性を示したチップはチッ
プＣ、外部入力端子Ｘｎだけが電流特性を示さなかった
チップはチップＤであるということになる。
【００２５】このように、半導体集積回路の複数の外部
出力端子に図３（ａ）に示すような識別回路３０５をフ
ューズ３０４を介して設けることによって、パッケージ
に封入された状態でもその半導体集積回路のウエハ上の
位置を識別することができるようになる。
出力端子に図３（ａ）に示すような識別回路３０５をフ
ューズ３０４を介して設けることによって、パッケージ
に封入された状態でもその半導体集積回路のウエハ上の
位置を識別することができるようになる。
【００２６】次に、図３に示したフューズ３０４および
識別回路３０５を用いた半導体集積回路とその識別方法
の第３の実施例を図５に基づいて説明する。図３に示し
た識別回路３０５は、例えば図３（ｂ）に示すようなＮ
ＭＯＳトランジスタのサイズを変えるなどして、その電
流特性を任意の値に設定することができる。図５（ａ）
は第３の実施例の半導体集積回路を作るためのマスクを
示す図であり、マスク５０５上に４つの半導体集積回路
のパターン５０１〜５０４がある。今、マスク５０５上
の４つパターンの入力端子はそれぞれ図５（ｂ）のよう
に作られるとする。すなわち、パターン１（５０１）の
Ｘ１入力端子（３０１１１）〜Ｘｎ入力端子（３０１１
ｎ）には識別回路１（３０５１１〜３０５１ｎ）がそれ
ぞれフューズ３０４１１〜３０４１ｎを介して接続され
る。３０５１１〜３０５１ｎは同じ電流特性を有する識
別回路である。同様にして、パターン２（５０２）のＸ
１入力端子（３０１２１）〜Ｘｎ入力端子（３０１２
ｎ）には識別回路２（３０５２１〜３０５２ｎ）がそれ
ぞれフューズ３０４２１〜３０４２ｎを介して接続さ
れ、パターン３（５０３）のＸ１入力端子（３０１３
１）〜Ｘｎ入力端子（３０１３ｎ）には識別回路３（３
０５３１〜３０５３ｎ）がそれぞれフューズ３０４３１
〜３０４３ｎを介して接続され、パターン４（５０４）
のＸ１入力端子（３０１４１）〜Ｘｎ入力端子（３０１
４ｎ）には識別回路４（３０５４１〜３０５４ｎ）がそ
れぞれフューズ３０４４１〜３０４４ｎを介して接続さ
れる。
識別回路３０５を用いた半導体集積回路とその識別方法
の第３の実施例を図５に基づいて説明する。図３に示し
た識別回路３０５は、例えば図３（ｂ）に示すようなＮ
ＭＯＳトランジスタのサイズを変えるなどして、その電
流特性を任意の値に設定することができる。図５（ａ）
は第３の実施例の半導体集積回路を作るためのマスクを
示す図であり、マスク５０５上に４つの半導体集積回路
のパターン５０１〜５０４がある。今、マスク５０５上
の４つパターンの入力端子はそれぞれ図５（ｂ）のよう
に作られるとする。すなわち、パターン１（５０１）の
Ｘ１入力端子（３０１１１）〜Ｘｎ入力端子（３０１１
ｎ）には識別回路１（３０５１１〜３０５１ｎ）がそれ
ぞれフューズ３０４１１〜３０４１ｎを介して接続され
る。３０５１１〜３０５１ｎは同じ電流特性を有する識
別回路である。同様にして、パターン２（５０２）のＸ
１入力端子（３０１２１）〜Ｘｎ入力端子（３０１２
ｎ）には識別回路２（３０５２１〜３０５２ｎ）がそれ
ぞれフューズ３０４２１〜３０４２ｎを介して接続さ
れ、パターン３（５０３）のＸ１入力端子（３０１３
１）〜Ｘｎ入力端子（３０１３ｎ）には識別回路３（３
０５３１〜３０５３ｎ）がそれぞれフューズ３０４３１
〜３０４３ｎを介して接続され、パターン４（５０４）
のＸ１入力端子（３０１４１）〜Ｘｎ入力端子（３０１
４ｎ）には識別回路４（３０５４１〜３０５４ｎ）がそ
れぞれフューズ３０４４１〜３０４４ｎを介して接続さ
れる。
【００２７】このマスク５０５によってウエハ上にパタ
ーンを焼き付けたものを図５（ｃ）に示す。図５（ｃ）
上のチップ番号が１である集積回路はマスク５０５のパ
ターン１（５０１）が転写されたものであり、そのＸ１
〜Ｘｎ入力端子（３０１１１〜３０１１ｎ）には識別回
路１（３０５１１〜３０５１ｎ）がそれぞれフューズ３
０４１１〜３０４１ｎを介して形成される。同様にし
て、チップ番号が２である集積回路のＸ１〜Ｘｎ入力端
子（３０１２１〜３０１２ｎ）にはそれぞれフューズ３
０４２１〜３０４２ｎを介して識別回路２（３０５２１
〜３０５２ｎ）が、チップ番号が３である集積回路のＸ
１〜Ｘｎ入力端子（３０１３１〜３０１３ｎ）にはそれ
ぞれフューズ３０４３１〜３０４３ｎを介して識別回路
３（３０５３１〜３０５３ｎ）が、チップ番号が４であ
る集積回路のＸ１〜Ｘｎ入力端子（３０１４１〜３０１
４ｎ）にはそれぞれフューズ３０４４１〜３０４４ｎを
介して識別回路４（３０５４１〜３０５４ｎ）が形成さ
れる。この識別回路１〜４はそれぞれ異なる電流特性を
有する。
ーンを焼き付けたものを図５（ｃ）に示す。図５（ｃ）
上のチップ番号が１である集積回路はマスク５０５のパ
ターン１（５０１）が転写されたものであり、そのＸ１
〜Ｘｎ入力端子（３０１１１〜３０１１ｎ）には識別回
路１（３０５１１〜３０５１ｎ）がそれぞれフューズ３
０４１１〜３０４１ｎを介して形成される。同様にし
て、チップ番号が２である集積回路のＸ１〜Ｘｎ入力端
子（３０１２１〜３０１２ｎ）にはそれぞれフューズ３
０４２１〜３０４２ｎを介して識別回路２（３０５２１
〜３０５２ｎ）が、チップ番号が３である集積回路のＸ
１〜Ｘｎ入力端子（３０１３１〜３０１３ｎ）にはそれ
ぞれフューズ３０４３１〜３０４３ｎを介して識別回路
３（３０５３１〜３０５３ｎ）が、チップ番号が４であ
る集積回路のＸ１〜Ｘｎ入力端子（３０１４１〜３０１
４ｎ）にはそれぞれフューズ３０４４１〜３０４４ｎを
介して識別回路４（３０５４１〜３０５４ｎ）が形成さ
れる。この識別回路１〜４はそれぞれ異なる電流特性を
有する。
【００２８】このウエハ上に焼き付けられたパターンの
任意のフューズをカットしたものの概略を図５（ｃ）に
示す。図５（ｃ）で例えば、チップＡはＸ１入力端子３
０１１１に接続されるフューズ３０４１１だけを残して
その他のフューズをカットする。チップＢはＸ４入力端
子３０１４ｎに接続されるフューズ３０４４４だけを残
してその他のフューズをカットする。チップＣはＸ１入
力端子３０１１１に接続されるフューズ３０４１１とＸ
２入力端子３０１１２に接続されるフューズ３０４１２
を残してそれ以外のフューズをカットする。チップＤは
Ｘｎ入力端子に接続されるフューズ３０４４ｎだけをカ
ットする。このように、任意のフューズをカットするこ
とにより、各入力端子Ｘ１〜Ｘｎと識別回路３０５１１
〜３０５４ｎとの接続状態をチップ毎に変化させる。メ
モリ製品の場合には、このフューズカットの工程をリダ
ンダンシー用セルのアドレス記憶用フューズのカット工
程と同時に行ってもよい。
任意のフューズをカットしたものの概略を図５（ｃ）に
示す。図５（ｃ）で例えば、チップＡはＸ１入力端子３
０１１１に接続されるフューズ３０４１１だけを残して
その他のフューズをカットする。チップＢはＸ４入力端
子３０１４ｎに接続されるフューズ３０４４４だけを残
してその他のフューズをカットする。チップＣはＸ１入
力端子３０１１１に接続されるフューズ３０４１１とＸ
２入力端子３０１１２に接続されるフューズ３０４１２
を残してそれ以外のフューズをカットする。チップＤは
Ｘｎ入力端子に接続されるフューズ３０４４ｎだけをカ
ットする。このように、任意のフューズをカットするこ
とにより、各入力端子Ｘ１〜Ｘｎと識別回路３０５１１
〜３０５４ｎとの接続状態をチップ毎に変化させる。メ
モリ製品の場合には、このフューズカットの工程をリダ
ンダンシー用セルのアドレス記憶用フューズのカット工
程と同時に行ってもよい。
【００２９】このようにして形成された半導体集積回路
チップをパッケージに封入した後、チップの外部入力端
子に特定の電位を印加して、特定の電流特性を示した端
子番号とその電流特性により、そのチップのウエハ上で
の位置とマスク上での位置もしくは変更履歴等を特定す
ることが可能となる。すなわち、外部入力端子Ｘ１だけ
が電流特性を示したチップはチップＡでその電流特性が
識別回路１のものであればマスク上のパターン１が転写
されたものである。同様にして、外部入力端子Ｘ４が電
流特性を示したチップはチップＢでその電流特性が識別
回路４のものであればマスク上のパターン４が転写され
たもの、外部入力端子Ｘ１とＸ２が電流特性を示したチ
ップはチップＣでその電流特性が識別回路１のものであ
ればマスク上のパターン１が転写されたもの、外部入力
端子Ｘｎだけが電流特性を示さなかったチップはチップ
Ｄでその電流特性が識別回路４のものであればマスク上
のパターン４が転写されたものあるということになる。
このことより、多数のサンプルを調査した場合、不良と
なっているチップのウエハ上の位置およびマスク上の位
置を同時に特定することが可能となり、不良原因の解析
がさらに容易となる。
チップをパッケージに封入した後、チップの外部入力端
子に特定の電位を印加して、特定の電流特性を示した端
子番号とその電流特性により、そのチップのウエハ上で
の位置とマスク上での位置もしくは変更履歴等を特定す
ることが可能となる。すなわち、外部入力端子Ｘ１だけ
が電流特性を示したチップはチップＡでその電流特性が
識別回路１のものであればマスク上のパターン１が転写
されたものである。同様にして、外部入力端子Ｘ４が電
流特性を示したチップはチップＢでその電流特性が識別
回路４のものであればマスク上のパターン４が転写され
たもの、外部入力端子Ｘ１とＸ２が電流特性を示したチ
ップはチップＣでその電流特性が識別回路１のものであ
ればマスク上のパターン１が転写されたもの、外部入力
端子Ｘｎだけが電流特性を示さなかったチップはチップ
Ｄでその電流特性が識別回路４のものであればマスク上
のパターン４が転写されたものあるということになる。
このことより、多数のサンプルを調査した場合、不良と
なっているチップのウエハ上の位置およびマスク上の位
置を同時に特定することが可能となり、不良原因の解析
がさらに容易となる。
【００３０】上記実施例２、３は識別回路を入力端子に
設けたものを例に説明したが、入力端子に接続される保
護ＭＯＳトランジスタのサイズを任意に設定してもかま
わない。
設けたものを例に説明したが、入力端子に接続される保
護ＭＯＳトランジスタのサイズを任意に設定してもかま
わない。
【００３１】また、出力バッファ回路のトランジスタサ
イズを任意に設定してもよい。この場合でも、出力端子
に流れる電流の違いにより、チップがパッケージに封入
された後でも、マスク上のどの位置に存在したものであ
るかを電気的に調査することが可能となる。
イズを任意に設定してもよい。この場合でも、出力端子
に流れる電流の違いにより、チップがパッケージに封入
された後でも、マスク上のどの位置に存在したものであ
るかを電気的に調査することが可能となる。
【００３２】
【発明の効果】本願発明を用いることにより、半導体集
積回路の外部入力端子に特定の電位を印加しその電流特
性を観測することにより、このチップのマスク上の位置
およびウエハ上の位置を特定することができるようにな
る。このため、集積回路の不良原因がダストであると考
えられるとき、それがマスク上に付着したものである
か、ウエハ上に付着したものであるかを、パッケージに
封入されたままの状態で特定することが可能となり、不
良解析の切り分け作業の効率が向上する。
積回路の外部入力端子に特定の電位を印加しその電流特
性を観測することにより、このチップのマスク上の位置
およびウエハ上の位置を特定することができるようにな
る。このため、集積回路の不良原因がダストであると考
えられるとき、それがマスク上に付着したものである
か、ウエハ上に付着したものであるかを、パッケージに
封入されたままの状態で特定することが可能となり、不
良解析の切り分け作業の効率が向上する。
【図１】本発明の第１の実施例に関する外部入力端子近
辺の回路図である。
辺の回路図である。
【図２】本発明の第１の実施例に関する半導体集積回路
のマスクとウエハの関係を示す図である。
のマスクとウエハの関係を示す図である。
【図３】本発明の第２および第３の実施例に関する外部
入力端子近辺の回路図である。
入力端子近辺の回路図である。
【図４】本発明の第２の実施例に関する半導体集積回路
のマスクとウエハの関係を示す図である。
のマスクとウエハの関係を示す図である。
【図５】本発明の第３の実施例に関する半導体集積回路
のマスクとウエハの関係を示す図である。
のマスクとウエハの関係を示す図である。
１０１ 外部入力端子 １０２ 入力パット ２０１〜２０４ 半導体集積回路のパターン ２０５ マスク ２０６ ウエハ ３０１ 外部入力端子 ３０２ 入力パット ３０４ フューズ ４０１〜４０４ 半導体集積回路のパターン ４０５ マスク ４０６ ウエハ ５０１〜５０４ 半導体集積回路のパターン ５０５ マスク ５０６ ウエハ
Claims (14)
- 【請求項１】 複数の外部端子と、 前記外部端子に接続されるパットと、 前記外部端子に接続される識別回路とを有し、前記識別
回路は前記外部端子に特定の電位が印加されると特定の
電流特性を示すことを特長とする半導体集積回路。 - 【請求項２】 前記識別回路の電流特性は、前記半導体
集積回路の製造工程におけるマスク上での位置に対応し
て定められることを特長とする請求項１記載の半導体集
積回路。 - 【請求項３】 前記識別回路はソースとゲートが前記外
部端子および前記パットに接続され、ドレインが電源電
位に接続されるＮＭＯＳトランジスタであることを特徴
とする請求項１乃至２記載の半導体集積回路。 - 【請求項４】 前記識別回路は一端が前記入出力端子お
よびパットに接続され、他端が接地電位に接続される抵
抗素子であることを特徴とする請求項１乃至２記載の半
導体集積回路。 - 【請求項５】 複数の外部端子と、 それぞれの前記外部端子に接続されるパットと、 それぞれの前記外部端子にフューズを介して接続される
識別回路とを有し、前記識別回路は前記外部端子に特定
の電位が印加されると特定の電流特性を示すことを特長
とすることを特長とする半導体集積回路。 - 【請求項６】 前記フューズのうち、任意のフューズが
切断されていることを特長とする請求項５記載の半導体
集積回路。 - 【請求項７】 前記フューズの切断は、前記半導体集積
回路の製造工程におけるウエハ上の位置に対応して決定
されることを特長とする請求項６記載の半導体集積回
路。 - 【請求項８】 前記識別回路はソースが前記外部端子お
よび前記パットにフューズを介して接続され、ゲートが
前記外部入力端子に接続され、ドレインが電源電位に接
続されるＮＭＯＳトランジスタであることを特徴とする
請求項５乃至７記載の半導体集積回路。 - 【請求項９】 前記識別回路は一端が前記フューズに接
続され、他端が接地電位に接続される抵抗素子であるこ
とを特徴とする請求項５乃至７記載の半導体集積回路。 - 【請求項１０】 前記識別回路電流特性は、前記半導体
集積回路の製造工程におけるマスク上での位置に対応し
て定められることを特長とする請求項５乃至９記載の半
導体集積回路。 - 【請求項１１】 ウエハへ半導体集積回路パターンを転
写するためのマスク上に、複数の半導体集積回路のパタ
ーンが描かれる場合において、 前記マスク上の複数の半導体集積回路パターンの入出力
端子に、前記入出力端子に特定の電圧を印加すると特定
の電流特性が得られる識別回路のパターンを設け、 前記半導体集積回路がＩＣパッケージに収納された後、
前記入出力端子に前記特定の電位を印加し得られた電流
特性により、前記半導体集積回路パターンが前記マスク
上のどのパターンに相当するかを識別する半導体集積回
路の識別方法。 - 【請求項１２】 ウエハへ半導体集積回路パターンを転
写するためのマスク上に、複数の半導体集積回路のパタ
ーンが描かれる場合において、 前記マスク上の複数の半導体集積回路パターンのそれぞ
れ異なる入出力端子に、前記入出力端子に特定の電圧を
印加すると特定の電流特性が得られる識別回路のパター
ンを設け、 前記半導体集積回路がＩＣパッケージに収納された後、
前記入出力端子に前記特定の電位を印加し、特定の電流
特性を示した外部端子の端子番号より、前記半導体集積
回路パターンが前記マスク上のどのパターンに相当する
かを識別する半導体集積回路の識別方法。 - 【請求項１３】 ウエハ上に転写された複数の半導体集
積回路の複数の外部端子に、それぞれフューズを介し
て、前記入出力端子に特定の電位を印加すると特定の電
流特性が得られる識別回路を設け、 前記複数の半導体集積回路のそれぞれ異なる少なくとも
１つ以上のフューズを切断し、 前記半導体集積回路がＩＣパッケージに収納された後、
前記入出力端子に前記特定の電位を印加し、特定の電流
特性を示した外部端子の端子番号より、前記半導体集積
回路が前記ウエハ上のどの位置にあったかを識別する半
導体集積回路の識別方法。 - 【請求項１４】 ウエハへ半導体集積回路パターンを転
写するためのマスク上に、複数の半導体集積回路のパタ
ーンが描かれる場合において、 前記マスク上の複数の半導体集積回路パターンの入出力
端子に、それぞれフューズを介して、前記入出力端子に
特定の電圧を印加すると特定の電流特性が得られるそれ
ぞれ異なる識別回路のパターンを設け、 ウエハ上に転写された前記複数の半導体集積回路のそれ
ぞれ異なる少なくとも1 つ以上のフューズを切断し、 前記半導体集積回路がＩＣパッケージに収納された後、
前記入出力端子に前記特定の電位を印加し得られた電流
特性より、前記半導体集積回路パターンが前記マスク上
のどのパターンに相当するかを識別し、前記特定の電流
特性を示した外部端子の端子番号より、前記半導体集積
回路が前記ウエハ上のどの位置にあったかを識別する半
導体集積回路の識別方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1253197A JPH10209384A (ja) | 1997-01-27 | 1997-01-27 | 半導体集積回路、およびその識別方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1253197A JPH10209384A (ja) | 1997-01-27 | 1997-01-27 | 半導体集積回路、およびその識別方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209384A true JPH10209384A (ja) | 1998-08-07 |
Family
ID=11807923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1253197A Pending JPH10209384A (ja) | 1997-01-27 | 1997-01-27 | 半導体集積回路、およびその識別方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10209384A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100752809B1 (ko) * | 1999-12-07 | 2007-08-29 | 인피니언 테크놀로지스 아게 | 집적 회로 및 그 제조 방법 |
-
1997
- 1997-01-27 JP JP1253197A patent/JPH10209384A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100752809B1 (ko) * | 1999-12-07 | 2007-08-29 | 인피니언 테크놀로지스 아게 | 집적 회로 및 그 제조 방법 |
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