JPS59112499A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS59112499A JPS59112499A JP57223620A JP22362082A JPS59112499A JP S59112499 A JPS59112499 A JP S59112499A JP 57223620 A JP57223620 A JP 57223620A JP 22362082 A JP22362082 A JP 22362082A JP S59112499 A JPS59112499 A JP S59112499A
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- Theoretical Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は例えば絶縁ゲート型電界効果トランジスタ（
以下ＭＯ８Ｔと称する）をメモリセルの基本素子とし、
不良メモリセルが存在する場合にはその不良メモリセル
を予備のメモリセルと置換する冗長機能付き半導体メモ
リ装置に関するものである。
以下ＭＯ８Ｔと称する）をメモリセルの基本素子とし、
不良メモリセルが存在する場合にはその不良メモリセル
を予備のメモリセルと置換する冗長機能付き半導体メモ
リ装置に関するものである。
第１図は従来の冗長機能付きの半導体メモリ装置を示す
ブロック図である。同図において、（１）はメモリセル
がマトリックス状に配置されたメモリセルアレイ、（２
）はアドレス入力信号Ａ、−Ａｍ−，が入力し２ｍ本の
行選択信号を得る行デコーダ、（３）はアドレス入力信
号Ａｍ〜Ａｎが入力して、２″本（ただし、ｎ −ｍ
＝Ｎとする）の列選択信号を得る列デコーダ、（４）は
読出し出力信号Ｑを出力する出力端子（４ａ）およびデ
ータ入力信号りが印加する入力端子（４ｂ）を備え、選
択された行および列の交点にあるメモリセルから読み出
されたデータ信号の出カバソファとして働くと共に選択
されたメモリセルに書込みデータＤを書き込むための入
力バッファとして働くバッファ回路、（５）は予備のメ
モリセルを備えた予備メモリセル行、（６）はこの予備
メモリセル行に対応する予備行デコーダである。
ブロック図である。同図において、（１）はメモリセル
がマトリックス状に配置されたメモリセルアレイ、（２
）はアドレス入力信号Ａ、−Ａｍ−，が入力し２ｍ本の
行選択信号を得る行デコーダ、（３）はアドレス入力信
号Ａｍ〜Ａｎが入力して、２″本（ただし、ｎ −ｍ
＝Ｎとする）の列選択信号を得る列デコーダ、（４）は
読出し出力信号Ｑを出力する出力端子（４ａ）およびデ
ータ入力信号りが印加する入力端子（４ｂ）を備え、選
択された行および列の交点にあるメモリセルから読み出
されたデータ信号の出カバソファとして働くと共に選択
されたメモリセルに書込みデータＤを書き込むための入
力バッファとして働くバッファ回路、（５）は予備のメ
モリセルを備えた予備メモリセル行、（６）はこの予備
メモリセル行に対応する予備行デコーダである。
なお、この冗長機能付きメモリ装置の機能として必要な
他の信号を図示していないが、これらが設けられている
ことはもちろんである。
他の信号を図示していないが、これらが設けられている
ことはもちろんである。
次に、上記構成による冗長機能付きの半導体メモリ装置
の動作について説明する。まず、メモリセルアレイ（１
）内で製造上の欠陥により、例えば１ビツトあるいは１
行の不良ビットが存在し、この不良ビットがメモリのウ
ェハテスト時に検出された場合、その選択された行を不
活性にし、その選択信号で活性化する行デコーダとそれ
に接続された予備行に置換して不良をなくすようにして
いる。
の動作について説明する。まず、メモリセルアレイ（１
）内で製造上の欠陥により、例えば１ビツトあるいは１
行の不良ビットが存在し、この不良ビットがメモリのウ
ェハテスト時に検出された場合、その選択された行を不
活性にし、その選択信号で活性化する行デコーダとそれ
に接続された予備行に置換して不良をなくすようにして
いる。
そして、この不良ビットを不活性にする方法および予備
デコーダを活性化する方法として、内蔵したヒユーズを
電気的に、あるいはレーザ光で切断する方法あるいは高
抵抗のヒユーズをレーザ光で低抵抗にする方法が知られ
ているが、いずれの方法もメモリ素子内部でなされるの
で、パッケージに収納した後にはメモリ装置が冗長機能
を用いているかどうかは判断できない。そこで、最近、
パ（３） ツケージに収納後でも、メモリが冗長機能を用いている
かどうかを判断できる方法として、メモリのデータ入力
信号りを高電圧に設定し、アドレス信号を入力しながら
、読出し出力信号Ｑを調べることが提案されている。す
なわち、読出し出力信号Ｑが低レベルとするアドレス信
号に対応するメモリセルは冗長機能を用いておらず、一
方、読出し信号Ｑが高レベルとするアドレス信号に対応
するメモリセルが予備のメモリセルを用いていると判断
するものである。
デコーダを活性化する方法として、内蔵したヒユーズを
電気的に、あるいはレーザ光で切断する方法あるいは高
抵抗のヒユーズをレーザ光で低抵抗にする方法が知られ
ているが、いずれの方法もメモリ素子内部でなされるの
で、パッケージに収納した後にはメモリ装置が冗長機能
を用いているかどうかは判断できない。そこで、最近、
パ（３） ツケージに収納後でも、メモリが冗長機能を用いている
かどうかを判断できる方法として、メモリのデータ入力
信号りを高電圧に設定し、アドレス信号を入力しながら
、読出し出力信号Ｑを調べることが提案されている。す
なわち、読出し出力信号Ｑが低レベルとするアドレス信
号に対応するメモリセルは冗長機能を用いておらず、一
方、読出し信号Ｑが高レベルとするアドレス信号に対応
するメモリセルが予備のメモリセルを用いていると判断
するものである。
しかしながら、従来の半導体メモリ装置では冗長機能を
備えたメモリセルアレイが、パッケージに収納された後
ではそのメモリセルアレイが冗長機能を用いているかど
うかを複雑なテストを行なわなければ判断することがで
きない欠点があった。
備えたメモリセルアレイが、パッケージに収納された後
ではそのメモリセルアレイが冗長機能を用いているかど
うかを複雑なテストを行なわなければ判断することがで
きない欠点があった。
したがって、この発明の目的はパッケージに収納された
後でも、メモリセルアレイが冗長機能を用いているかど
うかを簡単なテストによって判断することができる半導
体メモリ装置を提供するも（４） のである。
後でも、メモリセルアレイが冗長機能を用いているかど
うかを簡単なテストによって判断することができる半導
体メモリ装置を提供するも（４） のである。
このような目的を達成するため、この発明はそれぞれの
閾値電圧ＶＴＲあるいは順方向耐圧ＶＩＰを有し、全体
のスイッチング電圧がｍ Ｘ ＶＴＨ’ｉたけｍｘｖｙ
になるように接続されたｍ個の判定用スイッチング素子
と、この１つの判定用スイッチング素子に接続された予
備用ヒユーズとからなる判定回路を、メモリ素子への入
力信号が印加する入力端子とグランド端子との間に接続
し、前記入力信号の入力電圧値ｖＩＮがスイッチング電
圧ｍＸｖＴＨあるいはｍｘｖｙ以上（ＶＩＮ≧ｍＸＶ７
ＨまたはｖＩＮ≧ｍＸＶｙ）になったとき、前記判定回
路に流れる電流を測定することによシ、冗長機能の使用
の有無の判断を可能にするものであり、以下実施例を用
いて詳細に説明する。
閾値電圧ＶＴＲあるいは順方向耐圧ＶＩＰを有し、全体
のスイッチング電圧がｍ Ｘ ＶＴＨ’ｉたけｍｘｖｙ
になるように接続されたｍ個の判定用スイッチング素子
と、この１つの判定用スイッチング素子に接続された予
備用ヒユーズとからなる判定回路を、メモリ素子への入
力信号が印加する入力端子とグランド端子との間に接続
し、前記入力信号の入力電圧値ｖＩＮがスイッチング電
圧ｍＸｖＴＨあるいはｍｘｖｙ以上（ＶＩＮ≧ｍＸＶ７
ＨまたはｖＩＮ≧ｍＸＶｙ）になったとき、前記判定回
路に流れる電流を測定することによシ、冗長機能の使用
の有無の判断を可能にするものであり、以下実施例を用
いて詳細に説明する。
第２図はこの発明に係る半導体メモリ装置に内蔵した判
定回路の一実施例を示す回路図である。
定回路の一実施例を示す回路図である。
同図において、（７）は図示せぬメモリ素子への入力信
号ＶＸＭが入力する入力端子、（８）は電位Ｖｓｓのグ
ランド端子、（９）はそのゲートが前記入力端子（７）
に接続され、ソースが前記グランド端子（８）に接続さ
れた前記入力信号ＶＸ、を増幅するＮチャネルの増幅用
ＭＯ８Ｔ、（１０）は半導体メモリ装置の製造工程で、
例えば多結晶シリコンあるいはアルミニウムを用いて形
成され、一端がこの増幅用ＭＯ８Ｔ（９）のゲートに接
続された予備用ヒユーズ、（ｌｌａ）〜（ｌ１ｍ）はそ
れぞれ閾値電圧Ｖ−ｒＨをもち、直列に接続されたＮチ
ャネルの第１〜第ｍの判定用ＭＯ８Ｔであり、この直列
に接続されたｍ個の第１〜第ｍの判定用ＭＯ８Ｔ （ｌ
ｌａ） 〜（ｌ１ｍ）全体でのスイッチング電圧はｍ
Ｘ ＶＴＨとなる。
号ＶＸＭが入力する入力端子、（８）は電位Ｖｓｓのグ
ランド端子、（９）はそのゲートが前記入力端子（７）
に接続され、ソースが前記グランド端子（８）に接続さ
れた前記入力信号ＶＸ、を増幅するＮチャネルの増幅用
ＭＯ８Ｔ、（１０）は半導体メモリ装置の製造工程で、
例えば多結晶シリコンあるいはアルミニウムを用いて形
成され、一端がこの増幅用ＭＯ８Ｔ（９）のゲートに接
続された予備用ヒユーズ、（ｌｌａ）〜（ｌ１ｍ）はそ
れぞれ閾値電圧Ｖ−ｒＨをもち、直列に接続されたＮチ
ャネルの第１〜第ｍの判定用ＭＯ８Ｔであり、この直列
に接続されたｍ個の第１〜第ｍの判定用ＭＯ８Ｔ （ｌ
ｌａ） 〜（ｌ１ｍ）全体でのスイッチング電圧はｍ
Ｘ ＶＴＨとなる。
なお、前記第１の判定用ＭＯ８Ｔ （ｌｌａ）のドレイ
ンはそのゲートに接続されると共に前記予備用ヒユーズ
（１０）の他端に接続され、第２の判定用ＭＯ８Ｔ（ｌ
ｌｂ）のドレインはそのゲートに接続されると共に前記
第１の判定用ＭＯ８Ｔ （ｌｌａ）のソースに接続され
、同様に接続されて第ｍの判定用ＭＯ８Ｔ（ｌ１ｍ）の
ドレインはそのゲートに接続されると共に第ｍ−１の判
定用ＭＯ８Ｔ （ＩＩｍ−１） （図示せず）のソース
に接続され、ソースがグランド端子（８）に接続されて
いる。また、前記予備用ヒユーズ（１０）と第１〜第ｍ
の判定用ＭＯ８Ｔ （ｌｌａ）〜（，１１ｍ）とから判
定回路を構成する。
ンはそのゲートに接続されると共に前記予備用ヒユーズ
（１０）の他端に接続され、第２の判定用ＭＯ８Ｔ（ｌ
ｌｂ）のドレインはそのゲートに接続されると共に前記
第１の判定用ＭＯ８Ｔ （ｌｌａ）のソースに接続され
、同様に接続されて第ｍの判定用ＭＯ８Ｔ（ｌ１ｍ）の
ドレインはそのゲートに接続されると共に第ｍ−１の判
定用ＭＯ８Ｔ （ＩＩｍ−１） （図示せず）のソース
に接続され、ソースがグランド端子（８）に接続されて
いる。また、前記予備用ヒユーズ（１０）と第１〜第ｍ
の判定用ＭＯ８Ｔ （ｌｌａ）〜（，１１ｍ）とから判
定回路を構成する。
次に上記構成による半導体メモリ装置の判定回路の動作
について説明する。まず、メモリセルアレイ内に不良ビ
ットが検出されず、冗長機能が使用されていない場合に
は、予備用ヒユーズ（１０）は切断されない。したがっ
て、入力端子（７）に正の電圧Ｖｒ）ｌの入力信号が入
力するが、その正の入力電圧ｖＸ、の値を上げてゆくと
、最初は入力端子（７）−予備用ヒユーズ（１０）−第
１〜第ｍの判定用ＭＯ８Ｔ（ｌｌａ）〜（ｌ１ｍ）を介
してグランド端子（８）へ流れる電流はない。そして、
この正の入力電圧ｖ■ｇが上昇して、スイッチング電圧
ｍｘｖＴＨ以上（Ｖ工、≧ｍＸ ＴＴＨｌただし、ｍは
判定用ＭＯ８Ｔ （ｌｌａ）〜（ｌ１ｍ）の数である）
になったとき、第１〜第ｍの判定用ＭＯ８Ｔ（ｌｌａ）
〜（ｌ１ｍ）が導通状態となり、電流が予備用ヒユーズ
（１０）および第１〜第ｍの判定用ＭＯ８Ｔ（ｌｌａ）
〜（ｌ１ｍ）からなる判定回路に流れる。次に、メモリ
セルアレイ内で製造上の欠陥により、例えば１ビツトの
不良ビットが存在し、この不良ビットがメモリセルアレ
イのウェハテスト時に検出された場合、その選択された
行を不活性にし、その選択信号で活性化する予備行デコ
ーダとそれに接続される予備行に置換して不良ビットを
除く。そして、この不良のメモリセルな予備のメモリセ
ルに置換するには、例えばレーザ光で予備用ヒユーズ（
１０）を切断する。このため、入力端子（７）に入力す
る正の電圧ｖＩＮがスイッチング電圧ｍＸＶＨ以上（Ｖ
ＩＮ≧ｍｘｖＴＨ）になったときにも、判定回路には電
流は流れない。このように、入力端子（７）に印加する
入力電圧Ｖｒ）ｌがスイッチング電圧ｍ×ｖＴＨ以上に
なったとき、判定回路に電流が流れるかどうかを判定す
ることにより、冗長機能が使用されているか否かを判断
することができる。
について説明する。まず、メモリセルアレイ内に不良ビ
ットが検出されず、冗長機能が使用されていない場合に
は、予備用ヒユーズ（１０）は切断されない。したがっ
て、入力端子（７）に正の電圧Ｖｒ）ｌの入力信号が入
力するが、その正の入力電圧ｖＸ、の値を上げてゆくと
、最初は入力端子（７）−予備用ヒユーズ（１０）−第
１〜第ｍの判定用ＭＯ８Ｔ（ｌｌａ）〜（ｌ１ｍ）を介
してグランド端子（８）へ流れる電流はない。そして、
この正の入力電圧ｖ■ｇが上昇して、スイッチング電圧
ｍｘｖＴＨ以上（Ｖ工、≧ｍＸ ＴＴＨｌただし、ｍは
判定用ＭＯ８Ｔ （ｌｌａ）〜（ｌ１ｍ）の数である）
になったとき、第１〜第ｍの判定用ＭＯ８Ｔ（ｌｌａ）
〜（ｌ１ｍ）が導通状態となり、電流が予備用ヒユーズ
（１０）および第１〜第ｍの判定用ＭＯ８Ｔ（ｌｌａ）
〜（ｌ１ｍ）からなる判定回路に流れる。次に、メモリ
セルアレイ内で製造上の欠陥により、例えば１ビツトの
不良ビットが存在し、この不良ビットがメモリセルアレ
イのウェハテスト時に検出された場合、その選択された
行を不活性にし、その選択信号で活性化する予備行デコ
ーダとそれに接続される予備行に置換して不良ビットを
除く。そして、この不良のメモリセルな予備のメモリセ
ルに置換するには、例えばレーザ光で予備用ヒユーズ（
１０）を切断する。このため、入力端子（７）に入力す
る正の電圧ｖＩＮがスイッチング電圧ｍＸＶＨ以上（Ｖ
ＩＮ≧ｍｘｖＴＨ）になったときにも、判定回路には電
流は流れない。このように、入力端子（７）に印加する
入力電圧Ｖｒ）ｌがスイッチング電圧ｍ×ｖＴＨ以上に
なったとき、判定回路に電流が流れるかどうかを判定す
ることにより、冗長機能が使用されているか否かを判断
することができる。
第３図はこの発明に係る半導体メモリ装置に内蔵する判
定回路の他の実施例を示す回路図であり、第１の判定用
ＭＯＳ Ｔ （ｌｌａ）のドレインは入力端子（７）に
接続され、ゲートが予備用ヒユーズ（１０）の他端に接
続され、第２の判定用ｙｒｏ Ｓ Ｔ Ｑｔｂ）のドレ
インは入力端子（７）に接続され、ゲートが第１の判定
用ＭＯＳ Ｔ （１，１ａ）のソースに接続されている
。同様にして、第ｍの判定用ＭＯ８Ｔ（ｌ１ｍ）のドレ
インは入力端子（７）に接続され、ゲートが第ｍ−１の
判定用ＭＯ８Ｔ（１１ｍ−１） （図示せず）のソース
に接続され、ソースがグランド端子（８）に接続されて
いる。
定回路の他の実施例を示す回路図であり、第１の判定用
ＭＯＳ Ｔ （ｌｌａ）のドレインは入力端子（７）に
接続され、ゲートが予備用ヒユーズ（１０）の他端に接
続され、第２の判定用ｙｒｏ Ｓ Ｔ Ｑｔｂ）のドレ
インは入力端子（７）に接続され、ゲートが第１の判定
用ＭＯＳ Ｔ （１，１ａ）のソースに接続されている
。同様にして、第ｍの判定用ＭＯ８Ｔ（ｌ１ｍ）のドレ
インは入力端子（７）に接続され、ゲートが第ｍ−１の
判定用ＭＯ８Ｔ（１１ｍ−１） （図示せず）のソース
に接続され、ソースがグランド端子（８）に接続されて
いる。
なお、冗長機能が使用されているか否かを判断する動作
については第２図と同様であり、入力電圧ｖ工Ｎ≧スイ
ッチング電圧ｍ Ｘ ＶＩＨの条件を満たす正の入力電
圧ｖＩＮが入力端子（７）に印加するとき、判定回路に
電流が流れるか否かを測定することにより、冗長機能が
使用されているかどうかを判断することができる。
については第２図と同様であり、入力電圧ｖ工Ｎ≧スイ
ッチング電圧ｍ Ｘ ＶＩＨの条件を満たす正の入力電
圧ｖＩＮが入力端子（７）に印加するとき、判定回路に
電流が流れるか否かを測定することにより、冗長機能が
使用されているかどうかを判断することができる。
第４図はこの発明に係る半導体メモリ装置に内蔵する判
定回路の更に他の実施例を示す回路図である。同図にお
いて、（１２ａ）〜（１２ｍ ）は直列に接続され、そ
れぞれ順方向耐圧Ｖν（ダイオードの順方向電流が流れ
始める値で０６〜０．７ｖ程度）をもつ第１〜第ｍの判
定用ダイオードであり、この直列に接続されたｍ個の第
１〜第ｍの判定用ダイオード（１２ａ）〜（１２ｍ）全
体でのスイッチング電圧はｍ×ｖアとなる。
定回路の更に他の実施例を示す回路図である。同図にお
いて、（１２ａ）〜（１２ｍ ）は直列に接続され、そ
れぞれ順方向耐圧Ｖν（ダイオードの順方向電流が流れ
始める値で０６〜０．７ｖ程度）をもつ第１〜第ｍの判
定用ダイオードであり、この直列に接続されたｍ個の第
１〜第ｍの判定用ダイオード（１２ａ）〜（１２ｍ）全
体でのスイッチング電圧はｍ×ｖアとなる。
なお、前記第１の判定用ダイオード（１２ａ）のアノー
ドが予備用ヒユーズ（１０）の他端に接続され、第２の
判定用ダイオード（１２ｂ）のアノードが第１の判定用
ダイオード（ｌｌａ）のカソードに接続され、同様にし
て、第ｍの判定用ダイオード（１２ｍ）のアノードが第
ｍ−１の判定用ダイオード（１２ｍ−ｔ）（図示せず）
のカソードに接続され、カソードがグランド端子（８）
に接続されている。この場合、前記予備用ヒユーズ（１
０）および第１〜第ｍの判定用ダイオード（１２ａ）〜
（１２ｍ）によシ判定回路を構成する。また、冗長機能
が使用されているか否かを判断する動作については第２
図あるいは第３図と同様に動作する。すなわち、入力端
子（７）に印加する入力電圧■ＩＮがスイッチング電圧
ｍｘｖ’ｉ＋以上（ＶＩＭ≧ｍＸＶｙ）になったとき、
判定回路に電流が流れるかどうかを測定することにより
、冗長機能が使用されているか否かを判断することがで
きる。
ドが予備用ヒユーズ（１０）の他端に接続され、第２の
判定用ダイオード（１２ｂ）のアノードが第１の判定用
ダイオード（ｌｌａ）のカソードに接続され、同様にし
て、第ｍの判定用ダイオード（１２ｍ）のアノードが第
ｍ−１の判定用ダイオード（１２ｍ−ｔ）（図示せず）
のカソードに接続され、カソードがグランド端子（８）
に接続されている。この場合、前記予備用ヒユーズ（１
０）および第１〜第ｍの判定用ダイオード（１２ａ）〜
（１２ｍ）によシ判定回路を構成する。また、冗長機能
が使用されているか否かを判断する動作については第２
図あるいは第３図と同様に動作する。すなわち、入力端
子（７）に印加する入力電圧■ＩＮがスイッチング電圧
ｍｘｖ’ｉ＋以上（ＶＩＭ≧ｍＸＶｙ）になったとき、
判定回路に電流が流れるかどうかを測定することにより
、冗長機能が使用されているか否かを判断することがで
きる。
なお、以上の実施例ではＮチャネルＭＯ８Ｔを用いて説
明したがＰチャネルＭＯ８Ｔについても電圧の極性を逆
にすることにより、同様にできることはもちろんである
。また、予備用ヒユーズをレーザ光によって切断する場
合について説明したが、レーザ光によって高抵抗の予備
用ヒユーズを低抵抗にしてもよいことはもちろんである
。
明したがＰチャネルＭＯ８Ｔについても電圧の極性を逆
にすることにより、同様にできることはもちろんである
。また、予備用ヒユーズをレーザ光によって切断する場
合について説明したが、レーザ光によって高抵抗の予備
用ヒユーズを低抵抗にしてもよいことはもちろんである
。
以上詳細に説明したように、この発明に係る半導体メモ
リ装置によれば冗長機能を備えたメモリセルアレイがパ
ッケージに収納された後でも、簡単に冗長機能が使用さ
れているかどうかを判断することができる効果がある。
リ装置によれば冗長機能を備えたメモリセルアレイがパ
ッケージに収納された後でも、簡単に冗長機能が使用さ
れているかどうかを判断することができる効果がある。
第１図は従来の冗長機能付きの半導体メモリ装置を示す
ブロック図、第２図はこの発明に係る半導体メモリ装置
に内蔵した判定回路の一実施例を示す回路図、第３図お
よび第４図はそれぞれこの発明に係る半導体メモリ装置
に内蔵した判定回路の他の実施例を示す回路図である。 （１）＠・・・メモリセルアレイ、＋２１＠・・―行デ
コーダ、（３）・・・・列デコーダ、（４）・・・・バ
ッファ回路、（５）・・・・予備メモリセル行、（６）
・・・・予備行デコーダ、（７）・・・・入力端子、（
８１−・・・グランド端子、（９）・・・・増幅用ＭＯ
８）ランジスタ、（１０）・・・・予備用ヒユーズ、（
ｌｌａ）〜（ｌ１ｍ）・・・・第１〜第ｍの判定用ＭＯ
８）ランジスタ、（１２ａ）〜（１２ｍ）・・・・第１
〜第ｍの判定用ダイオード。 なお、図中、同一符号は同一または相当部分を示す。 代理人 葛 野 信 − 第２図 第３図 第４図 手続補正書（自発） Ｖパパ 特許庁長官殿 １、事件の表示 特願昭 ５７−２２３ Ｆ、
２０号２、発明の名称 半導体メモリ装置 ３、補正をする者 代表者片山仁へ部 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書第３頁第１２行の「ｎ−ｍ＝Ｎ ＪをＩｎ−ｍ＋
１＝ＮＪと補正する。 以 上
ブロック図、第２図はこの発明に係る半導体メモリ装置
に内蔵した判定回路の一実施例を示す回路図、第３図お
よび第４図はそれぞれこの発明に係る半導体メモリ装置
に内蔵した判定回路の他の実施例を示す回路図である。 （１）＠・・・メモリセルアレイ、＋２１＠・・―行デ
コーダ、（３）・・・・列デコーダ、（４）・・・・バ
ッファ回路、（５）・・・・予備メモリセル行、（６）
・・・・予備行デコーダ、（７）・・・・入力端子、（
８１−・・・グランド端子、（９）・・・・増幅用ＭＯ
８）ランジスタ、（１０）・・・・予備用ヒユーズ、（
ｌｌａ）〜（ｌ１ｍ）・・・・第１〜第ｍの判定用ＭＯ
８）ランジスタ、（１２ａ）〜（１２ｍ）・・・・第１
〜第ｍの判定用ダイオード。 なお、図中、同一符号は同一または相当部分を示す。 代理人 葛 野 信 − 第２図 第３図 第４図 手続補正書（自発） Ｖパパ 特許庁長官殿 １、事件の表示 特願昭 ５７−２２３ Ｆ、
２０号２、発明の名称 半導体メモリ装置 ３、補正をする者 代表者片山仁へ部 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書第３頁第１２行の「ｎ−ｍ＝Ｎ ＪをＩｎ−ｍ＋
１＝ＮＪと補正する。 以 上
Claims (4)
- （１）それぞれの閾値電圧ｖ？Ｈあるいは順方向耐圧Ｖ
Ｆを有し、全体のスイッチング電圧がｍ Ｘ ＶＴＲま
たはｍ ｘ ｖ ｉｐになるように接続されたｍ個の判
定用スイッチング素子と、この１つの判定用スイッチン
グ素子に接続された予備用ヒユーズとからなる判定回路
を、メモリ素子への入力信号が印加する入力端子とグラ
ンド端子との間に接続し、前記入力信号の入力電圧値ｖ
ＩＮがスイッチング電圧ｍｘｖＴＨあるいはｍ ｘ ｖ
ｙ以上（ｖ工Ｎ≧ｍ Ｘ ＶＴ Ｈまたはｖ工Ｎ≧ｍ
ＸＶｐ）になったとき、前記判定回路に流れる電流を測
定することによシ、冗長機能の使用の有無の判断を可能
にすることを特徴とする半導体メモリ装置。 - （２）前記ｍ個の判定用スイッチング素子はそれぞれＭ
ＯＳトランジスタであり、そのドレインおよびゲートが
前段のＭＯＳ ）ランジスタのソースに順次接続され、
最後のＭＯＳ ）ランジスタのソースを接地端子に接続
されることを特徴とする特許請求の範囲第１項記載の半
導体メモリ装置。 - （３）前記ｍ個のスイッチング素子はそれぞれＭＯＳト
ランジスタであり、このｍ個のＭＯＳ）ランジスタのド
レインは共通に入力端子に接続され、ＭＯＳトランジス
タのゲートは前段のＭＯＳ）ランジスタのソースに順次
接続され、最後のＭＯＳ ）ランジスタのソースは接地
端子に接続されることを特徴とする特許請求の範囲第１
項記載の半導体メモリ装置。 - （４）前記ｍ個のスイッチング素子はそれぞれダイオー
ドであり、そのアノードが前段のダイオードのカソード
に順次接続され、最後のダイオードのカソードが接地端
子に接続されることを特徴とする特許請求の範囲第１項
記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223620A JPS59112499A (ja) | 1982-12-18 | 1982-12-18 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223620A JPS59112499A (ja) | 1982-12-18 | 1982-12-18 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59112499A true JPS59112499A (ja) | 1984-06-28 |
Family
ID=16801053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57223620A Pending JPS59112499A (ja) | 1982-12-18 | 1982-12-18 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112499A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59157900A (ja) * | 1983-02-25 | 1984-09-07 | Nec Corp | 冗長ビツト使用の検出回路を有するメモリ装置 |
| JPS61274341A (ja) * | 1984-12-25 | 1986-12-04 | Nec Corp | 半導体論理装置 |
| FR2662505A1 (fr) * | 1990-05-23 | 1991-11-29 | Samsung Electronics Co Ltd | Puce de circuit integre a semiconducteurs possedant un circuit d'identification a l'interieur. |
-
1982
- 1982-12-18 JP JP57223620A patent/JPS59112499A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59157900A (ja) * | 1983-02-25 | 1984-09-07 | Nec Corp | 冗長ビツト使用の検出回路を有するメモリ装置 |
| JPH0241117B2 (ja) * | 1983-02-25 | 1990-09-14 | Nippon Electric Co | |
| JPS61274341A (ja) * | 1984-12-25 | 1986-12-04 | Nec Corp | 半導体論理装置 |
| FR2662505A1 (fr) * | 1990-05-23 | 1991-11-29 | Samsung Electronics Co Ltd | Puce de circuit integre a semiconducteurs possedant un circuit d'identification a l'interieur. |
| NL9001837A (nl) * | 1990-05-23 | 1991-12-16 | Samsung Electronics Co Ltd | Geintegreerde halfgeleide ketenchip met daarin een identificatieketen. |
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