JPS5968965A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS5968965A JPS5968965A JP57181028A JP18102882A JPS5968965A JP S5968965 A JPS5968965 A JP S5968965A JP 57181028 A JP57181028 A JP 57181028A JP 18102882 A JP18102882 A JP 18102882A JP S5968965 A JPS5968965 A JP S5968965A
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- fet
- ground terminal
- terminal
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は２例えば絶縁ゲート型電界効果トランジスタ
（以下、 ＭＯ８Ｔと称する）を基本素子とした半導体
メモリで、特に不良ビットを予備のスペアビットと置換
する所謂室長機能付きメモリにおいて、該メモリが予備
のスペアビットを用いているか否かを、パッケージに収
納して後も、パッケージ外部から識別を可能とするもの
である。
（以下、 ＭＯ８Ｔと称する）を基本素子とした半導体
メモリで、特に不良ビットを予備のスペアビットと置換
する所謂室長機能付きメモリにおいて、該メモリが予備
のスペアビットを用いているか否かを、パッケージに収
納して後も、パッケージ外部から識別を可能とするもの
である。
従来、この種の装置として第１図に示すものがあった。
図において（１）はマトリックス状に配置されたメモリ
セルアレイ、（２）はアドレス入力信号ＡＯ〜Ａｍを受
けて２ 本の行選択信号を得る行デコーダ、（３）はＡ
ｍ ＋ ｌ〜Ａｎを受けて２ 本（ｎ−ｍ＝Ｎとする）
の列選択信号を得る列デコーダ、（４）は選択された行
及び列の支点のメモリセルから読み出されたデータ信号
の出力バッファ（出力がＱ）及び選択されたメモリセル
にデータＤを招き込むための入カパッファを示している
。メモリ素子の機能として必要な他の信号については９
本発明の本筋には関係しないので説明を省いている。こ
のように配置されたメモリにおい°Ｃ，メモリセルアレ
イ（１）内で製造上の欠陥により例えば１ビツトあるい
は、１行の不良ビットが存在し得て製造歩留まりを低下
させることは良く知られている。冗長機能付きメモリは
、第１図の（５）で示した予備の行メモリ（５）と予備
の行デコーダ（６）を配置したもので。
セルアレイ、（２）はアドレス入力信号ＡＯ〜Ａｍを受
けて２ 本の行選択信号を得る行デコーダ、（３）はＡ
ｍ ＋ ｌ〜Ａｎを受けて２ 本（ｎ−ｍ＝Ｎとする）
の列選択信号を得る列デコーダ、（４）は選択された行
及び列の支点のメモリセルから読み出されたデータ信号
の出力バッファ（出力がＱ）及び選択されたメモリセル
にデータＤを招き込むための入カパッファを示している
。メモリ素子の機能として必要な他の信号については９
本発明の本筋には関係しないので説明を省いている。こ
のように配置されたメモリにおい°Ｃ，メモリセルアレ
イ（１）内で製造上の欠陥により例えば１ビツトあるい
は、１行の不良ビットが存在し得て製造歩留まりを低下
させることは良く知られている。冗長機能付きメモリは
、第１図の（５）で示した予備の行メモリ（５）と予備
の行デコーダ（６）を配置したもので。
不良のビットがメモリのウェハテスト等に検出されたら
、その選択された行を不活性にし、該選択信号で活性化
する行デコーダとそれに接続された予備行に置換し、不
良をなくするものである。この不良ビットを不活性にす
る方法及び、予備デコーダを活性化する方法として、内
蔵したヒユーズを電気的にあるいはレーザー光で切断す
ることが知られている。あるいは、高抵抗のヒユーズを
レーザー光で低抵抗にする方法も知られている。どの方
法を用いたとしても、従来方法では置換はメモリ素子内
部でなされるのでパッケージに収納した後には該メモリ
が大長機能を用いているがどうかは判断ができなかった
。
、その選択された行を不活性にし、該選択信号で活性化
する行デコーダとそれに接続された予備行に置換し、不
良をなくするものである。この不良ビットを不活性にす
る方法及び、予備デコーダを活性化する方法として、内
蔵したヒユーズを電気的にあるいはレーザー光で切断す
ることが知られている。あるいは、高抵抗のヒユーズを
レーザー光で低抵抗にする方法も知られている。どの方
法を用いたとしても、従来方法では置換はメモリ素子内
部でなされるのでパッケージに収納した後には該メモリ
が大長機能を用いているがどうかは判断ができなかった
。
パッケージに収納後でも、該メモリが冗長機能を用いて
いるかどうかを判断できる方法として最近該メモリのデ
ータ入力信号■）を高電圧に設定しアドレス信号を入力
しながら出力Ｑを調べるものが提案されている。この例
では出力信号Ｑを低レベルとするアドレス信号に対応し
たセルは冗長機能を用いていす、Ｑを高レベルとするア
ドレス信号に対応したセルが予備のビットを用いている
と判断される。
いるかどうかを判断できる方法として最近該メモリのデ
ータ入力信号■）を高電圧に設定しアドレス信号を入力
しながら出力Ｑを調べるものが提案されている。この例
では出力信号Ｑを低レベルとするアドレス信号に対応し
たセルは冗長機能を用いていす、Ｑを高レベルとするア
ドレス信号に対応したセルが予備のビットを用いている
と判断される。
従来の装置はｔ記のように構成されているので。
冗長機能を有したメモリ素子を、パッケーシニ収納した
後該素子が予備セルを使用しているが否かが１判断不可
能あるいは判断可能でも複雑なテストを必要としていた
。
後該素子が予備セルを使用しているが否かが１判断不可
能あるいは判断可能でも複雑なテストを必要としていた
。
本発明はｔ記の欠点をなくすことを目的とじたもので、
極めて簡単なテストによって、冗長機能を使用している
かどうかを判断できる機能なメモリ素子に付加するもの
である。
極めて簡単なテストによって、冗長機能を使用している
かどうかを判断できる機能なメモリ素子に付加するもの
である。
以下９本発明の一実施例を図について説明する。
第２図は１本発明の理解を容易にするための回路図を示
している。図において、Ｎはメモリ素子への入力信号の
ひとつを、 Ｖ８Ｂはグラウンド端子を示している。Ｑ
２はメモリへの入力信号Ｎを増加するためのＮチャネル
ＭＯ８Ｔ 、 Ｑｌは入力信号Ｎに大きなサージ電圧が
印加されたときに、 Ｖｓｓに電荷を逃がし、Ｑ２に大
きな電圧が印加されるのな防ぐためのＮチャネルＭＯ８
Ｔである。Ｑｌは、そのゲート電極θυに正の電圧を印
加したときにドレイン０２、ソース０１間に電流が流れ
るようにエンハンスメント型に設定されるので１図２の
如くゲート電極０υがグラウンド端子に接続されている
場合には。
している。図において、Ｎはメモリ素子への入力信号の
ひとつを、 Ｖ８Ｂはグラウンド端子を示している。Ｑ
２はメモリへの入力信号Ｎを増加するためのＮチャネル
ＭＯ８Ｔ 、 Ｑｌは入力信号Ｎに大きなサージ電圧が
印加されたときに、 Ｖｓｓに電荷を逃がし、Ｑ２に大
きな電圧が印加されるのな防ぐためのＮチャネルＭＯ８
Ｔである。Ｑｌは、そのゲート電極θυに正の電圧を印
加したときにドレイン０２、ソース０１間に電流が流れ
るようにエンハンスメント型に設定されるので１図２の
如くゲート電極０υがグラウンド端子に接続されている
場合には。
正の入力信号ＮからＱ□のドレイン（ロ）を経てグラウ
ンド端子に電流が流れることはない。一方式力信号Ｎを
グラウンド端子電圧Ｖｓｓに対して相対的に負にした場
合、ＭＯ８ＴＱ１は導通状態になり■ＳＳから入力信号
Ｎに電流が流れ出す。本発明はこの電流値によって冗長
機能を使用しているか否かを判断するもので第８図に１
本発明の回路図を示している。
ンド端子に電流が流れることはない。一方式力信号Ｎを
グラウンド端子電圧Ｖｓｓに対して相対的に負にした場
合、ＭＯ８ＴＱ１は導通状態になり■ＳＳから入力信号
Ｎに電流が流れ出す。本発明はこの電流値によって冗長
機能を使用しているか否かを判断するもので第８図に１
本発明の回路図を示している。
第３図で同一記号は第２図と同一である。Ｑ３１Ｌは本
発明に関するもので、Ｑ３はＱｌと同じようにエンハン
スメント型ＭＯ８’Ｉ！、Ｌはヒユーズを示している。
発明に関するもので、Ｑ３はＱｌと同じようにエンハン
スメント型ＭＯ８’Ｉ！、Ｌはヒユーズを示している。
該ヒユーズは半導体記憶装置を製造する工程で例えば、
多結晶シリコレあるいはアルミニュウムを用いて形成さ
れる。理解をよくするためにＱｌの幅を１．Ｑ３の幅を
ａ 、 Ｑｌ、 Ｑ３のゲート長を同じとする。
多結晶シリコレあるいはアルミニュウムを用いて形成さ
れる。理解をよくするためにＱｌの幅を１．Ｑ３の幅を
ａ 、 Ｑｌ、 Ｑ３のゲート長を同じとする。
不良ビットを予備のビットと置換する方法として具体的
にレーザー光で内蔵したヒユーズを切断した場合、第８
図のヒユーズＬをも切断するものとする。不良ビットの
ない場合はヒユーズＬは切断しないものとする。
にレーザー光で内蔵したヒユーズを切断した場合、第８
図のヒユーズＬをも切断するものとする。不良ビットの
ない場合はヒユーズＬは切断しないものとする。
今ヒユーズＬを切断すると、入力信号Ｎをグランド端子
電圧Ｖ８Ｂに対して相対的に負にした場合。
電圧Ｖ８Ｂに対して相対的に負にした場合。
ＶｓｓからＭＯ８ＴＱ１を経てのみ入力信号Ｎに電流！
が流れだす。一方ヒユーズＬを切断しない場合は。
が流れだす。一方ヒユーズＬを切断しない場合は。
ＶｓｓからＱ、 、 Ｑ３を経て入力信号Ｎに４１の電
流が流出する。この電流差を検知することは容易である
から、該方法によって冗長機能を使用Ｙているか否かが
簡単に判断可能となる。
流が流出する。この電流差を検知することは容易である
から、該方法によって冗長機能を使用Ｙているか否かが
簡単に判断可能となる。
第４図は９本発明の第２の実施例を示している。
ヒユーズＬをＱ３のソースα０とＶＢ２間に配置しでも
効果の同じことは明白である。
効果の同じことは明白である。
又１本発明の効果は、冗長機能を使用しない場合にヒユ
ーズＬを切断し、使用した場合にヒユーズＬを切断しな
いことによっても等しく期待されろことは明白である。
ーズＬを切断し、使用した場合にヒユーズＬを切断しな
いことによっても等しく期待されろことは明白である。
又１本発明はＮチャネルＭＯ８Ｔによっているが。
ＰチャネルＭＯ８Ｔでも電圧の極性を逆にすることで等
しく効果を発揮することは明白である。
しく効果を発揮することは明白である。
又２本発明はレーザー光によってヒユーズＬを切断する
か杏かによっているが、レーザー光によって高抵抗のヒ
ユーズを低抵抗にするか否かによっても実現されること
は明白である。
か杏かによっているが、レーザー光によって高抵抗のヒ
ユーズを低抵抗にするか否かによっても実現されること
は明白である。
更に９本発明では、 Ｖ８Ｓから入力信号Ｎへの電流流
出をＭＯ８Ｔ Ｑｌ、 Ｑａで制御しているが、Ｑｌは
本発明の効果にとっては本質的に必要なものではないこ
とｌ Ｑ３は複数個のＭＯ８Ｔを用いても効果の等しい
こと、Ｑ３としてＭＯ８Ｔに限らず例えばＰＮ接合ダイ
オードを用いても効果の等しいことは明白である。
出をＭＯ８Ｔ Ｑｌ、 Ｑａで制御しているが、Ｑｌは
本発明の効果にとっては本質的に必要なものではないこ
とｌ Ｑ３は複数個のＭＯ８Ｔを用いても効果の等しい
こと、Ｑ３としてＭＯ８Ｔに限らず例えばＰＮ接合ダイ
オードを用いても効果の等しいことは明白である。
以りのように本発１’ＵＪによれば、信号入力端子と接
地端子間にスイッチング素子とヒユーズを直列にした簡
単な回路を付加することにより、冗長機能を用いている
か否か容易に判別し得ろ半導体メモリを実現することが
できる。
地端子間にスイッチング素子とヒユーズを直列にした簡
単な回路を付加することにより、冗長機能を用いている
か否か容易に判別し得ろ半導体メモリを実現することが
できる。
叱１図は本発明の基となる冗長機能付きメモリのフロッ
ク図、第２図は本発明の理解を良くするための入力信号
回路図、第８図は本発明の一実施例を示す回路図、第４
図は本発明の第二の実施例を示す回路図である。 図においてＱ１〜Ｑ３はＭＯ８Ｔ、Ｌはヒユーズ、Ｎは
入力信号端子、ｖＳＳはグラウンド端子な示している。 図中２図中符号は同一または相当部分を示す。 代 理 人 葛 野 信 − 第１図 Ａｏ Ａｎｚ 第２図 １ 第３図 第４図 手続補正書（自発） １□ｓａ ”８イＩ” １１２６Ｓ １、事件の表示 特願昭５７−１８１０２８ 号
３、補正をする膚 代表者片山仁へ部 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書をつぎのとおり訂正する。
ク図、第２図は本発明の理解を良くするための入力信号
回路図、第８図は本発明の一実施例を示す回路図、第４
図は本発明の第二の実施例を示す回路図である。 図においてＱ１〜Ｑ３はＭＯ８Ｔ、Ｌはヒユーズ、Ｎは
入力信号端子、ｖＳＳはグラウンド端子な示している。 図中２図中符号は同一または相当部分を示す。 代 理 人 葛 野 信 − 第１図 Ａｏ Ａｎｚ 第２図 １ 第３図 第４図 手続補正書（自発） １□ｓａ ”８イＩ” １１２６Ｓ １、事件の表示 特願昭５７−１８１０２８ 号
３、補正をする膚 代表者片山仁へ部 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書をつぎのとおり訂正する。
Claims (4)
- （１）信号入力端子と接地端子間に、電流の導通。 非導通を制御可能なスイッチング素子とヒユーズな直列
に配置した半導体メモリ。 - （２） ４１Ｚ記スイツチング素子として絶縁ゲート型
電界効果トランジスタを用い該素子のゲート電極とソー
ス電極を接地端子に、信号入力端子と該素子のドレイン
端子間にヒユーズを配置したことを特徴とする特許請求
の範囲第１項記載の半導体メモリ。 - （３）上記スイッチング素子として絶縁ゲート型電界効
果トランジスタな用い該素子のゲート電極を接地端子に
、ドレイン電極を入力信号端子に、ソース電極と接地端
子間にヒユーズを配置したことを特徴とする特許請求の
範囲第１項記載の半導体メモリ。 - （４）を記ヒユーズとして、レーザー光で切断可能なも
のないしレーザー光で高抵抗を低抵抗となし得るものを
配置したことを特徴とする特許請求の範囲第１項記載の
半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57181028A JPS5968965A (ja) | 1982-10-13 | 1982-10-13 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57181028A JPS5968965A (ja) | 1982-10-13 | 1982-10-13 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5968965A true JPS5968965A (ja) | 1984-04-19 |
Family
ID=16093500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57181028A Pending JPS5968965A (ja) | 1982-10-13 | 1982-10-13 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5968965A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05507060A (ja) * | 1990-11-21 | 1993-10-14 | ザ・ダウ・ケミカル・カンパニー | フェニルカーボネート類の製造方法 |
-
1982
- 1982-10-13 JP JP57181028A patent/JPS5968965A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05507060A (ja) * | 1990-11-21 | 1993-10-14 | ザ・ダウ・ケミカル・カンパニー | フェニルカーボネート類の製造方法 |
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