JPH0243344B2 - - Google Patents
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- Publication number
- JPH0243344B2 JPH0243344B2 JP16186382A JP16186382A JPH0243344B2 JP H0243344 B2 JPH0243344 B2 JP H0243344B2 JP 16186382 A JP16186382 A JP 16186382A JP 16186382 A JP16186382 A JP 16186382A JP H0243344 B2 JPH0243344 B2 JP H0243344B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- mos transistor
- input
- node
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 8
- 230000002950 deficient Effects 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000006378 damage Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリ装置に係り、特に予備回
路の使用の有無を表示する回路に関する。
路の使用の有無を表示する回路に関する。
近年、微細加工技術の進歩に伴なつて、半導体
メモリ装置の集積度が著しく向上してきている
が、微細加工技術を使用すると、今まではさほど
問題とならなかつたような微小な欠陥が存在して
も、良品サンプルとはならず歩留り低下が顕著に
なる。そこで、この歩留り低下を防ぐ対策として
予備のデコーダおよびメモリセル（以下予備回路
と略す）をあらかじめ配置しておき、他に欠陥部
分があればこの欠陥部分を予備回路で置き換える
冗長回路の提案がなされており、64Kビツトの段
隔から冗長回路の採用が本格的に検討されてい
る。
メモリ装置の集積度が著しく向上してきている
が、微細加工技術を使用すると、今まではさほど
問題とならなかつたような微小な欠陥が存在して
も、良品サンプルとはならず歩留り低下が顕著に
なる。そこで、この歩留り低下を防ぐ対策として
予備のデコーダおよびメモリセル（以下予備回路
と略す）をあらかじめ配置しておき、他に欠陥部
分があればこの欠陥部分を予備回路で置き換える
冗長回路の提案がなされており、64Kビツトの段
隔から冗長回路の採用が本格的に検討されてい
る。
本発明の目的は、このような予備回路の使用の
有無を容易に表示できる半導体メモリ装置を提供
することにある。さて、半導体メモリをテスタで
動作試験するにあたり、各入力端子に正または負
の電圧を印加したときに流れる電流値を測定し、
半導体メモリの端子とテスタの端子との接触状態
が正常か否かを調べる導通テストを行なつてい
る。
有無を容易に表示できる半導体メモリ装置を提供
することにある。さて、半導体メモリをテスタで
動作試験するにあたり、各入力端子に正または負
の電圧を印加したときに流れる電流値を測定し、
半導体メモリの端子とテスタの端子との接触状態
が正常か否かを調べる導通テストを行なつてい
る。
本発明は、このような導通テストにおいてある
特定の入力端子に流れる電流と他の入力端子に流
れる電流とを比較することにより、予備回路を使
用しているか否かを判別できることを特徴とする
半導体メモリ装置にある。
特定の入力端子に流れる電流と他の入力端子に流
れる電流とを比較することにより、予備回路を使
用しているか否かを判別できることを特徴とする
半導体メモリ装置にある。
以下図面を用いて本発明を詳細に説明する。こ
こでは、ＮチヤネルMOSトランジスタを用いて
説明するが、ＰチヤネルMOSトランジスタを用
いることも可能である。
こでは、ＮチヤネルMOSトランジスタを用いて
説明するが、ＰチヤネルMOSトランジスタを用
いることも可能である。
従来の端子入力部分の等価回路図を第１図に示
す。ボンデイングパツド１は節点１１に、入力信
号を受けて動作する入力回路２は節点１２に接続
されている。抵抗素子３とMOSトランジスタ４
で入力保護回路を構成し、抵抗素子３の一方は節
点１１に、他方は節点１２に接続されており、一
方MOSトランジスタ４のドレインは節点１２に、
ゲートは節点１１に、ソースは接地電位にそれぞ
れ接続されている。またMOSトランジスタ５は
導通テスト用であり、ドレインは節点１２にゲー
トおよびソースは接地電位にそれぞれ接続されて
いる。さて、導通テストでは、入力端子に負の電
圧を印加して、MOSトランジスタ５、抵抗素子
３を通して電流が流れることを確認している。
す。ボンデイングパツド１は節点１１に、入力信
号を受けて動作する入力回路２は節点１２に接続
されている。抵抗素子３とMOSトランジスタ４
で入力保護回路を構成し、抵抗素子３の一方は節
点１１に、他方は節点１２に接続されており、一
方MOSトランジスタ４のドレインは節点１２に、
ゲートは節点１１に、ソースは接地電位にそれぞ
れ接続されている。またMOSトランジスタ５は
導通テスト用であり、ドレインは節点１２にゲー
トおよびソースは接地電位にそれぞれ接続されて
いる。さて、導通テストでは、入力端子に負の電
圧を印加して、MOSトランジスタ５、抵抗素子
３を通して電流が流れることを確認している。
次に、本発明の実施例の、特定の端子入力部分
の等価回路図を第２図に示す。ボンデイングパツ
ド１、入力回路２、抵抗素子３、MOSトランジ
スタ４，５の接続状態は第１図の場合と同じであ
り、この特定の入力端子にはさらにMOSトラン
ジスタ６およびプログラマブル素子７が付加され
ており、MOSトランジスタ６のドレインは節点
１２に、ゲートは接地電位に、ソースは節点１３
にそれぞれ接続されており、一方プログラマブル
素子７の一方は節点１３に、他方は接地電位に接
続されている。以下の説明では、プログラマブル
素子７をポリシリコンヒユーズで構成し、欠陥部
分を予備回路で置き換える場合、ポリシリコンヒ
ユーズを電気的、レーザー等の手段で書き込む
（切断する）とする。
の等価回路図を第２図に示す。ボンデイングパツ
ド１、入力回路２、抵抗素子３、MOSトランジ
スタ４，５の接続状態は第１図の場合と同じであ
り、この特定の入力端子にはさらにMOSトラン
ジスタ６およびプログラマブル素子７が付加され
ており、MOSトランジスタ６のドレインは節点
１２に、ゲートは接地電位に、ソースは節点１３
にそれぞれ接続されており、一方プログラマブル
素子７の一方は節点１３に、他方は接地電位に接
続されている。以下の説明では、プログラマブル
素子７をポリシリコンヒユーズで構成し、欠陥部
分を予備回路で置き換える場合、ポリシリコンヒ
ユーズを電気的、レーザー等の手段で書き込む
（切断する）とする。
欠陥がなくて予備回路を使用しない場合には、
ポリシリコンヒユーズ７が切断されていないの
で、導通テスト時にはMOSトランジスタ５およ
び６を通つて電流が流れるため、他の入力端子
（第１図の場合）にくらべて流れる電流が大きい。
一方欠陥部分を予備回路で置き換えた場合には、
ポリシリコンヒユーズ７が切断されているので、
導通テスト時には、MOSトランジスタ５だけを
通して電流が流れ、電流値は他の入力端子と同じ
になる。
ポリシリコンヒユーズ７が切断されていないの
で、導通テスト時にはMOSトランジスタ５およ
び６を通つて電流が流れるため、他の入力端子
（第１図の場合）にくらべて流れる電流が大きい。
一方欠陥部分を予備回路で置き換えた場合には、
ポリシリコンヒユーズ７が切断されているので、
導通テスト時には、MOSトランジスタ５だけを
通して電流が流れ、電流値は他の入力端子と同じ
になる。
このように、本発明によれば、導通テスト時に
ある特定の入力端子と他の入力端子とに流れる電
流をくらべることにより、予備回路を使用してい
るか否かの判別ができるという効果が得られる。
特に、MOSトランジスタ６のしきい値電圧が
MOSトランジスタ５のしきい電圧より低い場合
には電流差が大きくなり、検出が容易となる。
ある特定の入力端子と他の入力端子とに流れる電
流をくらべることにより、予備回路を使用してい
るか否かの判別ができるという効果が得られる。
特に、MOSトランジスタ６のしきい値電圧が
MOSトランジスタ５のしきい電圧より低い場合
には電流差が大きくなり、検出が容易となる。
一方、前記の説明とは逆に、予備回路を使用し
ないとき、ポリシリコンヒユーズを切断すること
も可能である。さらに、前記の説明ではプログラ
マブル素子がポリシリコンヒユーズの場合につい
て述べたが、ジヤンクシヨン破壊型、レーザーア
ニール型でも同様の機能が得られる。
ないとき、ポリシリコンヒユーズを切断すること
も可能である。さらに、前記の説明ではプログラ
マブル素子がポリシリコンヒユーズの場合につい
て述べたが、ジヤンクシヨン破壊型、レーザーア
ニール型でも同様の機能が得られる。
第１図はＮチヤネルMOSトランジスタを用い
た従来の端子入力部分の等価回路図、第２図は本
発明の実施例の特定の端子入力部分を示す等価回
路である。 尚図において、１……ボンデイングパツト、２
……入力回路、３……抵抗素子、４，５，６……
MOSトランジスタ、７……プログラマブル素子。
た従来の端子入力部分の等価回路図、第２図は本
発明の実施例の特定の端子入力部分を示す等価回
路である。 尚図において、１……ボンデイングパツト、２
……入力回路、３……抵抗素子、４，５，６……
MOSトランジスタ、７……プログラマブル素子。
Claims (1)
- １ 欠陥部分を予備回路で置き換える冗長回路を
備えた半導体メモリ装置において、ボンデイング
パツトと入力回路との間の導通路に、抵抗と第１
のトランジスタとからなる入力保護回路を接続
し、前記導通路に第２のトランジスタとプログラ
マブル素子との直列体の一端を設け、前記予備回
路の使用の有無によつて、前記プログラマブル素
子に書き込みを行うようにしたことを特徴とする
半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57161863A JPS5951560A (ja) | 1982-09-17 | 1982-09-17 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57161863A JPS5951560A (ja) | 1982-09-17 | 1982-09-17 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5951560A JPS5951560A (ja) | 1984-03-26 |
| JPH0243344B2 true JPH0243344B2 (ja) | 1990-09-28 |
Family
ID=15743388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57161863A Granted JPS5951560A (ja) | 1982-09-17 | 1982-09-17 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5951560A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816544A (ja) * | 1981-07-22 | 1983-01-31 | Toshiba Corp | プログラム可能回路 |
| JPS58170034A (ja) * | 1982-03-19 | 1983-10-06 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | 修復した集積回路の識別 |
-
1982
- 1982-09-17 JP JP57161863A patent/JPS5951560A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816544A (ja) * | 1981-07-22 | 1983-01-31 | Toshiba Corp | プログラム可能回路 |
| JPS58170034A (ja) * | 1982-03-19 | 1983-10-06 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | 修復した集積回路の識別 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5951560A (ja) | 1984-03-26 |
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