JPS5816544A - プログラム可能回路 - Google Patents
プログラム可能回路Info
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- JPS5816544A JPS5816544A JP56114701A JP11470181A JPS5816544A JP S5816544 A JPS5816544 A JP S5816544A JP 56114701 A JP56114701 A JP 56114701A JP 11470181 A JP11470181 A JP 11470181A JP S5816544 A JPS5816544 A JP S5816544A
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- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＣＭＯＢメモリなどの不良救済を行なうための
ＣＭＯＢ不良救済回路に関する。
ＣＭＯＢ不良救済回路に関する。
ＭＯＳ−Ｌ８Ｉの集積密婁が向上し、チップサイズが拡
大化する中でｌチップ上に集積した素子が全部不良なく
動作すること麩声難となっている。
大化する中でｌチップ上に集積した素子が全部不良なく
動作すること麩声難となっている。
たとえはメモリＬＳＩでは、集積ｉが６４にビット。
２５６にピッ）、１Ｍビットと大容量化するにつれて全
ビットが動作するチップの歩留シは低下し続けることが
予想され、大容量化をｉｔケむ間鵬としてクローズアッ
ノされている。これを解決する手段として登場したのが
不良アドレス記憶回路を備えた不良救済手段であり、Ｎ
チャンネルのＭＯＳメモリＬＳＩですでに実用化され始
めている。この不良救済手段ｉ、ＭＯｓメモリＬＳＩの
行列メモリアレイにスペア用のメモリ行と行デコーダま
たはメモリ列と列デコーダを設けておき、行列メモリプ
レイ中に不良ピットがあると、不良ピットを含む行また
は列を前記スペア用のメモリ行、行デコーダまたはメモ
リ列、列デコーダと置換して救済するものでめる。この
場合、不良アドレス記憶回路にはフェーズ素子が用いら
れ、この７−−ズ素子の接断状ＩＩ（接続状態、切断状
態の２状態）によシネ良ピットのアドレスを記憶口でお
き、不良ビットのアドレスが選択されたとき前記スペア
用の行デコーダまたは列デコーダを選択してスペア用の
行ま九は列を使用し、不良ビットを含む行または列の選
択全禁止する。
ビットが動作するチップの歩留シは低下し続けることが
予想され、大容量化をｉｔケむ間鵬としてクローズアッ
ノされている。これを解決する手段として登場したのが
不良アドレス記憶回路を備えた不良救済手段であり、Ｎ
チャンネルのＭＯＳメモリＬＳＩですでに実用化され始
めている。この不良救済手段ｉ、ＭＯｓメモリＬＳＩの
行列メモリアレイにスペア用のメモリ行と行デコーダま
たはメモリ列と列デコーダを設けておき、行列メモリプ
レイ中に不良ピットがあると、不良ピットを含む行また
は列を前記スペア用のメモリ行、行デコーダまたはメモ
リ列、列デコーダと置換して救済するものでめる。この
場合、不良アドレス記憶回路にはフェーズ素子が用いら
れ、この７−−ズ素子の接断状ＩＩ（接続状態、切断状
態の２状態）によシネ良ピットのアドレスを記憶口でお
き、不良ビットのアドレスが選択されたとき前記スペア
用の行デコーダまたは列デコーダを選択してスペア用の
行ま九は列を使用し、不良ビットを含む行または列の選
択全禁止する。
第１図はこの種の従来の不良アドレス記憶回路を示すも
のでるり、 ｘｉ、ｘｉはアドレス信号入力、ＰＦ１ｆ
ログラム（書き込み）入力、Ｘｐ’ｉアドレス信号選択
出力でおる。゛フェーズ素子Ｆが切断されていないとき
には、節点Ｑは電源■。、電りＴ１はオン、インバータ
Ｉの出力はｏｖｌ トランジスタＴ、はオフであシ、ア
ドレス信号人力Ｘ１がアドレス信号選択出力ｘｐｔとし
て導出される。これに対して、予めグログラム時にグロ
ダラム入力ｉがＯＶＫされたとき、トランジスタＴｓは
オフになシ、トランジスタＴ４はアドレス信号人力に量
がｏｖならオフにな’） ％ ｘｓがＶＣＣ電位ならオ
ンになる。このトランジスタＴ４がオフのときには、ト
ランジスタＴｓ ’ｆｔ通じてグロダラム電源Ｖすの電
位（たとえば＋１ｏｖ）が印加されるトランジスタＴ６
がオンになシ、フェーズ素子Ｆに溶断電流が流れて７．
、−ズ素子Ｆが切断される。したがって、フユーズ素子
Ｆが切断状態のときには、節点ＱはＯＶになり、トラン
ジスタＴＩがオフ、トランジスタＴ３が一オンになるの
で、アドレス信号人力Ｘｉ；ｄ！７）”レス信号選択出
力Ｋｐｌとして導出される。
のでるり、 ｘｉ、ｘｉはアドレス信号入力、ＰＦ１ｆ
ログラム（書き込み）入力、Ｘｐ’ｉアドレス信号選択
出力でおる。゛フェーズ素子Ｆが切断されていないとき
には、節点Ｑは電源■。、電りＴ１はオン、インバータ
Ｉの出力はｏｖｌ トランジスタＴ、はオフであシ、ア
ドレス信号人力Ｘ１がアドレス信号選択出力ｘｐｔとし
て導出される。これに対して、予めグログラム時にグロ
ダラム入力ｉがＯＶＫされたとき、トランジスタＴｓは
オフになシ、トランジスタＴ４はアドレス信号人力に量
がｏｖならオフにな’） ％ ｘｓがＶＣＣ電位ならオ
ンになる。このトランジスタＴ４がオフのときには、ト
ランジスタＴｓ ’ｆｔ通じてグロダラム電源Ｖすの電
位（たとえば＋１ｏｖ）が印加されるトランジスタＴ６
がオンになシ、フェーズ素子Ｆに溶断電流が流れて７．
、−ズ素子Ｆが切断される。したがって、フユーズ素子
Ｆが切断状態のときには、節点ＱはＯＶになり、トラン
ジスタＴＩがオフ、トランジスタＴ３が一オンになるの
で、アドレス信号人力Ｘｉ；ｄ！７）”レス信号選択出
力Ｋｐｌとして導出される。
すなわち、上記不良アドレス記憶回路は、フ、−ズ素子
Ｆに不良アドレスが書き込まれているか否か、すな、わ
ちフユーズ素子Ｆ、が切断、接ｘｐｔとして導出する。
Ｆに不良アドレスが書き込まれているか否か、すな、わ
ちフユーズ素子Ｆ、が切断、接ｘｐｔとして導出する。
、
しかし、上述した第１図の不良アドレス記憶回路におい
ては、フェーズ素子Ｆが接続状態、切断状態のいずれで
あるかを検出するために１、フェーズ素子Ｆの一端と接
地端との間に直流的負荷素子としてディグレッション型
のトランジスタＴ１が接続されておシ、このためフユー
ズ素子Ｆが接続状態の場合には、フェ−ズ素子Ｆと上記
トランジスタＴ７との直列回路を通じて直流的な消費電
流が生じる。
ては、フェーズ素子Ｆが接続状態、切断状態のいずれで
あるかを検出するために１、フェーズ素子Ｆの一端と接
地端との間に直流的負荷素子としてディグレッション型
のトランジスタＴ１が接続されておシ、このためフユー
ズ素子Ｆが接続状態の場合には、フェ−ズ素子Ｆと上記
トランジスタＴ７との直列回路を通じて直流的な消費電
流が生じる。
この消費電流は、スタンドパイ電流が有限なＮチャンネ
ルのＭＯＳメモリの場合は問題とならないが、スタンド
パイ消費電流を数百μＡに以下に抑制する必要のあるＣ
ＭＯＳメモリの場合は無視することができない。特に、
電池バククアッグ方式のＣＭＯＳメモリでは、スタンド
パイ消費電流を１μＡ〜数十μＡ程度に抑える必要があ
り、この点で不良救済手段を持たせることは困難であっ
た。
ルのＭＯＳメモリの場合は問題とならないが、スタンド
パイ消費電流を数百μＡに以下に抑制する必要のあるＣ
ＭＯＳメモリの場合は無視することができない。特に、
電池バククアッグ方式のＣＭＯＳメモリでは、スタンド
パイ消費電流を１μＡ〜数十μＡ程度に抑える必要があ
り、この点で不良救済手段を持たせることは困難であっ
た。
本発明は上記の事情に鑑みてなされたもので、０Ｍ０８
１回路における不良回路部分を救済するためのフェーズ
素子にＭＯ８スイッチ素子を直列接続し、このスイッチ
素子を／４ルス駆動してフェーズ素子の接断状態に応じ
た電圧を得て保持する回路構成とすることによって、フ
ェーズ素子の蓚断状態を検出するための消費電流を低減
でき、ＣＭＯ８ＭＯＳメモリ済手段９亀池バックアップ
化勢が可能となり、ＣＭ０８ｇＬＳＩを高歩留９で実現
可能となるＣＭＯ８不良救済回路を提供するものである
。
１回路における不良回路部分を救済するためのフェーズ
素子にＭＯ８スイッチ素子を直列接続し、このスイッチ
素子を／４ルス駆動してフェーズ素子の接断状態に応じ
た電圧を得て保持する回路構成とすることによって、フ
ェーズ素子の蓚断状態を検出するための消費電流を低減
でき、ＣＭＯ８ＭＯＳメモリ済手段９亀池バックアップ
化勢が可能となり、ＣＭ０８ｇＬＳＩを高歩留９で実現
可能となるＣＭＯ８不良救済回路を提供するものである
。
以下図面を参照して本発明の一実施例ｔ＊ｍに説明する
。第２図’ｈｃＭｏｓメモリの周辺回路の一部である不
良アドレス記憶回路１０、アドレスバッファ回路２０．
プログラム回路３０を示している。不良アドレス記憶回
路１０において、フェーズ素子Ｆの一端は第一電源Ｖ、
、（本例では基準電位としての接地端）に接続され、そ
の他端（図中節点Ｑ）と第二電源（本例では５ｖのｖｃ
ｃ）との間にはＭＯＳスイッチ素子としてＰチャンネル
トランジスタテ１が接続されている。
。第２図’ｈｃＭｏｓメモリの周辺回路の一部である不
良アドレス記憶回路１０、アドレスバッファ回路２０．
プログラム回路３０を示している。不良アドレス記憶回
路１０において、フェーズ素子Ｆの一端は第一電源Ｖ、
、（本例では基準電位としての接地端）に接続され、そ
の他端（図中節点Ｑ）と第二電源（本例では５ｖのｖｃ
ｃ）との間にはＭＯＳスイッチ素子としてＰチャンネル
トランジスタテ１が接続されている。
１１は上記トランジスタ〒１のダートへ九とえばアドレ
ス信号入力の変化に同期したパルス信号を印加して導通
駆動し、このトランジスタＴ１と前記フェーズ素子Ｆと
の接続節点Ｑｏｔ位を７−−ズ素子ＦＯ接断状態に応じ
て設定するΔルス信号印加回路である。上記節点Ｑはイ
ンバータＩ！の入力端およびＰチャンネルトランジスタ
テ３のソースに接続され、このトランジスタＴ２のドレ
インは電源ｖ′ｃｃＫ！！続され、ダートは前記インバ
ータ１１の出力端に接続されている。すなわち、上記イ
ンバータＸ１およびトランジスタｒｘは、前記節点Ｑに
設定された電位を保持し、前記フェーズ素子Ｆの接断状
急に応じた出力音発生して前記アドレスバッファ回路２
０へ供給する電位保持回路１２ｆ：構成している。
ス信号入力の変化に同期したパルス信号を印加して導通
駆動し、このトランジスタＴ１と前記フェーズ素子Ｆと
の接続節点Ｑｏｔ位を７−−ズ素子ＦＯ接断状態に応じ
て設定するΔルス信号印加回路である。上記節点Ｑはイ
ンバータＩ！の入力端およびＰチャンネルトランジスタ
テ３のソースに接続され、このトランジスタＴ２のドレ
インは電源ｖ′ｃｃＫ！！続され、ダートは前記インバ
ータ１１の出力端に接続されている。すなわち、上記イ
ンバータＸ１およびトランジスタｒｘは、前記節点Ｑに
設定された電位を保持し、前記フェーズ素子Ｆの接断状
急に応じた出力音発生して前記アドレスバッファ回路２
０へ供給する電位保持回路１２ｆ：構成している。
一方、アドレスバッファ回路２ｏにおいて、上記不良ア
ドレス記憶回路１ｏから供給される電位保持出力はイン
バータ１．およびＰチャンネ５、ルトランジスタＴ＠＊
ＮチャンネルトランジスタＴ４の各ｆｆ−）に導かれる
。上記ＰチャンネルトランジスタＴ、には並列にＮチャ
ンネルトランジスタＴｓが接続され、前記Ｎチャンネル
トランジスタＴ４には並列ＫＰチャンネルトランジスタ
Ｔ・が接続されている。そして、上記トランジスタＴ＠
＋Ｔ・の各ｆ−）には前記インバータ１．の出力が供給
されておシ、並列のトランジスタＴ ３ ａ Ｔ ＠と
並列のトランジスタＴ４ｓＴ番とは直列に接続されてお
り、この直列回路の一端にアドレス信号Ａ１が入力され
、また他端にアドレス信号ｘ１が入力されるようになっ
ている。すなわち、上記インバータＩｔおよび４個のト
ランジスタＴ ３ ＃ ’Ｔ４ 。
ドレス記憶回路１ｏから供給される電位保持出力はイン
バータ１．およびＰチャンネ５、ルトランジスタＴ＠＊
ＮチャンネルトランジスタＴ４の各ｆｆ−）に導かれる
。上記ＰチャンネルトランジスタＴ、には並列にＮチャ
ンネルトランジスタＴｓが接続され、前記Ｎチャンネル
トランジスタＴ４には並列ＫＰチャンネルトランジスタ
Ｔ・が接続されている。そして、上記トランジスタＴ＠
＋Ｔ・の各ｆ−）には前記インバータ１．の出力が供給
されておシ、並列のトランジスタＴ ３ ａ Ｔ ＠と
並列のトランジスタＴ４ｓＴ番とは直列に接続されてお
り、この直列回路の一端にアドレス信号Ａ１が入力され
、また他端にアドレス信号ｘ１が入力されるようになっ
ている。すなわち、上記インバータＩｔおよび４個のト
ランジスタＴ ３ ＃ ’Ｔ４ 。
Ｔｓ ＊ Ｔｓ Ｉｄ、、前記不良アートレス記憶回路
１ｏの出力電位によってアドレス信号Ａｉ、ＡＩの中か
らいずれか一方を選択し、並列トランジスタＴＢ ａ
Ｔ５と並列トランジスタＴａｅＴ＠との接続節点から不
良゛救済アドレス信号選択出方Ｘ１を出方するス°イッ
チ回路２１ｔ−構成している。なお、インバータＩ＠
’ｒ ■４ ＋、Ｚ１ ＃ Ｉ−は縦続され、アドレス
入力信号ＰＡｉ（１＝０〜１１）が入力されて前記アド
レス信号Ａ１．Ａｉ’ｉ出力するアドレスドライブ回路
２−２を構成している。
１ｏの出力電位によってアドレス信号Ａｉ、ＡＩの中か
らいずれか一方を選択し、並列トランジスタＴＢ ａ
Ｔ５と並列トランジスタＴａｅＴ＠との接続節点から不
良゛救済アドレス信号選択出方Ｘ１を出方するス°イッ
チ回路２１ｔ−構成している。なお、インバータＩ＠
’ｒ ■４ ＋、Ｚ１ ＃ Ｉ−は縦続され、アドレス
入力信号ＰＡｉ（１＝０〜１１）が入力されて前記アド
レス信号Ａ１．Ａｉ’ｉ出力するアドレスドライブ回路
２−２を構成している。
一方、プログラム回路３０において、プログラムコント
ロール用のＰチャンネル１ランシスタＴ７と不良アドレ
ス指定用ＰチャンネルトランジスタＴ８とは並列接続さ
れ、そのソースは電源ｖｃｃに接続され、そのドレイン
は負荷素子３１を介してプログラム用電源■ に接続さ
れていｐ る。上記トランジスタＴ７のｒ−）に＃′ｉ、ｆログラ
ムコントロール入力信号ＰＲが印加され、前記トランジ
スタＴ−のｒ−）には前記アドレスバッファ回路２０の
インバータ■４の出力が印加されている。そして、これ
らのトランジスタＴ７＋Ｔ＠のドレインと前記負荷素子
３１との接続節点Ｐにグログラム用のＰチャンネルトラ
ンジスタＴＩのｆ−）が接続され、このトランジスタＴ
・のソースは電源ｖｃｃに接続され、ドレインは前記不
良アドレス記憶回路１００節点Ｑに接続されている。
ロール用のＰチャンネル１ランシスタＴ７と不良アドレ
ス指定用ＰチャンネルトランジスタＴ８とは並列接続さ
れ、そのソースは電源ｖｃｃに接続され、そのドレイン
は負荷素子３１を介してプログラム用電源■ に接続さ
れていｐ る。上記トランジスタＴ７のｒ−）に＃′ｉ、ｆログラ
ムコントロール入力信号ＰＲが印加され、前記トランジ
スタＴ−のｒ−）には前記アドレスバッファ回路２０の
インバータ■４の出力が印加されている。そして、これ
らのトランジスタＴ７＋Ｔ＠のドレインと前記負荷素子
３１との接続節点Ｐにグログラム用のＰチャンネルトラ
ンジスタＴＩのｆ−）が接続され、このトランジスタＴ
・のソースは電源ｖｃｃに接続され、ドレインは前記不
良アドレス記憶回路１００節点Ｑに接続されている。
次に上記構成における第２動動作を第３図のタイミング
図を参照しながら説明する。
図を参照しながら説明する。
先ずプログラムモードにおいては、アドレス入力信号Ｐ
Ａｉとして不良ビットを含むアドレスを高（ロ）レベル
（たとえば＋５ｖ）または低（Ｑレベル（たとえＨｏｗ
）により指定する。この状態において、時刻ｔ１でプロ
グラム電源ｖＰＰを高レベルから負電圧グログラムレベ
ルＶｐ （たとえｔ；ｊ’−１０Ｖ）とする。次に、時
刻ｔ３でグログラムコントロール入力信号ｐａｔｉレベ
ルから高レベルにしてプログラムコントロール用トラン
ジスタＴＶ ｔ’オフにする。このとき、不良アドレス
指足用トランジスタＴ・は、インバータ■４から前記ア
ドレス入力信号ＰＡｉと同じ論理レベルの信号かｒ−）
に印加されているので、上記ＰＡｉが高いレベルならオ
フ、低いレベルならオンになっている。したがって、節
点Ｐの電位は、上記トランジスタＴ＄がオフ（ＰＡｌが
高レベル）なら負１１圧グロダラムレベルＶｐＫなり、
トランジスタＴ・がオン（ＰＡｉが低レベル）なら高レ
ベル（電源ｖｃｃレベル）のままに維持されることにな
る。この節点Ｐの電位が負電圧！ログラムレベルＶのと
きは、プログラム用トランジスタＴ９はｉｏｍＡ程度の
大電流を駆動し、フユーズ素子Ｆを溶断することに工つ
てゾログラム電源みが行われる。逆に、上記節点Ｐの電
位が高レベルのときは、プログラム用トランジスタＴ。
Ａｉとして不良ビットを含むアドレスを高（ロ）レベル
（たとえば＋５ｖ）または低（Ｑレベル（たとえＨｏｗ
）により指定する。この状態において、時刻ｔ１でプロ
グラム電源ｖＰＰを高レベルから負電圧グログラムレベ
ルＶｐ （たとえｔ；ｊ’−１０Ｖ）とする。次に、時
刻ｔ３でグログラムコントロール入力信号ｐａｔｉレベ
ルから高レベルにしてプログラムコントロール用トラン
ジスタＴＶ ｔ’オフにする。このとき、不良アドレス
指足用トランジスタＴ・は、インバータ■４から前記ア
ドレス入力信号ＰＡｉと同じ論理レベルの信号かｒ−）
に印加されているので、上記ＰＡｉが高いレベルならオ
フ、低いレベルならオンになっている。したがって、節
点Ｐの電位は、上記トランジスタＴ＄がオフ（ＰＡｌが
高レベル）なら負１１圧グロダラムレベルＶｐＫなり、
トランジスタＴ・がオン（ＰＡｉが低レベル）なら高レ
ベル（電源ｖｃｃレベル）のままに維持されることにな
る。この節点Ｐの電位が負電圧！ログラムレベルＶのと
きは、プログラム用トランジスタＴ９はｉｏｍＡ程度の
大電流を駆動し、フユーズ素子Ｆを溶断することに工つ
てゾログラム電源みが行われる。逆に、上記節点Ｐの電
位が高レベルのときは、プログラム用トランジスタＴ。
はオフであり、フユーズ素子Ｆは溶断されずプログラム
書込みは行なわれない。
書込みは行なわれない。
次に、時刻ｔ ｓ’でプログラムコントロール入力信号
ＰＲを高レベル状態ら低レベルに戻すことＫより、グロ
ダラムコントロール用トランジスタＴ１はオンに戻り、
前記節点Ｐの電位は上記トランジスタＴ、を介して強制
的に高レベルになる。したがって、！ログラム用トラン
ジスタＴ−はオフ状態に戻り、次いでゾログラム電源ｖ
９．をｖｃｃレベル（高レベル）に戻すことＫよりプロ
グラムモードは終了する。
ＰＲを高レベル状態ら低レベルに戻すことＫより、グロ
ダラムコントロール用トランジスタＴ１はオンに戻り、
前記節点Ｐの電位は上記トランジスタＴ、を介して強制
的に高レベルになる。したがって、！ログラム用トラン
ジスタＴ−はオフ状態に戻り、次いでゾログラム電源ｖ
９．をｖｃｃレベル（高レベル）に戻すことＫよりプロ
グラムモードは終了する。
次に、不良救済アドレス信号選択出力Ｘ１の発生動作を
説明する。上述したプログラムモードの後、第２図の回
路は電源Ｖ。、が−且遮断されるのが一般的である２、
何故なら、一般に不良救済のためのプログラム書込みは
ウェハ上でチ、プを選別するときに行われるのが普通で
あり、そのｉにウニ・・上からテ、７＃が切り出され、
パ、ケージに実装されるからである。勿論、稀には実装
後Ｋｆプログラム書込を行って不良ビットの救済を行う
ことも可能であるが、この場合でも電源ｖｅ、は遮断さ
れることがある。
説明する。上述したプログラムモードの後、第２図の回
路は電源Ｖ。、が−且遮断されるのが一般的である２、
何故なら、一般に不良救済のためのプログラム書込みは
ウェハ上でチ、プを選別するときに行われるのが普通で
あり、そのｉにウニ・・上からテ、７＃が切り出され、
パ、ケージに実装されるからである。勿論、稀には実装
後Ｋｆプログラム書込を行って不良ビットの救済を行う
ことも可能であるが、この場合でも電源ｖｅ、は遮断さ
れることがある。
いま時刻１．で電源ｖｅ＠が遮断され、時刻ｔ−で電源
ｖｌＩ＠が再投入され友ものとする。まｔ１第２図のノ
４ルス信号印加回路１１は、たとえば第４図（−）に示
す工うにアドレストランジシ田ンディテクタ４１および
インノぐ一夕４２を利用してアドレス信号変化に同期し
Ｌノ４ルス信号Ｒを発生するものとする。なお、この／
４ルス信号Ｒｔｉ、第４図（ｂ）Ｋ示すようにアドレス
入力信号Ａｏ ％ Ａｎの中の任意の信号Ａｉの変化に
同期して一足期間丁だけ低レベルになる。時刻ｔ６で電
源ｖ０が投入されると、不良アドレス記憶回路１０の節
点Ｑの電位はフユーズ素子Ｆが接続状態なら直ぐに低レ
ベルと々るが、フユーズ素子Ｆが溶断後の切断状態なら
高レベル又は低レベルのいずれかにセットされ、電位は
不確定のままである。
ｖｌＩ＠が再投入され友ものとする。まｔ１第２図のノ
４ルス信号印加回路１１は、たとえば第４図（−）に示
す工うにアドレストランジシ田ンディテクタ４１および
インノぐ一夕４２を利用してアドレス信号変化に同期し
Ｌノ４ルス信号Ｒを発生するものとする。なお、この／
４ルス信号Ｒｔｉ、第４図（ｂ）Ｋ示すようにアドレス
入力信号Ａｏ ％ Ａｎの中の任意の信号Ａｉの変化に
同期して一足期間丁だけ低レベルになる。時刻ｔ６で電
源ｖ０が投入されると、不良アドレス記憶回路１０の節
点Ｑの電位はフユーズ素子Ｆが接続状態なら直ぐに低レ
ベルと々るが、フユーズ素子Ｆが溶断後の切断状態なら
高レベル又は低レベルのいずれかにセットされ、電位は
不確定のままである。
次に時刻ｔｙにおいて、アドレス入力信号ＡＯ％ Ａｎ
のうちの任意の信号ＡＩが変化すると、第４図（、）の
アドレストランゾシ、ンディテクタが働いてｉ４ルス信
号印加回路１０は時刻ｔ７〜ｔ＄の間が低レベルとなる
同期ｉ４ルスＲを発生する。この同期ノクルスＲは、記
憶読み出し用トランジスタＴ１を導通させ、これにより
節点Ｑの電位をフユーズ素子Ｆが接続状態なら低レベル
に、また溶断後の切断状態なら高レベルに、す力わちフ
ユーズ素子Ｆの接断状態のいずれかにしたがって一意的
にセットする。上記節点Ｑの電位が高レベルに一且セ、
トされると、記憶保持回路１２のインバータＸ１の出力
が低レベルになす、トランジスタＴ！がオンになるので
、前記節点Ｑの高レベル状態が維持されるようになる。
のうちの任意の信号ＡＩが変化すると、第４図（、）の
アドレストランゾシ、ンディテクタが働いてｉ４ルス信
号印加回路１０は時刻ｔ７〜ｔ＄の間が低レベルとなる
同期ｉ４ルスＲを発生する。この同期ノクルスＲは、記
憶読み出し用トランジスタＴ１を導通させ、これにより
節点Ｑの電位をフユーズ素子Ｆが接続状態なら低レベル
に、また溶断後の切断状態なら高レベルに、す力わちフ
ユーズ素子Ｆの接断状態のいずれかにしたがって一意的
にセットする。上記節点Ｑの電位が高レベルに一且セ、
トされると、記憶保持回路１２のインバータＸ１の出力
が低レベルになす、トランジスタＴ！がオンになるので
、前記節点Ｑの高レベル状態が維持されるようになる。
この工うＫして、以後は同様にアｙし、ス入力偏号Ａｏ
％ Ａｎのいずれかの変化に同期して時刻１、〜ｔｌ
ｏの間、時刻ｔｌｌ−ｔ１ｍの間に同期ノ臂ルスＲが低
レベルとなシ、記憶読み出し用トランジスタＴ１を一時
的に導通させ、節点Ｑには常に７．−ズ素子Ｆの接断状
態に応じた電位がセットされ、フユーズ素子Ｆの記憶情
報が正しく読み出されることになる。
％ Ａｎのいずれかの変化に同期して時刻１、〜ｔｌ
ｏの間、時刻ｔｌｌ−ｔ１ｍの間に同期ノ臂ルスＲが低
レベルとなシ、記憶読み出し用トランジスタＴ１を一時
的に導通させ、節点Ｑには常に７．−ズ素子Ｆの接断状
態に応じた電位がセットされ、フユーズ素子Ｆの記憶情
報が正しく読み出されることになる。
上述したような読み出しの結果、節点Ｑが高レベルのと
きはインバータ１１の出力が低レベルになり、スイッチ
回路２１ではトランジスタＴ Ｂ ｅ Ｔ ＠が導通
し、トランジスタＴ４ 、Ｔ門が非導通となるので、不
良救済アドレス信号選択出力Ｘｔとしてアドレス信号Ａ
１が導出される。
きはインバータ１１の出力が低レベルになり、スイッチ
回路２１ではトランジスタＴ Ｂ ｅ Ｔ ＠が導通
し、トランジスタＴ４ 、Ｔ門が非導通となるので、不
良救済アドレス信号選択出力Ｘｔとしてアドレス信号Ａ
１が導出される。
これに対して、前記節点Ｑが低レベルのときはインバー
タ１１の出力が高レベルになり、スイッチ回路２ノでは
トランジスタＴａ ＋ Ｔａ カ導通し、トランジス
タＴ１５Ｔｉが非導通となるので、前記出力Ｘｔとして
アドレス信号Ａｔが導出される。
タ１１の出力が高レベルになり、スイッチ回路２ノでは
トランジスタＴａ ＋ Ｔａ カ導通し、トランジス
タＴ１５Ｔｉが非導通となるので、前記出力Ｘｔとして
アドレス信号Ａｔが導出される。
上述した工うに第２図の不良アドレス記憶回路１０は、
フユーズ素子Ｆに記憶読み出し用トランジスタ丁！を直
列接続し、このトランジスタＴＩをアドレス入力信号Ａ
ｏ ｙ Ａｎの′変化に同期してノ４ルス駆動し、フ、
−、ｅｊＲ子Ｆの接断状態に応じた電圧を得るＬうにし
ている。したがって、上記アドレス入力信号Ａ（１％
Ａｎの変化時に上記トランジスタＴ１に電流が流れる可
能性はあるが、アドレス入力信号ＡＯ−Ａｎが不変のと
き、すなわちスタ゛ンｒパイ状態では上記トランジスタ
’ｒ、には電流は全く流れず、ＣＭＯ８回′路回持路は
失なわれない、なお、アドレスノ量。
フユーズ素子Ｆに記憶読み出し用トランジスタ丁！を直
列接続し、このトランジスタＴＩをアドレス入力信号Ａ
ｏ ｙ Ａｎの′変化に同期してノ４ルス駆動し、フ、
−、ｅｊＲ子Ｆの接断状態に応じた電圧を得るＬうにし
ている。したがって、上記アドレス入力信号Ａ（１％
Ａｎの変化時に上記トランジスタＴ１に電流が流れる可
能性はあるが、アドレス入力信号ＡＯ−Ａｎが不変のと
き、すなわちスタ゛ンｒパイ状態では上記トランジスタ
’ｒ、には電流は全く流れず、ＣＭＯ８回′路回持路は
失なわれない、なお、アドレスノ量。
フッ回路２０のインバータ１＠ ＊１４ ｗＩｓ ＃Ｉ
ｌも上記と同様にスタンＶパイ状態では電流は全く流れ
ない、このため、第２図の回路を採用すれは、ＣＭＯ８
不良救済手段の電池パックア、グ化が可能となり、不良
救済回路付きの０ＭＯ８超ＬＳＩを高歩留シで実現可能
となる。
ｌも上記と同様にスタンＶパイ状態では電流は全く流れ
ない、このため、第２図の回路を採用すれは、ＣＭＯ８
不良救済手段の電池パックア、グ化が可能となり、不良
救済回路付きの０ＭＯ８超ＬＳＩを高歩留シで実現可能
となる。
また、上記実施例におｉては、アドレス入力信号の変化
と同期して７ＪＬ−ズ素子の記憶情報を常に節点ＱＫ読
み出しているために、この読み出し出力は電源ノイズに
よシ失なわれる危険が少なく、電源ノイズに対して強い
、さらに１溶断した）、−ズ素子Ｆがリーク電流を伴な
う場合でも、記憶読み出し用トランジスタＴＩの働きに
工りフユーズ素子Ｆに流れる電流値の大きさによって節
点Ｑの電位を一意的に設定でき、これを保持用トランジ
スタＴ３の働きにより保持できるので、信頼性が非常に
優れた不良アドレス記憶回路を実現できる。
と同期して７ＪＬ−ズ素子の記憶情報を常に節点ＱＫ読
み出しているために、この読み出し出力は電源ノイズに
よシ失なわれる危険が少なく、電源ノイズに対して強い
、さらに１溶断した）、−ズ素子Ｆがリーク電流を伴な
う場合でも、記憶読み出し用トランジスタＴＩの働きに
工りフユーズ素子Ｆに流れる電流値の大きさによって節
点Ｑの電位を一意的に設定でき、これを保持用トランジ
スタＴ３の働きにより保持できるので、信頼性が非常に
優れた不良アドレス記憶回路を実現できる。
なお、第２図のノ４ルス信号印加回路１１としては、前
述した第４図の回路に限らず、たとえば第５図に示す工
うに電源ｖｅｅの投入時に同期してノ母ルス信号を発生
するよう゛な電源投入検出回路を用いても工く、あるい
は第４図の回路の出力と第５図の回路の出力とをアンド
処理するようＫしても工く、さらにＣＭＯＳメモリのチ
。
述した第４図の回路に限らず、たとえば第５図に示す工
うに電源ｖｅｅの投入時に同期してノ母ルス信号を発生
するよう゛な電源投入検出回路を用いても工く、あるい
は第４図の回路の出力と第５図の回路の出力とをアンド
処理するようＫしても工く、さらにＣＭＯＳメモリのチ
。
！選択信号と同期したパルス信号を発生させるようｋし
てもよい、なお、第５図の電源投入検出回路は公知であ
シ、その詳述は省略するが、ｐｌｓｐ、はＰチャンネル
トランジスタ、Ｎ１〜Ｎ５ＩＩｉＮチヤンネルトランジ
スタ、■１、〜ｌ１ａＪｆｌイ７パータ、ｃ、、ｃ、Ｆ
ｉコンデンサである。
てもよい、なお、第５図の電源投入検出回路は公知であ
シ、その詳述は省略するが、ｐｌｓｐ、はＰチャンネル
トランジスタ、Ｎ１〜Ｎ５ＩＩｉＮチヤンネルトランジ
スタ、■１、〜ｌ１ａＪｆｌイ７パータ、ｃ、、ｃ、Ｆ
ｉコンデンサである。
また、フユーズ素子に対するブローラム書き込みは、上
記実施例の電流溶断に限らず、レーデ光による切断を利
用するよりｌｌ？ニジてもよい。
記実施例の電流溶断に限らず、レーデ光による切断を利
用するよりｌｌ？ニジてもよい。
ま九本発明は上記実施例に限られるものではなく、０Ｍ
０８回路において来車回路部分を救済するためにフユー
ズ素子を用いる場合（ロジック変換等の場合も誉む、）
に一般的に適用可能である。
０８回路において来車回路部分を救済するためにフユー
ズ素子を用いる場合（ロジック変換等の場合も誉む、）
に一般的に適用可能である。
上述したように本発明によれば、０Ｍ０８回路における
不良回路部分救済用の７＆−ズ素子゛ＫＭＯＳスイッチ
素子を直列接続し、このスイッチ素子？、パルス駆動し
てフユーズ素子の接断状態に応じた電圧を得て保持する
回路構成としたので、フユーズ素子の接断状態を検出す
るための消費電流を低減でき、ＣＭＯ８不良救済手段の
電池バックアップ化等が可能となり、０ＭＯ８超ＬＳＩ
を高歩留りで実現可能となるＣＭＯ８不良救済回路を提
供できる。
不良回路部分救済用の７＆−ズ素子゛ＫＭＯＳスイッチ
素子を直列接続し、このスイッチ素子？、パルス駆動し
てフユーズ素子の接断状態に応じた電圧を得て保持する
回路構成としたので、フユーズ素子の接断状態を検出す
るための消費電流を低減でき、ＣＭＯ８不良救済手段の
電池バックアップ化等が可能となり、０ＭＯ８超ＬＳＩ
を高歩留りで実現可能となるＣＭＯ８不良救済回路を提
供できる。
第１図は従来のＣＭＯ８不良救済回路を示す回路図、第
２図は本発明のＣＭＯ８不良救済回路の一実施例を示す
回路図、第３図は第２図の動作説明のために示すタイミ
ング図、第４図（、）は第２図の／ｆルス信号印加回路
の一例を示す回路図、第４図（ｂ）は同図（１）の動作
説明のために示すタイミング図、第５図（＆）は同じ＜
ノ豐ルス信号印加回路の他の例を示す回路図、第５図伽
）は同図（、）の動作説明の友めに示すタイミング図で
ある。。 １０・・・不良アドレス記憶回路、１１・・す９ルス信
号印加回路、１２・・・電位保持回路、Ｆ・・・フ。 −ズ素子、Ｔ１・・・トランジスタ。 出願人代理人 弁理士 ′鈴 江 武 彦第４図 （ａ） １ （ｂ） ）−１１，−１ τ τ 第５図 （ａ） （ｂ） ＲＯＶ − 特許庁長官 若 杉 和 夫 殿 １．事件の表示 特願昭５６−１１４７０１号 ２ 発明の名称 プログラム可能回路 ３、補ＩＥをする者 事件との関係 特許出願人 （３０７）東京芝゛涌電気株式会社 ４、代理人 ６、浦ＩＬ：、の′＆−ｊ象 発明の名称、明 細 書 、７．補正の内容 正する。 （２） 特許請求の範囲を別紙の通り訂正する、（３
）明細書の第２頁第８行目ないし！９行目に「本発明は
・・・−関する６−１とあるな、［本発明は例えはＣＭ
ＯＳメモリなどのＭＯＳ−ＬＳＩの不良救済を行なうた
めのプログラム可能回路Ｃ二関する６Ｊと訂正する。 （４）明細書の第６頁第３行目にｒｃＭＯ８回路におけ
るＪとあるを、ｒｃＭＯ８等のＭＯＳ−ＬＳＩ回路にお
ける−１と訂正する。 （５）＠頁第１０行目ないし第１２行目にｒｃＭＯ８超
Ｌ８Ｉを・・・提供するものである。」とあるを。 ｒｃＭＯ８超ＬＳＩを高歩留りで実現可能とするゾログ
ラム可能回路を提供するものである。−１と訂正する。 （６）同゛頁第１３行目ないしｌ８１４行目に「本発明
の一実施例を詳細に説明する、」とあるな。 「本発明の一実施例をＣＭＯＳメモリを例に詳細に説明
する。−１と訂正する。 （７） 明細書の第１５頁第１８行目ないしＩＪ１９
行目にｒｃＭＯ８起ＬＳＩノとあるを、 ｒｃＭＯ８
超Ｌ Ｓ Ｉ ｊと訂正する。 （８）明細書の第１８頁第１行目ない［第２行目に「実
現可能となるＣＭ−Ｏ８不良救済回路を提供できる。ｊ
とあるな、［実現可能となるプログラム可能回路を提供
できる。」と訂正する。 （９）同頁ｊ８５行目ないし１１！６行目に［第２図は
・・・示す回路図、Ｊ゛とあるを、駆動を井Ｗ−≠主谷
賽Ｉ；す諸塙喝１；「第２図は本発明のプログラム可能
回路の一実施例を示す回路図と訂正する。 ２、特許請求の範囲 接続さ１れたＭＯＳスイッチ素子と、このスイッチ素子
を）母ルス龜号により導通駆動してこのスイッチ素子と
前記フユーズ素子との接続点の電位をフユーズ素子の接
断伏態（二応じて設定する。ｐｅルヌ龜号印加手段と、
この手段により設定された前記接続点の電位情軸を一保
持し前記フユーズ素子の接断状急に応じた出力を発注す
る電位保のアドレス信号入力の変化に同期したパルス信
号を出力することを特徴とする特許請求の範囲第１項記
載のプログラム可能回路。 （３） 前記／？ルス直暗号印加手段、ｓ源の投入時
に同期したパルス信号を出力することを特徴とする特許
請求の範囲＄１項記載のプログラム可能回路。 （４）前記パルス開会印加手段は、ＭＯＳ−ＬＳＩのチ
ップ選択信号に同期したパルス信号を出力することを特
徴とする特許請求の範囲第１項牲載のプログラム可能回
路。
２図は本発明のＣＭＯ８不良救済回路の一実施例を示す
回路図、第３図は第２図の動作説明のために示すタイミ
ング図、第４図（、）は第２図の／ｆルス信号印加回路
の一例を示す回路図、第４図（ｂ）は同図（１）の動作
説明のために示すタイミング図、第５図（＆）は同じ＜
ノ豐ルス信号印加回路の他の例を示す回路図、第５図伽
）は同図（、）の動作説明の友めに示すタイミング図で
ある。。 １０・・・不良アドレス記憶回路、１１・・す９ルス信
号印加回路、１２・・・電位保持回路、Ｆ・・・フ。 −ズ素子、Ｔ１・・・トランジスタ。 出願人代理人 弁理士 ′鈴 江 武 彦第４図 （ａ） １ （ｂ） ）−１１，−１ τ τ 第５図 （ａ） （ｂ） ＲＯＶ − 特許庁長官 若 杉 和 夫 殿 １．事件の表示 特願昭５６−１１４７０１号 ２ 発明の名称 プログラム可能回路 ３、補ＩＥをする者 事件との関係 特許出願人 （３０７）東京芝゛涌電気株式会社 ４、代理人 ６、浦ＩＬ：、の′＆−ｊ象 発明の名称、明 細 書 、７．補正の内容 正する。 （２） 特許請求の範囲を別紙の通り訂正する、（３
）明細書の第２頁第８行目ないし！９行目に「本発明は
・・・−関する６−１とあるな、［本発明は例えはＣＭ
ＯＳメモリなどのＭＯＳ−ＬＳＩの不良救済を行なうた
めのプログラム可能回路Ｃ二関する６Ｊと訂正する。 （４）明細書の第６頁第３行目にｒｃＭＯ８回路におけ
るＪとあるを、ｒｃＭＯ８等のＭＯＳ−ＬＳＩ回路にお
ける−１と訂正する。 （５）＠頁第１０行目ないし第１２行目にｒｃＭＯ８超
Ｌ８Ｉを・・・提供するものである。」とあるを。 ｒｃＭＯ８超ＬＳＩを高歩留りで実現可能とするゾログ
ラム可能回路を提供するものである。−１と訂正する。 （６）同゛頁第１３行目ないしｌ８１４行目に「本発明
の一実施例を詳細に説明する、」とあるな。 「本発明の一実施例をＣＭＯＳメモリを例に詳細に説明
する。−１と訂正する。 （７） 明細書の第１５頁第１８行目ないしＩＪ１９
行目にｒｃＭＯ８起ＬＳＩノとあるを、 ｒｃＭＯ８
超Ｌ Ｓ Ｉ ｊと訂正する。 （８）明細書の第１８頁第１行目ない［第２行目に「実
現可能となるＣＭ−Ｏ８不良救済回路を提供できる。ｊ
とあるな、［実現可能となるプログラム可能回路を提供
できる。」と訂正する。 （９）同頁ｊ８５行目ないし１１！６行目に［第２図は
・・・示す回路図、Ｊ゛とあるを、駆動を井Ｗ−≠主谷
賽Ｉ；す諸塙喝１；「第２図は本発明のプログラム可能
回路の一実施例を示す回路図と訂正する。 ２、特許請求の範囲 接続さ１れたＭＯＳスイッチ素子と、このスイッチ素子
を）母ルス龜号により導通駆動してこのスイッチ素子と
前記フユーズ素子との接続点の電位をフユーズ素子の接
断伏態（二応じて設定する。ｐｅルヌ龜号印加手段と、
この手段により設定された前記接続点の電位情軸を一保
持し前記フユーズ素子の接断状急に応じた出力を発注す
る電位保のアドレス信号入力の変化に同期したパルス信
号を出力することを特徴とする特許請求の範囲第１項記
載のプログラム可能回路。 （３） 前記／？ルス直暗号印加手段、ｓ源の投入時
に同期したパルス信号を出力することを特徴とする特許
請求の範囲＄１項記載のプログラム可能回路。 （４）前記パルス開会印加手段は、ＭＯＳ−ＬＳＩのチ
ップ選択信号に同期したパルス信号を出力することを特
徴とする特許請求の範囲第１項牲載のプログラム可能回
路。
Claims (4)
- （１） 一端が第１電源に接続されたフェーズ素子の
他端と第２電源との間に接続されたＭＯＳスイッチ素子
と、このスイッチ素子ｔノ膏ルス信号により導通駆動し
てこのスイッチ素子と前記フユーズ素子との接続点の電
位をフェーズ集子の接断状態に応じて欧定するパルス信
号印加手段と、この手段により設定された前記接続点の
電位を保持し前記フェーズ素子の接断状態に応じた出力
を発生する゛電位保持手段とを具備することを特徴とす
るＣＭＯＳ不良救済回路。 - （２）前記パルス信号印加手段は、前記アドレス信号入
力の変化に同期したパルス信号を出力することを特徴と
する特許請求の範囲第１項記載のＣＭＯＳ不良救済回路
。 - （３）前記パルス信号印加手段は、電源の投入肚１／Ｆ
寥−−乎（逼−Ｈｌｒ、１−２」ｍ−−ｙ７ｉｔＪ＋＋
Ｌ＜−ｕａ−ｈ・−６ｐ−ＬＰＬ］−；−２１嘴ＷＳに
ｌとする特許請求の範囲第１項記載のＣＭＯａ不良救済
回路。 - （４）１ 前記・中ルス信号印加手段は、前記ＣＭＯ
Ｓメモリのチップ選択信号に同期したノ臂ルス信号を出
力することを１！＃徴とする特許請求の範囲第１項記載
のＣＭＯａ不良救済回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56114701A JPS5846175B2 (ja) | 1981-07-22 | 1981-07-22 | プログラム可能回路 |
| US06/398,925 US4532607A (en) | 1981-07-22 | 1982-07-16 | Programmable circuit including a latch to store a fuse's state |
| DE19823227464 DE3227464A1 (de) | 1981-07-22 | 1982-07-22 | Programmierbare schaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56114701A JPS5846175B2 (ja) | 1981-07-22 | 1981-07-22 | プログラム可能回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5816544A true JPS5816544A (ja) | 1983-01-31 |
| JPS5846175B2 JPS5846175B2 (ja) | 1983-10-14 |
Family
ID=14644454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56114701A Expired JPS5846175B2 (ja) | 1981-07-22 | 1981-07-22 | プログラム可能回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846175B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5951560A (ja) * | 1982-09-17 | 1984-03-26 | Nec Corp | 半導体メモリ装置 |
| JPS63222397A (ja) * | 1987-03-10 | 1988-09-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6467798A (en) * | 1987-09-08 | 1989-03-14 | Nec Corp | Semiconductor memory device with redundant cell |
| JPH01184796A (ja) * | 1988-01-19 | 1989-07-24 | Nec Corp | 半導体メモリ装置 |
| JPH0279532A (ja) * | 1988-09-14 | 1990-03-20 | Fujitsu Ltd | 高効率多重化方式 |
-
1981
- 1981-07-22 JP JP56114701A patent/JPS5846175B2/ja not_active Expired
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5951560A (ja) * | 1982-09-17 | 1984-03-26 | Nec Corp | 半導体メモリ装置 |
| JPH0243344B2 (ja) * | 1982-09-17 | 1990-09-28 | ||
| JPS63222397A (ja) * | 1987-03-10 | 1988-09-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6467798A (en) * | 1987-09-08 | 1989-03-14 | Nec Corp | Semiconductor memory device with redundant cell |
| JPH01184796A (ja) * | 1988-01-19 | 1989-07-24 | Nec Corp | 半導体メモリ装置 |
| JPH0279532A (ja) * | 1988-09-14 | 1990-03-20 | Fujitsu Ltd | 高効率多重化方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5846175B2 (ja) | 1983-10-14 |
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