JPS59104794A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS59104794A JPS59104794A JP57214968A JP21496882A JPS59104794A JP S59104794 A JPS59104794 A JP S59104794A JP 57214968 A JP57214968 A JP 57214968A JP 21496882 A JP21496882 A JP 21496882A JP S59104794 A JPS59104794 A JP S59104794A
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- JP
- Japan
- Prior art keywords
- fuse
- memory device
- semiconductor memory
- power supply
- switching element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は例えば絶縁ゲート型電界効果トランジスタ（
以下ＭＯ８Ｔと称する）をメモリセルの基本素子とし、
不良ビットが存在する場合、その不良ビットを予備のメ
モリセルと置換する冗長機能付の半導体メモリ装置に関
するものである。
以下ＭＯ８Ｔと称する）をメモリセルの基本素子とし、
不良ビットが存在する場合、その不良ビットを予備のメ
モリセルと置換する冗長機能付の半導体メモリ装置に関
するものである。
第１図は従来の冗長機能付きの半導体メモリ装置を示す
ブロック図である。同図において、（１）はメモリセル
がマトリックス状に配置されたメモリセルアレイ、（２
）はアドレス入力信号（ＡＯ）〜（Ａｍ−ｚ）が入力し
て２ 本の行選択信号を得る行デコーダ、（３）はアド
レス入力信号（ＡＩＴＩ）〜（Ａｎ）が入力して、２
本（ただし、ｎ −ｍ ＝ Ｎとする）の列選択信号を
得る列デコーダ、（４）は読出し出力信号Ｑを出力する
出力端子（４ａ）およびデータ入力信号りが入力する入
力端子（４ｂ）を備え、選択されだ行および列の交点に
おるメモリセルから読み出されたデータ信号の出力バッ
ファとして働くと共に選択されたメモリセルに書込みデ
ータＤを１・き込むだめの入力バッファとしで働くバッ
ファ回路％ （Ｆｊ＋は予備のメモリセルを備えた予備
メモリセル行、（６１はこの予備メモリセル行（５）に
対応する予備の行デコーダである。
ブロック図である。同図において、（１）はメモリセル
がマトリックス状に配置されたメモリセルアレイ、（２
）はアドレス入力信号（ＡＯ）〜（Ａｍ−ｚ）が入力し
て２ 本の行選択信号を得る行デコーダ、（３）はアド
レス入力信号（ＡＩＴＩ）〜（Ａｎ）が入力して、２
本（ただし、ｎ −ｍ ＝ Ｎとする）の列選択信号を
得る列デコーダ、（４）は読出し出力信号Ｑを出力する
出力端子（４ａ）およびデータ入力信号りが入力する入
力端子（４ｂ）を備え、選択されだ行および列の交点に
おるメモリセルから読み出されたデータ信号の出力バッ
ファとして働くと共に選択されたメモリセルに書込みデ
ータＤを１・き込むだめの入力バッファとしで働くバッ
ファ回路％ （Ｆｊ＋は予備のメモリセルを備えた予備
メモリセル行、（６１はこの予備メモリセル行（５）に
対応する予備の行デコーダである。
なお、この冗長機能付き半導体メモリ装置の機能として
必要な他の信号については図示していないが、設けられ
ていることはもちろんである。
必要な他の信号については図示していないが、設けられ
ていることはもちろんである。
次に、上記構成による冗長機能付き半導体メモＩＪ ｉ
置の動作について説明する。まず、メモリセルアレイ（
１）内で製造上の欠陥により、例えば１ビツトあるいは
１行の不良ビットが存在し、この不良ビットがメモリの
ウェハテスト時に検出された場合、その選択された行を
不活性にし、その選択信号で活性化する行デコーダとそ
れに接続された予備行に置換し、不良をなくする。そし
て、この不良ビットを不活性にする方法および予備デコ
ーダを活性化する方法として、内蔵したヒユーズを電気
的に、あるいはレーザ光で切断する方法のほか、高抵抗
のヒユーズをレーザ光で低抵抗にする方法が知られてい
るが、いずれの方法もメモリ装置内部で行なわれるので
、パッケージに収納した後にはメモリが冗長機能を用い
ているかどうかを判定できない。そこで、最近、パッケ
ージに収納後でも、メモリが冗長機能を用いているかど
うかを判断できる方法として、メモリのデータ入力信号
が入力する入力端子（４ｂ）を高電圧に設定し、アドレ
ス信号を入力しながら、読出し出力信号Ｑを調べる方法
が提案されている。すなわち、読出し出力信号Ｑを低レ
ベルとするアドレス信号に対応したメモリセルは冗長機
能を用いていず、一方読出し出力信号Ｑが高レベルとす
るアドレス信号に対応したメモリセルは予備のビットを
用いていると判断するものである。
置の動作について説明する。まず、メモリセルアレイ（
１）内で製造上の欠陥により、例えば１ビツトあるいは
１行の不良ビットが存在し、この不良ビットがメモリの
ウェハテスト時に検出された場合、その選択された行を
不活性にし、その選択信号で活性化する行デコーダとそ
れに接続された予備行に置換し、不良をなくする。そし
て、この不良ビットを不活性にする方法および予備デコ
ーダを活性化する方法として、内蔵したヒユーズを電気
的に、あるいはレーザ光で切断する方法のほか、高抵抗
のヒユーズをレーザ光で低抵抗にする方法が知られてい
るが、いずれの方法もメモリ装置内部で行なわれるので
、パッケージに収納した後にはメモリが冗長機能を用い
ているかどうかを判定できない。そこで、最近、パッケ
ージに収納後でも、メモリが冗長機能を用いているかど
うかを判断できる方法として、メモリのデータ入力信号
が入力する入力端子（４ｂ）を高電圧に設定し、アドレ
ス信号を入力しながら、読出し出力信号Ｑを調べる方法
が提案されている。すなわち、読出し出力信号Ｑを低レ
ベルとするアドレス信号に対応したメモリセルは冗長機
能を用いていず、一方読出し出力信号Ｑが高レベルとす
るアドレス信号に対応したメモリセルは予備のビットを
用いていると判断するものである。
しかしながら、従来の冗長機能付きの半導体メモリ装置
ではメモリ装置が冗長機能を用いているかどうかを複雑
なテストを用いなければ判断することができない欠点が
あった。
ではメモリ装置が冗長機能を用いているかどうかを複雑
なテストを用いなければ判断することができない欠点が
あった。
したがって、この発明はメモリ装置が冗長機能を用いて
いるかどうかを簡単なテストによって判断することがで
きる半導体回路を内蔵した冗長機能付の半導体メモリ装
置を提供するものである。
いるかどうかを簡単なテストによって判断することがで
きる半導体回路を内蔵した冗長機能付の半導体メモリ装
置を提供するものである。
このような目的を達成するため、この発明は多結晶シリ
コンあるいはアルミニウムなどで形成し、不良ビットが
存在するとき、半導体メモリ装置の対応するヒユーズの
切断あるいは低抵抗にすると共に切断あるいは低抵抗に
される検査用ヒユーズと、電流の導通および非導通を制
御するスイッチング素子とを備え、この検査用ヒユーズ
およびスイッチング素子とを電源端子と接地端子との間
に直列に接続してなる半導体回路を内蔵し、前記電源端
子を前記接地端子に対して負にしたとき、前記スイッチ
ング素子を流れる電流を測定することにより、冗長機能
の使用の有無の判定を可能にするものであり、以下実施
例を用いて詳細に説明する。
コンあるいはアルミニウムなどで形成し、不良ビットが
存在するとき、半導体メモリ装置の対応するヒユーズの
切断あるいは低抵抗にすると共に切断あるいは低抵抗に
される検査用ヒユーズと、電流の導通および非導通を制
御するスイッチング素子とを備え、この検査用ヒユーズ
およびスイッチング素子とを電源端子と接地端子との間
に直列に接続してなる半導体回路を内蔵し、前記電源端
子を前記接地端子に対して負にしたとき、前記スイッチ
ング素子を流れる電流を測定することにより、冗長機能
の使用の有無の判定を可能にするものであり、以下実施
例を用いて詳細に説明する。
第２図はこの発明に係る半導体メモリ装置に内蔵した半
導体回路の一実施例を示す回路図である。
導体回路の一実施例を示す回路図である。
同図において、（７）はノモリセルヘ印加する正電圧Ｖ
ｃｃが印加する電源端子、（８）は電圧Ｖｓｓのグラン
ド端子、（９）はゲート電極（９ａ） 、ドレイン電極
（９ｂ）およびソース電極（９Ｃ）をもつエンハンスメ
ント型のＮチャンネルＭＯＳトランジスタ（以下ＮＭＯ
８Ｔと称す）、ＱＯＩは半導体メモリ装置を製造する工
程で、例えば多結晶シリコンあるいはアルミニウムを用
いて形成した検査用ヒユーズである。
ｃｃが印加する電源端子、（８）は電圧Ｖｓｓのグラン
ド端子、（９）はゲート電極（９ａ） 、ドレイン電極
（９ｂ）およびソース電極（９Ｃ）をもつエンハンスメ
ント型のＮチャンネルＭＯＳトランジスタ（以下ＮＭＯ
８Ｔと称す）、ＱＯＩは半導体メモリ装置を製造する工
程で、例えば多結晶シリコンあるいはアルミニウムを用
いて形成した検査用ヒユーズである。
なお、冗長機能付の半導体メモリ装置の主要部としては
第１図と同様な構成であることはもちろんである。
第１図と同様な構成であることはもちろんである。
次に、上記構成による半導体メモリ装置において、冗長
機能を用いているかどうかを判断する場合の動作につい
て説明する。まず、メモリセルアレイ＋１１内で製造上
の欠陥により、例えば１ビツトの不良ビットが存在し、
この不良ビットがメモリのウェハテスト時に検出された
場合、その選択された行を不活性にし、その選択信号で
活性化する行デコーダとそれに接続された予備行に置換
して不良をなくす。そして、この不良ビットを不活性に
し、予備デコーダを活性化して、不良ビットを予備のビ
ットに置換するには例えばレーザ光で内蔵したヒユーズ
（図示せず）を切断すると共にこの検査用ヒユーズαＱ
も切断する。このため、電源端子（７）がグランド端子
（８ンに対して相対的に負になった場合、検査用ヒユー
ズ（１１が切断されているので、グランド端子（８）か
らＮＭＯＳ Ｔ （９１を経て電源端子（７）に電流が
流れることはない。
機能を用いているかどうかを判断する場合の動作につい
て説明する。まず、メモリセルアレイ＋１１内で製造上
の欠陥により、例えば１ビツトの不良ビットが存在し、
この不良ビットがメモリのウェハテスト時に検出された
場合、その選択された行を不活性にし、その選択信号で
活性化する行デコーダとそれに接続された予備行に置換
して不良をなくす。そして、この不良ビットを不活性に
し、予備デコーダを活性化して、不良ビットを予備のビ
ットに置換するには例えばレーザ光で内蔵したヒユーズ
（図示せず）を切断すると共にこの検査用ヒユーズαＱ
も切断する。このため、電源端子（７）がグランド端子
（８ンに対して相対的に負になった場合、検査用ヒユー
ズ（１１が切断されているので、グランド端子（８）か
らＮＭＯＳ Ｔ （９１を経て電源端子（７）に電流が
流れることはない。
なお、不良ビットがない場合にはこの検査用ヒユーズ（
１０１は切断されないため、等測的に第３図に示す回路
になる。このとき、ゲート電極（９ａ）がグランド端子
（８）に接続されているので、電源端子（７）からＮＭ
Ｏ８Ｔ（９）のドレイン電極（９ｂ）を経てグランド端
子（８）に電流が流れることはないが％ Ｍ、源端子（
７）がグランド端子（８）に対して相対的に負になった
場合、ＮＭＯ８Ｔ＜９１は導通状態になるので、グラン
ド端子（８）からＮＭＯ８Ｔ（９１を経て電源端子（７
）に電流が流れる。したがって、この電流の流れを検知
することによって冗長機能を使用していることを、よけ
いな電力消費をすることなく、簡単に判断することがで
きる。
１０１は切断されないため、等測的に第３図に示す回路
になる。このとき、ゲート電極（９ａ）がグランド端子
（８）に接続されているので、電源端子（７）からＮＭ
Ｏ８Ｔ（９）のドレイン電極（９ｂ）を経てグランド端
子（８）に電流が流れることはないが％ Ｍ、源端子（
７）がグランド端子（８）に対して相対的に負になった
場合、ＮＭＯ８Ｔ＜９１は導通状態になるので、グラン
ド端子（８）からＮＭＯ８Ｔ（９１を経て電源端子（７
）に電流が流れる。したがって、この電流の流れを検知
することによって冗長機能を使用していることを、よけ
いな電力消費をすることなく、簡単に判断することがで
きる。
第４図はこの発明に係る半導体メモリ装置に内蔵した半
導体回路の他の実施例を示す回路図でおり、検査用ヒユ
ーズ００）をＮＭＯ８Ｔ（９）のソース（９Ｃ）とグラ
ンド端子（８）との間に接続したものである。
導体回路の他の実施例を示す回路図でおり、検査用ヒユ
ーズ００）をＮＭＯ８Ｔ（９）のソース（９Ｃ）とグラ
ンド端子（８）との間に接続したものである。
なお、冗長機能を用いているかどうかを判断する場合の
動作については第２図と同様に動作することはもちろん
である。
動作については第２図と同様に動作することはもちろん
である。
なお、以上の実施例では冗長機能を使用した場合に検査
用ヒユーズを切断し、使用しない場合に検査用ヒユーズ
を切断しないようにしたが、これに限定せず、冗長機能
を使用しない場合に検査用ヒユーズを切断し、使用した
場合に検査用ヒユーズを切断しないようにしても同様に
できることはもちろんである。また、ＮチャネルＭＯ８
Ｔを用いたが、電源の極性を変えることによυＰチャネ
ルＭＯ８Ｔを用いてもよいことはもちろんである。また
、レーザ光を用いてヒユーズを切断したが、これに限定
せず、レーザ光によって高抵抗から低抵抗に変わる検査
用ヒユーズを用いても同様にできることはもちろんであ
る。また、グランド端子（８）から電源端子（７）への
電流流出をＭＯ８Ｔ（９１で制御したが、これに限定せ
ず、ＰＮ接合ダイオードなどを用いてもよいことはもち
ろんでおる。また、スイッチング素子として絶縁ゲート
型電界効果トランジスタを用いたが、これに限定されな
いことはもちろんである。
用ヒユーズを切断し、使用しない場合に検査用ヒユーズ
を切断しないようにしたが、これに限定せず、冗長機能
を使用しない場合に検査用ヒユーズを切断し、使用した
場合に検査用ヒユーズを切断しないようにしても同様に
できることはもちろんである。また、ＮチャネルＭＯ８
Ｔを用いたが、電源の極性を変えることによυＰチャネ
ルＭＯ８Ｔを用いてもよいことはもちろんである。また
、レーザ光を用いてヒユーズを切断したが、これに限定
せず、レーザ光によって高抵抗から低抵抗に変わる検査
用ヒユーズを用いても同様にできることはもちろんであ
る。また、グランド端子（８）から電源端子（７）への
電流流出をＭＯ８Ｔ（９１で制御したが、これに限定せ
ず、ＰＮ接合ダイオードなどを用いてもよいことはもち
ろんでおる。また、スイッチング素子として絶縁ゲート
型電界効果トランジスタを用いたが、これに限定されな
いことはもちろんである。
以上詳細に説明したように、この発明に係る半導体メモ
リ装置によれば予備のビットを用いているか否かの判定
を１個のＭＯ８ＴまたはＰＮ接合ダイオードなどと１個
の検査用ヒユーズによシ構成することができるので、装
置が安価にできるうえ、テストが簡単になり、しかも精
度が高いなどの効果がある。
リ装置によれば予備のビットを用いているか否かの判定
を１個のＭＯ８ＴまたはＰＮ接合ダイオードなどと１個
の検査用ヒユーズによシ構成することができるので、装
置が安価にできるうえ、テストが簡単になり、しかも精
度が高いなどの効果がある。
第１図は従来の冗長機能付きの半導体メモリ装置を示す
ブロック図、第２図はこの発明に係る半導体メモリ装置
に内蔵した半導体回路の一実施例を示す回路図、第３図
は第２図の動作を説明するための回路図、第４図はこの
発明に係る半導体メモリ装置に内蔵した半導体回路の他
の実施例を示す回路図である。 ＋１１−＠−・メモリセルアレイ、（２）・・・・行デ
コーダ、（３）・０・・列デコーダ、（４）・Φ・・バ
ッファ回路、（５）・ｅ・・予備メモリセル行、（６）
・・・・予備の行デコーダ、（７）・・・・電源端子、
（８）・・・・グランド端子、（９）・・・・Ｎチャネ
ルＭＯ８）ランジスタ、（９ａ）＠拳・・ゲート電極、
（９ｂ）・・拳・ドレインｘｉ、（９ｃ） −−−・
ソース電極、 （１０・・・・検査用ヒユーズ。 なお、図中、同一符号は同一または相当部分を示す。 代理人 葛 野 信 − 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭 ５７−２１４９６８号
２、発明の名称 半導体メモリ装置 ３、補正をする者 代表者片山仁へ部 ４、代理人 ＋１）明細書の特許請求の範囲の欄 （２）明細書の発明の詳細な説明の欄 ６、補正の内容 （１） 明細書の特許請求の範囲を別紙の通り補正す
る。 （２）同省第５頁第１５行の「低抵抗にすると」を「低
抵抗化と」と補正する。 以 上 別 紙 「（１）多結晶シリコンあるいはアルミニウムなどで形
成し、不良ビットが存在するとき、半導体メモリ装置の
対応するヒユーズの切断あるいは低抵抗化を共に切断あ
るいは低抵抗にされる検査用ヒユーズと、電流の導通お
よび非導通を制御するスイッチング素子とを備え、この
検査用ヒユーズおよびスイッチング素子とを電源端子と
接地端子の間に直列に接続してなる半導体回路を内蔵し
１．前記電源端子を前記接地端子に対して負にしたとき
、前記スイッチング素子を流れる電流を測定することに
よシ、冗長機能の使用の有無の判定を可能にすることを
特徴とする半導体メモリ装置。 （２） 前記スイッチング素子として絶縁ゲート型電
界効果トランジスタを用い、そのゲート電極とソース電
極を接地端子に接続し、そのドレインを前記検査用ヒユ
ーズの一端に接続することを特徴とする特許請求の範囲
第１項記載の半導体メモリ装置。 （３）前記スイッチング素子として絶縁ゲート型電界効
果トランジスタを用い、そのゲート電極を接地端子に接
続し、ドレイン電極を電源端子に接続し、ソースを前記
検査用ヒユーズの一端に接続することを特徴とする特許
請求の範囲第１項記載の半導体メモリ装置。」 以 上
ブロック図、第２図はこの発明に係る半導体メモリ装置
に内蔵した半導体回路の一実施例を示す回路図、第３図
は第２図の動作を説明するための回路図、第４図はこの
発明に係る半導体メモリ装置に内蔵した半導体回路の他
の実施例を示す回路図である。 ＋１１−＠−・メモリセルアレイ、（２）・・・・行デ
コーダ、（３）・０・・列デコーダ、（４）・Φ・・バ
ッファ回路、（５）・ｅ・・予備メモリセル行、（６）
・・・・予備の行デコーダ、（７）・・・・電源端子、
（８）・・・・グランド端子、（９）・・・・Ｎチャネ
ルＭＯ８）ランジスタ、（９ａ）＠拳・・ゲート電極、
（９ｂ）・・拳・ドレインｘｉ、（９ｃ） −−−・
ソース電極、 （１０・・・・検査用ヒユーズ。 なお、図中、同一符号は同一または相当部分を示す。 代理人 葛 野 信 − 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭 ５７−２１４９６８号
２、発明の名称 半導体メモリ装置 ３、補正をする者 代表者片山仁へ部 ４、代理人 ＋１）明細書の特許請求の範囲の欄 （２）明細書の発明の詳細な説明の欄 ６、補正の内容 （１） 明細書の特許請求の範囲を別紙の通り補正す
る。 （２）同省第５頁第１５行の「低抵抗にすると」を「低
抵抗化と」と補正する。 以 上 別 紙 「（１）多結晶シリコンあるいはアルミニウムなどで形
成し、不良ビットが存在するとき、半導体メモリ装置の
対応するヒユーズの切断あるいは低抵抗化を共に切断あ
るいは低抵抗にされる検査用ヒユーズと、電流の導通お
よび非導通を制御するスイッチング素子とを備え、この
検査用ヒユーズおよびスイッチング素子とを電源端子と
接地端子の間に直列に接続してなる半導体回路を内蔵し
１．前記電源端子を前記接地端子に対して負にしたとき
、前記スイッチング素子を流れる電流を測定することに
よシ、冗長機能の使用の有無の判定を可能にすることを
特徴とする半導体メモリ装置。 （２） 前記スイッチング素子として絶縁ゲート型電
界効果トランジスタを用い、そのゲート電極とソース電
極を接地端子に接続し、そのドレインを前記検査用ヒユ
ーズの一端に接続することを特徴とする特許請求の範囲
第１項記載の半導体メモリ装置。 （３）前記スイッチング素子として絶縁ゲート型電界効
果トランジスタを用い、そのゲート電極を接地端子に接
続し、ドレイン電極を電源端子に接続し、ソースを前記
検査用ヒユーズの一端に接続することを特徴とする特許
請求の範囲第１項記載の半導体メモリ装置。」 以 上
Claims (3)
- （１）多結晶シリコンあるいはアルミニウムなどで形成
し、不良ビットが存在するとき、半導体メモと、電流の
導通および非導通を制御するスイッチング素子とを備え
、この検査用ヒユーズおよびスイッチング素子とを電源
端子と接地端子の間に直列に接続してなる半導体回路を
内蔵し、前記電源端子を前記接地端子に対して負にした
とき、前記スイッチング素子を流れる電流を測定するこ
とにより、冗長機能の使用の有無の判定を可能にするこ
とを特徴とする半導体メモリ装置。 - （２）前記スイッチング素子として絶縁ゲート型電界効
果トランジスタを用い、そのゲート電極とソース電極を
接地端子に接続し、そのドレインを前記検査用ヒユーズ
の一端に接続することを特徴とする特許請求の範囲第１
項記載の半導体メモリ装置。 - （３）前記スイッチング素子として絶縁ゲート型電界効
果トランジスタを用い、そのゲート電極を接地端子に接
続し、ドレイン電極を電源端子に接続シ、ソース全前記
検査用ヒユーズの一端に接続することを特徴とする特許
請求の範囲第１項記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57214968A JPS59104794A (ja) | 1982-12-06 | 1982-12-06 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57214968A JPS59104794A (ja) | 1982-12-06 | 1982-12-06 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59104794A true JPS59104794A (ja) | 1984-06-16 |
Family
ID=16664537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57214968A Pending JPS59104794A (ja) | 1982-12-06 | 1982-12-06 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104794A (ja) |
-
1982
- 1982-12-06 JP JP57214968A patent/JPS59104794A/ja active Pending
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