JPH0241117B2 - - Google Patents
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- Publication number
- JPH0241117B2 JPH0241117B2 JP58030290A JP3029083A JPH0241117B2 JP H0241117 B2 JPH0241117 B2 JP H0241117B2 JP 58030290 A JP58030290 A JP 58030290A JP 3029083 A JP3029083 A JP 3029083A JP H0241117 B2 JPH0241117 B2 JP H0241117B2
- Authority
- JP
- Japan
- Prior art keywords
- input terminal
- fuse element
- memory device
- redundant
- redundant bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
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- 238000000034 method Methods 0.000 description 9
- 238000012360 testing method Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
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- 238000001514 detection method Methods 0.000 description 1
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- 231100000989 no adverse effect Toxicity 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/006—Identification
Description
【発明の詳細な説明】
本発明はメモリー装置に係り、特に冗長ビツト
を有する大容量のメモリ装置に関する。
を有する大容量のメモリ装置に関する。
メモリ装置、特に絶縁ゲート型電界効果トラン
ジスタを用いた、いわゆるNOS型メモリ装置は
高集積化が進行し、そのチツプサイズも増大の一
途である。このチツプサイズの増大は製造中に発
生する欠陥によつてその収率の悪化を持たらすも
のでありコスト的に考えると最適なチツプサイズ
が存在しここが高集積化の妨げとなつている。こ
の点の打開策として登録したのが冗長ビツト構成
を有するメモリー装置である。即ちメモリ装置内
部にある予備メモリ群で欠陥等で動作できなくな
つたメモリ群又はメモリ素子を置き換えて見かけ
上完全器と同等に動作できる能力を有するのであ
る。しかしながら冗長ビツトによる救済メモリ装
置にはあくまで欠陥ビツト群を内在させている為
にこれによるメモリ装置の信頼度低下が懸念され
こうした冗長ビツト付メモリ装置の実用化が進ま
ない一因になつている。
ジスタを用いた、いわゆるNOS型メモリ装置は
高集積化が進行し、そのチツプサイズも増大の一
途である。このチツプサイズの増大は製造中に発
生する欠陥によつてその収率の悪化を持たらすも
のでありコスト的に考えると最適なチツプサイズ
が存在しここが高集積化の妨げとなつている。こ
の点の打開策として登録したのが冗長ビツト構成
を有するメモリー装置である。即ちメモリ装置内
部にある予備メモリ群で欠陥等で動作できなくな
つたメモリ群又はメモリ素子を置き換えて見かけ
上完全器と同等に動作できる能力を有するのであ
る。しかしながら冗長ビツトによる救済メモリ装
置にはあくまで欠陥ビツト群を内在させている為
にこれによるメモリ装置の信頼度低下が懸念され
こうした冗長ビツト付メモリ装置の実用化が進ま
ない一因になつている。
一方、現在は冗長ビツトが使われているか否か
は製品のテストだけでは判明しないし、それを知
る為にはその製品を開封し顕微鏡等で目視チエツ
クしなければならない。これは極めて非効率的で
あり実用的手法とは言えない。
は製品のテストだけでは判明しないし、それを知
る為にはその製品を開封し顕微鏡等で目視チエツ
クしなければならない。これは極めて非効率的で
あり実用的手法とは言えない。
本発明は冗長ビツト構成のメモリー装置にあつ
て冗長ビツトの使用の有無を簡便なるテストにて
検出可能にする方法を提供するものである。
て冗長ビツトの使用の有無を簡便なるテストにて
検出可能にする方法を提供するものである。
本発明の特徴は、冗長ビツト群を有するメモリ
装置においてその入力端子の一部と基準電位線と
の間に直列に配置されたMOSFETから成るダイ
オード群とプログラム可能なヒユーズ素子とを含
んで構成されこれらのヒユーズ素子の導通又は非
導通により冗長ビツトの使用を検出する手段を有
するメモリー装置にある。そして、基準電位線は
VCCであることが好ましい。なお、書込みには前
記のプログラム可能なヒユーズ素子が冗長ビツト
群の使用の為のプログラムを行う際同時にプログ
ラムされるプログラム書込み方法が良い。
装置においてその入力端子の一部と基準電位線と
の間に直列に配置されたMOSFETから成るダイ
オード群とプログラム可能なヒユーズ素子とを含
んで構成されこれらのヒユーズ素子の導通又は非
導通により冗長ビツトの使用を検出する手段を有
するメモリー装置にある。そして、基準電位線は
VCCであることが好ましい。なお、書込みには前
記のプログラム可能なヒユーズ素子が冗長ビツト
群の使用の為のプログラムを行う際同時にプログ
ラムされるプログラム書込み方法が良い。
本発明によれば通常の動作状態では何らの影響
も与えずにある特殊な条件下に於てのみ外部入力
端子に電流が流れるか否かに冗長ビツトを使用し
ている事を検知できる。
も与えずにある特殊な条件下に於てのみ外部入力
端子に電流が流れるか否かに冗長ビツトを使用し
ている事を検知できる。
本発明は入力端子と電源VCC（以下単にVCCと記
す）ラインとの間に多段構成を有しそしてそれに
直列に配置されたプログラム可能なヒユーズ素子
によつて構成される。一般的に冗長ビツトの使用
はメモリ装置に内蔵してあるプログラム可能素子
例えばポリシリコン（PolySi）ヒユーズ素子、
あるいはアルミニユム（Al）ヒユーズ素子等に
冗長ビツト位置に関する情報を書き込む事でなさ
れ、書き込む方法も大電流やレーザー等で焼き切
る方法が、一般的である。従つて本発明において
も冗長ビツト認識回路内のヒユーズも冗長ビツト
のプログラムの際同時に書き込むのが望ましい。
す）ラインとの間に多段構成を有しそしてそれに
直列に配置されたプログラム可能なヒユーズ素子
によつて構成される。一般的に冗長ビツトの使用
はメモリ装置に内蔵してあるプログラム可能素子
例えばポリシリコン（PolySi）ヒユーズ素子、
あるいはアルミニユム（Al）ヒユーズ素子等に
冗長ビツト位置に関する情報を書き込む事でなさ
れ、書き込む方法も大電流やレーザー等で焼き切
る方法が、一般的である。従つて本発明において
も冗長ビツト認識回路内のヒユーズも冗長ビツト
のプログラムの際同時に書き込むのが望ましい。
以下本発明による冗長ビツト検出回路の動作に
ついて第１図に基づいて説明する。第１図に於て
１は入力端子であり、7VCC端子である。例えば
5V系のメモリー装置ではVCCは5.5V〜4.5Vで使
用され、入力端子は6V〜−1V程度の範囲で使用
される。
ついて第１図に基づいて説明する。第１図に於て
１は入力端子であり、7VCC端子である。例えば
5V系のメモリー装置ではVCCは5.5V〜4.5Vで使
用され、入力端子は6V〜−1V程度の範囲で使用
される。
本発明の動作について説明すると冗長ビツトを
使用しない場合には入力端子１にVCC＋αVTより
も大きな電圧を印加するとMOSFETダイオード
２は導通するのでヒユーズ素子を通して入力端子
１とVCC端子４との間に電流が流れる。ここで
α、VTは各々ダイオードの段列数及びしきい値
である。この電流値数＋μA〜数ｍＡまで
MOSEFTダイオード２の大きさを制御する事で
容易に選択できる。一方通常の使用状態では入力
端子はVCC端子の10％以上高い電圧にはならない
ので入力端子１は高インピーダンス状態を維持で
きるので動作には何らの悪影響をも与えない。こ
こで冗長ビツトが使用されるとヒユーズ素子３が
プログラムされ切断されるので入力端子１とVCC
端子とは完全に絶縁され入力端子への以下なる印
加電圧に対しても非導通となる。この時のプログ
ラム方式はレーザー法によるのが最つとも簡便で
あるし、ヒユーズ素３もPolySi型が製法上又は
再現性上望ましい。以上記述した如く冗長ビツト
の使用の有無が別途設けられた判別回路を冗長ビ
ツトのプログラム時に同時に書き込む事で簡単に
テスターで判別できる事になる。
使用しない場合には入力端子１にVCC＋αVTより
も大きな電圧を印加するとMOSFETダイオード
２は導通するのでヒユーズ素子を通して入力端子
１とVCC端子４との間に電流が流れる。ここで
α、VTは各々ダイオードの段列数及びしきい値
である。この電流値数＋μA〜数ｍＡまで
MOSEFTダイオード２の大きさを制御する事で
容易に選択できる。一方通常の使用状態では入力
端子はVCC端子の10％以上高い電圧にはならない
ので入力端子１は高インピーダンス状態を維持で
きるので動作には何らの悪影響をも与えない。こ
こで冗長ビツトが使用されるとヒユーズ素子３が
プログラムされ切断されるので入力端子１とVCC
端子とは完全に絶縁され入力端子への以下なる印
加電圧に対しても非導通となる。この時のプログ
ラム方式はレーザー法によるのが最つとも簡便で
あるし、ヒユーズ素３もPolySi型が製法上又は
再現性上望ましい。以上記述した如く冗長ビツト
の使用の有無が別途設けられた判別回路を冗長ビ
ツトのプログラム時に同時に書き込む事で簡単に
テスターで判別できる事になる。
VCCの代りVssの使用も可能であるがMOSダイ
オードの段列が増加するのでMOSFETのVTのバ
ラツキ上判定電圧がバラツキあまり好ましくな
い。
オードの段列が増加するのでMOSFETのVTのバ
ラツキ上判定電圧がバラツキあまり好ましくな
い。
本発明によつて冗長ビツトへの書き込みをウエ
ハースプロセスの前工程で行つても、後工程にて
簡単なテストにより選別する事ができるので、万
一にも冗長ビツト使用によるメモリーシステム全
体の信頼度をそこそわせる心配もなく、冗長ビツ
トが使用されている事を承知しつつシステムの評
価を行う事ができる。
ハースプロセスの前工程で行つても、後工程にて
簡単なテストにより選別する事ができるので、万
一にも冗長ビツト使用によるメモリーシステム全
体の信頼度をそこそわせる心配もなく、冗長ビツ
トが使用されている事を承知しつつシステムの評
価を行う事ができる。
第１図は本発明の一実施例の部分回路図であ
る。 なお図において、１は入力端子、２は
MOSFETダイオード、３はプログラム可能ヒユ
ーズ素子、４はVCCライン、である。
る。 なお図において、１は入力端子、２は
MOSFETダイオード、３はプログラム可能ヒユ
ーズ素子、４はVCCライン、である。
Claims (1)
- １ 冗長ビツト群を有するメモリー装置におい
て、入力端子の一部と電源電位線との間に直列に
配置された電界効果トランジスタから成るダイオ
ード群と、プログラム可能なヒユーズ素子とを含
んで構成され前記一部の入力端子に前記電源電位
よりも高い電位を印加することによつて前記ヒユ
ーズ素子の導通又は非導通を検出することにより
冗長ビツトの使用を検出する手段を有する事を特
徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58030290A JPS59157900A (ja) | 1983-02-25 | 1983-02-25 | 冗長ビツト使用の検出回路を有するメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58030290A JPS59157900A (ja) | 1983-02-25 | 1983-02-25 | 冗長ビツト使用の検出回路を有するメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59157900A JPS59157900A (ja) | 1984-09-07 |
| JPH0241117B2 true JPH0241117B2 (ja) | 1990-09-14 |
Family
ID=12299590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58030290A Granted JPS59157900A (ja) | 1983-02-25 | 1983-02-25 | 冗長ビツト使用の検出回路を有するメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59157900A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2505265Y2 (ja) * | 1990-03-23 | 1996-07-24 | 株式会社ユニシアジェックス | 熱線式流量計の信号処理装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01220298A (ja) * | 1988-02-29 | 1989-09-01 | Nec Corp | 半導体記憶装置 |
| KR920007535B1 (ko) * | 1990-05-23 | 1992-09-05 | 삼성전자 주식회사 | 식별회로를 구비한 반도체 집적회로 칩 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972153A (ja) * | 1982-10-18 | 1984-04-24 | Toshiba Corp | 半導体集積回路装置 |
| JPS59112499A (ja) * | 1982-12-18 | 1984-06-28 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1983
- 1983-02-25 JP JP58030290A patent/JPS59157900A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972153A (ja) * | 1982-10-18 | 1984-04-24 | Toshiba Corp | 半導体集積回路装置 |
| JPS59112499A (ja) * | 1982-12-18 | 1984-06-28 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2505265Y2 (ja) * | 1990-03-23 | 1996-07-24 | 株式会社ユニシアジェックス | 熱線式流量計の信号処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59157900A (ja) | 1984-09-07 |
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