JPH0827333B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0827333B2 JPH0827333B2 JP1066006A JP6600689A JPH0827333B2 JP H0827333 B2 JPH0827333 B2 JP H0827333B2 JP 1066006 A JP1066006 A JP 1066006A JP 6600689 A JP6600689 A JP 6600689A JP H0827333 B2 JPH0827333 B2 JP H0827333B2
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- Japan
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- circuit
- test mode
- test
- mode signal
- voltage
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- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔概 要〕 半導体集積回路に関し 半導体集積回路の内部回路におけるテストにおいてテ
ストモードに確実に入っているか否かを容易に識別する
ことを目的とし 内部回路をテストするためのテストモードをゆうする
半導体集積回路であって，テストモード信号発生回路及
び該テストモード信号を検出するテストモード信号認識
回路とを同一チップ上に設けるように構成する。
ストモードに確実に入っているか否かを容易に識別する
ことを目的とし 内部回路をテストするためのテストモードをゆうする
半導体集積回路であって，テストモード信号発生回路及
び該テストモード信号を検出するテストモード信号認識
回路とを同一チップ上に設けるように構成する。
本発明は半導体集積回路に関するものであり、更に詳
しくは、半導体集積回路における演算回路の特性試験を
行うに際しテストモードに入っているか否かを容易に識
別しうる回路を有する半導体集積回路に関するものであ
る。
しくは、半導体集積回路における演算回路の特性試験を
行うに際しテストモードに入っているか否かを容易に識
別しうる回路を有する半導体集積回路に関するものであ
る。
半導体集積回路における演算回路の特性を試験した
り、演算回路が設計通り動いているかをチェックする必
要性から各種の試験装置や試験モードが提案されてい
る。特に近年では特に演算回路としてメモリを内蔵する
ものにおいては、その大容量化に伴って、テストに時間
と手間がかかるようになって来ており従ってテストの効
率化、高速化、正確性、テストに要する工数の低減化が
必要となって来ており、そのため多くのテスト方法やテ
スト装置が考えられている。
り、演算回路が設計通り動いているかをチェックする必
要性から各種の試験装置や試験モードが提案されてい
る。特に近年では特に演算回路としてメモリを内蔵する
ものにおいては、その大容量化に伴って、テストに時間
と手間がかかるようになって来ており従ってテストの効
率化、高速化、正確性、テストに要する工数の低減化が
必要となって来ており、そのため多くのテスト方法やテ
スト装置が考えられている。
その中で、一般的に採用されている方法としてテスト
を行おうとする演算回路例えばメモリをテストモードと
するためにチップの空端子を利用してチップにテストモ
ード用回路を組み込んでおき該端子にテストモード信号
を入力し当該メモリをテストモードで作動させるように
構成する方法がある。この方法においてはこの空端子
（以下TE端子と云う）に予め定められたVCCよりも高い
電圧、例えばVCC＋数Ｖ（スーパーハイボルテージ）を
印加してテストモードに入るように構成されているのが
通常であるが、該テストモードを指示するためにTE端子
に印加される該電圧は使用されているトランジスタの特
性又は電源電圧に依存して変化する。
を行おうとする演算回路例えばメモリをテストモードと
するためにチップの空端子を利用してチップにテストモ
ード用回路を組み込んでおき該端子にテストモード信号
を入力し当該メモリをテストモードで作動させるように
構成する方法がある。この方法においてはこの空端子
（以下TE端子と云う）に予め定められたVCCよりも高い
電圧、例えばVCC＋数Ｖ（スーパーハイボルテージ）を
印加してテストモードに入るように構成されているのが
通常であるが、該テストモードを指示するためにTE端子
に印加される該電圧は使用されているトランジスタの特
性又は電源電圧に依存して変化する。
即ちトランジスタのVTHが低い場合にはVCC＋1V程度で
もテストモードに入れることが出来るが逆にVTHが高い
場合には例えばVCC＋3Vとしないとテストモードに入れ
ないという状況が出て来るので一定の電圧条件で全ての
電圧範囲を保証出来ない場合もあった。
もテストモードに入れることが出来るが逆にVTHが高い
場合には例えばVCC＋3Vとしないとテストモードに入れ
ないという状況が出て来るので一定の電圧条件で全ての
電圧範囲を保証出来ない場合もあった。
即ちTE端子に印加するテストモードに入れるかどうか
の下限となる電圧は回路内で使用されているトランジス
タの特性によって変動する場合がある。換言すれば従来
の方法ではテストモードと通常モードで実際に読み込み
／書き込み（WRITE/READ）しなければ正常動作をしてい
るか否かを確認出来なかった。
の下限となる電圧は回路内で使用されているトランジス
タの特性によって変動する場合がある。換言すれば従来
の方法ではテストモードと通常モードで実際に読み込み
／書き込み（WRITE/READ）しなければ正常動作をしてい
るか否かを確認出来なかった。
一般に半導体回路のテストにおいては例えばVCCも必
ずしも一定でなく変ることもありうるし、又テスト内容
によってはVCCのHigh側とかLow側と云うように条件を種
々変更して行うことも多く、その場合にはTE端子に何Ｖ
かけたら良いかはその都度条件をかえてチェックしてみ
ないと判らないのでそのため多くの時間がかかり非能率
であった。これはメモリ等が大容量になればなる程大き
な問題となって来ている。
ずしも一定でなく変ることもありうるし、又テスト内容
によってはVCCのHigh側とかLow側と云うように条件を種
々変更して行うことも多く、その場合にはTE端子に何Ｖ
かけたら良いかはその都度条件をかえてチェックしてみ
ないと判らないのでそのため多くの時間がかかり非能率
であった。これはメモリ等が大容量になればなる程大き
な問題となって来ている。
又かかる半導体回路のテストにおいて、例えば当該回
路の通常作動モード時において、その回路全体の一部例
えば４分の１のみを作動させるように構成されている場
合には実際の作動においてはその部分に対してのみアド
レスを振るようになっており、一方テストモードにおい
ては同じアドレスの振り幅で残りの部分（４分の３）に
も同時に重ねてアクセス出来るように構成されているこ
とが多い。
路の通常作動モード時において、その回路全体の一部例
えば４分の１のみを作動させるように構成されている場
合には実際の作動においてはその部分に対してのみアド
レスを振るようになっており、一方テストモードにおい
ては同じアドレスの振り幅で残りの部分（４分の３）に
も同時に重ねてアクセス出来るように構成されているこ
とが多い。
然しながらかかる構成におけるメモリのような演算回
路をテストする場合、テストモードにしようとしてTE端
子に印加した電圧が実際にはテストモードと判断されず
に通常作動モードで作動した時には、テストモードを実
行した積りが通常作動モードでアクセスが行われたた
め、作動モード時にアクセスされるアドレスの範囲の回
路部分しかテストが行われず、残りの部分の回路に欠点
が存在しても検出されない結果となる。つまり欠点があ
っても欠点が無いものと判断され、検査そのものが甘い
検査となるので信頼性に問題が生じてくる。
路をテストする場合、テストモードにしようとしてTE端
子に印加した電圧が実際にはテストモードと判断されず
に通常作動モードで作動した時には、テストモードを実
行した積りが通常作動モードでアクセスが行われたた
め、作動モード時にアクセスされるアドレスの範囲の回
路部分しかテストが行われず、残りの部分の回路に欠点
が存在しても検出されない結果となる。つまり欠点があ
っても欠点が無いものと判断され、検査そのものが甘い
検査となるので信頼性に問題が生じてくる。
勿論上記の場合でもTE端子に相当高い電圧をかけてお
けば必ずテストモードに入ることは明らかであるが、実
際の実用テストではVCC近辺というぎりぎりの条件下で
テストすることがほとんどであるから、そのしきい値を
ある程度とる必要があるが、チェックのやり方に特殊な
方法を採用せざるを得ず更にテストモードに入っている
かどうかを容易に確認出来る手続が必要とされていたた
め、やはりテストに要する時間やコストが大きくなり、
又信頼性にも問題がある。
けば必ずテストモードに入ることは明らかであるが、実
際の実用テストではVCC近辺というぎりぎりの条件下で
テストすることがほとんどであるから、そのしきい値を
ある程度とる必要があるが、チェックのやり方に特殊な
方法を採用せざるを得ず更にテストモードに入っている
かどうかを容易に確認出来る手続が必要とされていたた
め、やはりテストに要する時間やコストが大きくなり、
又信頼性にも問題がある。
本発明は従来の上記したような欠点を改良し演算回路
の特性テストを行うに際し当該回路がテストモードに入
っているか否かを容易に認識しうるように構成された回
路をもつ半導体集積回路を提供するものである。
の特性テストを行うに際し当該回路がテストモードに入
っているか否かを容易に認識しうるように構成された回
路をもつ半導体集積回路を提供するものである。
本発明は上記した目的を達成するため次の構成を有す
るものである。即ち 内部回路をテストするためのテストモードを有する半
導体集積回路であって、テストモード信号発生回路と、
該テストモード信号発生回路の出力信号がテストモード
を示すものであるかどうかを検出するテストモード信号
認識回路と、該テストモード信号認識回路の認識結果を
チップ外へ取り出す手段を同一チップ上に設けた半導体
集積回路である。
るものである。即ち 内部回路をテストするためのテストモードを有する半
導体集積回路であって、テストモード信号発生回路と、
該テストモード信号発生回路の出力信号がテストモード
を示すものであるかどうかを検出するテストモード信号
認識回路と、該テストモード信号認識回路の認識結果を
チップ外へ取り出す手段を同一チップ上に設けた半導体
集積回路である。
本発明に係る半導体装置は上記のように、例えば同一
チップ10内に、少くともメモリ等のテストされるべき内
部演算回路１と外部端子（TE端子）に接続されたテスト
モード信号発生回路２及びテスト信号認識回路３とを設
けたものであり、更に必要に応じて同一チップ内にテス
トモード時出力回路４、通常動作時出力回路５及びかか
る両出力回路４及び５の切り換え回路６とを設けたもの
であっても良い。
チップ10内に、少くともメモリ等のテストされるべき内
部演算回路１と外部端子（TE端子）に接続されたテスト
モード信号発生回路２及びテスト信号認識回路３とを設
けたものであり、更に必要に応じて同一チップ内にテス
トモード時出力回路４、通常動作時出力回路５及びかか
る両出力回路４及び５の切り換え回路６とを設けたもの
であっても良い。
又かかるテストモード時出力回路４及び通常動作時出
力回路５は適宜の内蔵プログラム或は外部から入力され
るプログラムによってそれぞれ演算回路を動作させるも
のである。
力回路５は適宜の内蔵プログラム或は外部から入力され
るプログラムによってそれぞれ演算回路を動作させるも
のである。
本発明にあっては、例えばチップにおける入力端子TE
端子を設けるか空きピンがあればそれを利用して上述し
たような所定の電圧からなるテストモード指示信号を入
力し、テストモード時出力回路を動作させてテストモー
ドを選択するように構成するものにおいて、まずTE端子
に入力された電圧によって、当該回路がテストモードに
入れる状態にあるか否かを示すテストモード信号発生回
路２を設けるものであり、その回路はTE端子に印加され
る電圧とVCC（常に一定値とは限らない）とを比較しそ
の差が所定値以上つまりテストモードに入るに十分な値
以上であればテストモードに入れることを意味するテス
トモード信号を発生するように構成されるものであっ
て、その回路構成は特に特定されるものではない。
端子を設けるか空きピンがあればそれを利用して上述し
たような所定の電圧からなるテストモード指示信号を入
力し、テストモード時出力回路を動作させてテストモー
ドを選択するように構成するものにおいて、まずTE端子
に入力された電圧によって、当該回路がテストモードに
入れる状態にあるか否かを示すテストモード信号発生回
路２を設けるものであり、その回路はTE端子に印加され
る電圧とVCC（常に一定値とは限らない）とを比較しそ
の差が所定値以上つまりテストモードに入るに十分な値
以上であればテストモードに入れることを意味するテス
トモード信号を発生するように構成されるものであっ
て、その回路構成は特に特定されるものではない。
その所定値は、逆に通常作動モードに誤動作で入らな
いような下限値に設定しておくことが好ましい。
いような下限値に設定しておくことが好ましい。
次に本発明ではこのテストモード信号発生回路２から
出力されるテストモード信号が実際に出力されているか
否かを確認判別するためのテストモード信号認識回路３
を同一チップ内でかつ該テストモード信号発生回路２に
併設して設けるものである。該テストモード信号認識回
路３は、具体的にはテストモード信号がHigh（Ｈ）かLo
w（Ｌ）かを検知して適宜の報知手段に表示しうる機能
を有していればよく回路構造は特に限定されるものでは
ない。例えば駆動入力ピンPINにチェック電圧をかけて
例えば電流が流れたかどうかをみればよい。
出力されるテストモード信号が実際に出力されているか
否かを確認判別するためのテストモード信号認識回路３
を同一チップ内でかつ該テストモード信号発生回路２に
併設して設けるものである。該テストモード信号認識回
路３は、具体的にはテストモード信号がHigh（Ｈ）かLo
w（Ｌ）かを検知して適宜の報知手段に表示しうる機能
を有していればよく回路構造は特に限定されるものでは
ない。例えば駆動入力ピンPINにチェック電圧をかけて
例えば電流が流れたかどうかをみればよい。
該報知手段は電流計、電圧計、発光ダイオード等いか
なるものでも使用しうる。
なるものでも使用しうる。
かかる構成によりテストモードを開始する時にテスト
モード信号認識回路を作動させテストモード信号が出て
いるか否かを判別することによりVCCが変化したり、強
制的に変更される場合でも、TE端子に印加される電圧の
如何によりテストモードに入れるか否かを容易に確認す
ることが出来る。そのため、テスト毎にテストモードに
入るための電圧を実際にオペレーションさせてチェック
する必要がなくなる。
モード信号認識回路を作動させテストモード信号が出て
いるか否かを判別することによりVCCが変化したり、強
制的に変更される場合でも、TE端子に印加される電圧の
如何によりテストモードに入れるか否かを容易に確認す
ることが出来る。そのため、テスト毎にテストモードに
入るための電圧を実際にオペレーションさせてチェック
する必要がなくなる。
本発明においてテストモード信号が出ると、その信号
によりそれまで通常動作モードで作動していた通常動作
時出力回路を適宜の切換手段を介してデイエーブル化と
しテストモード時出力回路をイネーブル化とする。
によりそれまで通常動作モードで作動していた通常動作
時出力回路を適宜の切換手段を介してデイエーブル化と
しテストモード時出力回路をイネーブル化とする。
本発明に係る半導体装置においては、上記のように構
成したことから、当該演算回路のテストに当って実際の
オペレーションさせることなく、又テストモードに入っ
ているか否かを容易に識別することが可能となる。
成したことから、当該演算回路のテストに当って実際の
オペレーションさせることなく、又テストモードに入っ
ているか否かを容易に識別することが可能となる。
以下に本発明に係る半導体装置の具体例を図面により
説明する。
説明する。
第１図は本発明に係る半導体装置の１実施例を示す概
略図であり、チップ10にメモリ等である演算回路１、テ
ストモード信号発生回路２、テストモード信号認識回路
３、テストモード時出力回路４、通常動作時出力回路
５、及び切換手段６がそれぞれ設けられており、又テス
トモード信号発生回路２の入力端子TE、及びテストモー
ド信号認識回路３の駆動入力端子PINとが更に設けられ
ている。
略図であり、チップ10にメモリ等である演算回路１、テ
ストモード信号発生回路２、テストモード信号認識回路
３、テストモード時出力回路４、通常動作時出力回路
５、及び切換手段６がそれぞれ設けられており、又テス
トモード信号発生回路２の入力端子TE、及びテストモー
ド信号認識回路３の駆動入力端子PINとが更に設けられ
ている。
上記第２図は本発明で使用されるテストモード信号発
生回路の例を示す図であり、TE端子とグランドの間にＮ
チャネルMOSトランジスタQ2,Q3,Q5とＰチャネルMOSトラ
ンジスタQ4を直列に配列し、VCC側にはＮチャネルMOSト
ランジスタを接続してそのゲートをMOSトランジスタQ4
とQ5のゲートに接続すると共に残りの電極をMOSトラン
ジスタQ3とQ4の接続ノード部と接続した上更に基板まで
延長せしめてある。ここでトランジスタQ1,Q2,Q3は負荷
トランジスタとして使用されている一方MOSトランジス
タQ4とQ5の接続ノード部に出力部N01を設けこれに３個
のインバーターN1〜N3を接続しその出力端でテストモー
ド信号TESTを得るようになっている。かかる回路の動作
は第３図のタイミングチャートに示したようにTE端子に
VCC＋Q2VTH＋Q3VTH＋Q4VTHの電圧を印加するとMOSトラ
ンジスタQ2,Q3,Q4がそれぞれ導通しノードN01が0VからV
CCに上昇しＨ出力となり、従ってTEST信号はＬとなる。
生回路の例を示す図であり、TE端子とグランドの間にＮ
チャネルMOSトランジスタQ2,Q3,Q5とＰチャネルMOSトラ
ンジスタQ4を直列に配列し、VCC側にはＮチャネルMOSト
ランジスタを接続してそのゲートをMOSトランジスタQ4
とQ5のゲートに接続すると共に残りの電極をMOSトラン
ジスタQ3とQ4の接続ノード部と接続した上更に基板まで
延長せしめてある。ここでトランジスタQ1,Q2,Q3は負荷
トランジスタとして使用されている一方MOSトランジス
タQ4とQ5の接続ノード部に出力部N01を設けこれに３個
のインバーターN1〜N3を接続しその出力端でテストモー
ド信号TESTを得るようになっている。かかる回路の動作
は第３図のタイミングチャートに示したようにTE端子に
VCC＋Q2VTH＋Q3VTH＋Q4VTHの電圧を印加するとMOSトラ
ンジスタQ2,Q3,Q4がそれぞれ導通しノードN01が0VからV
CCに上昇しＨ出力となり、従ってTEST信号はＬとなる。
つまり本実施例の回路ではテストモードに入れるに必
要なTE端子に印加すべき電圧はVCC＋（３個のトランジ
スタのVTHの和）以上と設定してあり、これ以上の電圧
になれば、TEST端子からＬレベルの信号が得られこのＬ
レベルと信号によりテストモード信号の発生が後述のテ
ストモード信号認識回路３によって確認される。
要なTE端子に印加すべき電圧はVCC＋（３個のトランジ
スタのVTHの和）以上と設定してあり、これ以上の電圧
になれば、TEST端子からＬレベルの信号が得られこのＬ
レベルと信号によりテストモード信号の発生が後述のテ
ストモード信号認識回路３によって確認される。
第４図は本発明に使用されるテストモード信号認識回
路の一具体例を示すものであって、この回路は前記テス
トモード信号発生回路の出力部TESTに接続されている。
該回路はＮチャネルMOSトランジスタQ1,Q2及びQ3とMOS
キャパシタＣ及び駆動入力端子PINから構成されてお
り、 駆動入力端子PINとVCCの間に直列に接続されたMOSト
ランジスタQ2とQ3を配設すると共にゲートをVCCに接続
したMOSトランジスタQ1のドレインをMOSトランジスタQ2
のゲートに又他方をTEST端子にそれぞれ接続し、更にト
ランジスタQ2のゲートとトランジスタQ3のゲートとPIN
との短絡部との間にMOSキャパシタＣが接続されてい
る。
路の一具体例を示すものであって、この回路は前記テス
トモード信号発生回路の出力部TESTに接続されている。
該回路はＮチャネルMOSトランジスタQ1,Q2及びQ3とMOS
キャパシタＣ及び駆動入力端子PINから構成されてお
り、 駆動入力端子PINとVCCの間に直列に接続されたMOSト
ランジスタQ2とQ3を配設すると共にゲートをVCCに接続
したMOSトランジスタQ1のドレインをMOSトランジスタQ2
のゲートに又他方をTEST端子にそれぞれ接続し、更にト
ランジスタQ2のゲートとトランジスタQ3のゲートとPIN
との短絡部との間にMOSキャパシタＣが接続されてい
る。
この回路の駆動入力端子PINにVCCトランジスタQ3のV
THとQ2のVTHの和より高い電圧を印加するものであり又
同時に例えば電流計が接続されているものである。
THとQ2のVTHの和より高い電圧を印加するものであり又
同時に例えば電流計が接続されているものである。
本回路の動作を第５図及び第６図により説明すると、
まずTEST端子の電圧がＨ（VCC）である時つまりテスト
モード信号が出されていない時には、第５図に示すよう
に該回路のノード部N02は当初トランジスタQ1はカット
オフされているのでVCCよりVTHだけ低下した電位NNIに
固定される。又トランジスタQ2,Q3もオフしている。
まずTEST端子の電圧がＨ（VCC）である時つまりテスト
モード信号が出されていない時には、第５図に示すよう
に該回路のノード部N02は当初トランジスタQ1はカット
オフされているのでVCCよりVTHだけ低下した電位NNIに
固定される。又トランジスタQ2,Q3もオフしている。
今VCCが5Vとすると、例えばPINに7Vの電圧をかけたと
すると、まずトランジスタQ3が導通しそれと共にキャパ
シタＣを通じてノードN02の電圧が上昇しVCCより電圧が
上がるとQ1はONとなる。
すると、まずトランジスタQ3が導通しそれと共にキャパ
シタＣを通じてノードN02の電圧が上昇しVCCより電圧が
上がるとQ1はONとなる。
それと同時にトランジスタQ2もONとなる一方PINが入
力されその電圧がQ3THよりも高くなるとまずトランジス
タQ3がONとなっているのでノードN03の電圧も上るため
（V1）トランジスタQ2からVCCに向って電流が流れるこ
とになる。
力されその電圧がQ3THよりも高くなるとまずトランジス
タQ3がONとなっているのでノードN03の電圧も上るため
（V1）トランジスタQ2からVCCに向って電流が流れるこ
とになる。
一方TESTがＬ（VSS）の場合には第６図に示すように
トランジスタQ1は常にONしているためノード部N02はＬ
である。そこでPINより入力電圧を入れていきトランジ
スタQ3がONとなるためノード部N03の電圧は入力電圧がQ
3THをこえてから上り始める。一方キャパシタＣを通じ
てN02に印加されるPIN電圧による電流はQ1がONしている
ためTESTの方へ常に流れてしまうのでトランジスタQ2は
OFFのままとなる。つまりTEST端子がＬ即ちVSSの時には
トランジスタQ2には電流は流れることはない。そこで電
流計によってこの電流が流れたかどうかを確認すること
によってTEST端子にテストモード信号が発生したかどう
かを識別しえるのである。
トランジスタQ1は常にONしているためノード部N02はＬ
である。そこでPINより入力電圧を入れていきトランジ
スタQ3がONとなるためノード部N03の電圧は入力電圧がQ
3THをこえてから上り始める。一方キャパシタＣを通じ
てN02に印加されるPIN電圧による電流はQ1がONしている
ためTESTの方へ常に流れてしまうのでトランジスタQ2は
OFFのままとなる。つまりTEST端子がＬ即ちVSSの時には
トランジスタQ2には電流は流れることはない。そこで電
流計によってこの電流が流れたかどうかを確認すること
によってTEST端子にテストモード信号が発生したかどう
かを識別しえるのである。
又本発明においてはテストモード信号が発生すると適
宜の切り換回路によって通常動作時出力回路をテストモ
ード時出力回路に切り換えて当該回路のテストを実行す
る。
宜の切り換回路によって通常動作時出力回路をテストモ
ード時出力回路に切り換えて当該回路のテストを実行す
る。
尚テストモード発生信号によりテストモード時出力回
路を活性化する回路としては第７図に例示するように２
入力NOR回路７を用い、その一方の入力端子にTEST端子
を接続し他方の入力端子は出力非活性信号例えば常にＬ
の信号を入力するようにしておき（即ち不論理回路とし
ておく）TEST端子からＬ信号が入力された時にＨ信号が
出力され、出力バッファー８の入力側のトランジスタ1
1,12を同時にONさせ、Dout回路９から例えばＨ又はＬの
信号を出力させ、テストモードによる演算回路のテスト
を行うことが出来る。
路を活性化する回路としては第７図に例示するように２
入力NOR回路７を用い、その一方の入力端子にTEST端子
を接続し他方の入力端子は出力非活性信号例えば常にＬ
の信号を入力するようにしておき（即ち不論理回路とし
ておく）TEST端子からＬ信号が入力された時にＨ信号が
出力され、出力バッファー８の入力側のトランジスタ1
1,12を同時にONさせ、Dout回路９から例えばＨ又はＬの
信号を出力させ、テストモードによる演算回路のテスト
を行うことが出来る。
尚上記２入力NOR回路は単にTEST信号を入力するとイ
ンバーターとしても良い。
ンバーターとしても良い。
本発明は上記したような構成を採用した半導体回装装
置であることから、回路の特性や動作状態のテストを行
うに際し、テストモードへ入っているか否かをオンライ
ンで容易に認識することが可能となるので、テストに要
する時間が大幅に短縮されるとともに、テストエラーを
簡単に防ぐことが出来たのでテスト結果に対する信頼性
が向上し、テスト工程のコストを低下させることが出来
る。
置であることから、回路の特性や動作状態のテストを行
うに際し、テストモードへ入っているか否かをオンライ
ンで容易に認識することが可能となるので、テストに要
する時間が大幅に短縮されるとともに、テストエラーを
簡単に防ぐことが出来たのでテスト結果に対する信頼性
が向上し、テスト工程のコストを低下させることが出来
る。
第１図は本発明に係る半導体装置の一実施例を示す概略
図である。 第２図は本発明装置に使用されるテストモード信号発生
回路の一具体例を示す図である。 第３図は第２図における回路の動作を説明するチャート
である。 第４図は本発明装置に使用されるテストモード信号認識
回路の一具体例を示す図である。 第５図及び第６図は第４図における回路の動作を説明す
るチャートである。 第７図は本発明に使用されるテストモード時出力回路の
一具体例を示す図である。 １……演算回路（メモリ）、 ２……テストモード信号発生回路、 ３……テストモード信号認識回路、 ４……テストモード時出力回路、 ５……通常動作時出力回路、 ６……切り換え手段、７……NOR回路、 ８……出力バッファー回路、 ９……Dont回路、10……チップ、 11,12……トランジスタ。
図である。 第２図は本発明装置に使用されるテストモード信号発生
回路の一具体例を示す図である。 第３図は第２図における回路の動作を説明するチャート
である。 第４図は本発明装置に使用されるテストモード信号認識
回路の一具体例を示す図である。 第５図及び第６図は第４図における回路の動作を説明す
るチャートである。 第７図は本発明に使用されるテストモード時出力回路の
一具体例を示す図である。 １……演算回路（メモリ）、 ２……テストモード信号発生回路、 ３……テストモード信号認識回路、 ４……テストモード時出力回路、 ５……通常動作時出力回路、 ６……切り換え手段、７……NOR回路、 ８……出力バッファー回路、 ９……Dont回路、10……チップ、 11,12……トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｔ
Claims (1)
- 【請求項１】内部回路をテストするためのテストモード
を有する半導体集積回路であって、 テストモード信号発生回路と、 該テストモード信号発生回路の出力信号がテストモード
を示すものであるかどうかを検出するテストモード信号
認識回路と、 該テストモード信号認識回路の認識結果をチップ外へ取
り出す手段を同一チップ上に設けたことを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1066006A JPH0827333B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1066006A JPH0827333B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02245680A JPH02245680A (ja) | 1990-10-01 |
| JPH0827333B2 true JPH0827333B2 (ja) | 1996-03-21 |
Family
ID=13303430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1066006A Expired - Fee Related JPH0827333B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0827333B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04343244A (ja) * | 1991-05-21 | 1992-11-30 | Nec Yamaguchi Ltd | 半導体メモリ試験装置およびその試験方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0821677B2 (ja) * | 1988-12-06 | 1996-03-04 | セイコー電子工業株式会社 | 半導体集積回路装置 |
-
1989
- 1989-03-20 JP JP1066006A patent/JPH0827333B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02245680A (ja) | 1990-10-01 |
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