JPS61274341A

JPS61274341A - 半導体論理装置

Info

Publication number: JPS61274341A
Application number: JP60296475A
Authority: JP
Inventors: Joji Nokubo; 野久保　丞二; Masahiko Arimura; 有村　政彦
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1984-12-25
Filing date: 1985-12-25
Publication date: 1986-12-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】１１ユ裟遭四女！本発明は、種類などを識別可能とする半導体論理装置に
関するものである。従って、本発明は、配線マスクパタ
ーンを変えることにより複数個の系統の製品として選別
・出荷される半導体装置の識別に特に効果に使用できる
。

従来の技術マスクスライスタイプの集積回路では、配線マスクパタ
ーンを変えることにより、シリーズとして系統化する場
合がある。例えばＥＣＬ半導体論理装置ではｒｌＯＫイ
ンタフェース」とｒｌｏｏにインタフェース」と総称さ
れる２種類の系統となっている。両者の主な差異は、「
１０にインタフェース」の出力レベルが■。Ｈ（論理ハ
イの電圧）と■。Ｌ（論理ローの電圧）とも第９Ａ図に
示すように温度係数を有するのに対し、ｒｌｏｏにイン
タフェース」の出力レベルは第９ＢｒｇＪのように温度
係数が零になる点である。このような差は、ＥＣＬ半導
体論理装置の定電圧回路及びデータ出力回路の温度補償
素子をフロート状態にするかどうかにより実現される。

しかし、両レベルの差異が僅かであるから、ＶＯＨ＝　
　９００ｍＶ、Ｖ［ｌＬ　＝　　１７５０　ｍ　Ｖ程度
の製品については、両方の規格を満足するので、両者の
区別が困難になる。

特に、メモリＩＣの場合には、「ｌｏＫインタフェース
ＪｒｌＯＯＫインタフェース」の両製品を同一容器に同
一ピン接続とする場合が多い。従って、製品段階で、一
応選別された製品が出荷前の電気検査において誤って異
なる系統として出荷される可能性があった。

発明が解決しようとする問題点本発明の目的は、上記の事情に鑑み、論理機能や入出力
レベル規格に何ら影響を与えることなく、識別を可能と
する半導体論理装置を提供するものである。

更に、本発明の目的は、論理機能が同一であって、規格
上の入出力レベルが類似している系統別の製品でも、容
易に識別選別でき、出荷段階での誤選別を防止すること
のできる手段を講じた半導体論理装置を提供することに
ある。

問題点を解決するための手段すなわち、本発明によるならば、入力部と、出力部と、
前記入力部及び前記出力部の少なくともいずれか一方に
接続されたインピーダンス素子とを有し、該インピーダ
ンス素子は、規格上の入出力レベルを実質的に変更する
ことなく所与の端子から測定可能な識別電位を発生する
ことを特徴とする半導体論理装置が提供される。

心理以上のような半導体論理装置にあっては、上記した所与
の端子において外部から電位を測定することにより、半
導体論理装置の種類に応じた電位が検出でき、仕分けな
どの誤りを防止できる。−従って、この測定を出荷段階
に行なうことで異なる系統の製品が誤って混入される危
険を防ぐことができる。

更に、半導体論理装置に付加されたインピーダンス素子
は、半導体論理装置の論理機能や上記した所与の端子の
規格上の人力または出力のレベルになんら影響していな
いので、半導体論理装置はそのまま何等の支障なく使用
できる。

実施例以下、添付図面を参照して本発明による半導体論理装置
の実施例を説明する。しかし、本発明において、インピ
ーダンス素子を入力部、出力部のどこに付加し、どのよ
うにして外部端子から測定するかは、さまざまの手段が
可能であり、本発明は以下に説明する実施例に限定され
るものではあい。

第１図から第４図は、ＥＣＬ半導体論理装置に関して、
本発明を実施した例を示す。

第１図は、本発明による半導体論理装置の第１実施例を
示す回路図であり、図示の半導体論理装置は、ＥＣＬ半
導体論理装曽１０であり、そのＥＣＬ半導体論理装置１
０は、入力部１２と、内部論理部１４と、出力部１６と
から構成されている。そして、入力部１２は、バイポー
ラトランジスタＱ１を有しており、そのエミッタは、抵
抗Ｒを介してエミッタ電源電圧ＶＰ、εに接続されると
共に、内部論理部１４の人力接続されている。そして、
そのトランジスタのコレクタは、接地されているコレク
タ電源電圧Ｖ　ｅｅに接続されており、トランジスタＱ
。

のベースが入力ＩＮに接続されている。すなわち、トラ
ンジスタＱ、は、エミッタホロワをなしている。

そのような半導体論理装置の入力部のトランジスタＱ、
のベースとエミッタ電源電圧■。との間に、本発明によ
り高いインピーダンスＺをもつインピーダンス素子１８
が接続される。

インピーダンス素子１８として抵抗素子を用いたときに
入力端子ＩＮから測定したＶ−Ｉ特性を第１Ａ図に示す
。Ｖｉｇ＝　　５Ｖにバイアスされであるから、負電圧
領域ではインピーダンス素子１８を介して実線に示す電
流Ｉが流れる。インピーダンス素子２を付加しないとき
は電流は点線のように殆ど流れない。電圧■が順方向の
一定電圧になるとトランジスタＱ１が動作し、それ以降
はインピーダンス素子１８の抵抗値が高いので両者の特
性が全く同一になる。インピーダンス素子１８の抵抗値
を高くすれば、負の電圧における許容電流規格内に入る
ような実線の特性が得られ、しかも点線の特性と区別し
て選別可能になる。

次に、第１図と同じく入力部１２に本発明によりインピ
ーダンス素子を付加した実施例を第２図を参照して説明
する。なお、第１図と同様な部分には同一の参照番号を
付しである。第２図に示すように入力端子ＩＮと接地さ
れているＶｃｃとの間にショットキダイオード２０を付
加する。

この場合での識別のための外部端子からの測定は、入力
端子ＩＮと接地されているＶｃｃ側との間で行なう。そ
のＶ−Ｉ特性を第２Ａ図に示す。ショットキダイオード
２０を追加した場合を実線で、追加しない場合は点線で
示した。ショットキダイオード２０はしきい値電圧が４
００　ｍ　Ｖで、トランジスタＱ１のベース・コレクタ
間のしきい値電圧７００ｍＶよりかなり低い。そのため
電流Ｉが１０μＡの電圧■を測定することで両者を区別
できる。また、ＥＣＬ半導体論理装置の動作電圧範囲で
は、接地に対して人力の電圧■は、正方向には４００ｍ
Ｖ以下であり、論理機能上全く影響がない。

上記の２の実施例は、入力部１２にインピーダンス素子
を付加した場合である。同様に出力部１６に適用した例
を第３図、第４図に示す。

第３図は、第１図に示したＥＣＬ半導体論理装置１０の
出力端子ＯＵＴと接地間に抵抗２２を付加した例を示し
ている。ＥＣＬ回路では、出力部に別に■ＣｃＡ端子を
もち、その■。ＣＡ端子にコレクタが接続され、内部論
理部１４の出力にベースが接続され、エミッタが出力端
子ＯＵＴに接続されたバイポーラトランジスタＱ２を有
している。そこで、ＶＣＣＡ端子を接地すれば、出力端
子ＯＵＴと■。ｅＡ側との間のＶ−Ｉ特性は第３Ａ図の
如くなる。実線が抵抗２２を付加した場合、点線が付加
しない場合あって、電流値によって選別することができ
る。

抵抗２２の抵抗値を高くとれば充分規格内におさめるこ
とができる。

第４図は、ｖｃｃａ端子と接地との間にダイオード２４
を付加した。ものである。この場合はＶ　ｃ　ＣＡ側か
らみたＶ−Ｉ特性を第４Ａ図に示す。実線のように、Ｖ
ｃｃＡが７００ｍＶ以上になればダイオード２４は導通
するので、区別できる。ダイオード２４のない場合は当
然電流値は零である。第４図の場合、半導体装置を実際
に使用する場合にはＶｃｃＡを零■とするからダイオー
ド２４は短絡され論理機能には何ら影響しない。

次に、本発明をＩＫビットのバイポーラメモリに適用し
た実施例を説明する。

第５図は、そのようなバイポーラメモリのピン配置及び
内部ブロックを図解した図であり、バイポーラメモリは
、ＩＫビットのメモリセルアレイ３０を有している。更
に、バイポーラメモリは、８゛ビツトのアドレス端子Ａ
。−Ａ７が接続されたアドレスバッファ兼デコーダ３２
と、４ビツトのデータ入力端子Ｄ　Ｉ　ｏ　＝Ｄ　Ｉ　
３を有するデータ入力バッファ３４と、４ビツトのデー
タ出力端子ＤＯｏ〜ＤＯ３を有するデータ出力バッファ
３６と、４ビツトの制御端子ＢＳ、−ＢＳ３を有するブ
ロックセレクト制御回路３８と、ライトイネーブル端子
ＷＥを有する書込み読出し制御回路４０と、Ｖｃｃ端子
、■ｏｃＡ端子及びＶａＥ端子を有する電源回路４２と
を有している。なお、ＥＣＬ回路が使用されているので
、Ｖａｔ端子は、負の電圧が印加され、ＩＯＫインター
フェイスの場合、−５，２Ｖであり、１００にインター
フェイスの場合、−４，５Ｖである。

以上のようなバイポーラメモリの人出力部にインピーダ
ンス素子を設ける場合、アドレス端子やデータ端子は、
その特性を揃えた方が好ましいので、独立しているライ
トイネーブル端子ＷＥなどに設けることが好ましい。

第６図は、本発明によりインピーダンス素子を設けた、
書込み読出し制御回路４０のライトイネーブルバッファ
回路の初段の回路図である。ライトイネーブル端子ＷＥ
には、数十Ω程度の発振防止用の抵抗５０を介してバイ
ポーラトランジスタ５２のベースが接続されている。そ
のコレクタは、接地されているＶ　ｃ　ｃに接続され、
エミッタは、５にΩ程度の負荷抵抗５４を介してＶＥＥ
に接続されると共に、図示していないライトイネーブル
バッファのＥＣＬ回路に接続されている。更に、ライト
イネーブル端子ＷＥには、一対の静電保護用ダイオード
５６Ａ及び５６Ｂが接続されて、正負のサージ電流を吸
収して、サージ電流による破壊からトランジスタ５２を
保護している。

そのようなライトイネーブルバッファ回路の初段におい
て、ライトイネーブル端子ＷＥからトランジスタ５２の
ベースに延びるラインと、エミッタ電源電圧ＶＥＦＩと
の間に、ＩＫΩ程度の識別抵抗を接続する。

第７図は、バイポーラメモリ集積回路における、上記し
たライトイネーブルバッファ回路の初段部分の平面図で
ある。第７図において、参照番号６０は、基板を示して
°おり、その基板６０の上に、斜線で示すようなアルミ
ニウム配線パターンがあり、また、点線で囲まれたよう
に拡散領域が形成されている。

基板６０上に形成されたライトイネーブルパッド６２か
ら延びるアルミニウム線６４は、その途中で分岐して、
基板６０内に形成されたｎ型拡散領域６６Ａにオーミッ
ク接続されている。そのｎ型拡散領域６６Ａの中には、
ダイオード５６Ａを形成するようにｐ型拡散領域６６Ｂ
が形成され、Ｖ　Ｅ　Ｒパッド６８からのびるアルミニ
ウム線とオーミック接続している。

更に、基板にはダイオード５６Ｂを構成するように、ｎ
型拡散領域？ＯＡが形成され、更にその中にｐ型拡散領
域？ＯＢが形成されている。そして、そのｐ型拡散領域
７０Ｂが、ライトイネーブルパッド６２から延びるアル
ミニウム線６４にオーミック接続され、ｎ型拡散領域６
８に■。。バッド７２からのびるアルミニウム線とオー
ミック接続している。

更に、アルミニウム線６４は、抵抗５０を構成する拡散
領域７４の一端にオーミック接続し、その拡散領域７４
には、更に別のアルミニウム線を介して、ｎ型拡散領域
７６Ａの中に形成されたｐ型拡散領域７６Ｂにオーミッ
ク接続されている。そのｐ型拡散領域７６Ｂの中には更
にｎ型拡散領域７６Ｃが形成されて、バイポーラトラン
ジスタ５２を形成している。

そのようなアルミニウム線６４と、■、パッド６８との
間の基板６０に、抵抗５８をなす拡散領域７８が形成さ
れ、それぞれにオーミック接続する。

その拡散抵抗７８と、アルミニウム線６４及びＶＥＥパ
ッド６８との間の接続を示すと第７Ａ図のようになる。

以上のような集積回路内に予め拡散抵抗を作製しておき
、識別上不要な場合は、第８図の部分図に示すように、
ＶＥＥパッド６８の一部を除去して、拡散抵抗７８をフ
ロート状態しておく。この場合の拡散抵抗７８と、アル
ミニウム線６４及びＶｉａパッド６８との間の接続関係
を示すと第８Ａ図のようになる。

以上のようなバイポーラメモリにおいて、ライトイネー
ブル端子ＷＥとＶ　１１１１端子との間に、テスタを接
続して、−〇、　９　Ｖを印加した場°合、拡散抵抗が
ＶＥＲ端子に接続されているときには、３０μＡ流れ、
拡散抵抗が接続されていないときには、１μＡしか流れ
なかった。それ故、例えば、「１０にインターフ、エイ
ス」の場合拡散抵抗をＶ　Ｅ　Ｉ：端子に接続するよう
な配線マスクパターンとし、ｒｌｏｏにインターフェイ
ス」の場合拡散抵抗を接続しないような配線マスクパタ
ーンとすれば、ライトイネーブル端子ＷＥの電流値によ
り弁別することができる。なお、印加電圧は、必要に応
じて任意に設定できる。

以上、本発明による実施例を説明したが、インピーダン
ス素子は、配線マスクパターンによって、上記のように
予め作製しである素子を接続するか否かにより実現でき
るが、実際に素子を付加するか否かにより実現するよう
にしてもよい。

更に、本発明は、温度補償の有無だけでなく、他の要因
（例えば、同一パッケージでメモリの容量が異なるＩＣ
の識別、同一パッケージで特殊な回路を含んでいるＩＣ
の識別など、外観での識別が困難なＩＣ）による識別に
も適用できる。

それ故、マスタースライスバイポーラＩＣだけでなく、
通常のバイポーラＩＣやＭｏ５Ｉｃ＋ｅも適用できる。

更に、上記実施例では、２つの系統の選別について説明
したが、さらに系統が増加し、３系統になる場合にも同
様に適用可能なことはいうまでもない。

発明の効果以上、詳しく説明したように、本発明による半導体論理
装置は、論理機能や入出力レベル規格に何ら影響を与え
ることなく、識別を可能とする。

従って、特に、論理機能が同一で、入出力レベル特性が
僅かに異なり、選別が困難でまた最終出荷時における試
験において、誤って選別される危険が多いマスクスライ
スタイプの半導体製品の第１、第２の系統製品を確実に
弁別することができ、出荷誤りを防止するに効果がある
。

また、付加されるインピーダンス素子は、半導体論理装
置の論理機能・入出力レベル規格値に何ら影響を与えな
いような形で入力部・出力部に設けられるので、実際の
使用に障害を与えない。

【図面の簡単な説明】

第１図及び第１Ａ図は、本発明の第１実施例を示す回路
図及び特性図であり、第２図及び第２Ａ図は、本発明の第２実施例を示す回路
図及び特性図であり、第３図及び第３Ａ図は、本発明の第３実施例を示す回路
図及び特性図であり、第４図及び第４Ａ図は、本発明の第４実施例を示す回路
図及び特性図であり、第５図は、本発明を適用できるバイポーラメモリのピン
配置及び内部ブロック図であり、第６図は、本発明を実
施したバイポーラメモリのライトイネーブルバッファの
初段の回路図であり、第７図は、バイポーラメモリ集積回路における、本発明
を実施したバイポーラメモリのライトイネーブルバッフ
ァの初段部分の平面図であり、第７Ａ図は、その識別用
拡散抵抗の接続を図解する部分回路図であり、第８図は、識別用拡散抵抗がフロート状態にある場合の
部分図であり、第８Ａ図は、第８図に示す状態を図解する部分回路図で
あり、第９Ａ図及び第９Ｂ図は、従来の２系統の製品の出力レ
ベルを図示したものである。〔主な参照番号〕１０・・ＥＣＬ半導体論理装置１２・・入力部　　１４・・内部論理部１６・・出力部
　　１８・・インピーダンス素子２０・・ショットキダ
イオード

Claims

【特許請求の範囲】

（１）入力部と、出力部と、前記入力部及び前記出力部
の少なくともいずれか一方に接続されたインピーダンス
素子とを有し、該インピーダンス素子は、規格上の入出
力レベルを実質的に変更することなく所与の端子から測
定可能な識別電位を発生することを特徴とする半導体論
理装置。
（２）前記インピーダンス素子は、抵抗またはダイオー
ドであることを特徴とする特許請求の範囲第（１）項記
載の半導体論理装置。
（３）前記半導体論理装置は、エミッタ結合論理回路で
構成され、前記入力部は、バイポーラトランジスタによ
り構成されるエミッタホロワであり、前記インピーダン
ス素子は、前記バイポーラトランジスタのベースとエミ
ッタ電源電圧ラインとの間に接続されていることを特徴
とする特許請求の範囲第（１）項記載の半導体論理装置
。
（４）前記半導体論理装置は、エミッタ結合論理回路で
構成され、前記入力部は、バイポーラトランジスタによ
り構成されるエミッタホロワであり、前記インピーダン
ス素子は、前記バイポーラトランジスタのベースとコレ
クタ電源電圧ラインとの間に接続されたショットキーダ
イオードであることを特徴とする特許請求の範囲第（１
）項記載の半導体論理装置。
（５）前記半導体論理装置は、エミッタ結合論理回路で
構成され、前記出力部は、バイポーラトランジスタによ
り構成され且つエミッタが出力端子に接続されたエミッ
タホロワであり、前記インピーダンス素子は、前記出力
端子とコレクタ電源電圧ラインとの間に接続された抵抗
であることを特徴とする特許請求の範囲第（１）項記載
の半導体論理装置。
（６）前記半導体論理装置は、エミッタ結合論理回路で
構成され、前記出力部は、バイポーラトランジスタによ
り構成され且つエミッタが出力端子に接続されたエミッ
タホロワであり、前記インピーダンス素子は、前記バイ
ポーラトランジスタのコレクタとコレクタ電源電圧ライ
ンとの間に接続された抵抗であることを特徴とする特許
請求の範囲第（１）項記載の半導体論理装置。
（７）前記半導体論理装置は、異なる配線マスクパター
ンにより作成されて論理機能が同一であるが規格上の入
出力レベルのみにより第１、第２の系統に選別される半
導体論理装置であり、前記インピーダンス素子により、
規格上の入出力レベルと関係なく系統選別を可能として
いることを特徴とする特許請求の範囲第（１）項から第
（６）項までのいずれか１項記載の半導体論理装置。
（８）前記半導体論理装置は、バイポーラメモリであり
、前記入力部は、ライトイネーブルバッハァ回路を有す
るメモリの書込み読出し制御回路であり、該ライトイネ
ーブルバッハァ回路のライトイネーブル端子に前記イン
ピーダンス素子が接続されていることを特徴とする特許
請求の範囲第（１）項記載の半導体論理装置。
（９）前記インピーダンス素子は抵抗であることを特徴
とする特許請求の範囲第第（８）項記載の半導体論理装
置。
（１０）前記抵抗は、一端が前記ライトイネーブル端子
に接続された拡散抵抗であることを特徴とする特許請求
の範囲第第（９）項記載の半導体論理装置。
（１１）前記拡散抵抗の抵抗値は、該拡散抵抗の他端が
電源端子に接続されているかどうかにより識別すること
を特徴とする特許請求の範囲第第（１０）項記載の半導
体論理装置。