RU2034306C1 - Тестовая интегральная структура - Google Patents

Тестовая интегральная структура Download PDF

Info

Publication number
RU2034306C1
RU2034306C1 SU904830937A SU4830937A RU2034306C1 RU 2034306 C1 RU2034306 C1 RU 2034306C1 SU 904830937 A SU904830937 A SU 904830937A SU 4830937 A SU4830937 A SU 4830937A RU 2034306 C1 RU2034306 C1 RU 2034306C1
Authority
RU
Russia
Prior art keywords
input
terminals
terminal
voltage
identification
Prior art date
Application number
SU904830937A
Other languages
English (en)
Inventor
Джон Донг-Су
Сеок Йонг-Сик
Original Assignee
Самсунг Электроникс Ко., Лтд.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Самсунг Электроникс Ко., Лтд. filed Critical Самсунг Электроникс Ко., Лтд.
Application granted granted Critical
Publication of RU2034306C1 publication Critical patent/RU2034306C1/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/006—Identification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H01L2223/5444—Marks applied to semiconductor devices or parts containing identification or tracking information for electrical read out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Memories (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

Изобретение относится к полупроводниковым интегральным схемам. Тестовая интегральная структура содержит первую и вторую клемму для подключения напряжения питания, входные клеммы, блок идентификации, подключенный между первой и второй клеммами, первый и второй блоки защиты входов, выходы которых соединены с одноименными клеммами блока идентификации и объекта контроля, при этом блок идентификации содержит ограничитель напряжения и плавкую перемычку, а ограничитель напряжения выполнен на последовательно соединенных МОП-транзисторах, затворы которых соединены с их соответствующими стоками. 3 ил., 1 табл.

Description

Изобретение относится к тестовой интегральной структуре, а более точно к чипу полупроводниковой интегральной схемы (ИС), имеющему внутри схему идентификации для сортировки чипов при проверке.
В последнее время в связи с развитием полупроводниковой техники во всех областях промышленности возрастает тенденция внедрения электронных систем. Но для каждой области требуется соответствующая характеристика электронной системы, чтобы удовлетворить различные требования пользователей. Например, поскольку емкость ЗУПВ (запоминающее устройство с произвольной выборкой) для управления дисплеем была увеличена до Мегабит, в дополнение к основному типу ЗУПВ разрабатываются иные типы. А именно, ЗУПВ для управления дисплеем на 1 или 4 Мбит подразделяются на 1-битовое, 4-битовое, 8-битовое и т.д. в соответствии с числом выходных данных, а также на быстродействующее постраничное, полубайтовое тип, статическое постолбцовое и т.д. в соответствии с входным сигналом управления. Поэтому, чтобы удовлетворить требования пользователей, поставщики ЗУПВ для управления дисплеем предусматривают ЗУПВ различных типов, работающие в различных режимах. При этом на одной линии производства ЗУПВ могут изготавливаться как основные ЗУПВы быстродействующего постраничного типа, и дополнительно ЗУПВы для управления дисплеем полубайтового или статического постолбцового типа, и проверки изделия отправляются как готовая продукция.
В случае производства ЗУПВ для управления дисплеем различных типов на одной линии кристаллы или чипы, относящиеся к различным типам ЗУПВ, часто смешиваются друг с другом. На этапе контроля ошибки выявляются, несоответствующие изделию чипы бракуются, что приводит к снижению производительности.
Кроме того, чтобы предотвратить смешивание кристаллов одного вида с кристаллами другого вида, требуется большое внимание, что снижает эффективность производства.
Соответственно, требуется техника, которая позволяет сортировать или идентифицировать чипы одного и того же типа на этапе проверки, когда перед запрессовкой чипы различных видов смешиваются друг с другом.
Такой способ идентифицирования полупроводниковых чипов описан в патентах США N 4150331 и 4510673. По патенту N 4150331 каждый чип идентифицируется путем использования на поверхности чипа программируемой схемы. Схема должна программироваться идентификационным кодом в соответствии с тем, образован или нет диод между дополнительной испытательной и диагностической клеммой и выбранной входной/выходной клеммой.
Однако этот способ контроля приводит к увеличению размеров корпуса из-за дополнительно предусмотренной испытательной клеммы, что имеет важное значение для стоимости полупроводникового чипа.
В патенте США N 4510673 раскрывается способ, при котором на заднюю поверхность полупроводникового чипа, используя лазерное устройство, наносят специфическую идентификационную отметку, и человек либо машина с помощью лазерного или оптического устройства может различить эту отметку. Недостаток способа заключается в использовании дорогостоящего лазерного устройства.
Целью настоящего изобретения является создание тестовой интегральной структуры, имеющей новый блок идентификации, который не нуждается в дополнительной испытательной и диагностической клемме, обладает повышенной надежностью, прост по конструкции и облегчает идентификацию полупроводникового чипа.
Указанные цели изобретения обеспечиваются тестовой интегральной структурой, содержащей первую и вторую клеммы для подключения напряжения питания, N входных клемм, блок идентификации, подключенный между первой или второй клеммами для подключения напряжения питания и одной из входных клемм, при этом в нее введены N блоков защиты входов, выходы которых соединены соответственно с одноименными клеммами блока идентификации и объекта контроля, где N число выводов объекта контроля, каждая из N входных клемм соединена соответственно с одноименными входами блока защиты входов, первая клемма для подключения напряжения питания соединена с соответствующим входом первого блока защиты входов, а первый и второй выходы каждого предыдущего блока защиты входов соединены соответственно с одноименными входами каждого последующего блока защиты входов, выход N-го блока защиты входов подключен к второй клемме для подключения напряжения питания, а блок идентификации содержит ограничитель напряжения и плавкую перемычку, первый вывод которой соединен с выходом ограничителя напряжения, а второй вывод подключен к второй клемме для подключения напряжения питания; ограничитель напряжения содержит N последовательно соединенных МОП-транзисторов, затворы которых соединены с их соответствующими стоками, которые соединены с одноименными клеммами блока идентификации, а исток N-го МОП-транзистора является выходом ограничителя напряжения.
На фиг. 1 и 2 показаны варианты тестовой интегральной структуры, имеющей схему идентификации в соответствии с изобретением; на фиг. 3 схема идентификации чипов, вариант.
Тестовая интегральная структура 1 включает внутреннюю схему 2, блоки защиты входов PC1-PCn, выходные буферы B1-Bn, входные клеммы 1N1-1Nn, выходные клеммы OUT1-OUTn и пару клемм питания Vdd и Vss. Интегральная структура подключается к источнику питания (не показан), чтобы получать напряжение питания, например, 5 В через клемму напряжения питания Vdd и потенциал земли через клемму напряжения питания Vss. Внутренняя схема 2, получающая рабочее напряжение от указанных клемм напряжения питания Vdd и Vss, выполняет заданную функцию путем приема входных сигналов, подаваемых на входные клеммы 1N1-1N3, и генерирует предопределенные выходные сигналы на выходных клеммах OUT1-OUTn. Кроме того, указанные входные клеммы соединены с внутренней схемой 2 через соответствующие блоки защиты входов PC1-PCn, которые предотвращают пробой внутренней схемы 2 вследствие напряжения помехи, например всплеска, поступающего на входные клеммы.
Выходные клеммы OUT1-OUTn соединены с внутренней схемой 2 через выходные буферы B1-Bn, соответственно.
Блок идентификации 3 отличительная часть настоящего изобретения подключен между одной входной клеммой 1N1 и клеммой напряжения питания Vss тестовой интегральной структуры 1. Этот блок идентификации содержит ограничитель напряжения 4 и дополнительное устройство 5. Ограничитель напряжения 4 предусмотрен для ограничения по уровню входного сигнала, подаваемого между клеммой IN1 и схеммой питания Vss, до предопределенного логического уровня, который должен подаваться на внутреннюю схему 2. Этот ограничитель напряжения 4 состоит из множества последовательно соединенных МОП-транзисторов M1-Mn, затворы которых соединены с их соответствующими стоками. Кроме того, ограничитель напряжения 4 может устанавливать предопределенный логический уровень путем суммирования порогового напряжения каждого МОП-транзистора.
Например, когда на входную клемму подается уровень ТТЛ, будет установлен предопределенный логический уровень примерно более чем 2,5 В, и примерно более + 3 В, когда на входную клемму подается уровень КМОП.
Хотя в данном примере реализации используется диодная конфигурация МОП-транзисторов, отмечается, что в качестве ограничителя напряжения может использоваться любое устройство одностороннего пропускания тока, имеющее предопределенное пороговое напряжение, например диод с p-n-переходом или Зенеровский диод, либо т.п.
Предусмотрено дополнительное устройство 5, определяющее прохождение тока через ограничитель напряжения 4 во время процесса производства и соединенное с ограничителем напряжения 4. Вид чипа определяется соединением или разъединением плавкой перемычки или металлической проволочки во время процесса производства. После того как образуется плавкая перемычка, идентификационная информация записывается посредством выжигания плавкой перемычки лазером.
Например, во время процесса производства чипа плавкая перемычка FU в чипе для ЗУПВ быстродействующего постраничного типа сохраняется соединенной, а для ЗУПВ полубайтового типа выжигается, тем самым создается возможность идентифицировать чипы. Во время контроля процесса производства чипов с указанной идентификацией входная клемма IN1 соединяется с предопределенным источником высокого напряжения 6 (примерно 15 В), а клемма напряжения питания Vss соединяется с амперметром 7, и тогда можно различить вид ЗУПВ. Если ток протекает, образец идентифицируется как ЗУПВ быстродействующего постраничного типа, а если ток не протекает, он идентифицируется как ЗУПВ полубайтового типа. Протекание тока контролируется амперметром 7.
Здесь в случае ЗУПВ полубайтового типа плавкая перемычка выжигается, так что во время нормальной работы чипа входной сигнал передается на внутреннюю схему 2 независимо от наличия блока идентификации 3, а в случае ЗУПВ быстрого постраничного типа, если бы не было ограничителя напряжения 4, входная клемма IN1 через плавкую перемычку FU всегда была бы в состоянии логического "0". Ограничитель напряжения 4 предотвращает возникновение этого явления. Более подробно, когда на входную клемму IN1 подается логический "0", логический "0" вводится во внутреннюю схему 2 независимо от подключения схемы идентификации 3, а когда на входную клемму IN1 подается логическая "1", через схему идентификации течет ток, создавая на ограничителе напряжения 4 предопределенную разность напряжений, которая вводит на внутреннюю схему 2 логическую "1".
Схема идентификации 3 предпочтительно подключается к входной клемме IN1 через схему защиты входа PC1, которая защищает схему идентификации от порчи из-за внешнего выброса или т.п. На фиг. 2 показана тестовая интегральная структура в соответствии с настоящим изобретением, в которой конфигурация такая же, как и на фиг. 1, на блок идентификации 3 включен между клеммой напряжения питания Vdd и входной клеммой IN1. Поскольку напряжение +15 В, подаваемое на входную клемму, выше, чем напряжение +5 В, подаваемое на клемму напряжения питания Vdd, во время проверки идентификации принцип работы чипа тот же самый, что и в первом примере реализации.
Показанное на фиг. 3 дополнительное устройство 5 содержит множество МОП-транзисторов MA1-MAn, затворы которых соединены с их стоками, и множество плавких перемычек FU1-FUn, подключенных к соответствующим МОП-транзисторам. Каждая комбинация МОП-транзистора и плавкой перемычки включена параллельно другой между ограничителем напряжения 4 и клеммой питания Vss (или Vdd).
Для того чтобы идентифицировать этой схемой, идентификационная информация может задаваться значениями токов, протекающих через дополнительное устройство, как показано в таблице.
В соответствии с изобретением, идентификационная информация записывается посредством предусмотренного соединения или разъединения простой цепи во время процесса производства кристалла, а записанная информация идентификации детектируется на этапе контроля процесса сборки чипа, так что можно определять чипы одного и того же типа и раздельно обрабатывать их в последующем процессе.
Идентификация чипа по изобретению выполняется через входные и выходные клеммы и клеммы питания, так что обычная система производства используется до предела без каких-либо изменений, что очень экономично.
Кроме того, чип по настоящему изобретению не требует дополнительной испытательной и диагностической клеммы и лазерного оборудования или т.п. для его идентификации.
Следует заметить, что чип в соответствии с настоящим изобретением в примерах реализации приспособлен к МОП-транзисторам, но может при необходимости быть приспособлен к различным применениям. Таким образом, настоящий чип может модифицироваться в различные виды в объеме настоящего изобретения.

Claims (1)

  1. ТЕСТОВАЯ ИНТЕГРАЛЬНАЯ СТРУКТУРА, содержащая первую и вторую клеммы для подключения напряжения питания, N входных клемм, блок идентификации, подключенный между первой или второй клеммой для подключения напряжения питания и одной из входных клемм, отличающаяся тем, что, с целью повышения надежности контроля, в нее введены N блоков защиты входов, выходы которых соединены соответственно с одноименными клеммами блока идентификации и объекта контроля, где N число выводов объекта контроля, каждая из N входных клемм соединена соответственно с одноименными входами блока защиты входов, первая клемма для подключения напряжения питания соединена с соответствующим входом первого блока защиты входов, а первый и второй выходы каждого предыдущего блока защиты входов соединены соответственно с одноименными входами каждого последующего блока защиты входов, выход N-го блока защиты входов подключен к второй клемме для подключения напряжения питания, а блок идентификации содержит ограничитель напряжения и плавкую перемычку, первый вывод которой соединен с выходом ограничителя напряжения, а второй вывод подключен к второй клемме для подключения напряжения питания, ограничитель напряжения содержит N последовательно соединенных МОП-транзисторов, затворы которых соединены с их соответствующими стоками, которые соединены с одноименными клеммами блока идентификации, а истоком N-го МОП-транзистора является выход ограничителя напряжения.
SU904830937A 1990-05-23 1990-09-04 Тестовая интегральная структура RU2034306C1 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR90-7481 1990-05-23
KR1019900007481A KR920007535B1 (ko) 1990-05-23 1990-05-23 식별회로를 구비한 반도체 집적회로 칩

Publications (1)

Publication Number Publication Date
RU2034306C1 true RU2034306C1 (ru) 1995-04-30

Family

ID=19299365

Family Applications (1)

Application Number Title Priority Date Filing Date
SU904830937A RU2034306C1 (ru) 1990-05-23 1990-09-04 Тестовая интегральная структура

Country Status (12)

Country Link
US (1) US5103166A (ru)
JP (2) JPH079753B2 (ru)
KR (1) KR920007535B1 (ru)
CN (1) CN1025261C (ru)
DE (1) DE4026326C2 (ru)
FR (1) FR2662505B1 (ru)
GB (1) GB2244339B (ru)
HK (1) HK21896A (ru)
IT (1) IT1242519B (ru)
NL (1) NL194814C (ru)
RU (1) RU2034306C1 (ru)
SE (1) SE508000C2 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016033146A1 (en) * 2014-08-29 2016-03-03 R&D Circuits, Inc A structure and implementation method for implementing an embedded serial data test loopback, residing directly under the device under test within a printed circuit board

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5332973A (en) * 1992-05-01 1994-07-26 The University Of Manitoba Built-in fault testing of integrated circuits
US5363134A (en) * 1992-05-20 1994-11-08 Hewlett-Packard Corporation Integrated circuit printhead for an ink jet printer including an integrated identification circuit
US5787174A (en) * 1992-06-17 1998-07-28 Micron Technology, Inc. Remote identification of integrated circuit
JP3659981B2 (ja) * 1992-07-09 2005-06-15 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ダイ特定情報に特徴付けられるダイ上の集積回路を含む装置
US7158031B2 (en) * 1992-08-12 2007-01-02 Micron Technology, Inc. Thin, flexible, RFID label and system for use
US5426375A (en) * 1993-02-26 1995-06-20 Hitachi Micro Systems, Inc. Method and apparatus for optimizing high speed performance and hot carrier lifetime in a MOS integrated circuit
US5440230A (en) * 1993-04-02 1995-08-08 Heflinger; Bruce L. Combinatorial signature for component identification
US5686759A (en) * 1995-09-29 1997-11-11 Intel Corporation Integrated circuit package with permanent identification of device characteristics and method for adding the same
US5818251A (en) * 1996-06-11 1998-10-06 National Semiconductor Corporation Apparatus and method for testing the connections between an integrated circuit and a printed circuit board
US5867505A (en) * 1996-08-07 1999-02-02 Micron Technology, Inc. Method and apparatus for testing an integrated circuit including the step/means for storing an associated test identifier in association with integrated circuit identifier for each test to be performed on the integrated circuit
US6100486A (en) 1998-08-13 2000-08-08 Micron Technology, Inc. Method for sorting integrated circuit devices
US5927512A (en) * 1997-01-17 1999-07-27 Micron Technology, Inc. Method for sorting integrated circuit devices
US6072574A (en) 1997-01-30 2000-06-06 Micron Technology, Inc. Integrated circuit defect review and classification process
US5844803A (en) * 1997-02-17 1998-12-01 Micron Technology, Inc. Method of sorting a group of integrated circuit devices for those devices requiring special testing
US5915231A (en) 1997-02-26 1999-06-22 Micron Technology, Inc. Method in an integrated circuit (IC) manufacturing process for identifying and redirecting IC's mis-processed during their manufacture
US5856923A (en) 1997-03-24 1999-01-05 Micron Technology, Inc. Method for continuous, non lot-based integrated circuit manufacturing
US5959912A (en) * 1997-04-30 1999-09-28 Texas Instruments Incorporated ROM embedded mask release number for built-in self-test
US5984190A (en) * 1997-05-15 1999-11-16 Micron Technology, Inc. Method and apparatus for identifying integrated circuits
US5907492A (en) 1997-06-06 1999-05-25 Micron Technology, Inc. Method for using data regarding manufacturing procedures integrated circuits (IC's) have undergone, such as repairs, to select procedures the IC's will undergo, such as additional repairs
US7120513B1 (en) * 1997-06-06 2006-10-10 Micron Technology, Inc. Method for using data regarding manufacturing procedures integrated circuits (ICS) have undergone, such as repairs, to select procedures the ICS will undergo, such as additional repairs
US6339385B1 (en) 1997-08-20 2002-01-15 Micron Technology, Inc. Electronic communication devices, methods of forming electrical communication devices, and communication methods
US6049624A (en) 1998-02-20 2000-04-11 Micron Technology, Inc. Non-lot based method for assembling integrated circuit devices
KR100261223B1 (ko) 1998-05-04 2000-07-01 윤종용 식별 회로를 구비하는 반도체장치 및 그 기능 식별방법
US6265232B1 (en) * 1998-08-21 2001-07-24 Micron Technology, Inc. Yield based, in-line defect sampling method
US6268228B1 (en) * 1999-01-27 2001-07-31 International Business Machines Corporation Electrical mask identification of memory modules
US6351116B1 (en) 1999-09-30 2002-02-26 Rockwell Automation Technologies, Inc. System and method for on-line hall sensor programming
US6791157B1 (en) 2000-01-18 2004-09-14 Advanced Micro Devices, Inc. Integrated circuit package incorporating programmable elements
US6430016B1 (en) 2000-02-11 2002-08-06 Micron Technology, Inc. Setpoint silicon controlled rectifier (SCR) electrostatic discharge (ESD) core clamp
US6772356B1 (en) 2000-04-05 2004-08-03 Advanced Micro Devices, Inc. System for specifying core voltage for a microprocessor by selectively outputting one of a first, fixed and a second, variable voltage control settings from the microprocessor
DE10018356B4 (de) * 2000-04-13 2005-05-04 Siemens Ag Verfahren zum Identifizieren eines elektronischen Steuergeräts und dafür geeignetes Steuergerät
JPWO2002050910A1 (ja) * 2000-12-01 2004-04-22 株式会社日立製作所 半導体集積回路装置の識別方法と半導体集積回路装置の製造方法及び半導体集積回路装置
GB2374426B (en) * 2001-02-07 2003-10-29 Samsung Electronics Co Ltd Apparatus for recognizing chip identification and semiconductor device comprising the apparatus
KR100393214B1 (ko) 2001-02-07 2003-07-31 삼성전자주식회사 패드의 수를 최소화하기 위한 칩 식별 부호 인식 장치 및이를 내장한 반도체 장치
US7188261B1 (en) 2001-05-01 2007-03-06 Advanced Micro Devices, Inc. Processor operational range indicator
JP3941620B2 (ja) * 2001-08-31 2007-07-04 株式会社デンソーウェーブ Ｉｄタグ内蔵電子機器
US7573159B1 (en) 2001-10-22 2009-08-11 Apple Inc. Power adapters for powering and/or charging peripheral devices
DE10241141B4 (de) * 2002-09-05 2015-07-16 Infineon Technologies Ag Halbleiter-Bauelement-Test-Verfahren für ein Halbleiter-Bauelement-Test-System mit reduzierter Anzahl an Test-Kanälen
US7319935B2 (en) * 2003-02-12 2008-01-15 Micron Technology, Inc. System and method for analyzing electrical failure data
JP4272968B2 (ja) * 2003-10-16 2009-06-03 エルピーダメモリ株式会社 半導体装置および半導体チップ制御方法
KR100688518B1 (ko) * 2005-01-12 2007-03-02 삼성전자주식회사 개별 칩들의 디바이스 정보를 직접 판독할 수 있는시그너처 식별 장치를 갖는 멀티 칩 패키지
GB0617697D0 (en) * 2006-09-08 2006-10-18 Algotronix Ltd Method of actively tagging electronic designs and intellectual property cores
KR101161966B1 (ko) * 2010-07-09 2012-07-04 에스케이하이닉스 주식회사 칩 어드레스 회로를 포함하는 멀티 칩 패키지 장치
US9879897B2 (en) 2010-12-02 2018-01-30 Frosty Cold, Llc Cooling agent for cold packs and food and beverage containers
US10155698B2 (en) 2010-12-02 2018-12-18 Frosty Cold, Llc Cooling agent for cold packs and food and beverage containers
CN104228347B (zh) * 2013-06-18 2016-08-17 研能科技股份有限公司 喷墨头芯片
JP6091393B2 (ja) * 2013-10-01 2017-03-08 三菱電機株式会社 半導体装置
JP7305934B2 (ja) * 2018-08-02 2023-07-11 富士電機株式会社 差動増幅回路を備える装置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE756139A (fr) * 1969-09-15 1971-02-15 Rca Corp Circuit intermediaire integre pour le couplage d'un circuit de commandea impedance de sortie faible a une charge a impedance d'entree elevee
US4020365A (en) * 1976-03-22 1977-04-26 Intersil Incorporated Integrated field-effect transistor switch
US4055802A (en) * 1976-08-12 1977-10-25 Bell Telephone Laboratories, Incorporated Electrical identification of multiply configurable circuit array
US4150331A (en) * 1977-07-29 1979-04-17 Burroughs Corporation Signature encoding for integrated circuits
US4301403A (en) * 1978-12-21 1981-11-17 Measurement Technology Ltd. Electrical circuit testing
DE3002894C2 (de) * 1980-01-28 1982-03-18 Siemens AG, 1000 Berlin und 8000 München Monolithisch integrierte Halbleiterschaltung mit Transistoren
JPS57191896A (en) * 1981-05-21 1982-11-25 Mitsubishi Electric Corp Semiconductor integrated circuit
US4480199A (en) * 1982-03-19 1984-10-30 Fairchild Camera & Instrument Corp. Identification of repaired integrated circuits
US4465973A (en) * 1982-05-17 1984-08-14 Motorola, Inc. Pad for accelerated memory test
JPS59112499A (ja) * 1982-12-18 1984-06-28 Mitsubishi Electric Corp 半導体メモリ装置
JPS59129999A (ja) * 1983-01-17 1984-07-26 Mitsubishi Electric Corp 半導体メモリ装置
JPS59157900A (ja) * 1983-02-25 1984-09-07 Nec Corp 冗長ビツト使用の検出回路を有するメモリ装置
US4510673A (en) * 1983-06-23 1985-04-16 International Business Machines Corporation Laser written chip identification method
US4595875A (en) * 1983-12-22 1986-06-17 Monolithic Memories, Incorporated Short detector for PROMS
GB8428405D0 (en) * 1984-11-09 1984-12-19 Membrain Ltd Automatic test equipment
US4719418A (en) * 1985-02-19 1988-01-12 International Business Machines Corporation Defect leakage screen system
JPH0782746B2 (ja) * 1985-03-25 1995-09-06 株式会社日立製作所 ダイナミツク型ｒａｍ
JPS61265829A (ja) * 1985-05-20 1986-11-25 Fujitsu Ltd 半導体集積回路
DE3526485A1 (de) * 1985-07-24 1987-02-05 Heinz Krug Schaltungsanordnung zum pruefen integrierter schaltungseinheiten
US4698589A (en) * 1986-03-21 1987-10-06 Harris Corporation Test circuitry for testing fuse link programmable memory devices
US4970454A (en) * 1986-12-09 1990-11-13 Texas Instruments Incorporated Packaged semiconductor device with test circuits for determining fabrication parameters
US4779043A (en) * 1987-08-26 1988-10-18 Hewlett-Packard Company Reversed IC test device and method
US4853628A (en) * 1987-09-10 1989-08-01 Gazelle Microcircuits, Inc. Apparatus for measuring circuit parameters of a packaged semiconductor device
JPH0175400U (ru) * 1987-11-09 1989-05-22
GB2220272B (en) * 1988-06-29 1992-09-30 Texas Instruments Ltd Improvements in or relating to integrated circuits
JPH0291898A (ja) * 1988-09-27 1990-03-30 Nec Corp 半導体記憶装置
JP2705142B2 (ja) * 1988-10-13 1998-01-26 日本電気株式会社 半導体集積回路装置
US4942358A (en) * 1988-11-02 1990-07-17 Motorola, Inc. Integrated circuit option identification circuit and method

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
1. Патент США N 4510673, кл. H 01L 21/66, 1985. *
2. Патент США N 4150331, кл. G 01R 15/12, 1979. *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016033146A1 (en) * 2014-08-29 2016-03-03 R&D Circuits, Inc A structure and implementation method for implementing an embedded serial data test loopback, residing directly under the device under test within a printed circuit board

Also Published As

Publication number Publication date
JP2001135796A (ja) 2001-05-18
US5103166A (en) 1992-04-07
NL194814C (nl) 2003-03-04
HK21896A (en) 1996-02-09
IT9021274A1 (it) 1991-11-24
KR920007535B1 (ko) 1992-09-05
NL194814B (nl) 2002-11-01
CN1056770A (zh) 1991-12-04
DE4026326C2 (de) 1995-07-27
CN1025261C (zh) 1994-06-29
GB2244339B (en) 1994-04-27
DE4026326A1 (de) 1991-11-28
GB9017779D0 (en) 1990-09-26
GB2244339A (en) 1991-11-27
IT1242519B (it) 1994-05-16
NL9001837A (nl) 1991-12-16
JP3343345B2 (ja) 2002-11-11
SE508000C2 (sv) 1998-08-10
FR2662505A1 (fr) 1991-11-29
IT9021274A0 (it) 1990-08-14
FR2662505B1 (fr) 1994-09-09
KR910020883A (ko) 1991-12-20
JPH079753B2 (ja) 1995-02-01
SE9002701L (sv) 1991-11-24
SE9002701D0 (sv) 1990-08-20
JPH0428088A (ja) 1992-01-30

Similar Documents

Publication Publication Date Title
RU2034306C1 (ru) Тестовая интегральная структура
KR0138114B1 (ko) 집적 회로의 다중 전원 접속부 검사 방법 및 그 장치
EP0084260B1 (en) Semiconductor integrated-circuit device with test circuit
JPH0131696B2 (ru)
KR930022382A (ko) 반도체 메모리칩의 병렬테스트 회로
US5111136A (en) Semiconductor circuit
US6370676B1 (en) On-demand process sorting method and apparatus
KR100849121B1 (ko) 전기 아이디 회로 및 방법
US6229326B1 (en) Method and apparatus for testing electronic device in burn-in process
US5974577A (en) Integrated circuit with voltage over-stress indicating circuit
US7183827B2 (en) Mixing prevention circuit for preventing mixing of semiconductor chips and semiconductor chip discrimination method
KR100265046B1 (ko) 반도체 메모리 소자의 데이터 출력버퍼
KR19990047433A (ko) 반도체 장치의 입력 회로
JP3100609B2 (ja) 集積半導体回路の識別のための回路装置
US4410987A (en) Preload test circuit for programmable logic arrays
KR100206700B1 (ko) 반도체 메모리 장치의 패드 연결방법
US6492706B1 (en) Programmable pin flag
SU1113756A1 (ru) Устройство дл контрол логических состо ний цифровых схем
KR0146524B1 (ko) 반도체 메모리 장치
JPH0749366A (ja) 半導体集積回路
JPH0567683A (ja) 識別回路
JPS62190853A (ja) 半導体装置
JPS59228728A (ja) 高集積回路素子の品種名識別方式
KR19990011461A (ko) 쇼트 불량 체크 회로를 구비하는 반도체 장치
JPH0749367A (ja) 半導体集積回路