JP2001135796A - 半導体集積回路チップ - Google Patents
半導体集積回路チップInfo
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Abstract
識別回路を備えた半導体集積回路チップを提供するこ
と。 【解決手段】 1対の電源供給端子と少なくとも3つの
入力端子IN1 〜INnを有する半導体集積回路チップ
1において、前記いずれか1つの電源供給端子Vdd、V
ssと前記少なくとも3つの入力端子のうち3つの入力端
子がそれぞれ連結された識別回路20を具備し、この識
別回路は、前記電源供給端子と前記3つの入力端子のう
ちいずれかひとつの入力端子との間の電位差を分圧して
所定レベルの制御電圧を発生するための電圧リミッタ2
2と、前記3つの入力端子のうち残りの2つの入力端子
の間の電流の流れをチップ製造工程段階で決定するため
のオプション手段24と、前記オプション手段に直列に
連結され前記電圧リミッタから供給される前記制御電圧
によりターンオンされるスイッチ手段とを具備すること
を特徴とする。
Description
プに係り、特に同種のチップであるか否かをテストを通
じて判るための識別回路をチップ内部に具備した半導体
集積回路チップに関するものである。
全分野にわたって電子システム化されてゆく傾向であ
る。したがって、各分野の特殊性があるので、適切な電
子システムの特性化が要求されている。
の要求に応じて製品の多様化に努力している。例えば、
最近DRAMの記憶容量がMbit単位に増えることに
したがい、基本動作モード以外の多様の新しい動作モー
ドの開発がなされている。すなわち、現在の1Mあるい
は4MDRAMでは、出力されるデータの数によって1
bit、4bit、8bitなどに分類され、入力され
る制御信号によって高速ページ(Fast Page) モード、ニ
ブル(Nibble)モード、スタチックコラム(Static Colum
n) モードなどに分類されている。
求に応じるため、DRAMの基本動作モード以外の動作
モードを製造工程段階でオプション処理することによっ
て特定動作モードが行なわれるようにし、いろいろの選
択された動作モードによって互いに異なるモードを行な
う多様なDRAMを提供している。例えば、1つのDR
AM製造ラインで高速ページモードを基本動作モードに
し、製造段階でオプション処理することによってニブル
モードもしくはスタチックコラムモードのDRAMがそ
れぞれ生産されている。これらのオプション処理はウエ
ハ単位に処理され各モード別に分類されている。その
後、製造後工程(組立工程)でウエハはスクライビング
(scribing)工程を通して個別のダイやチップ状に分離さ
れ、分離されたダイは特定のパッケージにダイマウンテ
ィング、ワイヤボンディングおよびモールディングなど
の過程を経てパッケージングされ、製品検査を通じて製
品の番号、製造日付、製造ラインなどのデータが表記さ
れ最終製品出荷することになる。
述したDRAMの場合においては、モード別に分離され
たダイあるいはチップが同一ラインで生産されるので、
ダイ状態に取り扱われる過程で互いに混ざることも時々
発生される。このように混ざる場合、次の工程のテスト
過程で異なる動作モードの製品はエラー判定を受け、不
良処理されるのでかなりの生産収率を落とす原因とな
る。また、互いに異なる特性のダイが混ざらないように
するためには細かい注意を要するので作業能率を落と
す。
混ざってパッケージングされるといえども、テスト過程
で同種のチップが分類もしくは識別できる技術が要求さ
れている。
米国特許第4,150,331号明細書および同第4,
510,673号明細書等に開示されている。
書には、プログラムできる回路装置をチップ表面に使っ
てそれぞれのチップを識別することを開示している。そ
の回路装置は別途に具備される診断ピンと選択された入
出力との間にダイオードの形成有無による識別コードを
プログラムさせるようになっているものである。
ないので、半導体チップの値段に大きい影響を及ぼすパ
ッケージのサイズが大きくなるという短所を有してい
る。
号明細書には、半導体チップの裏面にレーザーを使って
特定識別表示を記入し、この識別表示をレーザーもしく
は光学機構を使って機械あるいは人間が識別することの
できるようにした技術が開示されている。この特許の技
術は製造ライン、生産年月日などの特定識別表示をする
ためには高価なレーザー装置を備えなければならないと
いう短所を有する。
問題点を解決するために、別途の診断ピンの追加が不要
な新たな方式の識別回路を備えた半導体集積回路チップ
を提供することにある。
表示がとても容易で簡単な識別回路を備えた半導体集積
回路チップを提供することにある。
め、請求項1の本発明の半導体集積回路チップは、1対
の電源供給端子と少なくとも3つの入力端子を有する半
導体集積回路チップにおいて、前記いずれか1つの電源
供給端子と前記少なくとも3つの入力端子のうち3つの
入力端子がそれぞれ連結された識別回路を具備し、この
識別回路は、前記電源供給端子と前記3つの入力端子の
うちいずれかひとつの入力端子との間の電位差を分圧し
て所定レベルの制御電圧を発生するための電圧リミッタ
と、前記3つの入力端子のうち残りの2つの入力端子の
間の電流の流れをチップ製造工程段階で決定するための
オプション手段と、前記オプション手段に直列に連結さ
れ前記電圧リミッタから供給される前記制御電圧により
ターンオンされるスイッチ手段とを具備することを特徴
とする。
は、前記電圧リミッタは、ゲートがドレーンに連なるM
OSトランジスタのダイオード構成の複数個と、抵抗を
直列連結して、前記抵抗両端に分圧される電圧を前記ス
イッチ手段に供給する制御電圧を発生することを特徴と
する。
は、前記オプション手段は複数個のヒューズを含み、該
各複数個のヒューズと直列接続された複数個のMOSト
ランジスタを含み、該MOSトランジスタはそのゲート
に印加される制御電圧によってターンオンされ、前記チ
ップの識別情報は前記ヒューズの溶断個数により決定さ
れることを特徴とする。
による半導体集積回路チップによれば、ウエハ製造工程
で簡単な回路連結有無を選択することによって、チップ
識別情報を書き込めるし、通常の組立工程のテスト段階
でこの識別情報を判読することによって、同種のチップ
を識別することができる。
うなピンの追加なしにチップの識別回路を採用すること
ができる。
ましい実施の形態を説明する。
路を備えた半導体集積回路チップの構成図である。
10、入力保護回路PC1 〜PCn、出力バッファB1
〜Bn 、入力端子IN1 〜INn 、出力端子OUT1 〜
OUTn 、電源供給端子Vdd、Vssを含む。集積回路チ
ップ1は図示していない動作電源から、たとえば、5V
の電圧が電源供給端子Vddに加わるように連結され、電
源供給端子Vssにはグラウンド電位が加わるように連な
り動作電源を受け入れる。内部回路10は前記電源供給
端子Vdd、Vssから動作電圧の供給を受け、入力端子I
N1 〜INn に加わる入力信号を受けて与えられた機能
を行って出力端子OUT1 〜OUTn に所定の出力信号
を発生する。前記入力端子IN1 〜INn は端子に加わ
るサージ等のノイズ電圧から内部回路10の破損を防止
するための入力保護回路PC1 〜PCn を通じて内部回
路10とそれぞれ連結されている。出力端子OUT1 〜
OUTn は出力バッファB1 〜Bn を通じて内部回路1
0とそれぞれ連結されている。
つの入力端子IN1 と電源供給端子Vssとの間に本発明
による識別回路20が設けられている。この識別回路2
0は電圧リミッタ22とオプション手段24を備える。
源供給端子Vssとの間に加わる入力信号を内部回路10
で受け入れるあらかじめ決定されたロジックレベルにレ
ベルリミッティングさせるためのものであり、ドレーン
にゲートがつながったMOSトランジスタM1 〜Mn の
ダイオード構成を複数個直列に連結して構成されてい
る。これは各MOSトランジスタM1 〜Mn の臨界電圧
(ThresholdVoltage)の和に前記あらかじめ決定されたロ
ジックレベルを設定することができる。例えば、入力端
子にTTLレベルが加わる場合はおよそ2.5V以上、
CMOSレベルが加わる場合はおよそ+3V以上に設定
されるのであろう。ここではMOSトランジスタのダイ
オード連結構成を使用したが、PN接合ダイオードもし
くはツェナダイオード(Zener Diode) などの一方向電流
導通素子である臨界電圧をもつ素子ならば同様にして適
用することができる。
2を通じて流れる電流の流れをウエハ製造工程中に決定
するためのもので、電圧リミッタ22に直列に接続され
ている。オプション手段24を備えるため、ウエハ製造
工程でよく使われるヒューズFUもしくは金属配線マス
クを通じた配線形成の有無などの簡単なオプション処理
技術が採用される。本実施の形態ではヒューズFUを形
成してこのヒューズFUをそのまま連結状態におくか、
それともレーザージャッピング(laser zapping) 工程を
通じて切るかのオプション処理によって同種のチップ識
別情報を記入することになる。例えば、DRAMの製造
工程で前記ヒューズFUをそのまま連結状態に維持した
状態のチップを高速ページモード動作用DRAMと規定
すれば、ニブルモード動作用DRAMの場合、前記ヒュ
ーズを溶解させて断線処理することによって、2つのモ
ードのDRAMの分類・識別ができる。すなわち、この
ように識別処理されたチップを組立工程のテスト段階
で、前記入力端子IN1 には所定の高電圧源2、例えば
+15V位の電圧源を連結し、電源供給端子Vssには電
流計3を連結してこれを通じて電流の流れの有無をチェ
ックすることによって、電流が流れると高速ページモー
ド動作用DRAMであり、電流が流れないとニブルモー
ド動作用DRAMであることを識別することができる。
溶断されるので、チップの正常の動作時には識別回路2
0の有無に関係なく入力信号が内部回路10に伝達され
るが、高速ページモードの場合、もし電圧リミッタ22
がなければ入力端子IN1 にはヒューズFUを通じてい
つも論理“0”の状態となろう。このような状況を電圧
リミッタ22により防止できる。すなわち、入力端子I
N1 に論理“0”が加わるときには、内部回路10に識
別回路20の連結の有無に関係なく論理“0”が入力さ
れるが、論理“1”が加わるときは、識別回路20を通
じて電流が流れるので電圧リミッタ22で所定電位差を
発生させて、内部回路10に論理“1”状態が入力され
る。
通じて入力端子IN1 と連結されるのが望ましい。これ
は外部サージなどから識別回路20を保護してくれる。
1に図示された実施の形態とは異なる電源供給端子Vdd
と入力端子IN1 との間に識別回路20を連結したもの
で、その他の構成は図1と同一である。識別テスト時に
入力端子IN1 に加わる。+15Vが供給電圧Vddから
供給される供給電圧+5Vよりも高い電圧値を有するの
でその動作原理においても図1と同一である。
にオプション手段24を変形させたものである。図3に
おいて、オプション手段24Aはゲートがドレーンに連
結されたMOSトランジスタMA1 〜MAn と、各MO
SトランジスタMA1 〜MAn に直列にそれぞれ連結さ
れたヒューズFU1 〜FUn を組合わせたものを互いに
並列連結して構成されている。
ためには、オプション手段24Aを通過した電流量の大
小で、識別情報を下記の表1のように付与することがで
きる。
の変形された識別回路の実施の形態を示す。図4におい
て識別回路30には電源供給端子Vssと3つの入力端子
IN1 〜IN3 が連結される。この識別回路30は電圧
リミッタ32、オプション手段34およびスイッチ手段
36を具備する。
供給端子Vssとの間に加わる入力電位差をMOSトラン
ジスタMB1 〜MBn 群と抵抗Rとによって分圧し、一
方のMOSトランジスタ群によって内部回路10で受け
入れるロジックレベルでリミッティングさせ、他方の抵
抗Rによって所定の制御電圧VRを生ずるように構成す
る。この電圧リミッタ32はゲートをドレーンに連結し
たMOSトランジスタMB1 〜MBn のダイオード構成
を複数個直列に連結したものと、抵抗Rを入力端子IN
3 と電源供給端子Vssとの間に直列に連結して形成され
ている。前記抵抗Rの両端に分配される電圧はスイッチ
手段36に制御電圧VRとして供給される。
力端子IN2 との間に連結されるオプション手段34に
直列に連結され、電流の流れをスイッチングするための
ものであって、前述した電圧リミッタ32の制御電圧V
Rによってターンオンされるよう連結されている。この
スイッチ手段36は、ドレーンが入力端子IN1 に連結
され、ゲートに制御電圧VRが加わりソースが、下記す
るオプション手段34の各対応するヒューズFUA1 〜
FUAn に連結されたMOSトランジスタMC1 〜MC
n により構成されている。
数個のヒューズFUA1 〜FUAnによって構成してい
る。これらの各ヒューズFUA1 〜FUAn はスイッチ
手段36の各MOSトランジスタMC1 〜MCn にそれ
ぞれ連結されている。これらの各ヒューズFUA1 〜F
UAn とMOSトランジスタMC1 〜MCn との直列接
続を、入力端子IN1 と入力端子IN2 との間に並列接
続している。ここで、オプション手段34の各ヒューズ
FUA1 〜FUAn は、ウエハ製造工程段階で溶断有無
を選択することによって所望の識別情報を提供する。
チップ を識別するため、入力端子IN1 には、例えば
+5Vの所定の電圧源Vを連結し、入力端子 IN2 に
は電流計Aを連結し、入力端子IN3 と電源供給端子V
との間に、例えば15Vの高電圧源HVを連結する。こ
のような電源印加時に、電圧リミッタ32を通じて電流
が流れるようになり、抵抗Rでは所定電圧が分配され制
御電圧VRが発生される。この制御電圧VRによりスイ
ッチング手段36の各MOSトランジスタMC1 〜MC
n がターンオンされる。
の間の電流の流れが電流計Aに表れる。この時ヒューズ
FUA1 〜FUAn の溶断処理によって下記の表2のよ
うな電流値が得られる。
いに異なる特性を有する集積回路チップを識別できる識
別情報を、集積回路チップ上に記入することができる。
チップ識別テストを行なわない場合は、前記スイッチン
グ手段36の各MOSトランジスタMC1 〜MCn に抵
抗Rを通じてグラウンド電位がゲートに印加されるので
正常動作が維持される。
ではなく、必要に応じて変更することができる。
であることを実施の形態を通じてわかり、特定用途によ
っていろいろの形態に適用できるということを留意すべ
きである。したがって、本発明は特許請求の範囲に示さ
れる本発明の技術的思想および範囲内でいろいろの変形
が可能となる。
回路チップは、ウエハ製造工程で簡単な回路連結有無の
オプション処理工程を通じてチップ識別情報を記入し、
この記入された識別情報を通常の組立工程のテスト段階
で判読することによって同様の集積回路チップを識別し
分離処理することができる。
来の方式とは異なって、本発明による集積回路チップに
おいては、既存の入出力端子および電源供給端子を通じ
て識別をテストするので、既存半導体集積回路チップの
製造システムの変形がほとんどなく最大に活用できて経
済的である。また、別途の診断ピンのようなピンの追加
が要らないし、高価なレーザー装備を設置する必要もな
い。
チップの一実施の形態を示す構成図
の形態を示す回路図
Claims (3)
- 【請求項1】 1対の電源供給端子と少なくとも3つの
入力端子を有する半導体集積回路チップにおいて、 前記いずれか1つの電源供給端子と前記少なくとも3つ
の入力端子のうち3つの入力端子がそれぞれ連結された
識別回路を具備し、 この識別回路は、 前記電源供給端子と前記3つの入力端子のうちいずれか
ひとつの入力端子との間の電位差を分圧して所定レベル
の制御電圧を発生するための電圧リミッタと、 前記3つの入力端子のうち残りの2つの入力端子の間の
電流の流れをチップ製造工程段階で決定するためのオプ
ション手段と、 前記オプション手段に直列に連結され前記電圧リミッタ
から供給される前記制御電圧によりターンオンされるス
イッチ手段とを具備することを特徴とする半導体集積回
路チップ。 - 【請求項2】 前記電圧リミッタは、ゲートがドレーン
に連なるMOSトランジスタのダイオード構成の複数個
と、抵抗を直列連結して、前記抵抗両端に分圧される電
圧を前記スイッチ手段に供給する制御電圧を発生するこ
とを特徴とする請求項1に記載の半導体集積回路チッ
プ。 - 【請求項3】 前記オプション手段は複数個のヒューズ
を含み、該各複数個のヒューズと直列接続された複数個
のMOSトランジスタを含み、該MOSトランジスタは
そのゲートに印加される制御電圧によってターンオンさ
れ、前記チップの識別情報は前記ヒューズの溶断個数に
より決定されることを特徴とする請求項1に記載の半導
体集積回路チップ。
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