KR101441663B1 - 칩 식별자 구조물들을 갖는 수직으로 적층가능한 다이들 - Google Patents

칩 식별자 구조물들을 갖는 수직으로 적층가능한 다이들 Download PDF

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Abstract

칩 식별자 구조물을 갖는 수직으로 적층가능한 다이가 개시된다. 특정 실시예에서, 칩 식별자 및 다른 데이터를 통신하기 위하여 제1 쓰루 실리콘 비아를 포함하는 다이를 포함하는 반도체 디바이스가 개시된다. 반도체 디바이스는 외부 전기 콘택에 각각 고정 배선되는 적어도 2개의 쓰루 실리콘 비아들을 포함하는 칩 식별자 구조물을 또한 포함한다.

Description

칩 식별자 구조물들을 갖는 수직으로 적층가능한 다이들 {VERTICALLY STACKABLE DIES HAVING CHIP IDENTIFIER STRUCTURES}
본 개시물은 일반적으로 수직으로 적층가능한 다이들에 관한 것이다.
반도체 디바이스의 메모리 밀도를 증가시키기 위해 칩들 및 메모리 다이들의 수직 적층이 사용될 수 있다. 수직으로 적층된 메모리 다이 및 로직 다이에서, 메모리 다이 크기는 적층 프로세스 쓰루풋 및 다른 인자들로 인하여 로직 다이 크기 미만이도록 제한될 수 있다. 이것은 사용가능한 메모리 밀도를 제한하며, 사용가능한 메모리 밀도 요건들을 충족시키기 위한 차세대 메모리 다이들의 사용을 초래한다. 수직으로 적층된 메모리 다이들은 메모리 밀도 요건들을 충족시키는데 사용될 수 있으나, 종래의 수직으로 적층된 메모리 다이들은 로직 다이에 대한 동일한 채널의 공유와 관련된 증가된 적층 복잡성 및 메모리 다이들의 수직 적층물의 메모리 다이들 각각의 프로그래밍, 정렬(sorting), 마킹(marking), 또는 분리(separating)와 같은, 그들과 연관되는 증가된 비용을 갖는다.
2개 또는 그 초과의 다이(die)들의 수직 적층물(vertical stack)의 다수의 다이들은 실질적으로 동일하며, 다이들의 적층물은 수직 적층물의 각각의 다이의 프로그래밍, 정렬, 마킹 또는 분리 없이 형성된다. 물리적으로 미리 결정된 칩 식별자 구조물은 적층물의 각각의 다이를 구분하며, 채널 인터페이스는 적층된 다수의 다이들 사이에서 공유될 수 있다. 다이들의 비휘발성 프로그래밍은 필요치 않다. 적층된 다이들의 프로그래밍 또는 정렬 없이 다이들의 적층물을 형성하는 것은 전체 비용을 감소시키며, 더 간단한 칩 로지스틱스(logistics)를 제공한다.
특정 실시예에서, 칩 식별자 및 다른 데이터를 통신하기 위하여 제1 쓰루 실리콘 비아(through silicon via)를 포함하는 다이를 포함하는 반도체 디바이스가 개시된다. 반도체 디바이스는 외부 전기 콘택(external electrical contact)에 각각 고정 배선(hard wired)되는 적어도 2개의 쓰루 실리콘 비아들을 포함하는 칩 식별자 구조물을 또한 포함한다.
다른 특정 실시예에서, 외부 전기 콘택들의 제1 세트에 대해 각각 고정 배선되는 N개의 쓰루 실리콘 비아들을 포함하는 제1 칩 식별자 구조물을 포함하는 제1 다이를 포함하는 멀티-다이 적층 반도체 디바이스가 개시되며, 상기 숫자 N은 1보다 큰 정수를 포함한다. 멀티-다이 적층 반도체 디바이스는 전기 콘택들의 제2 세트에 각각 고정 배선되는 N개의 쓰루 실리콘 비아들을 포함하는 제2 칩 식별자 구조물을 포함하는 제2 다이를 또한 포함한다.
다른 특정 실시예에서, N개의 다이들의 적층물을 형성하는 단계를 포함하는 적층형 멀티-다이 반도체 디바이스를 제조하는 방법이 개시되며, 상기 각각의 다이는, 외부 전기 콘택들의 세트에 각각 고정 배선되는 N개의 쓰루 실리콘 비아들의 제1 세트를 포함하는 칩 식별자 구조물, 상기 칩 식별자 구조물에 연결되는 칩 식별자 선택 로직, 및 상기 칩 식별자 선택 로직에 연결되는 N개의 쓰루 실리콘 비아들의 제2 세트를 포함하는 칩 선택 구조물을 포함하고 상기 숫자 N은 1보다 큰 정수이다. 방법은 외부 전기 콘택들의 각각의 세트 내의 각각의 외부 전기 콘택을 전압 소스에 또는 접지에 연결하는 단계를 또한 포함하며 상기 N개의 쓰루 실리콘 비아들의 제1 세트의 각각의 쓰루 실리콘 비아는 인접한 쓰루 실리콘 비아에 연결되는 패드를 갖고 상기 N개의 쓰루 실리콘 비아들의 제2 세트의 각각의 쓰루 실리콘 비아는 그 자신의 개별적 패드에 연결된다.
다른 특정 실시예에서, 제 1 세트의 외부 전기 콘택을 만들기 위한 수단들 각각에 고정 배선되는 N개의 쓰루 실리콘 비아들을 포함하는 칩을 식별하기 위한 제1 수단을 포함하는 제1 다이를 포함하는 멀티-다이 적층형 반도체 디바이스가 개시되며 상기 숫자 N은 1보다 큰 정수를 포함한다. 멀티-다이 적층형 반도체 디바이스는 제 2 세트의 전기 콘택을 만들기 위한 수단들 각각에 고정 배선되는 N개의 쓰루 실리콘 비아들을 포함하는 칩을 식별하기 위한 제2 수단을 포함하는 제2 다이를 또한 포함한다.
다른 특정 실시예에서, 다이 적층물 내의 제1 다이의 위치에 기반하여 칩 식별자 신호를 수신하는 단계를 포함하는 방법이 개시된다. 칩 식별자 신호는 상기 제1 다이의 다수의 쓰루 실리콘 비아들을 통해 상기 제1 다이에서 수신된다. 방법은 상기 수신된 칩 식별자 신호에 기반하여, 상기 제1 다이가 수신된 칩 선택 신호에 의하여 표시되는 특정 다이인지 여부를 결정하는 단계를 또한 포함한다.
개시된 실시예들 중 적어도 하나에 의하여 제공되는 하나의 특정한 장점은 둘 또는 그 초과의 다이들의 수직 적층물의 각각의 다이가 실질적으로 동일하며, 수직 적층물의 각각의 다이의 프로그래밍, 정렬, 마킹, 또는 분리 없이 다이들의 적층물이 형성된다는 것이다. 적층된 다이들에서 임의의 프로그래밍 또는 상이한 정렬 없이 동일한 다이를 사용하는 것은 전체 비용을 감소시키고, 더 간단한 칩 로지스틱스를 제공한다. 다이들의 비휘발성 프로그래밍은 필요치 않다. 본 개시물의 다른 양상들, 장점들, 및 피쳐들은 다음의 섹션들을 포함하는 전체 출원서의 검토 이후에 명백해질 것이다: 도면의 상세한 설명, 발명의 실시하기 위한 구체적인 내용 및 청구항들.
도 1은 칩 식별자 구조물을 갖는 수직으로 적층된 다이들의 제1 실시예의 예시적 도면이다;
도 2는 칩 식별자 선택 로직의 일 실시예의 예시적 도면이다;
도 3은 상기 패키지 기판 위의 패키지에 배치되는 칩 식별자 구조물을 갖는 수직으로 적층된 다이들의 제2 실시예의 예시적 도면이다;
도 4는 마더 다이 위에 배치되는 칩 식별자 구조물을 갖는 수직으로 적층된 다이들의 제3 실시예의 예시적 도면이다;
도 5는 인접한 쓰루 실리콘 비아들(TSVs)의 패드들에 연결되는 쓰루 실리콘 비아들(TSVs)의 일 실시예의 예시적 도면이다;
도 6은 칩 식별자 구조물을 갖는 수직으로 적층된 다이들을 형성하는 방법의 예시적 실시예의 흐름도이다;
도 7은 칩 식별자 구조물들을 갖는 멀티-다이 적층물을 갖는 모듈을 포함하는 휴대용(portable) 통신 디바이스의 특정 실시예의 블록도이다;
도 8은 칩 식별자 구조물들을 갖는 멀티-다이 적층물들과 함께 이용하기 위한 제조 프로세스를 예시하는 데이터 흐름도이다.
본 개시물의 특정 실시예들이 도면들을 참조하여 하기에서 설명된다. 설명에서, 공통적 피쳐들은 도면들에 걸쳐 공통적 참조 번호들로 지정된다. 도 1을 참고하여, 칩 식별자 구조물을 갖는 수직으로 적층된 다이들의 제1 실시예의 예시적 도면이 도시되며, 일반적으로 100으로 지정된다. 수직 적층물(100)은 제1 다이(102), 제2 다이(104), 제3 다이(106) 및 제4 다이(108)를 포함할 수 있으며, 제4 다이(108)는 제3 다이(106) 위에 적층되고, 제3 다이(106)는 제2 다이(104) 위에 적층되고, 제2 다이(104)는 제1 다이(102) 위에 적층된다. 각각의 다이(102-108)는 실리콘 기판(110) 및 금속층(112)을 포함한다. 각각의 다이는 또한 칩 식별자 및 다른 데이터를 통신하기 위하여 실리콘 기판(110)을 통해 확장되는 적어도 하나의 쓰루 실리콘 비아(TSV)(124)를 포함한다. 각각의 다이는 외부 전기 콘택에 각각 고정 배선되는 적어도 2개의 쓰루 실리콘 비아(TSVs)를 포함하는 칩 식별자 구조물(114)을 추가로 포함한다. 특정 실시예에서, 외부 전기 콘택이 전압 소스 VDD(126)에 또는 접지(128)에 연결된다. 전압 소스 VDD(126) 또는 접지(128)는 예를 들어, 패키지 기판 또는 마더 다이로부터 수신될 수 있다.
각각의 다이에 대한 칩 식별자 구조물(114)은 예를 들어, 제1 열 TSV(116), 제2 열 TSV(118), 제3 열 TSV(120), 및 제4 열 TSV(122)을 포함한다. 개별적인 금속층들(112)의 접속부들을 통해 따라가면, 제4 다이(108)의 제4 열 TSV(122)는 제3 다이(106)의 제3 열 TSV(120)에 연결되고, 제3 다이(106)의 제3 열 TSV(120)는 제2 다이(104)의 제2 열 TSV(118)에 연결되고, 제2 다이(104)의 제2 열 TSV(118)는 제1 다이(102)의 제1 열 TSV(116)에 연결되며, 제1 다이(102)의 제1 열 TSV(116)는 접지(128)에 연결된다. 유사하게, 제4 다이(108)의 제3 열 TSV(120)은 제3 다이(106)의 제2 열 TSV(118)에 연결되고, 제3 다이(106)의 제2 열 TSV(118)는 제2 다이(104)의 제1 열 TSV(116)에 연결되고, 제2 다이(104)의 제1 열 TSV(116)는 제1 다이(102)의 제4 열 TSV(122)에 연결되며, 제1 다이(102)의 제4 열 TSV(122)는 전압 소스 VDD(126)에 연결된다. 마찬가지로, 제4 다이(108)의 제2 열 TSV(118)는 제3 다이(106)의 제1 열 TSV(116)에 연결되고, 제3 다이(106)의 제1 열 TSV(116)는 제2 다이(104)의 제4 열 TSV(122)에 연결되고, 제2 다이(104)의 제4 열 TSV(122)는 제1 다이(102)의 제3 열 TSV(120)에 연결되며, 제1 다이(102)의 제3 열 TSV(120)는 전압 소스 VDD(126)에 또한 연결된다. 마지막으로, 제4 다이(108)의 제1 열 TSV(116)는 제3 다이(106)의 제4 열 TSV(122)에 연결되고, 제3 다이(106)의 제4 열 TSV(122)는 제2 다이(104)의 제3 열 TSV(120)에 연결되고, 제2 다이(104)의 제3 열 TSV(120)는 제1 다이(102)의 제2 열 TSV(118)에 연결되며, 제1 다이(102)의 제2 열 TSV(118)는 전압 소스 VDD(126)에 또한 연결된다.
개별적인 금속층들(112)의 칩 식별자 구조물들(114) 간의 접속부들은 각각의 다이에서 동일하며, 어느 열 TSV(116-122)가 접지(128)에 연결되는지 여부에 기반하여 각각의 다이가 고유하게 선택될 수 있게 한다. 예를 들어, 제1 다이(102)의 제1 열 TSV(116)가 접지(128)에 연결되고, 제2 다이(104)의 제2 열 TSV(118)가 접지(128)에 연결되고, 제3 다이(106)의 제3 열 TSV(120)가 접지(128)에 연결되며, 제4 다이(108)의 제4 열 TSV(122)가 접지(128)에 연결된다. 수직 적층물(100)의 각각의 다이는 예컨대, 어느 열 TSV(116-122)가 접지(128)에 연결되는지에 기반하여 자신의 수직 위치를 인지할 수 있다. 대안적인 실시예에서, 열 TSV들(116-122) 중 하나를 제외한 모든 것이 접지(128)에 연결되는 한편, 열 TSV들(116-122) 중 하나는 전압 소스 VDD(126)에 연결되고, 이 경우에 각각의 다이는 어느 열 TSV(116-122)가 전압 소스 VDD(126)에 연결되는지에 기반하여 고유하게 선택될 수 있다. 각각의 다이(102-108)는 각각의 실리콘 기판(110)에서 동일한 TSV 구조물을 그리고 각각의 칩 금속층(112)에서 동일한 배선을 포함하는 동일한 칩 식별자 구조물(114)을 갖는다.
둘 또는 그 초과의 다이들의 수직 적층물(100)의 각각의 다이는 실질적으로 동일하며, 다이들(102, 104, 106, 108)의 수직 적층물(100)은 수직 적층물(100)의 각각의 다이의 프로그래밍, 정렬, 마킹, 또는 분리 없이 형성된다. 물리적으로 미리 결정된 칩 식별자 구조물(114)은 수직 적층물(100)의 각각의 다이를 구분하며, 채널 인터페이스는 적층된 다수의 다이들(102, 104, 106, 108) 사이에서 공유될 수 있다. 수직 적층물(100)에서 임의의 프로그래밍 또는 상이한 정렬 없이 동일한 다이를 사용하는 것은 전체 비용을 감소시키고, 더 간단한 칩 로지스틱스를 제공할 수 있다. 다이들(102, 104, 106, 108)의 비휘발성 프로그래밍은 필요치 않다.
도 2를 참고하여, 칩 식별자 선택 로직의 일 실시예의 예시적 도면이 도시되고, 일반적으로 202로 지정된다. 도 1의 다이들(102, 104, 106, 108)의 수직 적층물(100)의 각각의 다이는 칩 식별자 선택 로직(202)에 의하여 호스트 디바이스(214)로부터 특정하고 상이한 칩 식별자 신호를 수신할 수 있다. 특정 실시예에서, 호스트 디바이스(214)로의 인터페이스가 제공된다. 호스트 디바이스(214)는 예를 들어, 개별 디바이스 또는 마더 다이일 수 있다.
호스트 디바이스(214)는 도 3 및 도 4에 도시되고 하기에서 더욱 충분히 설명되는 공통 액세스 채널 구조물(306)과 같은, 다수의 다이들 사이에서 공유되는 공통 액세스 채널 구조물을 통해 임의의 특정 다이에 액세스할 수 있다. 호스트 디바이스(214)는 다이들의 수직 적층물(100)의 다이들(102-108)과 호스트 디바이스(214) 사이의 공유된 인터페이스를 통해 칩 선택 신호들 Chip ID[0:3] 및 데이터 신호들 Data[0:n]을 제공할 수 있다. 칩 선택 신호들 Chip ID[0:3] 및 데이터 신호들 Data[0:n]은 다이들의 수직 적층물(100)의 모든 다이들(102-108)에 액세스가능할 TSV들에 적용될 수 있다. 따라서 데이터 신호들 Data[0:n]은 공통 액세스 채널 구조물(306)을 통해 호스트 디바이스(214)로부터 임의의 특정 다이로 전송될 수 있으며, 상기 특정 다이는 칩 식별자 선택 로직(202)을 사용하여 선택된다. 도 1의 다이들(102, 104, 106, 108)의 수직 적층물(100)과 호스트 디바이스(214) 사이의 공유된 인터페이스는 간략성을 위해 도 2에 예시되지 않는다.
특정 실시예에서, 칩 식별 디코딩 로직(204)은 도 1의 칩 식별자 구조물(114)에 연결되며, 각각 라인들(206, 208, 210 및 212)을 통해 입력들로서 열 TSV들(116, 118, 120 및 122)을 수용한다. 칩 식별자 선택 로직(202)은 칩 식별 디코딩 로직(204)을 포함할 수 있으며, 호스트 디바이스(214)로부터의 칩 선택 신호들 Chip ID[0:3]에 응답할 수 있다. 칩 식별자 선택 로직(202)은 칩 식별자 구조물(114)의 TSV들에서 접지(128) 또는 도 1의 전압 소스 VDD(126)를 검출할 수 있다. 도 1의 제1 열 TSV(116)로부터의 신호들은 라인(206)을 통해 칩 식별 디코딩 로직(204)에 입력될 수 있다. 도 1의 제2 열 TSV(118)로부터의 신호들은 라인(208)을 통해 칩 식별 디코딩 로직(204)에 입력될 수 있다. 도 1의 제3 열 TSV(120)로부터의 신호들은 라인(210)을 통해 칩 식별 디코딩 로직(204)에 입력될 수 있다. 도 1의 제4 열 TSV(122)로부터의 신호들은 라인(212)을 통해 칩 식별 디코딩 로직(204)에 입력될 수 있다.
신호 S[0]는 라인(224)을 통해 칩 식별 디코딩 로직(204)으로부터 출력될 수 있으며, 제1 칩이 선택되는지 여부를 결정할 수 있는 선택 회로(232)에 대한 제어 신호일 수 있다. 제1 칩이 선택되는지 여부를 결정하기 위하여, 호스트 디바이스(214)로부터의 라인(216)상의 신호 Chip ID[0]는 라인(240)을 따라 칩 식별자 선택 로직(202)으로부터 출력된다. 신호 S[1]은 라인(226)을 통해 칩 식별 디코딩 로직(204)으로부터 출력될 수 있으며, 호스트 디바이스(214)로부터의 라인(218)상의 신호 Chip ID[1]이 라인(240)을 따라 칩 식별자 선택 로직(202)으로부터 출력되는지 여부를 결정할 수 있는 선택 회로(234)에 대한 제어 신호일 수 있다. 신호 S[2]는 라인(228)을 통해 칩 식별 디코딩 로직(204)으로부터 출력될 수 있으며, 호스트 디바이스(214)로부터의 라인(220)상의 신호 Chip ID[2]가 라인(240)을 따라 칩 식별자 선택 로직(202)으로부터 출력되는지 여부를 결정할 수 있는 선택 회로(236)에 대한 제어 신호일 수 있다. 신호 S[3]는 라인(230)을 통해 칩 식별 디코딩 로직(204)으로부터 출력될 수 있으며, 호스트 디바이스(214)로부터의 라인(222)상의 신호 Chip ID[3]가 라인(240)을 따라 칩 식별자 선택 로직(202)으로부터 출력되는지 여부를 결정할 수 있는 선택 회로(238)에 대한 제어 신호일 수 있다.
예시적 예로서, 도 1의 제1 다이(102)를 사용하여, 제1 열 TSV(116)은 접지(128)에 연결되며, 제2 열 TSV(118), 제3 열 TSV(120) 및 제4 열 TSV(122)은 다이들의 수직 적층물(100) 내에 제1 다이(102)의 위치의 결과로서 전압 소스 VDD(126)에 모두 연결된다. 이 경우에, 라인(206)을 따르는 입력은 로직 "로우(low)"일 수 있고, 라인들(208, 210 및 212)을 따르는 입력들은 모두 로직 "하이(high)"일 수 있다. 칩 식별 디코딩 로직(204)은 라인(224)을 따르는 신호 S[0]가 로직 "하이" 신호인 한편 라인들(226, 228 및 230)을 따르는 신호들 S[1], S[2] 및 S[3]이 각각 모두 로직 "로우" 신호들이도록 입력들을 인버팅(invert)할 수 있다. 신호 S[0]가 로직 "하이"이기 때문에, 선택 회로(232)의 패스 게이트의 N형 금속 산화물 반도체(NMOS) 트랜지스터는 턴 온된다. 신호 S[0] 는 또한 로직 "로우"로 인버팅되고, 이것은 선택 회로(232)의 패스 게이트의 P형 금속 산화물 반도체(PMOS) 트랜지스터를 턴온시킨다. NMOS 및 PMOS가 온(on)되기 때문에, 선택 회로(232)의 패스 게이트는 NMOS 및 PMOS가 오프(off)될 때 고 임피던스 상태와 대조적으로, 신호 전파를 가능하게 하는 저 임피던스 상태를 갖는다. 라인(216)을 따르는 신호 Chip ID[0]는 인버팅되고, 라인(240)을 따라 칩 식별자 선택 로직(202)으로부터의 선택된 출력일 선택 회로(232)의 저 임피던스 패스 게이트를 통과한다.
대조적으로, 신호 S[1]는 로직 "로우"이며, 선택 회로(234)의 패스 게이트의 NMOS 트랜지스터는 턴 오프된다. 신호 S[1]는 로직 "하이"로 인버팅되고, 이는 선택 회로(234)의 패스 게이트의 PMOS 트랜지스터를 턴 오프시킨다. 라인(218)을 따르는 신호 Chip ID[1]는 인버팅될 것이나, 선택 회로(234)의 고 임피던스 패스 게이트를 통과하지 않을 수 있다. 유사하게, 신호 S[2] 및 S[3]가 로직 "로우"에 있기 때문에, 선택 회로(236) 및 선택 회로(238)의 패스 게이트들은 또한 고 임피던스 상태에 있다. 결과적으로, TSV들(116-122)에서 수신되는 신호들에 기반하여, 제1 다이(102)의 칩 식별자 선택 로직(202)은 칩 선택 신호들 Chip ID[1:3]가 아닌 칩 선택 신호 Chip ID[0]에 기반하여 라인(240)을 따라 출력을 생성한다. 예시하기 위해, 칩 선택 신호 Chip ID[0]이 "하이" 상태를 가질 때, 라인(240)을 따르는 출력은 "로우"이고, 칩 선택 신호 Chip ID[0]이 "로우" 상태를 가질 때, 라인(240)을 따르는 출력은 "하이"이다. 이러한 방식으로, 도 1의 제1 다이(102)는 호스트 디바이스(214)에 의하여 제공되는 칩 선택 신호들 Chip ID[0:3] 및 다이들의 수직 적층물(100)의 제1 다이(102)의 위치에 기반하여 선택되거나 선택해제될 수 있다. 선택될 때, 호스트 디바이스(214)로부터의 데이터 신호들 Data[0:n]는 도 1의 제1 다이(102)에 의하여 액세스될 수 있다. 선택되지 않을 때, 데이터 신호들 Data[0:n]는 제1 다이(102)에 의하여 액세스되지 않을 수 있으며, 대신에 다이들의 수직 적층물(100)의 다른 다이에 의하여 액세스될 수 있다.
도 3을 참고하여, 패키지 기판 위의 패키지에 배치되는 칩 식별자 구조물을 갖는 수직으로 적층된 다이들의 제2 실시예의 예시적 도면이 도시되며, 일반적으로 300으로 지정된다. 도 1의 수직 적층물(100)은 패키지 기판(304) 위의 패키지(302)에 배치될 수 있다. 수직 적층물(100)의 각각의 다이는 수직 적층물(100)의 매 다이에 대해 TSV를 포함하는 칩 선택 구조물(320)을 갖는다. 칩 선택 구조물들(320)의 TSV들은 수직 적층물(100)을 통해 연장되는 열들(322)을 형성하기 위해 함께 연결될 수 있다. 수직 적층물(100)의 각각의 다이는 칩 선택 구조물(320)에 그리고 칩 식별자 구조물(114)에 연결되는 도 2의 칩 식별자 선택 로직(202)을 또한 갖는다. 수직 적층물(100)의 각각의 다이는 각각의 다이에 대해 액세스가능할 데이터 신호들 Data[0:n]을 제공하기 위하여 다수의 TSV들(308)을 포함하는 공통 액세스 채널 구조물(306)을 추가로 갖는다.
패키지 기판(304)은 도 1에 대하여 상기 설명된 바와 같이 수직 적층물(100)의 칩 식별자 구조물들(114)에 연결되는 접지(128) 및 전압 소스(126)를 공급한다. 패키지 기판(304)은 수직 적층물(100)에 대향되는 패키지 기판(304)의 면상에 형성되는 다수의 패키지 볼들(310)을 갖는다. 다수의 패키지 볼들(310)은 수직 적층물(100)의 매 다이에 대해 칩 선택 패키지 볼을 포함한다. 예를 들어, 칩 선택 패키지 볼(CS0)(312)은 칩 선택 구조물들(320)의 TSV들의 열들(322) 중 제1 열에 연결될 수 있고, 칩 선택 패키지 볼(CS1)(314)은 칩 선택 구조물들(320)의 TSV들의 열들(322) 중 제2 열에 연결될 수 있고, 칩 선택 패키지 볼(CS2)(316)은 칩 선택 구조물들(320)의 TSV들의 열들(322) 중 제3 열에 연결될 수 있으며, 칩 선택 패키지 볼(CS3)(318)은 칩 선택 구조물들(320)의 TSV들의 열들(322) 중 제4 열에 연결될 수 있다. 특정 실시예에서, 수직 적층물(100)에 N개의 다이들이 존재하는 경우, 다수의 패키지 볼들(310)은 수직 적층물(100)의 하나의 다이의 칩 선택 구조물(320)의 N개의 TSV들의 세트에 연결되는 적어도 N개의 칩 선택 패키지 볼들을 포함한다.
특정 실시예에서, 수직 적층물(100)의 각각의 다이는 메모리 다이이고, 증가된 전체 메모리 밀도를 제공한다. 수직 적층물(100)의 각각의 다이는 동일한 구현을 갖고, 패키지(302)의 패키징 이전에 다이들의 프로그래밍 또는 정렬 또는 마킹 또는 분리가 필요하지 않을 것이다. 칩 식별자 구조물(114) TSV 열들은 패키지 기판(304)에서 고정 배선될 수 있다. 임의의 N개의 다이들은 수직 적층물(100)에 적층될 수 있으며, 상기 숫자 N은 1보다 큰 정수이다.
도 4를 참고하여, 마더 다이 위에 배치된 칩 식별자 구조물을 갖는 수직으로 적층된 다이들의 제3 실시예의 예시적 도면이 도시되며, 일반적으로 400으로 지정된다. 도 1의 수직 적층물(100)은 마더 다이(402) 위에 배치될 수 있다. 수직 적층물(100)의 각각의 다이는 수직 적층물(100)의 매 다이에 대한 TSV를 포함하는 칩 선택 구조물(320)을 갖는다. 칩 선택 구조물들(320)의 TSV들은 수직 적층물(100)을 통해 연장되는 열들(322)을 형성하기 위하여 함께 연결될 수 있다. 수직 적층물(100)의 각각의 다이는 칩 식별자 구조물(114)에 그리고 칩 선택 구조물(320)에 연결되는 도 2의 칩 식별자 선택 로직(202)을 또한 갖는다. 수직 적층물(100)의 각각의 다이는 다수의 TSV들(308)을 포함하는 공통 액세스 채널 구조물(306)을 추가로 갖는다.
마더 다이(402)는 도 1에 대하여 상기 설명된 바와 같이 수직 적층물(100)의 칩 식별자 구조물들(114)에 연결되는 접지(128) 및 전압 소스(126)를 공급한다. 전압 소스(126) 및 접지(128)는 마더 다이(402)의 금속층(406)에 배치될 수 있다. 전압 소스(126) 및 접지(128)는 마더 다이(402)의 실리콘 기판(404)을 통해 연장되는 칩 식별자 TSV들(408)에 의하여 수직 적층물(100)의 칩 식별자 구조물들(114)에 연결될 수 있으며, 수직 적층물(100)의 매 다이에 대해 하나의 칩 식별자 TSV(408)가 존재한다. 특정 실시예에서, 수직 적층물(100)에 N개의 다이들이 존재하는 경우, N개의 칩 식별자 TSV들(408)의 세트는 수직 적층물(100)의 하나의 다이의 칩 식별자 구조물(114)의 N개의 TSV들의 세트에 연결된다.
칩 선택 TSV들(410)의 세트(수직 적층물(100)의 다이들 각각에 대하여 하나)는 마더 다이(402)의 실리콘 기판(404)을 통해 연장될 수 있다. 칩 선택 TSV들(410)의 세트는 수직 적층물(100)을 통해 연장되는 칩 선택 구조물들(320)의 TSV들에 의하여 형성되는 열들(322)에 연결될 수 있다. 예를 들어, 칩 선택 신호(CS0)는 제1 칩 선택 TSV(410)에 의하여 칩 선택 구조물들(320)의 TSV들의 열들(322) 중 제1 열에 연결될 수 있어, 수직 적층물(100)의 다이들 중 제1 다이에 대한 액세스를 제공한다. 칩 선택 신호(CS1)는 제2 칩 선택 TSV(410)에 의하여 칩 선택 구조물들(320)의 TSV들의 열들(322) 중 제2 열에 연결될 수 있어, 수직 적층물(100)의 다이들 중 제2 다이에 대한 액세스를 제공한다. 칩 선택 신호(CS2)는 제3 칩 선택 TSV(410)에 의하여 칩 선택 구조물들(320)의 TSV들의 열들(322) 중 제3 열에 연결될 수 있어, 수직 적층물(100)의 다이들 중 제3 다이에 대한 액세스를 제공한다. 칩 선택 신호(CS3)는 제4 칩 선택 TSV(410)에 의하여 칩 선택 구조물들(320)의 TSV들의 열들(322) 중 제4 열에 연결될 수 있어, 수직 적층물(100)의 다이들 중 제4 다이에 대한 액세스를 제공한다. 특정 실시예에서, 수직 적층물(100)에 N개의 다이들이 존재하는 경우, N개의 칩 선택 TSV들(410)의 세트는 수직 적층물(100)의 하나의 다이의 칩 선택 구조물(320)의 N개의 TSV들의 세트에 연결된다.
공통 액세스 채널 TSV들(412)의 세트는 마더 다이(402)의 실리콘 기판(404)을 통해 연장될 수 있다. 공통 액세스 채널 TSV들(412) 각각은 수직 적층물(100)의 각각의 다이의 공통 액세스 채널 구조물들(306)에 포함되는 다수의 TSV들(308) 중 하나에 대응할 수 있다.
특정 실시예에서, 마더 다이(402)는 로직 칩을 포함하고, 수직 적층물(100)의 각각의 다이는 메모리 다이이며, 증가된 전체 메모리 밀도를 제공한다. 칩 선택 TSV들(410) 각각 및 공통 액세스 채널 TSV들(412) 각각은 마더 다이(402)의 메모리 채널 물리층(414)에 연결될 수 있다. 임의의 N개의 메모리 다이들은 수직 적층물(100)에 적층되며, 상기 숫자 N은 1보다 큰 정수이다.
도 5를 참고하여, 인접한 쓰루 실리콘 비아들(TSVs)의 패드들에 연결되는 쓰루 실리콘 비아들(TSVs)의 일 실시예의 예시적 도면이 도시되며, 일반적으로 500으로 지정된다. 도 1의 칩 식별자 구조물(114)과 유사한 칩 식별자 구조물의 TSV일 수 있는 TSV(502)는 칩 식별자 구조물의 인접한 TSV(508)에 라인(506)에 의하여 연결될 수 있는 패드(504)를 갖는다. TSV(508)는 칩 식별자 구조물의 인접한 TSV(514)에 라인(512)에 의하여 연결될 수 있는 패드(510)를 갖는다. TSV(514)는 칩 식별자 구조물의 인접한 TSV(520)에 라인(518)에 의하여 연결될 수 있는 패드(516)를 갖는다. TSV(520)는 칩 식별자 구조물의 인접한 TSV(502)에 라인(524)에 의하여 연결될 수 있는 패드(522)를 갖는다. 라인들(506, 512, 518 및 524)은 도 1의 금속층(112)과 유사한 금속층에 배치될 수 있다. 단 4개의 TSV들(502, 508, 514 및 520)만이 도 5에 도시되지만, 칩 식별자 구조물의 TSV가 칩 식별자 구조물의 인접한 TSV에 연결되는 패드를 갖는 이러한 어레인지먼트(arrangement)는 임의의 N개의 TSV들로 일반화될 수 있으며, N은 1보다 큰 정수이다. 도 3 및 도 4의 칩 선택 구조물(320)과 유사한 칩 선택 구조물에서, 각각의 TSV는 그 자신의 개별 패드에 연결될 수 있다.
도 5에 예시되는 바와 같은 TSV들을 포함하는 칩 식별자 구조물은 다른 다이로부터 인접한 TSV의 패드에 인가되는 신호를 수신하는 각각의 TSV의 결과로서, 별개의 칩 식별 신호가 적층물의 각각의 다이로 운반되는 것을 가능케 할 수 있다. 예를 들어, 칩 식별자 신호는 다이 적층물 내에 제1 다이의 위치에 기반하여 수신될 수 있으며, 상기 칩 식별자 신호는 제1 다이의 다수의 쓰루 실리콘 비아들을 통해 제1 다이에서 수신된다. 예시를 위해, 칩 식별자 신호는 도 1의 칩 식별자 구조물(114)의 각각의 TSV(116, 118, 120 및 122)에서의 전압들을 포함할 수 있다. 제1 다이는 수신된 칩 식별자 신호에 기반하여 제1 다이가 수신된 칩 선택 신호에 의해 표시되는 특정 다이인지 여부를 결정할 수 있다. 예를 들어, 제1 다이는 도 2의 칩 식별 디코딩 로직(204)을 통해 칩 식별자 신호를 디코딩하고, 도 2에 대하여 설명된 바와 같이, 수신된 칩 선택 신호에 대해 (도 2의 신호들 S[0:3] 중 하나와 같은) 결과 신호를 비교할 수 있다.
특정 실시예에서, 각각의 다이는 수신된 칩 식별자 신호를 증분시키거나, 그렇지 않으면 생성 또는 변형시키기 위하여 활성 로직 또는 다른 회로를 구현하지 않으며 그리고 인접한 패드들과 TSV들 사이의 배선의 결과로서 별개의 칩 ID 신호를 수신할 수 있다. 예시적 예로서 도 5의 구조물을 사용하면, 제1 다이의 칩 식별자 구조물의 제1 TSV(502)는 (도 1의 칩 식별자 구조물(114)과 같은) 칩 식별자 구조물의 제2 TSV(508)에 연결되는 패드(504)를 가질 수 있으며, 제2 TSV(508)는 제1 TSV(502)에 인접하다. 다수의 TSV들(116, 118, 120 및 122) 중 하나에 제공되는 접지(128)에 대응하는 신호와 같은, 칩 식별자 신호의 적어도 일부는 제2 다이의 제1 TSV로부터 패드(504)에서 수신되고, 제1 다이의 제2 TSV(508)로 운반된다. 예시를 위해, 도 1의 다이(102)의 제1 열 TSV(116)는 다이(104)의 제2 TSV(118)에 연결되는 다이(104)의 패드를 통해 접지(128)에 대응하는 신호를 운반할 수 있다.
도 1, 도 3 및 도 4의 수직 적층물(100)은 외부 전기 콘택들의 제1 세트에 각각 고정 배선되는 N개의 TSV들을 갖는 칩 식별자 구조물(114)을 갖는 적어도 제1 다이(102)를 갖는 멀티-다이 적층형 반도체 디바이스의 예를 제공하며, 숫자 N은 1보다 큰 정수이다. 개수 N은 수직 적층물(100)의 다이들의 개수와 동일할 수 있다. 멀티-다이 적층형 반도체 디바이스(예를 들어, 수직 적층물(100))은 또한 외부 전기 콘택들의 제2 세트에 각각 고정 배선되는 N개의 TSV들을 갖는 칩 식별자 구조물(114)을 갖는 적어도 제2 다이(104)를 갖는다. 특정 실시예에서, 외부 전기 콘택들의 제1 세트의 그리고 외부 전기 콘택들의 제2 세트의 각각의 외부 전기 콘택은 전압 소스 VDD(126)에 또는 접지(128)에 연결된다. N개의 TSV들 각각은 예컨대 도 5에 도시된 바와 같이 칩 식별자 구조물들(114) 각각의 인접한 TSV에 연결되는 패드를 가질 수 있다.
도 6을 참고하여, 칩 식별자 구조물을 갖는 수직으로 적층된 다이들을 형성하는 방법의 예시적 실시예의 흐름도가 도시되며, 일반적으로 600으로 지정된다. 적층형 멀티-다이 반도체 디바이스를 만드는 방법(600)은, 602에서 N개의 다이들의 적층물을 형성하는 단계를 포함하며, 상기 숫자 N은 1보다 큰 정수이다. N개의 다이들 각각은 외부 전기 콘택들의 세트에 각각 고정 배선되는 N개의 TSV들의 제1 세트를 포함하는 칩 식별자 구조물을 포함한다. N개의 다이들 각각은 칩 식별자 구조물에 연결되는 칩 식별자 선택 로직을 또한 포함한다. N개의 다이들 각각은 칩 식별자 선택 로직에 연결되는 N개의 TSV들의 제2 세트를 포함하는 칩 선택 구조물을 추가로 포함한다. 예를 들어, 도 1의 수직 적층물(100)은 4개의 다이들(102, 104, 106 및 108)의 적층물일 수 있으며, 각각의 다이는 외부 전기 콘택들의 세트에 각각 고정 배선되는 4개의 TSV들의 제1 세트를 포함하는 칩 식별자 구조물(114)을 포함한다. 수직 적층물(100)의 각각의 다이는 칩 식별자 구조물(114)에 연결되는 도 2의 칩 식별자 선택 로직(202)을 또한 포함할 수 있다. 수직 적층물(100)의 각각의 다이는 칩 식별자 선택 로직(202)에 연결되는 4개의 TSV들의 제2 세트를 포함하는 도 3 및 도 4의 칩 선택 구조물(320)을 추가로 포함할 수 있다.
방법(600)은, 604에서, 외부 전기 콘택들의 각각의 세트 내의 각각의 외부 전기 콘택을 전압 소스에 또는 접지에 연결하는 단계를 또한 포함한다. N개의 TSV들의 제1 세트의 TSV 각각은 인접한 TSV에 연결되는 패드를 갖는다. N개의 TSV들의 제2 세트의 TSV 각각은 그 자신의 개별적 패드에 연결된다. 예를 들어, 도 1의 칩 식별자 구조물(114)의 각각의 TSV는 전압 소스 VDD(126)에 또는 접지(128)에 연결될 수 있다. 4개의 TSV들의 제1 세트의 TSV 각각은 예를 들어, 도 5에 도시되는 바와 같이 인접한 TSV에 연결되는 패드를 가질 수 있다. 도 3 및 도 4의 칩 선택 구조물(320)의 4개의 TSV들의 제2 세트의 TSV 각각은 그 자신의 개별적 패드에 연결될 수 있다. 특정 실시예에서, 도 1, 도 3 및 도 4의 수직 적층물(100)의 각각의 다이는 다수의 TSV들을 포함하는 공통 액세스 채널 구조물을 추가로 포함한다. 예를 들어, 도 3 및 도 4의 수직 적층물(100)의 각각의 다이는 다수의 TSV들(308)을 포함할 수 있는 공통 액세스 채널 구조물(306)을 추가로 포함할 수 있다.
도 7은 다수의 TSV들(764)을 갖는 칩 식별자 구조물을 구비한 멀티-다이 적층물을 갖는 모듈을 포함하는 시스템(700)의 특정 실시예의 블록도이다. 시스템(700)은 휴대용 전자 디바이스에서 구현되고, 소프트웨어(766)와 같은 컴퓨터 판독가능 명령들을 저장하는 메모리(732)와 같은 컴퓨터 판독가능 매체에 연결되는, 디지털 신호 프로세서(DSP)와 같은 프로세서(710)를 포함할 수 있다. 시스템(700)은 다수의 TSV들(764)을 갖는 칩 식별자 구조물을 구비하는 멀티-다이 적층물을 갖는 모듈을 포함한다. 예시적 예에서, 다수의 TSV들(764)을 갖는 칩 식별자 구조물을 구비하는 멀티-다이 적층물을 갖는 모듈은 도 6의 실시예 또는 이들의 임의의 조합에 따라 생성되는, 도 1, 도 3 또는 도 4의 칩 식별자 구조물을 구비하는 멀티-다이 적층물의 실시예들 중 임의의 실시예를 포함한다. 다수의 TSV들(764)을 갖는 칩 식별자 구조물을 구비하는 멀티-다이 적층물을 갖는 모듈은 프로세서(710) 내에 있을 수 있거나, 또는 개별 디바이스 또는 회로(미도시)일 수 있다. 특정 실시예에서, 도 7에 도시된 바와 같이, 다수의 TSV들(764)을 갖는 칩 식별자 구조물을 구비하는 멀티-다이 적층물을 갖는 모듈은 디지털 신호 프로세서(DSP)(710)에 대해 액세스가능하다. 다른 특정 실시예에서, 메모리(732)는 다수의 TSV들(764)을 갖는 칩 식별자 구조물을 구비하는 멀티-다이 적층물을 갖는 모듈을 포함할 수 있다.
카메라 인터페이스(768)는 프로세서(710)에 연결되고, 또한 비디오 카메라(770)와 같은 카메라에 연결된다. 디스플레이 제어기(726)는 프로세서(710)에 그리고 디스플레이 디바이스(728)에 연결된다. 코더/디코더(CODEC)(734)는 또한 프로세서(710)에 연결될 수 있다. 스피커(736) 및 마이크로폰(738)은 CODEC(734)에 연결될 수 있다. 무선 인터페이스(740)는 프로세서(710)에 그리고 무선 안테나(742)에 연결될 수 있다.
특정 실시예에서, 프로세서(710), 디스플레이 제어기(726), 메모리(732), CODEC(734), 무선 인터페이스(740) 및 카메라 인터페이스(768)는 시스템-인-패키지 또는 시스템-온-칩 디바이스(722)에 포함된다. 특정 실시예에서, 입력 디바이스(730) 및 전력 공급부(744)는 시스템-온-칩 디바이스(722)에 연결된다. 또한, 특정 실시예에서, 도 7에 예시된 바와 같이, 디스플레이 디바이스(728), 입력 디바이스(730), 스피커(736), 마이크로폰(738), 무선 안테나(742), 비디오 카메라(770) 및 전력 공급부(744)는 시스템-온-칩 디바이스(722)의 외부에 있다. 그러나 디스플레이 디바이스(728), 입력 디바이스(730), 스피커(736), 마이크로폰(738), 무선 안테나(742), 비디오 카메라(770) 및 전력 공급부(744)는 인터페이스 또는 제어기와 같은 시스템-온-칩 디바이스(722)의 컴포넌트에 연결될 수 있다.
도 1, 도 2, 도 3, 도 4 또는 도 5의 디바이스들, 도 6의 방법, 또는 이들의 임의의 조합과 같은) 앞서 개시된 디바이스들 및 기능들은 컴퓨터 판독가능 매체상에 저장되는 컴퓨터 파일들(예를 들어, RTL, GDSⅡ, GERBER 등)로 설계되거나 구성될 수 있다. 몇몇 또는 모든 그러한 파일들은 그러한 파일들에 기반하여 디바이스들을 제조하는 제조 처리자들에게 제공될 수 있다. 결과 제품들은 이후 반도체 다이로 절단되고 반도체 칩으로 패키징되는 반도체 웨이퍼들을 포함한다. 반도체 칩들은 이후 전자 디바이스들에서 이용된다. 도 8은 전자 디바이스 제조 프로세스(800)의 특정 예시적 실시예를 도시한다.
물리적 디바이스 정보(802)는 연구 컴퓨터(806)에서와 같이, 제조 프로세스(800)에서 수신된다. 물리적 디바이스 정보(802)는 도 1의 멀티-다이 디바이스(100), 도 3의 멀티-다이 디바이스(300), 또는 도 4의 멀티-다이 디바이스(400)와 같은 반도체 디바이스의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수 있다. 예를 들어, 물리적 디바이스 정보(802)는 연구 컴퓨터(806)에 연결되는 사용자 인터페이스(804)를 통해 입력되는 물리적 파라미터들, 물질 특성들, 및 구조 정보를 포함할 수 있다. 연구 컴퓨터(806)는 메모리(810)와 같은 컴퓨터 판독가능 매체에 연결되는 하나 또는 그 초과의 프로세싱 코어들과 같은 프로세서(808)를 포함한다. 메모리(810)는 파일 포맷에 따르도록 그리고 라이브러리 파일(812)을 생성하도록 프로세서(808)로 하여금 물리적 디바이스 정보(802)를 변형시키게 하기 위하여 실행가능한 컴퓨터 판독가능 명령들을 저장할 수 있다.
특정 실시예에서, 라이브러리 파일(812)은 변형된 설계 정보를 포함하는 적어도 하나의 데이터 파일을 포함한다. 예를 들어, 라이브러리 파일(812)은 전자 설계 자동화(EDA: electronic design automation) 툴(820)과 함께 사용하기 위하여 제공되는, 도 1의 멀티-다이 디바이스(100), 도 3의 멀티-다이 디바이스(300), 또는 도 4의 멀티-다이 디바이스(400)를 포함하는 반도체 디바이스들의 라이브러리를 포함할 수 있다.
라이브러리 파일(812)은 메모리(818)에 연결되는, 하나 또는 그 초과의 프로세싱 코어들과 같은 프로세서(816)를 포함하는 설계 컴퓨터(814)에서 EDA 툴(820)과 함께 사용될 수 있다. EDA 툴(820)은 설계 컴퓨터(814)의 사용자로 하여금 라이브러리 파일(812)의 도 1의 멀티-다이 디바이스(100), 도 3의 멀티-다이 디바이스(300), 또는 도 4의 멀티-다이 디바이스(400)를 사용하여 회로를 설계하는 것을 가능하게 하기 위하여 메모리(818)에 프로세서 실행가능 명령들로서 저장될 수 있다. 예를 들어, 설계 컴퓨터(814)의 사용자는 설계 컴퓨터(814)에 연결되는 사용자 인터페이스(824)를 통해 회로 설계 정보(822)를 입력할 수 있다. 회로 설계 정보(822)는 도 1의 멀티-다이 디바이스(100), 도 3의 멀티-다이 디바이스(300), 또는 도 4의 멀티-다이 디바이스(400)와 같은 반도체 디바이스의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수 있다. 예시를 위해, 회로 설계 특성은 특정 회로들의 식별 및 회로 설계 시 다른 엘리먼트들에 대한 관계들, 위치설정(positioning) 정보, 피쳐 크기 정보, 상호접속 정보, 또는 반도체 디바이스의 물리적 특성을 나타내는 다른 정보를 포함할 수 있다.
설계 컴퓨터(814)는 파일 포맷에 따르기 위해 회로 설계 정보(822)를 포함하는 설계 정보를 변형하도록 구성될 수 있다. 예시를 위해, 파일 포메이션(file formation)은 평면 기하학 형상들, 텍스트 라벨들, 및 그래픽 데이터 시스템(GDSⅡ) 파일 포맷과 같은 계층적 포맷의 회로 레이아웃에 관한 다른 정보를 나타내는 데이터베이스 이진 파일 포맷을 포함할 수 있다. 설계 컴퓨터(814)는 다른 회로들 또는 정보 외에도, 도 1의 멀티-다이 디바이스(100), 도 3의 멀티-다이 디바이스(300), 또는 도 4의 멀티-다이 디바이스(400)를 설명하는 정보를 포함하는 GDSⅡ 파일(826)과 같은 변형된 설계 정보를 포함하는 데이터 파일을 생성하도록 구성될 수 있다. 예시를 위해, 도 1의 멀티-다이 디바이스(100), 도 3의 멀티-다이 디바이스(300), 또는 도 4의 멀티-다이 디바이스(400)를 포함하고 SOC 내에 부가적인 전자 회로들 및 컴포넌트들을 또한 포함하는 시스템-온-칩(SOC)에 대응하는 정보를 포함할 수 있다.
GDSⅡ 파일(826)은 GDSⅡ 파일(826)의 변형된 정보에 따라, 도 1의 멀티-다이 디바이스(100), 도 3의 멀티-다이 디바이스(300), 또는 도 4의 멀티-다이 디바이스(400)를 제조하기 위해 제작 프로세스(828)에서 수신될 수 있다. 예를 들어, 디바이스 제조 프로세스는 대표 마스크(832)로서 예시되는, 포토리소그래피 프로세싱을 위해 사용될 마스크들과 같은 하나 또는 그 초과의 마스크들을 생성하기 위하여 마스크 제조자(830)에게 GDSⅡ 파일(826)을 제공하는 단계를 포함할 수 있다. 마스크(832)는 테스트되고 대표 다이(836)와 같은 다이들로 분리될 수 있는 하나 또는 그 초과의 웨이퍼들(834)을 생성하기 위하여 제조 프로세스 동안에 사용될 수 있다. 다이(836)는 도 1의 멀티-다이 디바이스(100), 도 3의 멀티-다이 디바이스(300), 또는 도 4의 멀티-다이 디바이스(400)와 함께 사용하기 위한 회로를 포함한다.
다이(836)는, 다이(836)가 대표 패키지(840)에 통합되는 패키징 프로세스(838)로 제공될 수 있다. 예를 들어, 패키지(840)는 도 1의 멀티-다이 디바이스(100), 도 3의 멀티-다이 디바이스(300), 도 4의 멀티-다이 디바이스(400)와 같은 다수의 다이들(836), 또는 시스템-인-패키지(SiP) 어레인지먼트, 또는 이들의 임의의 조합을 포함할 수 있다. 패키지(840)는 JEDEC(Joint Electron Device Engineering Council) 표준들과 같은 하나 또는 그 초과의 표준들 또는 사양들에 따르도록 구성될 수 있다. 패키징 프로세스(838)는 컴퓨터에 의하여 실행가능한 명령들을 저장하는 컴퓨터 판독가능 유형 매체에 연결되는 프로세서를 포함할 수 있다. 프로세서는 컴퓨터 또는 전자 패키징 디바이스와 같은 전자 디바이스에 통합될 수 있다. 명령들은 N개의 다이들의 적층물의 형성을 개시하기 위하여 컴퓨터에 의하여 실행가능한 명령들을 포함할 수 있으며, 상기 숫자 N은 1보다 큰 정수이다. N개의 다이들의 각각은 외부 전기 콘택들의 세트에 각각 고정 배선되는 N개의 TSV들의 제1 세트를 포함하는 칩 식별자 구조물을 포함한다. N개의 다이들의 각각은 칩 식별자 구조물에 연결되는 칩 식별자 선택 로직을 또한 포함한다. N개의 다이들의 각각은 칩 식별자 선택 로직에 연결되는 N개의 TSV들의 제2 세트를 포함하는 칩 선택 구조물을 추가로 포함한다. 명령들은 외부 전기 콘택들의 각각의 세트 내의 각각의 외부 전기 콘택을 전압 소스에 또는 접지에 연결하는 것을 개시하도록 컴퓨터에 의하여 실행가능한 명령들을 또한 포함할 수 있다. N개의 TSV들의 제1 세트의 각각은 인접한 TSV에 연결되는 패드를 갖는다. N개의 TSV들의 제2 세트의 각각은 그 자신의 개별적 패드에 연결된다. 컴퓨터 판독가능 유형 매체에 저장되는 명령들의 패키징 프로세서(838)에서의 실행은 도 1의 멀티-다이 디바이스(100), 도 3의 멀티-다이 디바이스(300), 도 4의 멀티-다이 디바이스(400) 또는 이들의 임의의 조합과 같은 다수의 다이들(836)을 포함하는 패키지(840)를 초래할 수 있다.
패키지(840)에 관한 정보는, 예컨대 컴퓨터(846)에 저장되는 컴포넌트 라이브러리를 통해 다양한 제품 설계자들에게 분배될 수 있다. 컴퓨터(846)는 메모리(850)에 연결되는, 하나 또는 그 초과의 프로세싱 코어들과 같은 프로세서(848)를 포함할 수 있다. 인쇄 회로 보드(PCB) 툴은 사용자 인터페이스(844)를 통해 컴퓨터(846)의 사용자로부터 수신되는 PCB 설계 정보(842)를 프로세싱하기 위하여 메모리(850) 내에 프로세서 실행가능 명령들로서 저장될 수 있다. PCB 설계 정보(842)는 회로 보드상의 패키징된 반도체 디바이스의 물리적 위치설정 정보를 포함할 수 있으며, 패키징된 반도체 디바이스는 도 1의 멀티-다이 디바이스(100), 도 3의 멀티-다이 디바이스(300), 또는 도 4의 멀티-다이 디바이스(400)를 포함하는 패키지(840)에 대응한다.
컴퓨터(846)는 트레이스들 및 비아들과 같은 전기적 접속부들의 레이아웃 뿐 아니라 회로 보드상에 패키징된 반도체 디바이스의 물리적 위치설정 정보를 포함하는 데이터를 구비하는 GERBER 파일(852)과 같은 데이터 파일을 생성하기 위하여 PCB 설계 정보(842)를 변형시키도록 구성될 수 있으며, 상기 패키징된 반도체 디바이스는 도 1의 멀티-다이 디바이스(100), 도 3의 멀티-다이 디바이스(300), 또는 도 4의 멀티-다이 디바이스(400)를 포함하는 패키지(840)에 대응한다. 다른 실시예들에서, 변형된 PCB 설계 정보에 의하여 생성되는 데이터 파일은 GERBER 포맷을 제외한 포맷을 가질 수 있다.
GERBER 파일(852)은 보드 어셈블리 프로세스(854)에서 수신되고, GERBER 파일(852) 내에 저장되는 설계 정보에 따라 제조되는 대표 PCB(856)와 같은 PCB들을 생성하는데 사용될 수 있다. 예를 들어, GERBER 파일(852)은 PCB 제조 프로세스의 다양한 단계들을 수행하기 위한 하나 또는 그 초과의 머신들로 업로드될 수 있다. PCB(856)에는 대표 인쇄 회로 어셈블리(PCA)(858)를 형성하기 위하여 패키지(840)를 포함하는 전자 컴포넌트들이 실장될(populated with) 수 있다.
PCA(858)는 물건 제조 프로세스(860)에서 수신되고, 제1 대표 전자 디바이스(862) 및 제2 대표 전자 디바이스(864)와 같은 하나 또는 그 초과의 전자 디바이스들에 통합될 수 있다. 제한이 아닌 예시적 예로서, 제1 대표 전자 디바이스(862), 제2 대표 전자 디바이스(864), 또는 양자 모두는 셋탑 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인용 디지털 단말(PDA), 고정 위치 데이터 유닛 및 컴퓨터의 그룹으로부터 선택될 수 있다. 제한이 아닌 다른 예시적 예로서, 전자 디바이스들(862 및 864) 중 하나 또는 그 초과는 이동 전화들, 핸드-헬드 개인용 통신 시스템(PCS) 유닛들, 개인용 데이터 단말들과 같은 휴대용 데이터 유닛들, GPS(global positioning system) 인에이블된 디바이스들, 내비게이션 디바이스들, 미터 판독 장비와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장하거나 리트리브(retrieve)하는 임의의 다른 디바이스, 또는 이들의 임의의 조합과 같은 원격 유닛들일 수 있다. 도 8은 개시물의 교지들에 따른 원격 유닛들을 예시하나, 개시물은 이러한 예시적인 예시된 유닛들로 제한되지 않는다. 개시물의 실시예들은 메모리 및 온-칩 회로를 포함하는 활성 집적 회로를 포함하는 임의의 디바이스에서 적절히 이용될 수 있다.
따라서, 도 1의 멀티-다이 디바이스(100), 도 3의 멀티-다이 디바이스(300), 또는 도 4의 멀티-다이 디바이스(400)는 예시적 프로세스(800)에 설명되는 바와 같이 제조되고, 프로세싱되고, 전자 디바이스에 통합될 수 있다. 도 1-6에 대하여 개시되는 실시예들의 하나 또는 그 초과의 양상들은 연구 컴퓨터(806)의 메모리(810), 설계 컴퓨터(814)의 메모리(818), 컴퓨터(846)의 메모리(850), 보드 어셈블리 프로세스(854)에서와 같이 다양한 스테이지들에서 사용되는 하나 또는 그 초과의 다른 컴퓨터들 또는 프로세서들(미도시)의 메모리에 저장될 뿐 아니라, 라이브러리 파일(812), GDSⅡ 파일(826) 및 GERBER 파일(852) 내와 같이, 다양한 프로세싱 스테이지들에서 포함될 수 있으며, 또한 마스크(832), 다이(836), 패키지(840), PCA(858), 프로토타입 회로들 또는 디바이스들(미도시)과 같은 다른 물건들, 또는 이들의 임의의 조합과 같은 하나 또는 그 초과의 다른 물리적 실시예들에 통합될 수 있다. 예를 들어, GDSⅡ 파일(826) 또는 제조 프로세스(828)는 컴퓨터에 의하여 실행가능한 명령들을 저장하는 컴퓨터 판독가능 유형 매체를 포함할 수 있으며, 상기 명령들은 도 1의 멀티-다이 디바이스(100), 도 3의 멀티-다이 디바이스(300), 또는 도 4의 멀티-다이 디바이스(400)의 형성을 개시하기 위해 컴퓨터에 의하여 실행가능한 명령들을 포함한다. 물리적 디바이스 설계로부터 최종 물건으로의 제작의 다양한 대표적 스테이지들이 도시되나, 다른 실시예들에서는 더 적은 개수의 스테이지들이 사용될 수 있거나, 부가적인 스테이지들이 포함될 수 있다. 유사하게, 프로세스(800)는 단일 엔티티에 의하여 또는 프로세스(800)의 다양한 스테이지들을 수행하는 하나 또는 그 초과의 엔티티들에 의하여 수행될 수 있다.
당업자들은 본 명세서에 개시된 실시예들에 관련하여 설명된 다양한 예시적인 논리 블록들, 구성들, 모듈들, 회로들 및 방법 단계들은 전자 하드웨어, 프로세싱 유닛에 의하여 실행되는 컴퓨터 소프트웨어, 또는 이 둘의 조합으로 구현될 수 있다는 것을 추가로 인할 것이다. 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들 및 단계들은 일반적으로 그 기능성과 관련하여 앞서 설명되었다. 이러한 기능성이 하드웨어로 구현되는지 또는 실행가능한 프로세싱 명령들로 구현되는지는 전체 시스템에 부과된 특정 애플리케이션 및 설계 제약들에 좌우된다. 당업자들은 설명된 기능성을 각각의 특정 애플리케이션마다 가변 방식들로 구현할 수도 있지만, 이러한 구현 결정들이, 본 개시물의 범위를 벗어나게 하는 것으로 해석되지 않아야 한다.
본 명세서에 개시되는 실시예들과 함께 설명되는 방법 또는 알고리즘의 단계들은 직접 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 조합으로 구현될 수 있다. 소프트웨어 모듈은 랜덤 액세스 메모리(RAM), 자기저항 랜덤 액세스 메모리(MRAM), 스핀 토크 전달 자기저항 랜덤 액세스 메모리(STT MRAM), 플래시 메모리, 판독-전용 메모리(ROM), 프로그램가능 판독-전용 메모리(PROM), 소거가능 프로그램가능 판독-전용 메모리(EPROM), 전기적 소거가능 프로그램가능 판독-전용 메모리(EEPROM), 레지스터들, 하드디스크, 착탈식 디스크, 콤팩트 디스크 판독-전용 메모리(CD-ROM), 또는 본 기술분야에 공지된 임의의 다른 형태의 저장 매체에 상주할 수 있다. 예시적인 저장 매체는 프로세서가 저장 매체로부터 정보를 읽고 저장 매체에 정보를 기록할 수 있도록 프로세서에 연결된다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장 매체는 주문형 반도체(ASIC)에 상주할 수 있다. ASIC는 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수 있다. 대안으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말에 개별 컴포넌트들로서 상주할 수 있다.
개시된 실시예들의 이전 설명은 본 기술분야의 임의의 당업자들이 개시된 실시예들을 제작 또는 사용할 수 있도록 제공된다. 이들 실시예에 대한 다양한 변형들이 본 기술분야의 당업자들에게 쉽게 명백해질 것이며, 본 명세서에 정의된 원리들은 개시물의 범위를 벗어나지 않고 다른 실시예들에 적용될 수 있다. 따라서, 본 개시물은 본 명세서에 도시된 실시예들로 제한되는 것으로 의도되는 것이 아니라 하기의 청구항들에 의하여 정의되는 바와 같은 원리들 및 신규한 특징들에 부합하는 가장 넓은 범위에 따르는 것이다.

Claims (41)

  1. 반도체 디바이스로서,
    다이(die)를 포함하며,
    상기 다이는,
    적어도 하나의 쓰루 실리콘 비아(through silicon via)의 제 1 세트를 포함하는 칩 통신 구조물의 일부(portion) － 상기 제 1 세트의 각각의 비아는 칩 선택 신호 및 다른 데이터를 전송하도록 구성됨 －; 및
    열(column)들로 배치되는 적어도 3개의 쓰루 실리콘 비아들의 제 2 세트를 포함하는 칩 식별자 구조물의 일부 － 상기 제 2 세트의 쓰루 실리콘 비아들은 외부 전기 콘택(external electrical contact)들의 세트의 대응하는 외부 전기 콘택에 각각 고정 배선(hard wired)되고, 상기 외부 전기 콘택들의 세트의 각각의 외부 전기 콘택은 전압 소스 또는 접지에 연결됨 － 를 포함하며,
    상기 제 2 세트의 적어도 3개의 쓰루 실리콘 비아들의 각각의 비아는 상기 칩 식별자 구조물의 다른 다이의 상이한 열의 쓰루 실리콘 비아에 연결되도록 구성되는 패드에 연결되고,
    상기 다이는 상기 제 2 세트의 적어도 3개의 쓰루 실리콘 비아들 중 특정 쓰루 실리콘 비아가 상기 전압 소스에 접속되는지 아니면 상기 접지에 접속되는지에 기초하여 고유하게 선택되는,
    반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 다이 상의 칩 식별 디코딩 로직을 더 포함하며,
    상기 칩 식별 디코딩 로직은 상기 칩 식별자 구조물에 연결되는, 반도체 디바이스.
  3. 제 1 항에 있어서,
    호스트 디바이스에 대한 인터페이스를 더 포함하는, 반도체 디바이스.
  4. 제 3 항에 있어서,
    상기 호스트 디바이스는 개별 디바이스 또는 마더 다이(mother die)인, 반도체 디바이스.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 전압 소스 또는 상기 접지는 패키지 기판 또는 마더 다이로부터 수용(receive)되는, 반도체 디바이스.
  7. 제 2 항에 있어서,
    상기 칩 식별 디코딩 로직을 포함하며 상기 칩 선택 신호에 응답하는 칩 식별자 선택 로직을 더 포함하는, 반도체 디바이스.
  8. 제 7 항에 있어서,
    상기 칩 식별자 선택 로직은 상기 칩 식별자 구조물 내의 상기 적어도 3개의 쓰루 실리콘 비아들의 제 2 세트에서 상기 전압 소스 또는 상기 접지를 검출하고, 상기 적어도 3개의 쓰루 실리콘 비아들의 제 2 세트의 적어도 하나의 쓰루 실리콘 비아는 상기 적어도 3개의 쓰루 실리콘 비아들의 제 2 세트의 다른 쓰루 실리콘 비아들과 상이한 신호를 전송하는, 반도체 디바이스.
  9. 제 1 항에 있어서,
    상기 다이가 통합(integrate)되는, 셋탑 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인용 디지털 단말(PDA), 고정 위치 데이터 유닛 또는 컴퓨터 중 적어도 하나를 더 포함하는, 반도체 디바이스.
  10. 멀티-다이 적층형(stacked) 반도체 디바이스로서,
    적어도 2개의 다이들의 스택을 포함하며,
    각각의 다이는,
    열들로 배치되는 적어도 3개의 쓰루 실리콘 비아들의 제 1 세트를 포함하는 칩 식별자 구조물의 일부 － 상기 제 1 세트의 쓰루 실리콘 비아들은 외부 전기 콘택들의 제 1 세트의 제 1 대응하는 외부 전기 콘택에 각각 고정 배선되고, 상기 외부 전기 콘택들의 제 1 세트의 각각의 외부 전기 콘택은 접지 또는 전압 소스에 연결되며, 그리고 상기 제 1 세트의 적어도 3개의 쓰루 실리콘 비아들의 각각의 비아는 상기 칩 식별자 구조물의 다른 다이의 상이한 열의 쓰루 실리콘 비아에 연결되도록 구성되는 패드에 연결됨 －; 및
    적어도 하나의 쓰루 실리콘 비아의 제 2 세트를 포함하는 칩 통신 구조물의 일부 － 상기 제 2 세트의 각각의 비아는 외부 전기 콘택들의 제 2 세트의 제 2 대응하는 외부 전기 콘택에 고정 배선됨 － 를 포함하고,
    상기 각각의 다이는 상기 제 1 세트의 적어도 3개의 쓰루 실리콘 비아들 중 특정 쓰루 실리콘 비아가 상기 접지에 접속되는지 아니면 상기 전압 소스에 접속되는지에 기초하여 고유하게 선택되는,
    멀티-다이 적층형 반도체 디바이스.
  11. 삭제
  12. 제 10 항에 있어서,
    상기 적어도 2개의 다이들의 스택이 통합되는, 셋탑 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인용 디지털 단말(PDA), 고정 위치 데이터 유닛 또는 컴퓨터 중 적어도 하나를 더 포함하는, 멀티-다이 적층형 반도체 디바이스.
  13. 적층형 멀티-다이 반도체 디바이스를 제조하는 방법으로서,
    제 1 다이를 형성하는 단계 － 상기 제 1 다이는,
    열들로 배치되는 적어도 3개의 쓰루 실리콘 비아들의 제 1 세트를 포함하는 칩 식별자 구조물의 일부 － 상기 제 1 세트의 쓰루 실리콘 비아들은 외부 전기 콘택들의 세트의 대응하는 외부 전기 콘택에 각각 고정 배선됨 －;
    상기 칩 식별자 구조물의 일부에 연결되는 칩 식별자 선택 로직; 및
    상기 칩 식별자 선택 로직에 연결되는 적어도 하나의 쓰루 실리콘 비아의 제 2 세트를 포함하는 칩 통신 구조물의 일부 ― 상기 제 2 세트의 각각의 비아는 칩 선택 신호 및 다른 데이터를 전송하도록 구성됨 ―
    를 포함함 ―; 및
    상기 외부 전기 콘택들의 세트 내의 각각의 외부 전기 콘택을 전압 소스 또는 접지에 연결하는 단계 ― 상기 제 1 세트의 적어도 3개의 쓰루 실리콘 비아들의 각각의 비아는 상기 칩 식별자 구조물의 제 2 다이의 상이한 열의 쓰루 실리콘 비아에 연결되도록 구성되는 패드에 연결됨 ― 를 포함하고,
    상기 제 1 다이는 상기 제 1 세트의 적어도 3개의 쓰루 실리콘 비아들 중 특정 쓰루 실리콘 비아가 상기 전압 소스에 접속되는지 아니면 상기 접지에 접속되는지에 기초하여 고유하게 선택되는,
    적층형 멀티-다이 반도체 디바이스를 제조하는 방법.
  14. 삭제
  15. 삭제
  16. 제 13 항에 있어서,
    상기 제 1 다이는 다수의 쓰루 실리콘 비아들을 포함하는 공통 액세스 채널 구조물을 더 포함하는, 적층형 멀티-다이 반도체 디바이스를 제조하는 방법.
  17. 제 13 항에 있어서,
    상기 전압 소스 및 상기 접지를 공급하는 패키지 기판 상에 상기 제 1 다이를 형성하는 단계를 더 포함하며,
    상기 패키지 기판은 상기 제 1 다이에 대향되는(opposite) 상기 패키지 기판의 일면 상에 형성되는 다수의 패키지 볼들을 가지며, 상기 다수의 패키지 볼들은 적어도 하나의 칩 선택 패키지 볼을 포함하며, 상기 적어도 하나의 칩 선택 패키지 볼의 각각의 칩 선택 패키지 볼은 상기 적어도 하나의 쓰루 실리콘 비아의 제 2 세트의 대응하는 쓰루 실리콘 비아에 연결되는, 적층형 멀티-다이 반도체 디바이스를 제조하는 방법.
  18. 제 13 항에 있어서,
    상기 제 1 다이는 메모리 다이인, 적층형 멀티-다이 반도체 디바이스를 제조하는 방법.
  19. 제 13 항에 있어서,
    상기 전압 소스 및 상기 접지를 공급하는 마더 다이 상에 상기 제 1 다이를 형성하는 단계를 더 포함하며,
    상기 마더 다이는,
    상기 적어도 3개의 쓰루 실리콘 비아들의 제 1 세트에 연결되는 적어도 3개의 쓰루 실리콘 비아들의 제 3 세트; 및
    상기 적어도 하나의 쓰루 실리콘 비아의 제 2 세트에 연결되는 적어도 하나의 쓰루 실리콘 비아의 제 4 세트를 포함하는, 적층형 멀티-다이 반도체 디바이스를 제조하는 방법.
  20. 제 19 항에 있어서,
    상기 마더 다이는 로직 칩을 포함하고, 상기 제 1 다이는 메모리 다이를 포함하고, 상기 적어도 하나의 쓰루 실리콘 비아의 제 4 세트는 상기 마더 다이의 메모리 채널 물리적 계층에 연결되는, 적층형 멀티-다이 반도체 디바이스를 제조하는 방법.
  21. 제 13 항에 있어서,
    상기 제 1 다이 및 상기 제 2 다이는 구조적으로 동일한 회로를 포함하는, 적층형 멀티-다이 반도체 디바이스를 제조하는 방법.
  22. 제 13 항에 있어서,
    상기 형성하는 단계 및 상기 연결하는 단계는 전자 디바이스에 통합되는 프로세서에 의하여 개시되는, 적층형 멀티-다이 반도체 디바이스를 제조하는 방법.
  23. 제 13 항에 있어서,
    상기 제 1 다이를 셋탑 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인용 디지털 단말(PDA), 고정 위치 데이터 유닛 또는 컴퓨터 중 적어도 하나로 통합하는 단계를 더 포함하는, 적층형 멀티-다이 반도체 디바이스를 제조하는 방법.
  24. 반도체 디바이스를 제조하는 방법으로서,
    제 1 다이를 형성하기 위한 단계 － 상기 제 1 다이는,
    열들로 배치되는 적어도 3개의 쓰루 실리콘 비아들의 제 1 세트를 포함하는 칩 식별자 구조물의 일부 － 상기 제 1 세트의 쓰루 실리콘 비아들은 외부 전기 콘택들의 세트의 대응하는 외부 전기 콘택에 각각 고정 배선됨 －;
    상기 칩 식별자 구조물의 일부에 연결되는 칩 식별자 선택 로직; 및
    상기 칩 식별자 선택 로직에 연결되는 적어도 하나의 쓰루 실리콘 비아의 제 2 세트를 포함하는 칩 통신 구조물의 일부 ― 상기 제 2 세트의 각각의 비아는 칩 선택 신호 및 다른 데이터를 전송하도록 구성됨 ―
    를 포함함 ―; 및
    상기 외부 전기 콘택들의 세트 내의 각각의 외부 전기 콘택을 전압 소스 또는 접지에 연결하기 위한 단계 ― 상기 제 1 세트의 적어도 3개의 쓰루 실리콘 비아들의 각각의 비아는 상기 칩 식별자 구조물의 제 2 다이의 상이한 열의 쓰루 실리콘 비아에 연결되도록 구성되는 패드에 연결됨 ― 를 포함하고,
    상기 제 1 다이는 상기 제 1 세트의 적어도 3개의 쓰루 실리콘 비아들 중 특정 쓰루 실리콘 비아가 상기 전압 소스에 접속되는지 아니면 상기 접지에 접속되는지에 기초하여 고유하게 선택되는,
    반도체 디바이스를 제조하는 방법.
  25. 제 24 항에 있어서,
    상기 형성하기 위한 단계 및 상기 연결하기 위한 단계는 전자 디바이스에 통합되는 프로세서에 의하여 개시되는, 반도체 디바이스를 제조하는 방법.
  26. 반도체 디바이스를 제조하는 방법으로서,
    반도체 디바이스의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 수신하는 단계 ― 상기 반도체 디바이스는 적어도 2개의 다이들의 스택을 포함하며,
    각각의 다이는,
    열들로 배치되는 적어도 3개의 쓰루 실리콘 비아들의 제 1 세트를 포함하는 칩 식별자 구조물의 일부 － 상기 제 1 세트의 쓰루 실리콘 비아들은 외부 전기 콘택들의 제 1 세트의 제 1 대응하는 외부 전기 콘택에 각각 고정 배선되고, 상기 외부 전기 콘택들의 제 1 세트의 각각의 외부 전기 콘택은 접지 또는 전압 소스에 연결되며, 그리고 상기 제 1 세트의 적어도 3개의 쓰루 실리콘 비아들의 각각의 비아는 상기 칩 식별자 구조물의 다른 다이의 상이한 열의 쓰루 실리콘 비아에 연결되도록 구성되는 패드에 연결됨 －; 및
    적어도 하나의 쓰루 실리콘 비아의 제 2 세트를 포함하는 칩 통신 구조물의 일부 － 상기 제 2 세트의 각각의 비아는 외부 전기 콘택들의 제 2 세트의 제 2 대응하는 외부 전기 콘택에 고정 배선됨 － 를 포함함 －;
    파일 포맷에 따르도록 상기 설계 정보를 변환하는 단계; 및
    상기 변환된 설계 정보를 포함하는 데이터 파일을 생성하는 단계를 포함하고,
    상기 각각의 다이는 상기 제 1 세트의 적어도 3개의 쓰루 실리콘 비아들 중 특정 쓰루 실리콘 비아가 상기 접지에 접속되는지 아니면 상기 전압 소스에 접속되는지에 기초하여 고유하게 선택되는,
    반도체 디바이스를 제조하는 방법.
  27. 제 26 항에 있어서,
    상기 데이터 파일은 GDSⅡ 포맷을 포함하는, 반도체 디바이스를 제조하는 방법.
  28. 반도체 디바이스를 제조하는 방법으로서,
    반도체 디바이스에 대응하는 설계 정보를 포함하는 데이터 파일을 수신하는 단계; 및
    상기 설계 정보에 따라 상기 반도체 디바이스를 제조하는 단계를 포함하며,
    상기 반도체 디바이스는 적어도 2개의 다이들의 스택을 포함하며,
    각각의 다이는,
    열들로 배치되는 적어도 3개의 쓰루 실리콘 비아들의 제 1 세트를 포함하는 칩 식별자 구조물의 일부 － 상기 제 1 세트의 쓰루 실리콘 비아들은 외부 전기 콘택들의 제 1 세트의 제 1 대응하는 외부 전기 콘택에 각각 고정 배선되고, 상기 외부 전기 콘택들의 제 1 세트의 각각의 외부 전기 콘택은 접지 또는 전압 소스에 연결되며, 그리고 상기 제 1 세트의 적어도 3개의 쓰루 실리콘 비아들의 각각의 비아는 상기 칩 식별자 구조물의 다른 다이의 상이한 열의 쓰루 실리콘 비아에 연결되도록 구성되는 패드에 연결됨 －; 및
    적어도 하나의 쓰루 실리콘 비아의 제 2 세트를 포함하는 칩 통신 구조물의 일부 － 상기 제 2 세트의 각각의 비아는 외부 전기 콘택들의 제 2 세트의 제 2 대응하는 외부 전기 콘택에 고정 배선됨 － 를 포함하고,
    상기 각각의 다이는 상기 제 1 세트의 적어도 3개의 쓰루 실리콘 비아들 중 특정 쓰루 실리콘 비아가 상기 접지에 접속되는지 아니면 상기 전압 소스에 접속되는지에 기초하여 고유하게 선택되는,
    반도체 디바이스를 제조하는 방법.
  29. 제 28 항에 있어서,
    상기 데이터 파일은 GDSⅡ 포맷을 갖는, 반도체 디바이스를 제조하는 방법.
  30. 반도체 디바이스를 제조하는 방법으로서,
    회로 보드 상에 패키징된 반도체 디바이스의 물리적 위치설정(positioning) 정보를 포함하는 설계 정보를 수신하는 단계; 및
    데이터 파일을 생성하기 위하여 상기 설계 정보를 변환하는 단계를 포함하며,
    상기 패키징된 반도체 디바이스는 적어도 2개의 다이들의 스택을 포함하는 반도체 구조물을 포함하며,
    각각의 다이는,
    열들로 배치되는 적어도 3개의 쓰루 실리콘 비아들의 제 1 세트를 포함하는 칩 식별자 구조물의 일부 － 상기 제 1 세트의 쓰루 실리콘 비아들은 외부 전기 콘택들의 제 1 세트의 제 1 대응하는 외부 전기 콘택에 각각 고정 배선되고, 상기 외부 전기 콘택들의 제 1 세트의 각각의 외부 전기 콘택은 접지 또는 전압 소스에 연결되며, 그리고 상기 제 1 세트의 적어도 3개의 쓰루 실리콘 비아들의 각각의 비아는 상기 칩 식별자 구조물의 다른 다이의 상이한 열의 쓰루 실리콘 비아에 연결되도록 구성되는 패드에 연결됨 －; 및
    적어도 하나의 쓰루 실리콘 비아의 제 2 세트를 포함하는 칩 통신 구조물의 일부 － 상기 제 2 세트의 각각의 비아는 외부 전기 콘택들의 제 2 세트의 제 2 대응하는 외부 전기 콘택에 고정 배선됨 － 를 포함하고,
    상기 각각의 다이는 상기 제 1 세트의 적어도 3개의 쓰루 실리콘 비아들 중 특정 쓰루 실리콘 비아가 상기 접지에 접속되는지 아니면 상기 전압 소스에 접속되는지에 기초하여 고유하게 선택되는,
    반도체 디바이스를 제조하는 방법.
  31. 제 30 항에 있어서,
    상기 데이터 파일은 GERBER 포맷을 갖는, 반도체 디바이스를 제조하는 방법.
  32. 반도체 디바이스를 제조하는 방법으로서,
    회로 보드상에 패키징된 반도체 디바이스의 물리적 위치설정 정보를 포함하는 설계 정보를 포함하는 데이터 파일을 수신하는 단계; 및
    상기 설계 정보에 따라 상기 패키징된 반도체 디바이스를 수용하도록 구성되는 상기 회로 보드를 제조하는 단계를 포함하며,
    상기 패키징된 반도체 디바이스는 적어도 2개의 다이들의 스택을 포함하는 반도체 구조물을 포함하며,
    각각의 다이는,
    열들로 배치되는 적어도 3개의 쓰루 실리콘 비아들의 제 1 세트를 포함하는 칩 식별자 구조물의 일부 － 상기 제 1 세트의 쓰루 실리콘 비아들은 외부 전기 콘택들의 제 1 세트의 제 1 대응하는 외부 전기 콘택에 각각 고정 배선되고, 상기 외부 전기 콘택들의 제 1 세트의 각각의 외부 전기 콘택은 접지 또는 전압 소스에 연결되며, 그리고 상기 제 1 세트의 적어도 3개의 쓰루 실리콘 비아들의 각각의 비아는 상기 칩 식별자 구조물의 다른 다이의 상이한 열의 쓰루 실리콘 비아에 연결되도록 구성되는 패드에 연결됨 －; 및
    적어도 하나의 쓰루 실리콘 비아의 제 2 세트를 포함하는 칩 통신 구조물의 일부 － 상기 제 2 세트의 각각의 비아는 외부 전기 콘택들의 제 2 세트의 제 2 대응하는 외부 전기 콘택에 고정 배선됨 － 를 포함하고,
    상기 각각의 다이는 상기 제 1 세트의 적어도 3개의 쓰루 실리콘 비아들 중 특정 쓰루 실리콘 비아가 상기 접지에 접속되는지 아니면 상기 전압 소스에 접속되는지에 기초하여 고유하게 선택되는,
    반도체 디바이스를 제조하는 방법.
  33. 제 32 항에 있어서,
    상기 데이터 파일은 GERBER 포맷을 갖는, 반도체 디바이스를 제조하는 방법.
  34. 제 32 항에 있어서,
    상기 회로 보드를 셋탑 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인용 디지털 단말(PDA), 고정 위치 데이터 유닛 또는 컴퓨터 중 적어도 하나로 통합하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  35. 멀티-다이 적층형 반도체 디바이스로서,
    제 1 다이를 포함하며,
    상기 제 1 다이는,
    적어도 하나의 쓰루 실리콘 비아의 제 1 세트를 포함하는 칩과 통신하기 위한 수단 － 상기 제 1 세트의 각각의 비아는 칩 선택 신호 및 다른 데이터를 전송하도록 구성됨 －; 및
    열들로 배치되는 적어도 3개의 쓰루 실리콘 비아들의 제 2 세트를 포함하는 칩을 식별하기 위한 수단 － 상기 제 2 세트의 쓰루 실리콘 비아들은 외부 전기 콘택을 만들기 위한 수단의 세트의 대응하는 외부 전기 콘택을 만들기 위한 수단에 각각 고정 배선되고, 상기 외부 전기 콘택을 만들기 위한 수단의 세트의 각각의 외부 전기 콘택을 만들기 위한 수단은 접지 또는 전압 소스에 연결됨 － 를 포함하며,
    상기 적어도 3개의 쓰루 실리콘 비아들의 각각의 비아는 칩 식별자 구조물을 형성하기 위해 제 2 다이의 상이한 열의 쓰루 실리콘 비아에 연결되도록 구성되는 패드에 연결되고,
    상기 제 1 다이는 상기 제 2 세트의 적어도 3개의 쓰루 실리콘 비아들 중 특정 쓰루 실리콘 비아가 상기 접지에 접속되는지 아니면 상기 전압 소스에 접속되는지에 기초하여 고유하게 선택되는,
    멀티-다이 적층형 반도체 디바이스.
  36. 삭제
  37. 제 35 항에 있어서,
    상기 제 1 다이가 통합되는, 셋탑 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인용 디지털 단말(PDA), 고정 위치 데이터 유닛 또는 컴퓨터 중 적어도 하나를 더 포함하는, 멀티-다이 적층형 반도체 디바이스.
  38. 컴퓨터에 의하여 실행가능한 명령들을 저장하는 컴퓨터 판독가능 유형(tangible) 매체로서,
    상기 명령들은,
    제 1 다이의 형성을 개시하도록 상기 컴퓨터에 의하여 실행가능한 명령들 ― 상기 제 1 다이는,
    열들로 배치되는 적어도 3개의 쓰루 실리콘 비아들의 제 1 세트를 포함하는 칩 식별자 구조물의 일부 － 상기 제 1 세트의 쓰루 실리콘 비아들은 외부 전기 콘택들의 세트의 대응하는 외부 전기 콘택에 각각 고정 배선됨 －;
    상기 칩 식별자 구조물의 일부에 연결되는 칩 식별자 선택 로직; 및
    상기 칩 식별자 선택 로직에 연결되는 적어도 하나의 쓰루 실리콘 비아의 제 2 세트를 포함하는 칩 통신 구조물의 일부 ― 상기 제 2 세트의 각각의 비아는 칩 선택 신호 및 다른 데이터를 전송하도록 구성됨 ―
    를 포함함 ―; 및
    상기 외부 전기 콘택들의 세트 내의 각각의 외부 전기 콘택을 전압 소스 또는 접지에 연결하는 것을 개시하도록 상기 컴퓨터에 의하여 실행가능한 명령들 ― 상기 제 1 세트의 적어도 3개의 쓰루 실리콘 비아들의 각각의 비아는 상기 칩 식별자 구조물의 제 2 다이의 상이한 열의 쓰루 실리콘 비아에 연결되도록 구성되는 패드에 연결됨 ― 를 포함하고,
    상기 제 1 다이는 상기 제 1 세트의 적어도 3개의 쓰루 실리콘 비아들 중 특정 쓰루 실리콘 비아가 상기 전압 소스에 접속되는지 아니면 상기 접지에 접속되는지에 기초하여 고유하게 선택되는,
    컴퓨터 판독가능 유형 매체.
  39. 칩 식별자 신호에 기초하여 다이를 식별하는 방법으로서,
    적어도 2개의 다이들의 스택의 제 1 다이의 칩 식별자 구조물의 일부에서 칩 식별자 신호를 수신하는 단계 ― 상기 칩 식별자 신호는 상기 적어도 2개의 다이들의 스택 내에서 상기 제 1 다이의 위치에 기초하여 생성되고, 상기 칩 식별자 구조물은 열들로 배치되는 적어도 3개의 쓰루 실리콘 비아들의 제 1 세트를 포함하고, 상기 제 1 세트의 쓰루 실리콘 비아들은 외부 전기 콘택들의 세트의 대응하는 외부 전기 콘택에 각각 고정 배선되고, 상기 제 1 세트의 적어도 3개의 쓰루 실리콘 비아들의 각각의 비아는 상기 칩 식별자 구조물의 제 2 다이의 상이한 열의 쓰루 실리콘 비아에 연결되도록 구성되는 패드에 연결됨 ―; 및
    상기 칩 식별자 신호에 기초하여, 상기 제 1 다이가 칩 통신 신호에 대응하는 특정 다이인지 여부를 결정하는 단계 ― 상기 칩 식별자 신호는 전압 소스로부터의 신호 또는 접지로부터의 신호를 포함하고, 그리고 상기 제 1 다이는 상기 제 1 세트의 적어도 3개의 쓰루 실리콘 비아들 중 특정 쓰루 실리콘 비아가 상기 전압 소스에 접속되는지 아니면 상기 접지에 접속되는지에 기초하여 결정됨 ― 를 포함하고,
    상기 제 1 다이는 적어도 하나의 쓰루 실리콘 비아(TSV)의 제 2 세트를 포함하는 칩 통신 구조물의 일부를 포함하는,
    칩 식별자 신호에 기초하여 다이를 식별하는 방법.
  40. 제 39 항에 있어서,
    상기 칩 식별자 신호의 적어도 일부는 상기 제 1 다이의 제 1 열의 제 1 TSV로부터 상기 제 2 다이의 제 2 열의 제 2 TSV에서 수신되는, 칩 식별자 신호에 기초하여 다이를 식별하는 방법.
  41. 삭제
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