JP2007096268A - 半導体ウェハの個々のチップを選択的に接続および設定するための方法および装置 - Google Patents

Abstract

【課題】一回の電源のＯＮ／ＯＦＦでウェハチップの設定を行う方法および装置を実現でき、さらに、電源のＯＮ／ＯＦＦを利用しなくてもウェハテスト中にチップのパラメータの調整を行うことが可能になる方法及びシステムを実現する。
【解決手段】テスト用の各ウェハチップのプログラムで制御可能なチップレジスタに固有の識別子を割り当て（ステップ５２）、その識別子に基づき選択されたチップのチップレジスタ内に、それぞれに対応して決定されたパラメータ（ステップ５４）の値を格納する。所望のパラメータが設定された各チップは、パラメータの設定（ステップ５６）を評価するテストを並行して同時にうける。
【選択図】図２

Description

発明の詳細な説明

〔発明の背景〕
［１．技術分野］
本発明は、半導体ウェハのテストに関するものであり、特に、ウェハレベルテスト用の半導体ウェハの個々のチップの選択的な接続および設定に関するものである。

〔２．従来技術の検討〕
一般的に、半導体ウェハは、複数のチップまたは回路を含んでいる（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）ウェハは５００個のチップを含んでいる）。これらのチップまたは回路は、パッケージおよび実装する前にテストされる。各チップは、チップレジスタの値を変えることにより、一時的に内部電圧および他の設定を調整する。レジスタの設定が最適化されると、上記の値は、レジスタの値を調整できる金属ヒューズを使用できなくすることにより、レジスタに恒久的に格納される。

（例えば、レジスタ設定を恒久的に格納する前の）ウェハレベルをテストしている間、チップの内部電圧または他の設定が調整され、パラメータまたは機能のテストが行われる。各チップは、並行して同時にテストされるので、通常同じレジスタ設定を受信する。このパラメータの調整によって、レジスタ設定を恒久的に格納した後であっても、同じ状況でチップをテストすることが可能になる。しかし、チップの様々な特性（例えば、測定された内部電圧など）は、プロセス変動によって変化する可能性がある。例えば、１つのチップは、１．０Ｖの内部電圧を有する一方で、もう一方のチップは、１．１Ｖの内部電圧を有する可能性がある。

この変動を最小限に抑えるために、各チップを個々に調整または設定する必要がある。しかし、チップは上記したように並行して同時にテストされるので、各チップは、同じレジスタ設定を受信する。したがって、変動を緩和するために各チップを個々に調整することができない。

従来技術では、この問題を克服するための、個々のウェハチップが様々なレジスタ設定を受信できる技術を提示している。初めに、ウェハレベルのテストでは、様々なテストモード命令を利用している。これらの命令は、チップのテストを開始および制御するために、チップによって認識される。これらの命令は、通常、ウェハテスト装置から発せられる。例えば、値をチップレジスタに格納できるようにするＭＲＳ（mode register set）命令が用いられる。さらに、アクティブ命令は、アクティブ状態（例えば、非テストモード状態）でのチップの位置づけに用いられ、このチップは、ＭＲＳ命令および他のテストモード命令を無視する（例えば、チップレジスタは、このチップがアクティブ状態にある間には調整されない）。

個々のチップの設定を調整するために、初めに、各チップへの電力の供給を止める。続いて、第１チップを選択し、そのチップに電力を供給する。そして、対応するレジスタ設定を第１チップに行うためのＭＲＳ命令が発せられる。残りのチップへの電力の供給の停止、または残りのチップの使用を禁止させるので、選択されたチップに所望の設定が行われる。続いて、アクティブ状態に移行するために、第１チップにはアクティブ命令が発せられる。これにより、上記設定の行われたチップは、上述したようにして他のチップを設定する次のＭＲＳ命令を無視することができる。残りのチップは、上述したのと実質的に同じようにして、選択されたチップがＭＲＳ命令を介して所望の設定を受信することによって設定が行われる。（例えば、既に設定が行われて）アクティブ状態にあるか、または（例えば、まだ設定が行われておらず）電力が不足しているために使用が禁止されたかのいずれかの他のチップは、選択されたチップのためのＭＲＳ命令を無視する。これにより、単一のチップの設定を一度に行うことができる。そして、チップのそれぞれが所望の設定を受信したら、設定を評価するために、パラメータの測定または機能テストがチップ上で同時に実行される。

上記の従来技術には、いくつかの不都合な点がある。特に、上記の従来技術は、チップの電源のＯＮおよびＯＦＦを前提としている。言い換えると、このチップは、テストを行うために各パラメータを設定する前に、電源をＯＦＦおよびＯＮにする必要があり、したがって、ウェハテストを実行する時間および複雑さが増してしまうという問題点があった。

さらに、チップは通常、テスト時間を低減し、処理能力を高めるために、並行して同時にテストされる。アドレスおよび命令は、このタイプのテストモードでは、全てのチップで共有されているが、テスト情報（例えば、合格／不合格など）は各チップに固有である。したがって、各チップが専用の入出力（Ｉ／Ｏ）線を有する必要がある。ウェハテスト装置が、テストにチップＩ／Ｏ線を用いるために、一定量の使用可能な接触部を有しているので、各チップの専用のＩ／Ｏ線は、利用可能なテスト装置の接触部の使用を増加させ、並行して同時にテストされるチップの量を制限する。

〔発明の概要〕
本発明によれば、一回の電源のＯＮ／ＯＦＦでウェハチップの設定を行う方法および装置を実現できる。さらに、本発明によれば、電源のＯＮ／ＯＦＦを利用しなくてもウェハテスト中にチップのパラメータの調整を行うことが可能になる。詳細には、本発明ではテスト用の各ウェハチップにプログラムで制御可能な固有の識別子を割り当てている。いったん各チップに対応する識別子が割り当てられると、パラメータ値をチップレジスタに与えてチップの設定を行うための対応する識別子によって、上記チップをそれぞれ個々にアクセス可能にすることができる。続いて、上記設定されたチップは、パラメータの設定を評価するテストを並行して同時にうける。

加えて本発明では、チップが、データＩ／ＯピンまたはデータＩ／Ｏ線を共有することができるようになる。具体的には、チップは１つまたはそれ以上の他のチップと共有しているＩ／ＯピンまたはＩ／Ｏ線の利用を制御するために個々にアクセスすることが可能になる。ピンの数はテスト装置に対して一般的に固定されているため、各チップでテストに必要とされるピンの量が、並行して同時に行われるチップの量を限定している。しかしながら、Ｉ／ＯピンまたはＩ／Ｏ線を共有することにより各チップで必要とされる量を減らし、その結果、テスト装置がテストに利用可能なピンの数量を増やすとともに、より多量のチップを並行して同時にテストすることが可能になる。

本発明の前述した特徴点ならびに利点、およびさらなる特徴点ならびに利点は、続く明細書の実施形態の詳細な記述を考慮することにより明らかになるだろう。特に、様々な図が参照されている添付の図面も考慮すれば、適する構成部材を設計するのに役立つだろう。

〔図面の簡単な説明〕
図１Ａは、本発明のウェハの典型的なウェハテストシステムを個々に構成しているダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップを示す図である。

図１Ｂは、図１Ａのシステムによってテストされた典型的なＤＲＡＭチップを示すブロック図である。

図２は、ウェハのチップが本発明において個々に接続され、設定が行われる様子を示す手順のフローチャートである。

図３は、本発明のＩ／Ｏ線を共有しているウェハの典型的なＤＲＡＭチップを示す概略的なブロック図である。

〔好ましい実施形態の詳細な説明〕
本発明を用いた典型的なウェハテストシステムを、図１Ａに示す。特に、ウェハテストシステム２は、テストユニット１０と、コネクタ２０と、プローブカード３０とを含んでいる。このウェハテストシステムを、従来のあらゆるウェハテストシステムまたは従来のあらゆるウェハテストの構成を用いて実行してもよい。ウェハテストシステムの一例は、アメリカ特許番号６，８４５，４７８（Luong）に開示されている。本明細書では、上記の開示の全体を引用し、一部の記載を行っている。テストユニット１０は、プログラミングで制御可能なものであり、テストパターンと、発行テストモード命令と、一般的には制御テストとを生成するためのプロセッサを含んでいる。テストユニットは、コネクタ２０を介してプローブカード３０に結合されている。このプローブカードは、テスト用のウェハ４０上のチップ４２をつなぎ合わせるための一組のコンタクトセット（contact sets）３１を含んでいる。例えば、チップ４２は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）型チップであり、プローブカード３０は、８つのコンタクトセット３１を含んでいる。これらのコンタクトセット３１は、それらに対応する８つのチップ４２（１）〜４２（８）を同時にテストできるものである。しかし、これらのチップは、どのような型であってもよい（例えば、集積回路、論理回路、ゲート回路など）。一方、プローブカード３０は、適切な量のコンタクトセット３１を含んでいてもよい。プローブカード３０を用いて、上記チップとテストユニット１０との間で信号を伝送することができる。

典型的なＤＲＡＭチップ４２を、図１Ｂに示す。特に、チップ４２は、チップ選択線３２と、命令線３４と、データまたはＩ／Ｏ線３６と、アドレス線３８と、テストインターフェース４４とを含んでいる。該チップ選択線３２は、許可されているチップ４２に信号を供給する。このチップ選択線３２は、許可されているチップがテストを行っている間および通常動作している間に用いられる。命令線３４は、チップ４２の動作を制御するための命令を供給する。命令（例えば、ＭＯＤＥ ＲＥＧＩＳＴＥＲ ＳＥＴ（ＭＲＳ）など）が、テストを行っている間、チップによってテストユニット１０から受信されるか、または、外部装置が、通常動作中に、上記チップに命令（例えば、ＡＣＴＩＶＡＴＥ、ＰＲＥＣＨＡＲＧＥ、ＷＲＩＴＥ、ＲＥＡＤなど）を供給する。データ線３６は、テストを行っている間の、チップとテストユニットとの間、または、通常動作中のチップと外部装置との間に信号を伝送するための入力／出力（Ｉ／Ｏ）線として用いられる。アドレス線３８は、特定の記憶場所にアクセスできるように、テストを行っている間および通常動作中にアドレスをチップに供給する。テストインターフェース４４により、チップはテストモードに入ることが可能になり、テストユニット１０から受信されたテストモード命令に応じて様々な動作を実行できる。このチップは、テストの初期設定している間にテストユニットから受信された信号に応じて、テストモードに入る。

通常、複数のチップは、ウェハレベルテストを行っている間、同時にこれらのチップをテストするために、同時にプローブカード３０（図１Ａ）によって接触されている。各チップは、テストユニット１０によって供給された同じテスト信号（例えば、命令、アドレス、データなど）を受信、処理する。したがって、この技術は、個々のチップのアクセス可能性および設定を妨げる。なぜなら、各チップは、同じ信号を受信しているからである。本発明によれば、チップを設定するために個々にアクセスを行うことができるようになる。つまり、本発明により、設定を連続的（例えば、一度に１つのチップ）に実行できるようになり、一方、ウェハテストが、テスト時間の低減および処理能力の強化を維持するために、同時に実行される。テストユニット１０およびテストインターフェース４４は、各チップに単一のプログラムで制御可能な識別子を割り当て、パラメータ値を設定するために、以下に記載するように、テストモード命令（例えば、ＭＯＤＥ ＲＥＧＩＳＴＥＲ ＳＥＴ、ＴＭＩＤＳＥＴ、ＴＭＩＤＳＥＬＥＣＴ、ＳＥＴ ＰＡＲＡＭＥＴＥＲなど）を利用する。この単一のプログラムで制御可能な識別子は、以下に記載するように特定のチップを設定するために、上記特定のチップのレジスタに所望のパラメータ値を選択的に割り当てるために用いられる。

本発明は、選択されたチップによって信号が解釈されることを保証するために、複数のテストモード命令を用いることが好ましい。テストモード識別子セット命令（例えば、ＴＭＩＤＳＥＴ）は、識別子を特定のチップに割り当てるために、試験ユニット１０によって用いられる。この命令は、チップ４２がテストモードにあるときに発せられる。基本的には、テストユニット１０が、命令線３４にチップによって受信されるＭＲＳ命令を発する（図１Ａ）。テストモード識別子セット命令は、アドレス線３８を介して、チップ４２に供給される。このチップ４２がＭＲＳ命令を受信するとき、テストインターフェース４４は、アドレス線３８を調べ、テストモード識別子セット命令の存在に応じて適切な機能を実行する。アドレス線３８が十分な容量を有している場合、上記の特定の識別子は、テストモード識別子セット命令によって伝送され、チップレジスタに格納される。該識別子および命令に対してアドレス線３８が十分な容量を欠いている場合、該識別子は、次の伝送において、チップレジスタに格納するためにアドレス線３８に伝送される。該識別子を格納する上記の特定のレジスタは、予め決定されてもよいし、または、ＭＲＳ命令またはテストモード識別子セット命令によって指示されてもよい。

各チップが単一の識別子を受信すると、テストモード識別子選択命令（例えば、ＴＭＩＤＳＥＬＥＣＴ）が、特定の識別子によりチップを選択する目的で用いられる。上記特定されたチップの識別子に関するこの命令は、特定の識別子を有するチップに、次の信号を解釈するように導き、一方、様々な識別子を有する残りのチップに、これらの信号を無視するように導く。これにより、特定のチップに個々にアクセスを行わせることができる。基本的に、テストユニット１０は、命令線３４上のチップによって受信されるＭＲＳ命令を発する（図１Ａ）。テストモード識別子選択命令は、アドレス線３８を介してチップ４２に供給される。チップ４２がＭＲＳ命令を受信すると、テストインターフェース４４は、アドレス線３８を調べ、テストモード識別子選択命令の存在に応じて適切な機能を実行する。アドレス線３８が十分な容量を有している場合、この特定のチップの識別子は、テストモード識別子選択命令によって伝送される。チップの識別子および命令に対してアドレス線３８が十分な容量を欠いている場合、チップの識別子は、次の伝送においてアドレス線３８に伝送される。

上記テストユニット１０は、ユーザが与えたテストシーケンスにしたがって、これらの命令を発し、一方、テストインターフェース４４は、これらの命令を解釈してそれらの機能を実行するように設定されている。このテストユニット１０およびテストインターフェースは、全ての適切なハードウェアモジュール（例えば、プロセッサ、回路、論理回路など）および／またはソフトウェアモジュールによって実現されていることにより、これらのタスクを実行できる。

さらに、テストユニット１０およびテストインターフェース４４は、他のテストモード命令用に設定されていてもよい。例えば、テストモード識別子読出し命令（例えば、ＴＭＩＤＲＥＡＤ）が、診断目的でチップの設定を検査するために、各チップから上記識別子を選択的に読み出すために用いられる。さらに、テストモード識別子リセット命令（例えば、ＴＭＩＤＲＥＳＥＴ）が、各チップの上記識別子をデフォルトまたは初期値（例えば、００００）に選択的にリセットするために用いられてもよい。これらの命令は、上述したのと基本的には同様にしてＭＲＳ命令とともに用いられてもよい。

本発明にしたがってウェハ４０のチップ４２を個々に設定する方法を、図２に示す。特に、並行して同時にテストするために、ウェハ４０（図１Ａ）上のチップ４２（１）〜４２（８）を選択する。選択されたチップの数は、プローブカード３０のコンタクトセット３１の数に相当する。これらのコンタクトセット３１は、それぞれ、ウェハ４０上の対応するチップ４２（２）〜４２（８）にそれぞれはめ込んである。ステップ５０では、初めに、接触テストを実行する。このテストは、テストユニット１０によって開始され、基本的には、ウェハテストシステム（例えば、プローブカード３０）とチップ４２（１）〜４２（８）とが適切に接触しているかを検査する。

上記ウェハテストシステムとチップとの間の適切な接触を確認すると、テストユニット１０が信号を供給してチップがテストモードに入ることができるようにし、テスト用の各チップ４２（１）〜４２（８）に、単一の識別子を割り当てる（ステップ５２）。この、単一の識別子をチップごとに一度に割り当てるために、識別子の割り当てを通常は連続で実行する。詳細には、各チップ４２（１）〜４２（８）への電力の供給が止まり（例えば、ＶＤＤ＝０Ｖ）、続いて、テストユニット１０によって、第１のチップ（例えば、チップ４２（１）、ＶＤＤ＝１．８Ｖ）が最初に使用できるようになる。このテストユニット１０は、テストモード識別子セット命令を発する（例えば、上述したように、ＭＯＤＥ ＲＥＧＩＳＴＥＲ ＳＥＴ命令がチップ命令線３４に与えられ、ＴＭＩＤＳＥＴがチップアドレス線３８に与えられる）。これにより、識別子（例えば、０００１）が第１のチップ（例えば、チップ４２（１））に割り当てられる。上記第１のチップは、テストインターフェース４４を介してこれらの命令を受信および解釈することにより、レジスタが上記の識別子を受信および格納できるようにする。選択された残りのチップ（例えば、４２（２）〜４２（８））は、電力不足のため使用できないので、これらのチップは、テストモード識別子セット命令を無視する。

続いて、テストユニット１０は、初期識別（例えば、００００）を有する第２チップ（例えば、チップ４２（２））にアクセスするために、テストモード識別子選択命令を発する（例えば、上述したように、ＭＯＤＥ ＲＥＧＩＳＴＥＲ ＳＥＴ命令がチップ命令線３４に与えられ、ＴＭＩＤＳＥＬＥＣＴ命令がチップアドレス線３８に与えられる）。この命令を、使用許可されたチップ（例えば、チップ４２（１）、４２（２））のテストインターフェース４４が受信および解釈し、上記指定されたチップによって次の信号（例えば、ＴＭＩＤＳＥＴおよび他の命令）を解釈できるようにするとともに、テスト中の上記使用許可されたチップのうちの残りのチップで次の信号が無視されるようにする。基本的に、上記のテストモード識別子選択命令は、識別子が割り当てられたチップが、それらのチップ以外のチップのための次のテストモード識別子セット命令を解釈することと、上記チップに割り当てられた識別子が上書きされることとを防止する。そして、上述したのと基本的に同様にして（例えば、ＭＯＤＥ ＲＥＧＩＳＴＥＲ ＳＥＴ命令、ＴＭＩＤＳＥＴ命令、および、ＴＭＩＤＳＥＬＥＣＴ命令を介して）、第２のチップ（例えば、チップ４２（２））および続くチップ（例えば、チップ４２（３）〜４２（８））に、識別子が割り当てられる。

これらのチップに識別子が割り当てられたら、各チップ４２（１）〜４２（８）が単一の識別子を含むことになり、テストユニット１０がこれらのチップのテストインターフェース４４に信号を供給する。これにより、該チップは、通常テスト動作用のテストモード識別子選択命令（例えば、ＴＭＩＤＳＥＬＥＣＴ）を利用できなくなる。このテストモード識別子選択命令を利用できなくなると、各チップは、各チップに割り当てられた識別子によらずに信号を受信および解釈することになる。チップ４２（１）〜４２（８）への識別子の典型的な割り当てについて、以下の表１および表２に示す。これらの表のチップ（例えば、チップ１〜チップ８）に対する標示は、それぞれチップ４２（１）〜４２（８）に対応しており、Ｖ_Ｘは、内部電圧パラメータを示している。

対応する識別子を格納しているチップレジスタがそれぞれプログラムで制御可能であるので、各チップ４２（１）〜４２（８）に単一の識別子を割り当てるあらゆる所望のやり方で、チップに識別子を割り当ててもよい。あるいは、共通の識別子を有するグループをなすチップに同じ設定を与えるために、複数のチップに、同じ識別子を割り当ててもよい。使用可能な識別子の数を、識別子を格納しているレジスタの寸法または容量を上げることによって増やしてもよい。

上記のチップの識別子を格納しているチップレジスタは、通常、揮発性であり、電力がなくなったり、電源を切ったりすると、割り当てられた識別子を失う。この割り当てられた識別子を維持するために、これらのチップは、あらゆる形態の不揮発性の記憶装置を使用することができる。この識別子は、金属ヒューズ（例えば、レーザーヒューズ）、電気のヒューズ、フラッシュメモリなどに格納されてもよい。このようにして、割り当てられた識別子はアクセスされ、該識別子は、上述したようにウェハテスト、および、製造プロセスのもっと後の段階での他のテスト（例えば、コンポーネントテスト、パッケージングなど）に用いられる。

識別子が割り当てられたら、テストユニット１０は、これらチップの選択線３２に適切な信号を供給することにより、各チップ４２（１）〜４２（８）を使用可能にする。これにより、該チップは、上記したようにテストモード識別子選択命令および他の命令を受信し、解釈できるようになる。１つのチップ用のパラメータを、ステップ５４において決定されたように設定するために、ステップ５６ではパラメータ値を上記チップに設定する。詳細には、所望のチップに対応する識別子（例えば、上記表１および表２に示したチップ４２（１）の０００１の識別）を有するテストユニット１０が、識別子選択命令を発する（例えば、上記したように、ＭＯＤＥ ＲＥＧＩＳＴＥＲ ＳＥＴ命令がチップ命令線３４に与えられ、ＴＭＩＤＳＥＴ命令が、チップアドレス線３８に与えられる）。この識別子を、識別子選択命令を有するチップアドレス線に伝送してもよいし、または、上記したように続く伝送時に伝送してもよい。次に、テストユニット１０が、セットパラメータ命令を発する。これにより、対応するチップレジスタ内に所望の値のパラメータ（例えば、電圧）を設定できる。上記識別子選択命令が上記所望のチップを指定するので、テスト用の上記チップの残りのチップ（例えば、チップ４２（２）〜４２（８））は、セットパラメータ命令を無視する。したがって、所望のチップ（例えば、チップ４２（１））内のレジスタのみが、所望のパラメータ値に設定される。また、テスト用の上記チップの残りのチップ（例えば、チップ４２（２）〜４２（８））のパラメータを、上述したのと同様にして（例えば、ＴＭＩＤＳＥＬＥＣＴおよびセットパラメータ命令を介して）設定してもよい。

あるいは、識別子選択命令は複数の識別子に向けられてもよいし、または、複数のチップが、同じパラメータ値を１つのグループをなすチップに割り当てるための同じ識別子を含んでいてもよい。各チップ４２（１）〜４２（８）の内部電圧（例えば、Ｖｘ）用のパラメータ値の典型的な割り当てを、以下の表３に示す。この表のチップ（例えば、チップ１〜チップ８）に対する標示は、それぞれ、各チップ４２（１）〜４２（８）に対応している。

上記の所望のパラメータ値が設定されたら、テストユニット１０は、パラメータのテストまたは機能のテストを実行する（ステップ５８）。このテストは、通常動作モードで実行される。ここで、チップ４２（１）〜４２（８）が並行して同時にテストされ、各チップは、テストユニット１０から同じ信号を受信し解釈する。したがって、本発明は、複合的なアプローチを用い、テスト用のチップのための識別子の割り当ては、これらのチップのテストが同時に実行されている間に連続して実行される。ステップ６０でテスト結果を許容できないと決定された場合、パラメータを様々な値に設定するために、上記のプロセスが繰り返される（例えば、ステップ５４、５６、５８）。あるいは、次のパラメータは、下記のように設定されてもよい。

ステップ６０で決定されたようにテスト結果が許容できる場合、あるいは、ステップ５４で決定されたパラメータに対して新しい値を望まない場合、続くパラメータを設定し、テストを行ってもよい。ステップ６２で決定されたように新しいパラメータを設定することが望ましい場合、このプロセスをステップ５６に戻し、上述したの同様にして（例えば、ＴＭＩＤＳＥＬＥＣＴおよびセットパラメータ命令を介して）新しいパラメータを設定する。本発明の技術は、所望のチップパラメータを設定し、テストするために用いられてもよい。例えば、チップ入力受信器の終端抵抗を調整し、信号の質を改善するために、オン・ダイ・ターミネーション（ＯＤＴ）パラメータを、レジスタの各チップに設定してもよい。さらに、速度および性能の改善用にチップ出力ドライバを調整するために、オフチップドライバ（ＯＣＤ）パラメータをレジスタの各チップ用に設定してもよい。ステップ６２で決定されたように所望のパラメータを設定すると、このプロセスは終了する。本発明の技術は、ウェハ上の次のグループをなすチップに用いられてもよい。

本発明により、さらに、ウェハチップが、並列テスト環境においてＩ／ＯピンまたはＩ／Ｏ線を共有することができる。特に、テスト時間を低減し、処理能力を強化するために、ウェハチップを上記のように並行して同時にテストする。このテストのモードでは、テスト結果が各チップに固有であるのでそのチップに関するテスト結果を与えるために、各チップは専用のＩ／Ｏ線を使用する必要がある。しかし、テスターは、通常、制限因子であり、定量のピンと、チャネルと、使用可能なメモリとを含んでいる。したがって、これらのＩ／Ｏピンを共有することにより、チップが用いるテスターのチャネルの数を低減させ、より多くのチップを同時にテストすることができるようになる。

したがって、本発明は、チップがＩ／Ｏ線を共有できるように、上記テストモード識別子セット命令および上記テストモード識別子選択命令を用いる。このＩ／Ｏ線の共有は、ウェハテストの時間および並列性（例えば、一度にテストされるチップの数）を最適化する。例として、図３を参照すると、チップ４２（１）および４２（２）は、それぞれ、上記チップと、テストユニット１０または外部装置との間で信号を転送するために、共通のアドレス／命令線７０と、共通のデータ線または共通の入力／出力（Ｉ／Ｏ）線７２とに結合されている。上記アドレス命令線７０は、並列処理を行うために、同じ命令および同じアドレスを上記チップに供給する。これらのチップは、それぞれ、上述したチップと類似しており、テストモード命令および他の命令を解釈するためのテストインターフェース４４と、上述したように各チップを使用可能にするために信号を供給するチップ選択線３２とを含んでいる。命令および／またはアドレスを、テストユニット１０からアドレス／命令線７０を介して受信し、各チップが処理する。これらのチップは、さらに、テストユニット１０から共通の入力／出力（Ｉ／Ｏ）線７２を介して共通の情報を受信してもよい。したがって、各チップ４２（１）、４２（２）は、通常、テスト中にテストユニット１０から受信された同じデータについて、同じ命令を実行する。例えば、ＤＲＡＭの機能テストを行っている間、チップへのデータの書き込みが同時に生じる。ここで、各チップは、同じ命令を受信し、指定されたメモリセルに同じデータを書き込む。

しかし、各チップ４２（１）、４２（２）のテスト結果を、共有されたデータ線７２を介してテストユニット１０に供給する。詳細には、初めに、単一の識別子を、上述したのと同様にして各チップに割り当てる。識別子が割り当てられると、テストユニット１０は、チップ選択線３２を介してチップを使用可能にするために、信号を供給する。これにより、チップは、テストモード命令を受信し解釈できるようになる。また、機能テストが同時に実行される。ここで、各チップは、テストユニット１０から同じ命令を受信し実行する（例えば、ＤＲＡＭチップに同時にデータを書き込むなど）。テスト結果またはデータは、データ線を共有しているチップから連続的に読み出される。具体的に、テストユニット１０は、識別子選択命令を発する（例えば、ＭＯＤＥ ＲＥＧＩＳＴＥＲ ＳＥＴ命令およびＴＭＩＤＳＥＬＥＣＴ命令を、命令線３４およびアドレス線３８に関して上述したのと同様にしてアドレス／命令線７０を介してチップに与える）。これにより、チップ４２（１）を使用可能にし、上記共有されたＩ／Ｏ線にテスト結果データを供給する。このデータ伝送が行われている間、チップ４２（２）は、このチップと上記共有されたＩ／Ｏ線との接続時にハイインピーダンスの状態になる。これにより、チップ４２（２）は、上記共有されたＩ／Ｏ線から効果的に切断される。この伝送が終了すると、上述したように、識別子選択命令（例えば、ＭＯＤＥ ＲＥＧＩＳＴＥＲ ＳＥＴ命令およびＴＭＩＤＳＥＬＥＣＴ命令を、アドレス／命令線７０を介してチップに与える）を介して、共有されたＩ／Ｏ線を通ってデータを伝送するために、チップ４２（２）を選択してもよい。この場合、チップ４２（１）が、このチップと共有されたＩ／Ｏ線との接続時にハイインピーダンスの状態になる。これにより、上記したように、チップ４２（１）は、共有されたＩ／Ｏ線から効果的に切断される。テストユニット１０が、テスト結果データを収容するのに十分な記憶装置（例えば、フェイルメモリなど）を含んでおり、それ以外に知られている制限がない場合、並行して同時にテストされるチップの数を増やすことができる。また、他のウェハチップを同様に設定してもよい。ここで、あらゆる数のチップが、あらゆる数のＩ／Ｏ線またはあらゆる数の他の線を共有していていもよい。

上述した実施形態および図面に示された実施形態が、半導体ウェハの個々のチップに選択的に接続し、該チップを設定するための方法および装置を実施する多くの方法のうちの、いくつかのみを示していることを理解されたい。

本発明は、あらゆる所望のタイプのチップ（例えば、メモリ、集積回路、ゲートなど）、ウェハテストシステム、および／または、あらゆる所望の材料からなるウェハ（例えば、様々な半導体材料（例えばシリコンなど）など）に用いられる。これらのウェハは、あらゆるやり方で組み合わされるあらゆる数のチップを含んでいてもよい。

このウェハテストシステムは、あらゆる従来のまたは他の、ウェハテストシステムによって、および／または、あらゆる従来のコンポーネントまたは他のコンポーネント（例えば、テストユニット、プローブカード、コネクタなど）を用いて実施される。このテストユニットは、あらゆる従来のまたは他の、テストユニットによって実施されてもよく、プログラムによって制御可能であることが好ましい。上記テストユニットは、あらゆるタイプの所望のテストを実行し評価する（例えば、あらゆる所望の命令およびテストデータを伝送し、テスト結果を受信ならびに分析するなど）ために、あらゆる従来のまたは他の、マイクロプロセッサ、コントローラ、回路、および／または、ソフトウェアモジュールを含んでいてもよい。このシステムは、ウェハ上のあらゆる数のチップとそれぞれ関係しているあらゆる数のプローブカードを含んでいてもよい。このプローブカードは、該プローブカードとテストユニットとの間で信号をやり取りできるように、あらゆる従来のまたは他のインターフェース（例えば、回路、コネクタ、接触部など）によって実施されてもよい。このプローブカードは、あらゆる数のチップを同時にテストするためにあらゆる数のチップまたはチップ線を結び付けるために、あらゆる数のコンタクトセットを含んでいてもよい。上記コネクタは、プローブカードとテストユニットとの間で信号をやりとりできるように、あらゆる従来のまたは他のコネクタによって実施されていてもよい。

これらのチップは、どのようなタイプであってもよく、あらゆるやり方によって用いられるあらゆる数のあらゆるタイプの線またはピン（例えば、命令、チップ選択、アドレス、Ｉ／Ｏなど）を含んでいてもよい。これらの線またはピンは、あらゆる所望の容量を有していてもよいし、あるいは、あらゆる数の信号（例えば、ビットなど）を収容してもよい。これらのチップは、あらゆる数のレジスタを含んでいてもよい。該チップのそれぞれは、あらゆる所望の数のパラメータ（例えば、内部電圧など）とパラメータ値とを格納している。テストインターフェースは、あらゆる従来のまたは他の、ハードウェアモジュール（例えば、プロセッサ、回路、論理回路など）、および／または、ソフトウェアモジュールによって実施されてもよく、機能（例えば、ＴＭＩＤＳＥＴ、ＴＭＩＤＳＥＬＥＣＴ、ＳＥＴ ＰＡＲＡＭＥＴＥＲなど）を実行するために、あらゆる所望の命令を解釈および／または使用してもよい。

これらの様々な命令（例えば、ＴＭＩＤＳＥＴ、ＴＭＩＤＳＥＬＥＣＴ、ＳＥＴ ＰＡＲＡＭＥＴＥＲ）は、あらゆる所望のやり方で、あらゆる所望の線（例えば、命令、アドレスなど）を介してチップに与えられてもよい。これらの命令は、あらゆる所望のフォーマットを使用してもよく、あらゆる所望の長さであってもよい。上記チップ識別子は、あらゆる長さであってもよく、あらゆる所望の値であってもよく、あらゆる所望の英数字または他の文字を含んでいてもよい。各チップは、あらゆる数の識別子を含んでいてもよい。識別子は、あらゆる数であらゆる所望のレジスタまたは他の記憶位置（例えば、チップ記憶場所など）に格納されていてもよい。これらのチップレジスタは、どのような数であってもよく、あらゆる従来のまたは他の記憶装置（例えば、ゲート、記憶場所、回路など）によって実行されてもよい。上記識別子は、各チップに固有であってもよいし、または、同じ識別子を有する１つのグループのチップ対するパラメータにアクセス、および／または、該パラメータを格納するために、あらゆる数のチップが共通の識別子を有していてもよい。これらの識別子は、あらゆるやり方で、テストユニットまたは他の装置によって決定されてもよい（例えば、順次識別、ランダム識別、あらゆる所望のオフセットを有する識別、所定のセットの識別など）。命令内の上記識別子または他の情報は、命令と共に、または、あらゆる数の続いて起こる伝送時に、送信されてもよい（例えば、１つの識別子が、ＴＭＳＥＴＩＤ命令とともに、または、次の伝送において送信されてもよい）。上記識別子は、あらゆる所望の順序またはやり方でチップに割り当てられてもよい。上記識別子は、あらゆる任意のまたは他の技術（例えば、揮発性メモリまたは不揮発性メモリ、レーザー、または、他のヒューズ技術など）を介して揮発性または不揮発性に格納されてもよい。識別子の割り当ては、別個の機能として実行されてもよいし、または、テストフロー内、または該テストフローの一部に組み込まれていてもよい。

本発明は、あらゆる所望の値にあらゆる所望のパラメータを設定してもよい（例えば、内部電圧はあらゆる所望の電圧に設定されてもよいなど）。パラメータ値は、（例えば、あらゆる適切な状況または基準に基づいて、所定の、など）あらゆるやり方で、テストユニットまたは他の装置によって決定されてもよく、あらゆる数のあらゆる所望のチップレジスタまたは他の記憶位置（例えば、チップ記憶場所など）に格納されてもよい。命令内の、パラメータ値または他の情報は、命令と共に送信されてもよいし、あらゆる数の続いて起こる伝送時に送信されてもよい（例えば、パラメータ値が、セットパラメータ命令と共に送信されてもよいし、または、次の伝送時に送信されてもよい）。これらのチップに、あらゆる所望の順序またはあらゆる所望のやり方で、パラメータ値が割り当てられてもよい。さらに、これらのパラメータが、あらゆる所望の順序またはあらゆる所望のやり方で割り当てられてもよい。上述するとともに図面に示した、識別子およびパラメータ値を設定するための技術は、ここに記載した機能を成し遂げるあらゆるやり方に変更されてもよい。

上記テストユニットは、（例えば、メモリ書き込みなど）パラメータ値が割り当てられたらすぐに、あらゆる数のあらゆる適切なテストを実行してもよい。上記テストユニットは、あらゆる所望の基準または閾値に基づいてチップからテスト結果を受信し、評価してもよい。テスト結果が許容できなかった場合には、パラメータの調整を自動的に開始する構成であってもよい。あるいは、ユーザがテスト結果を評価することにより、パラメータ値の調整の必要性が決定されてもよい。これらのチップは、あらゆる数のあらゆる所望の線（例えば、データ、アドレス、命令、チップ選択などを共有するように構成されていてもよい。また、共有された線へのアクセスが、テストユニットまたは他の装置から、あらゆる適切な命令（例えば、ＴＭＩＤＳＥＴ、ＴＭＩＤＳＥＬＥＣＴなど）を介して制御されてもよい。さらに、線が、あらゆる数のチップによって共有されていてもよい。共有された線または共有されたピンに効果的に接続できるように制御するために、１つのチップがあらゆる所望の特性（例えば、インピーダンス、抵抗など）を有していてもよいし、または、あらゆる所望の装置（例えば、スイッチ、トランジスタなど）を備えていてもよい。

本発明は、ここに記載した用途に限定されるものではなく、あらゆる所望のパラメータまたはユニットの設定に個々にアクセスし、調整するために、あらゆる並列テスト環境に適用されてもよい。

前記の記載から、本発明を、半導体ウェハの個々のチップに選択的にアクセスして該チップを設定するための新しい方法および新しい装置に利用できることが、理解されるだろう。ここで、このチップを設定するためにチップレジスタにパラメータ値を格納する目的で各チップに個々にアクセスができるように、テスト用の各ウェハチップに、プラグラムで制御可能な単一の識別子が割り当てられる。

半導体ウェハの個々のチップに選択的にアクセスし該チップを設定するための、新しく改善された方法および装置に関する上記の好ましい実施形態を用いることによって、当業者は、ここに記載した技術思想を考慮して他の改良、変更、および修正を思いつくと考えられる。したがって、このような全ての変更、改良、および、修正は、特許請求の範囲によって定義したような本発明の範囲に含まれると考えられるということが、理解されるべきである。

本発明のウェハの典型的なウェハテストシステムを個々に構成しているダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップを示す図である。 図１Aのシステムによってテストされた典型的なＤＲＡＭチップを示すブロック図である。 ウェハのチップが本発明において個々に接続され、設定が行われる様子を示す手順のフローチャートである。 本発明のＩ／Ｏ線を共有するウェハの典型的なＤＲＡＭチップを示す概略的なブロック図である。本発明の第１の実施形態の製造での処理工程の一部を示す図である。

Claims (29)

1. ウェハの複数個のチップをテストのために識別する（ａ）工程と、
   上記識別されたチップをウェハテストシステムに連結し、上記ウェハテストシステムが上記複数個のチップのテストおよび設定のための命令を発する（ｂ）工程と、
   上記識別された各チップに識別子を割り当てるとともに、上記ウェハテストシステムから上記識別されたチップが受ける識別子命令に応じて上記割り当てられた識別子を上記識別されたチップのチップレジスタ内に格納する（ｃ）工程と、
   識別されたチップを選択する（ｄ）工程と、
   上記選択されたチップに対して少なくとも１つのパラメータ値を決定し、上記割り当てられた識別子に基づいて、上記選択されたチップに個別にアクセスし、上記ウェハテストシステムから上記識別されたチップが受ける選択命令およびパラメータ命令に応じて、上記識別されたチップに設定するために、対応するチップレジスタ内に決定された各パラメータの値を格納する（ｅ）工程とを含み、
   少なくとも２つの上記チップが異なるパラメータの値を含むことを特徴とするウェハの複数個のチップのテストおよび個々の設定の方法。
2. 前記（ｃ）工程は、
   前記識別されたチップに電力を供給できない状態にする（ｃ．１）工程と、
   上記識別されたチップのうちの１つに電力を供給できる状態にする（ｃ．２）工程と、
   上記電力の供給がされるチップに識別子を割り当てるとともに、上記割り当てられた識別子を前記対応するチップレジスタ内に格納する（ｃ．３）工程と、
   上記識別子を割り当てる次のチップを選択的に指定する（ｃ．４）工程とを含み、
   （ｃ．２）工程から（ｃ．４）工程を、各識別されたチップに識別子が割り当てられるまで繰り返すことを特徴とする請求項１に記載の方法。
3. 前記（ｅ）工程は、
   前記チップのパラメータを選択するとともに、上記選択されたパラメータの値を決定する（ｅ．１）工程と、
   前記割り当てられた識別子に基づいて、前記選択されたチップに個別にアクセスするとともに、上記選択されたパラメータに対する上記決定されたパラメータの値を対応するチップレジスタ内に格納する（ｅ．２）工程と、
   上記格納したパラメータの値を使って上記チップに機能テストを実行し、テスト結果を評価する（ｅ．３）工程と、
   上記テスト結果が条件を満たしていることに応じた決定に対して、上記チップの次のパラメータを識別する（ｅ．４）工程とを含み、
   （ｅ．１）工程から（ｅ．４）工程を、上記チップの少なくとも１つの上記各パラメータに関して繰り返すことを特徴とする請求項１に記載の方法。
4. 前記複数個のチップのそれぞれがテストインターフェースを含んでいるとともに、前記（ｃ）工程が、前記割り当てられた識別子を対応するチップレジスタ内に格納するために上記識別子命令を上記テストインターフェースを介して受け取って処理する（ｃ．１）工程をさらに含むことを特徴とする請求項１に記載の方法。
5. 前記複数個のチップのそれぞれがテストインターフェースを含んでいるとともに、前記（ｅ）工程が、前記識別され選択されたチップの、対応するチップレジスタ内に格納するために上記選択命令およびパラメータ命令を上記テストインターフェースを介して受け取って処理する（ｅ．１）工程をさらに含むことを特徴とする請求項１に記載の方法。
6. 前記各チップは、ＤＲＡＭチップを含んでいることを特徴とする請求項１に記載の方法。
7. 複数個のチップをテストのために識別するとともにかみ合わせるテスト識別手段と、
   上記識別された各チップに識別子を割り当てるための識別子命令を、上記識別されたチップに与える割り当て手段と、
   識別されたチップを選択するとともに、上記選択されたチップに対する少なくとも１つのパラメータの値を決定するパラメータ選択手段と、
   上記割り当てられた識別子に基づいて、上記選択されたチップに個別にアクセスするとともに、上記少なくとも１つのパラメータ値を格納するために選択命令およびパラメータ命令を、上記識別されたチップに与えるパラメータ格納手段とを含んでいる、複数個のチップをテストおよび設定するための命令を発するテスト手段とともに、
   上記識別子命令の処理とともに、上記割り当てられた識別子を、対応するチップレジスタ内へ格納する識別子手段と、
   上記選択命令およびパラメータ命令を処理するとともに、上記識別されたチップを設定するために、対応するチップレジスタ内に上記決定された各パラメータの値を格納するパラメータ手段とを含んでいる、上記各チップ上に配置されたテストインターフェース手段を備え、
   少なくとも２つの上記チップが異なるパラメータの値を含むことを特徴とするウェハの複数個のチップのテストおよび個々の設定のためのシステム。
8. 前記割り当て手段は、
   前記識別されたチップに電力を供給できない状態にするための無効化手段と、
   前記識別子の割り当てを目的に、識別されたチップを選択するための選択手段と、
   上記選択されたチップに電力を供給できる状態にするための有効化手段と、
   上記電力の供給がされるチップに識別子を割り当てるとともに、上記割り当てられた識別子を前記対応するチップレジスタ内に格納するための前記識別子命令を上記電力の供給がされるチップに与えるための識別子格納手段とを含んでいることを特徴とする請求項７に記載のシステム。
9. 前記パラメータ選択手段が前記選択されたチップのパラメータの選択、および上記選択されたパラメータに対する値の決定を行い、
   前記パラメータ格納手段が前記割り当てられた識別子に基づいて、上記選択されたチップに個別にアクセスし、
   前記パラメータ手段が上記選択されたパラメータに対する上記決定された値を対応するチップレジスタ内に格納するとともに、
   上記格納されたパラメータの値を使用して上記チップで機能テストを実行するための機能テスト手段を含み、上記パラメータ選択手段は上記テスト結果が条件を満たしていることに応じた決定に対して、上記チップの次のパラメータを識別することを特徴とする請求項７に記載のシステム。
10. 前記各チップは、ＤＲＡＭチップを含んでいることを特徴とする請求項７に記載のシステム。
11. 複数個のチップをテストのために識別するとともにかみ合わせるテスト識別モジュールと、
    上記識別された各チップに識別子を割り当てるための識別子命令を、上記識別されたチップに与える割り当てモジュールと、
    識別されたチップを選択するとともに、上記選択されたチップに対する少なくとも１つのパラメータの値を決定するパラメータ選択モジュールと、
    上記割り当てられた識別子に基づいて、上記選択されたチップに個別にアクセスするとともに、上記少なくとも１つのパラメータ値を格納するために選択命令およびパラメータ命令を、上記識別されたチップに与えるパラメータ格納モジュールとを含んでいる、複数個のチップをテストおよび設定するための命令を発するテストシステム、および
    上記識別子命令の処理を行うとともに、上記割り当てられた識別子を、上記識別されたチップの対応するチップレジスタ内へ格納を行う識別子モジュールと、
    上記選択命令およびパラメータ命令を処理するとともに、上記識別されたチップを設定するために、対応するチップレジスタ内に上記決定された各パラメータの値を格納するパラメータモジュールとを含んでいる、上記各チップ上に配置されたテストインターフェースを備え、
    少なくとも２つの上記チップが異なるパラメータの値を含むことを特徴とするウェハの複数個のチップのテストおよび個々の設定のためのシステム。
12. 前記割り当てモジュールは、
    前記識別されたチップに電力を供給できない状態にする無効化モジュールと
    前記識別子の割り当てのために、識別されたチップを選択する選択モジュールと、
    上記選択されたチップに電力を供給できる状態にするための有効化モジュールと、
    上記電力の供給がされるチップに識別子を割り当てるとともに、上記割り当てられた識別子を前記対応するチップレジスタ内に格納するための前記識別子命令を上記電力の供給がされるチップに与えるための識別子格納モジュールを含んでいることを特徴とする請求項１１に記載のシステム。
13. 前記パラメータ選択モジュールが前記選択されたチップのパラメータの選択、および上記選択されたパラメータに対する値の決定を行い、
    前記パラメータ格納モジュールが前記割り当てられた識別子に基づいて、上記選択されたチップに個別にアクセスし、
    前記パラメータモジュールが上記選択されたパラメータに対する上記決定された値を対応するチップレジスタ内に格納するとともに、
    上記格納されたパラメータの値を使用して上記チップで機能テストを実行するための機能テストモジュールを含み、上記パラメータ選択モジュールは上記テスト結果が条件を満たしていることに応じた決定に対して、上記チップの次のパラメータを識別することを特徴とする請求項１１に記載のシステム。
14. 前記各チップは、ＤＲＡＭチップを含んでいることを特徴とする請求項１１に記載のシステム。
15. 少なくとも２つのチップが共通のデータ線を共有する方法であって、
    ウェハの複数個のチップをテストのために識別する（ａ）工程と、
    上記識別されたチップをウェハテストシステムに連結し、上記ウェハテストシステムが上記複数個のチップのテスト、および上記共有されるデータ線の使用の制御のためのテスト命令ならびに選択命令を発する（ｂ）工程と、
    上記識別された各チップに識別子を割り当てるとともに、上記ウェハテストシステムから上記識別されたチップが受ける識別命令に応じて、上記識別されたチップの対応するチップレジスタ内に上記割り当てられた識別子を格納する（ｃ）工程と、
    上記識別されたチップで少なくとも１つのテストを実行する（ｄ）工程と、
    上記ウェハテストシステムからの上記選択命令に応じて、上記少なくとも２つのチップによって上記共有されるデータ線の使用の制御を行う（ｅ）工程とを含むことを特徴とするウェハの複数個のチップのテストの方法。
16. 前記（ｃ）工程は、
    前記識別されたチップに電力を供給できない状態にする（ｃ．１）工程と、
    上記識別されたチップのうちの１つに電力を供給できる状態にする（ｃ．２）工程と、
    上記電力の供給がされるチップに識別子を割り当てるとともに、上記割り当てられた識別子を前記対応するチップレジスタ内に格納する（ｃ．３）工程と、
    上記識別子を割り当てる次のチップを選択的に指定する（ｃ．４）工程とを含み、
    （ｃ．２）工程から（ｃ．４）工程を、各識別されたチップに識別子が割り当てられるまで繰り返すことを特徴とする請求項１５に記載の方法。
17. 前記（ｅ）工程は、
    前記共有されるデータ線を使用するチップを選択するとともに、上記選択されたチップに上記選択命令の指示を与える（ｅ．１）工程と、
    前記少なくとも２つのチップの残りの１つからの上記共有されるデータ線へのアクセスを妨げる（ｅ．２）工程とをさらに含むことを特徴とする請求項１５に記載の方法。
18. 前記（ｅ．２）工程は、
    上記共有されるデータ線へのアクセスを妨げるために、前記選択されたチップから前記共有されるデータ線への連結部に上記各残りのチップがハイインピーダンスの状態を与える（ｅ．２．１）工程をさらに含むことを特徴とする請求項１７に記載の方法。
19. 前記各チップは、ＤＲＡＭチップを含んでいることを特徴とする請求項１５に記載の方法。
20. 少なくとも２つのチップが共通のデータ線を共有するシステムであって、
    複数個のチップをテストのために識別するとともにかみ合わせるテスト識別手段と、
    上記識別された各チップに識別子を割り当てるための識別子命令を、上記識別されたチップに与える割り当て手段と、
    上記識別されたチップで少なくとも１つのテストを実行するためのテスト命令を与えるチップテスト手段と、
    上記少なくとも２つのチップによって上記共有されるデータ線の使用の制御を行う制御手段とを含んでいる、上記複数個のチップをテストするための命令を発するテスト手段、および
    上記識別子命令の処理を行うとともに、上記割り当てられた識別子を、上記識別されたチップの対応するチップレジスタ内へ格納を行う識別子手段と、
    上記テスト命令の処理を行うとともに、対応するチップで上記少なくとも１つのテストを実行するテスト実行手段と、
    上記選択命令の処理を行うとともに、上記少なくとも２つのチップによって上記共有されるデータ線の使用の制御を行う線制御手段とを含んでいる、上記各チップ上に配置されたテストインターフェース手段を備えることを特徴とするウェハの複数個のチップのテストのためのシステム。
21. 前記割り当て手段は、
    前記識別されたチップに電力を供給できない状態にするための無効化手段と、
    前記識別子の割り当てを目的に、識別されたチップを選択するための選択手段と、
    上記選択されたチップに電力を供給できる状態にするための有効化手段と、
    上記電力の供給がされるチップに識別子を割り当てるとともに、上記割り当てられた識別子を前記対応するチップレジスタ内に格納するための前記識別子命令を上記電力の供給がされるチップに与えるための識別子格納手段とを含むことを特徴とする請求項２０に記載のシステム。
22. 前記制御手段は、前記共有されるデータ線を使用するチップを選択し、上記選択されたチップに選択命令の指示を与えるためのチップ選択手段を含むとともに、
    前記線制御手段は、他のチップが上記共有されるデータ線を使用するために選択されていることに応じて、対応するチップが上記共有されるデータ線にアクセスすることを妨げるための線アクセス手段を含むことを特徴とする請求項２０に記載のシステム。
23. 前記線制御手段は、前記共有されるデータ線へのアクセスを妨げるために、前記対応するチップから上記共有されるデータ線への連結部にハイインピーダンスの状態を与える連結手段を含んでいることを特徴とする請求項２２に記載のシステム。
24. 前記各チップは、ＤＲＡＭチップを含んでいることを特徴とする請求項２０に記載のシステム。
25. 少なくとも２つのチップが共通のデータ線を共有するシステムであって、
    複数個のチップをテストのために識別するとともにかみ合わせるテスト識別モジュールと、
    上記識別された各チップに識別子を割り当てるための識別子命令を、上記識別されたチップに与える割り当てモジュールと、
    上記識別されたチップで少なくとも１つのテストを実行するためのテスト命令を与えるチップテストモジュールと、
    上記少なくとも２つのチップによって上記共有されるデータ線の使用の制御を行う制御モジュールとを含んでいる、上記複数個のチップをテストするための命令を発するテストシステム、および
    上記識別子命令の処理を行うとともに、上記割り当てられた識別子を、上記識別されたチップの対応するチップレジスタ内へ格納を行う識別子モジュールと、
    上記テスト命令の処理を行うとともに、対応するチップで上記少なくとも１つのテストを実行するテスト実行モジュールと、
    上記選択命令の処理を行うとともに、上記少なくとも２つのチップによって上記共有されるデータ線の使用の制御を行う線制御モジュールとを含んでいる、上記各チップ上に配置されたテストインターフェースを備えることを特徴とするウェハの複数個のチップのテストのためのシステム。
26. 前記割り当てモジュールは、
    前記識別されたチップに電力を供給できない状態にするための無効化モジュールと、
    前記識別子の割り当てのために、識別されたチップを選択する選択モジュールと、
    上記選択されたチップに電力を供給できる状態にするための有効化モジュールと、
    上記電力の供給がされるチップに識別子を割り当てるとともに、上記割り当てられた識別子を前記対応するチップレジスタ内に格納するための前記識別子命令を上記電力の供給がされるチップに与えるための識別子格納モジュールとを含むことを特徴とする請求項２５に記載のシステム。
27. 前記制御モジュールは、前記共有されるデータ線を使用するチップを選択し、上記選択されたチップに選択命令の指示を与えるためのチップ選択モジュールを含むとともに、
    前記線制御モジュールは、他のチップが上記共有されるデータ線を使用するために選択されていることに応じて、対応するチップが上記共有されるデータ線にアクセスすることを妨げるための線アクセスモジュールを含むことを特徴とする請求項２５に記載のシステム。
28. 前記線制御モジュールは、前記共有されるデータ線へのアクセスを妨げるために、前記対応するチップから上記共有されるデータ線への連結部にハイインピーダンスの状態を与える連結モジュールを含んでいることを特徴とする請求項２７に記載のシステム。
29. 前記各チップは、ＤＲＡＭチップを含んでいることを特徴とする請求項２５に記載のシステム。

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