JP7348062B2 - モアレベース計測学及び真空ベースピックアンドプレースを用いたコンパクト装置へのコンポーネントのヘテロジニアスインテグレーション - Google Patents

Description

（関連出願の相互参照）
本出願は、参照により全てが本明細書に援用される、２０１６年１２月２３日出願の「マイクロスケール材料の高並列ナノ精度ピックアンドプレース方法」と題する米国仮特許出願第６２／４３８，９５２号の優先権を主張する。

（技術分野）
本発明は、一般には、コンポーネント（例えば、電子装置、光及びエネルギー記憶装置）のヘテロジニアスインテグレーション（異種集積）に関し、より詳細には、モアレベース計測学及び真空ベースピックアンドプレースを用いたコンパクト装置へのコンポーネントのヘテロジニアスインテグレーションに関する。

最先端の民生及び産業用途は、集積されるが異種の機能素子を多様に備えた装置のニーズを駆り立てている。特定用途によっては、これらの素子は、電子装置、光学、フォトニクス（光工学）、フルイディクス（流体工学）、ナノ機械要素、また生物システムオンチップですらあってよい。これらは、その後標準半導体実装技術を用いて実装され、更に大きな装置に集積されるので、シリコン等の半導体基板上に理想的に集積される。

半導体作製は、現在のところ、ヘテロジニアスインテグレーションには適さない。単一の半導体基板上で実に様々で互換性のない作製ステップを処理することは実用的ではない。ピックアンドプレースは、短時間スケールのヘテロジニアスインテグレーションの自然な解である。これをマイクロメートルサイズのコンポーネントに対して先に論証してきた技術は多くあるが、いずれの技術も、高並列ピックアンドプレース、任意の構成要素分布、及びナノメートル精度配置を組み合わせた形状を有していない。

(claim1)本発明の一の実施形態では、異種コンポーネントを組み立てる方法は、ピックアンドプレースを用いてソースウェハから選択的に選び取られた分布を有する複数素子のサブセットを組み立てる工程を備える。当該方法は、前記選択的に選び取られた複数素子のサブセットを製品ウェハ上に配置する工程と、を更に備える。

(claim25)本発明の他の実施形態では、一辺サブ１０μｍから一辺１ミリメートル以上までサイズが変化し、特定用途向け集積回路（ＡＳＩＣ）システムオンチップ（ＳｏＣ）の基層部分を設計するために用いられることを特徴とする材料である。

(claim28)本発明の他の実施形態では、特定用途向け集積回路（ＡＳＩＣ）システムオンチップ（ＳｏＣ）は、ソースウェハから選択的に選び取られ且つ製品ウェハ上に組み立てられる材料を用いて、設計及び製造される。

］ (claim31)本発明の更なる実施形態では、材料構成されたＡＳＩＣ Ｓｏｃを設計するための電子設計自動化（ＥＤＡ）方法論は、ｐｏｓｔ－Ｍａｓｋ ＥＣＯ統合、及び／又はｐｒｅ－ＣＴＳ、及び／又はＣＴＳ、及び／又はルート、及び／又はサインオフ解析フローを実行するために用いられる既存の商用ＥＤＡ解と統合された社内開発ソフトウェアの組み合わせを備える。

以下に続く本発明の詳細な説明をより良く理解するために、本発明の一以上の実施形態における特徴及び技術的利点について概説した。本発明の特許請求の範囲の対象事項を構成する本発明の更なる特徴及び利点について以下に記載する。

以下の図面と併せて以下の詳細な説明を考慮すると、本発明のより良い理解が得られる。
本発明の実施形態に係る、組立処理を表示する図である。 本発明の実施形態に係る、三つの素子を備えたシリコンオンインシュレータ（ＳＯＩ）ウェハを示す図である。 本発明の実施形態に係る、エッチング及びカプセル化を実行する方法を示すフローチャートである。 本発明の実施形態に係る、図３に示したステップを用いてエッチング及びカプセル化を実行する工程を示す断面図である（図４Ａから図４Ｅ）。 本発明の実施形態に係る、ウェハの下面からエッチングにより犠牲層の広がりを減らす処理を示す図である。 本発明の実施形態に係る、ウェハの上面からのエッチングにより犠牲層の広がりを減らす処理を示す図である。 本発明の実施形態に係る、犠牲層をドープしながらウェハの上面からのエッチングにより犠牲層の広がりを減らす処理を示す図である。 本発明の実施形態に係る、その後のピックアンドプレースを容易にするためにバルクエッチ処理の概念を用いてウェハダイシングにウェハバックグラインドを利用する方法を示すフローチャートである。 本発明の実施形態に係る、図８に示したステップを用いてウェハダイシングにウェハバックグラインドを利用する工程を示す断面図である（図９Ａから図９Ｃ）。 本発明の実施形態に係る、一の素子をピックアップする処理を示す図である。 本発明の実施形態に係る、一の素子をピックアップする他の処理を示す図である。 本発明の実施形態に係る、エッチング処理を回避しながら一の素子をピックアップする他の処理を示す図である。 本発明の実施形態に係る、図１０のウェハを用いて一の素子をピックアップする方法を示すフローチャートである。 本発明の実施形態に係る、図１３に示したステップを用いて一の素子をピックアップする工程を示す断面図である（図１４Ａから図１４Ｅ）。 本発明の実施形態に係る、図８及び図９Ａから図９Ｃのバックグラウンドスーパーストレートを用いて一の素子をピックアップする方法を示すフローチャートである。 本発明の実施形態に係る、図１５に示したステップを用いて一の素子をピックアップする工程を示す断面図である（図１６Ａから図１６Ｅ）。 本発明の実施形態に係る、概念ＦＰ－２で議論された選択的ピックアンドプレーススーパーストレートの多層設計を示す図である。 本発明の実施形態に係る、概念ＦＰ－２におけるカスタムピックアップ層１を備えた選択的ピックアンドプレーススーパーストレートを示す図である。 本発明の実施形態に係る、概念ＦＰ－３で議論されたバルクピックアンドプレースの多層設計を示す図である。 本発明の実施形態に係る、複数の素子を整列、配置及び結合する方法を示すフローチャートである。 本発明の実施形態に係る、図２０に示したステップを用いて複数の素子を整列、配置及び結合する工程を示す断面図である（図２１Ａから図２１Ｃ）。 実施形態に係る、最適素子利用方策を示す図である。 本発明の実施形態に係る、可変高さ問題を解決するダミー素子を示す図である。 本発明の実施形態に係る、材料構成可能ＳｏＣの可能な構成の一つを示す図である。 本発明の実施形態に係る、一般ロジック材料構成を示す図である。 本発明の実施形態に係る、標準セルベース論理回路材料構成を示す図である。 本発明の実施形態に係る、材料構成可能ＡＳＩＣの論理回路設計を実施するＥＤＡ方法論を示す図である。 本発明の実施形態に係る、グリーディマッピング手法に基づく材料生成を実施するＡｌｇｏｒｉｔｈｍ１を示す図である。 本発明の実施形態に係る、最適グラフマッチング技術及びｋ－Ｍｅａｎｓクラスタリングを用いて材料設計生成を実施するＡｌｇｏｒｉｔｈｍ２を示す図である。 本発明の実施形態に係る、グリーディマッピング手法に基づく材料配置及び選択を実施するＡｌｇｏｒｉｔｈｍ３を示す図である。 本発明の実施形態に係る、最適グラフマッチングに基づく材料選択及び配置を実施するＡｌｇｏｒｉｔｈｍ４を示す図である。 本発明の実施形態に係る、ポストマスククロックツリー合成アルゴリズムを提示するＡｌｇｏｒｉｔｈｍ５を示す図である。 本発明の実施形態に係る、ポストマスクポストＣＴＳ、ポストルートバッファ挿入を実施するＡｌｇｏｒｉｔｈｍ６を示す図である。 本発明の実施形態に係る、可能なメモリ材料構成の一つを示す図である。 本発明の実施形態に係る、ＩＯ材料の可能な構成の一つを示す図である。

背景技術セクションで述べたように、最先端の民生及び産業用途は、集積されるが異種の機能素子を多様に備えた装置の必要性を駆り立てている。特定用途によっては、これらの素子は、電子装置、光学、フォトニクス（光工学）、フルイディクス（流体工学）、ナノ機械要素、また生物システムオンチップですらあってよい。半導体作製は、現在のところ、ヘテロジニアスインテグレーションには適さない。単一の半導体基板上で実に様々で互換性のない作製ステップを処理することは実用的ではない。ピックアンドプレースは、短時間スケールのヘテロジニアスインテグレーションの自然な解である。これをマイクロメートルサイズのコンポーネントに対して先に論証してきた技術は多くあるが、いずれの技術も、高並列ピックアンドプレース、任意の構成要素分布、及びナノメートル精度配置を組み合わせた形状を有していない。

本発明は、一般には、多くの民生、医療及び科学的用途にとって望ましい、電子装置、光及びエネルギー記憶装置等の変動コンポーネントのヘテロジニアスインテグレーションに関する。ピックアンドプレースに基づく方法は、理想的には、個々のコンポーネントを別々に製造し、その後、製品基板上に組み立てることができるような用途に適している。しかしながら、現在のピックアンドプレース技術では、ナノスケール精度で組み立てることはできない。本発明は、モアレベース計測学及び真空ベースピックアンドプレースを用いて、組み立てにおいてサブ１００ｎｍ、及び実施例によってはサブ２５ｎｍ又はサブ１０ｎｍアライメントを達成可能である新規の技術を提示する。

本発明は、数十マイクロメートルから数ミリメートルほど小さい複数の素子を組み立てる能力、及び／又は高並列組み立て（ステップ当たり１０^２から１０^６個の素子）を実行する能力、及び／又は１００ｎｍよりも著しく小さい配置精度で、１０ｎｍ（３σアライメント誤差）又は５ｎｍ（３σアライメント誤差）ほどに接近して組み立てる能力を備えた、組立処理一式を提供する。

本発明の一の実施形態では、本発明は、並列ナノメートル精度決定論的アセンブリを提供する。一の実施形態では、シリコンオンインシュレータシリコン（ＳＯＩ）ウェハを含むセミコンダクタオンインシュレータウェハ上に作製された異種の機能素子はピックアップされ、次にナノメートル規模精度で対象基板上に配置（及び確実に付着）される。ここで機能素子（又は単に素子）とは、ピックアンドプレースに用いられる最小物理単位を意味する。このような素子は、サブ素子の集合を含む可能性がかなり高い。例えば、１ｍｍ×１ｍｍフォトニック素子は、その内部に、複数のフォトニックサブ素子と、ある一定の特化電子装置を含みうる。一の実施形態では、半導体は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ等からなる基板を含む。このようなウェハ上での装置の作製は確立しており、埋込酸化（ＢＯｘ）層は、特定の場所から複数の素子を選択的に転写する方法を可能とする。別々のウェハ上に夫々作製された、トランジスタ、光学装置、及びＭＥＭＳ等の多種類の機能素子は集積されてよい。

一の実施形態では、一般に利用可能な組立順序は以下の通りである。
１．エッチング及びカプセル化
２．バルクエッチ処理（その後のピックアンドプレースを容易にするため）
３．素子ピックアップ
４．製品基板へ（複数）素子を整列及び仮着
５．結合
６．製品ウェハが完全に組み立てられるまで３から５を繰り返す
以下にこれらについてより詳細に説明する。

ステップの簡易順序を図１に示す。図１は、本発明の実施形態に係る、組立処理を表示する図である。全組立処理は、並列ナノメートル精度決定論的アセンブリを達成するために、モアレベーススキームのサブ５ｎｍアライメント能力を活用する。全組立処理に関する更なる議論は、参照により全てが本明細書に援用される、Euclid E. Moon, “Interferometric-Spatial-Phase Imaging for sub-Nanometer Three-Dimensional Positioning,” Massachusetts Institute of Technology, 2004に記載されている。

ソースウェアは、ピックアンドプレースに備える前に、幾つかの前処理を受ける必要がある。例えば、化学的ダメージから感受性素子を保護するために、カプセル化層が必要である。加えて、ピックアンドプレースの前に、埋込犠牲層にアクセスするために孔がエッチングされる必要がある可能性がある。

ここで図２を参照すると、図２は、本発明の実施形態に係る、三つの素子２０２を備えたシリコンオンインシュレータ（ＳＯＩ）ウェハ２０１を示す図である。ＳＯＩウェハ２０１は、層状シリコン２０３、絶縁体（犠牲層）２０４、及びシリコン２０５基板からなる。一の実施形態では、一の素子２０２は、最も一般的な形態である「材料」であり、トランジスタ層２０６、配線（相互接続）層２０７、誘電体層２０８からなる。更に、ここで用いられる素子２０２は、ＳＯＩウェハ２０１のシリコン層２０３を含む。当該素子は、それ自体に任意の機能性を有していてもいなくてもよいが、他の素子２０２や、場合により更なる配線層２０７及び誘電体層２０８と組み立てられる際には、動作ＡＳＩＣを作製するために用いられてよい。加えて、マスクコストが高いフロントエンド高分解能素子層は、一の素子２０２内に存在しうる。これは、種々のＡＳＩＣ装置の作製に対して（高分解能素子層の）高価なマスクコストを償却するためである。

一の実施形態では、一の素子２０２は、一辺～１０μｍから一辺約～１００μｍ以上までサイズが変化できる。他の実施形態では、一の素子２０２は、一辺～サブ１μｍから一辺約～１００μｍ以上までサイズが変化できる。全構成要素２０２のサイズは、一のＡＳＩＣ設計に渡って同じでもそうでなくてもよい。

上述した組立技術は、ＡＳＩＣ作製の具体的要求に合うように変更される必要があってよい。変更された処理及び機械的設計概念は、以下の一般指針に従う。即ち、（１）組立精度（サブ１００ｎｍ３σ）が最も重要であり、（２）組立時間が重要であり（しかしながら、組立精度より重要ではない）、（３）粒子を生じる処理は回避される必要がある。

素子ウェハから始まり製品ウェハで終わる全組立処理は、以下のステップ順序に分割できる。即ち、（１）素子ウェハの前処理（素子エッチング及びカプセル化）、（２）バルクエッチ処理（その後のピックアンドプレースを容易にするため）、（３）素子ピックアップ、（４）製品基板へ素子を整列、（５）素子配置及び結合、（６）製品ウェハが完全に組み立てられるまで３から５を繰り返す。

一の実施形態では、複数素子がピックアンドプレースに備える前に、二の前処理ステップが実行される必要があってよい。即ち、（１）製造工場から得られた素子ウェハは、連続するトランジスタ層、金属層、及び誘電体層を有しており、そこでは素子境界及び埋込酸化（ＢＯｘ）アクセスホールがエッチングされる必要があり、（２）露出素子層は、エッチング液耐性とするためにカプセル化される必要がある。

ここで図３を参照すると、図３は、本発明の実施形態に係る、エッチング及びカプセル化を実行する方法３００フローチャートである。図４Ａから図４Ｅは、本発明の実施形態に係る、図３に示したステップを用いてエッチング及びカプセル化を実行する工程を示す断面図である。

ここで図４Ａから図４Ｅと併せて図３を参照すると、ステップ３０１において、図４Ａ及び図４Ｂに示すように、一の素子２０２の誘電体層２０８のリソグラフィ及びエッチングを実行する。一の実施形態では、図４Ａ及び図４Ｂに示すように、マスキング材料４０１は、一の素子２０２の一定部分のエッチングを防ぐために用いる。

ステップ３０２において、図４Ｃに示すように、ＳＯＩウェハの複数素子２０２及びシリコン２０３をカプセル化層４０２で被覆する。

ステップ３０３において、図４Ｄ及び図４Ｅに示すように、アクセスホール（例えば、ＢＯｘアクセスホール）を形成するために、図４Ｃの構造のリソグラフィ及びエッチングを実行する。一の実施形態では、マスキング材料４０３は、複数素子２０２のエッチングを防ぐために用いる。図４Ｅに示すように、アクセスホール４０４（Ｂｏｘアクセスホール）を形成する。

方法３００に関わる更なる議論を以下に示す。

図４Ａから図４Ｅで処理されたウェハは、埋込犠牲層に対して素子境界４０５（図４Ｅ参照）とアクセスホール４０４とがエッチングされることに留意されたい。素子境界のエッチングは、個々の素子２０２を分けるために必要であるが、アクセスホールのエッチングは、次の処理に応じて必要であってもそうでなくてもよい。

一般に、カプセル化層４０２は、エッチング液（具体的にはＨＦ）に対して耐性を示す必要があり、粒子を生じず、半導体グレードである必要がある。加えて、カプセル化層４０２は、カプセル化素子に対する機械的スクラッチングダメージを吸収及び制限するのに役立ってもよい。使用の可能性がある二の材料は、酸化アルミニウム（Ａｌ_２Ｏ_３）及び無定形炭素である。Ａｌ_２Ｏ_３は、ＨＦ耐性を示すことで知られており、原子層堆積（ＡＬＤ）及び化学気相蒸着（ＣＶＤ）等の一般的な真空蒸着処理を用いて堆積できる。加えて、ＣＭＯＳではhigh-K（高誘電率）キャップ層として広く用いられている。無定形炭素は、実質的にＨＦ耐性を示し、無定形炭素に対して半導体グレードの化学気相蒸着（ＣＶＤ）処理が知られている。無定形炭素は、マルチプルパターニングにおいてハードマスクとして主に用いられる。ハードマスク材料は、中でもフッ素ラジカルを含むプラズマエッチング化学物質に対して耐性を示す必要がある。気相ＨＦエッチングから剥離するためのエッチング停止材料に関する議論は、参照により全てが本明細書に援用される、Ｂａｋｋｅ ｅｔ ａｌ．， “Ｅｔｃｈ Ｓｔｏｐ Ｍａｔｅｒｉａｌｓ ｆｏｒ Ｒｅｌｅａｓｅ ｂｙ Ｖａｐｏｒ ＨＦ Ｅｔｃｈｉｎｇ，” １６ ＭｉｃｒｏＭｅｃｈａｎｉｃｓ Ｅｕｒｏｐｅ Ｗｏｒｋｓｈｏｐ， Ｇｏｔｅｂｏｒｇ， Ｓｗｅｄｅｎ， ２００５に記載されている。

一の実施形態では、アクセスホールの幅は、境界トレンチよりも僅かに小さい。これは、カプセル化層４０２が、アクセスホールのエッチング中に側壁でエッチング除去されることを保証するためである。

化学エッチングは、かなり遅い処理である。例えば、ＳＯＩウェハでの犠牲酸化物の気相ＨＦベースエッチングは、室温で約６０ｎｍ／ｍｉｎ、高温で数マイクロメートル／ｍｉｎの速度で実行される。この速度では、数マイクとメートルの下層酸化物を介したエッチングは何時間もかかってしまう。全組立スループット（処理量）の改善を支援するために、バルクエッチを実行して、下層犠牲層を部分的に剥ぐ。個々のウェハをエッチングするには長時間かかるかもしれないが、単一バッチで多数のウェハを処理することにより、全スループットを高いままにできる。

ここで、種々の可能なバルクエッチ順序について記載する。

一の実施形態では、このような概念の一つは、ウェハの下層からエッチングにより犠牲層の広がりを減らすことである。

図５は、本発明の実施形態に係る、ウェハの下面からエッチングにより犠牲層の広がりを減らす処理を示す図である。犠牲層２０４の下にボロン層５０１及び窒素層５０２が埋め込まれたソースウェアから始める。ボロンは、その後のＭＡＣＥ処理５０３のエッチング停止として作用する素は、ボロンが素子層に拡散するのを防ぐバリアとして作用する

ここで、金属支援化学エッチング（ＭＡＣＥ）５０３を実行して、ウェハの下面からバルクシリコンを介してエッチングできる。

埋込層及び犠牲層は、ＤＲＩＥ５０４等の異方性エッチング技術を用いてエッチングできる。

エッチングされた孔の幅は、素子の幅よりも小さい。これにより、複数素子は、ピックアンドプレース中に選択的に除去しやすい酸化物の細メッシュを用いてバルクシリコンに付着されたままになる。

或いは、一の実施形態では、素子当たりの一の大きな孔とは対照的に、複数の小さいスルーホールがエッチングされる。複数の小さいスルーホールは、存在する場合には、より大きな機械的安定性を付与するのに役立つ。

一の実施形態では、第２の概念は、ウェハの下面を介した穿孔の代わりに、上面からのエッチングにより、犠牲層の広がりを減らすことである。数百マイクロメートルのシリコンのエッチングは、バルクで実行される場合にも、極めて遅い処理でありうる。これを解決するために、個々の素子は、埋込犠牲層に対してアクセスホールを有するように変更される。これらは、ソースウェハの上面から犠牲層にアクセスを与えて、エッチング距離を効率的に縮める。これらの孔の配置及び幾何学は、機能素子のサイズ、必要なエッチ速度、及びスループット要求に応じて変更できる。アクセスホールは、更に、エッチング後の犠牲層に複数の柱状配列を提供し、これは、一の素子により良好な機械的支持を提供する。

図６は、本発明の実施形態に係る、ウェハの上面からのエッチングにより犠牲層の広がりを減らす処理を示す図である。一の実施形態では、素子境界４０５とアクセスホール４０４とが既にエッチングされたカプセル化ソースウェハから始める。図６に示したアクセスホール配列は例示的である。他の配列を用いることもできる。アクセスホール４０４は最初から最後までエッチングされるが、素子境界４０５はエッチングされないことに留意されたい。これは、境界での犠牲層のエッチングを防ぐためである。境界酸化物は、ピックアンドプレース中に、エッチング液が近接素子２０２に漏れることを防ぐシール（封）として用いられる。

ここで、犠牲層２０４は、気相ＨＦ（ｖＨＦ）等のエッチング液を用いてエッチングできる。ｖＨＦは、ＭＥＭＳ用途におけるＢＯｘエッチングに通常用いられるエッチング液である。これは、反応物質（ＨＦ）と生成物とは気相であるので好ましく、静止摩擦力等の多くの課題を、エッチング液を用いて解決する。エッチングは、エッチング後の素子の下に柱状構造が残るように時間を定められる。

最後に、素子境界４０５は、標準リソグラフィ及びエッチング技術を用いてエッチングできる。

他の実施形態では、（第２の概念と類似する）第３の概念は、図７に示すように、犠牲層をドープしながら下層酸化物をウェハの上面からのエッチングにより犠牲層の広がりを減らすことである。図７は、本発明の実施形態に係る、犠牲層をドープしながらウェハの上面からのエッチングにより犠牲層の広がりを減らす処理を示す図である。

第３の概念は、酸化物エッチングが上面から実行され、アクセスホール４０４を用いてエッチング処理を速める点で、第２の概念と類似している。第２の概念と第３の概念との差異は、下層酸化物がドープされる点であり、ドーピングプロファイルは、ドーパント濃度が犠牲層２０４の上面で最大となり、底面で最小となるようにされる。このようなドーピングプロファイルは、犠牲層２０４の深さに渡るエッチ速度の対応する変化につながり、続いて、ピラミッド状柱（テザー）７０１の形成を引き起こす。後に議論されるように、これらのピラミッド状テザー７０１は、ピックアンドプレースステップを容易にできる。

ウェハバックグラインドは、ウェハパッキング及び３Ｄインテグレーション（集積）において広く用いられた技術である。一の実施形態では、ウェハバックグラインドは、各種のバルクエッチ処理を補完するために用いることができる。

例えば、ウェハの下面をエッチングすることにより犠牲層の広がりを減らす上述した第１の概念では、ウェハバックグラインド処理を用いて、必要なＭＡＣＥの深さを減らすことができる。

或いは、上述した第２及び第３の概念においてＨＦエッチングを速める方法として、犠牲層までウェハを薄くできる（図８及び図９Ａから図９Ｃ参照）。ここで酸化物の領域がより広くさらされるので、その後のＨＦエッチングのエッチング時間は、第２及び第３の概念よりも遥かに低いであろう。これは、理想的には、（以下に議論する）概念ＦＰ－３のピックアンドプレース処理の代替として役立つであろう。

ここで図８を参照すると、図８は、本発明の実施形態に係る、その後のピックアンドプレースを容易にするためにバルクエッチ処理の概念を用いてウェハダイシングにウェハバックグラインドを利用する方法８００を示すフローチャートである。図９Ａから図９Ｃは、本発明の実施形態に係る、図８に示したステップを用いてウェハダイシングにウェハバックグラインドを利用する工程を示す断面図である。

ここで図９Ａから図９Ｃと併せて図８を参照すると、ステップ８０１において、図９Ａに示すように、一の素子２０２を反転させ、（市販の）レーザ脱離接着剤９０２を介してガラスキャリアウェハ９０１に付着させる。

ステップ８０２において、図９Ｂに示すように、素子基板２０５のバックグラインドを実行する。

ステップ８０３において、ＨＦ等の酸を用いて犠牲層２０４をエッチングする。

ここで素子ピックアップに関する各種の概念を議論することは適当と認められる。

一の概念（概念「ＦＰ－１」と称される）では、基本原理は、真空スーパーストレートを用いて個々の素子を保持しながら、犠牲層をエッチング除去することにより、個々の素子を選択的に剥離することである。この概念の優位点は、ピックアップ処理中に含まれる機械的かく乱が最小であるということである。

図１０は、本発明の実施形態に係る、一の素子をピックアップする処理を示す図である。図５のウェハはスルーホール４０５を既に有しているので、ウェハチャック１００１を用いてエッチング液が誘導される。スーパーストレート１００４を介して真空に引かれる。真空チャネル１００２とエッチング液チャネル１００３とは、ＭＥＭＳベース弁を用いて制御される。

図１１は、本発明の実施形態に係る、一の素子をピックアップする他の処理を示す図である。この場合のスーパーストレート１００４は、真空孔１１０１及びエッチング液孔１１０２（これらもＭＥＭＳ弁を用いて制御されうる）を有する必要がある。先に述べたように、一の素子の周辺の犠牲層は、隣接素子２０２に対するエッチング液汚染に対するシール（封）として作用する。

第２の概念（ここでは概念「ＦＰ－２」と称する）では、ここでの基本原理は、真空スーパーストレートを用いてソースウェハから複数素子を機械的に引張り取ることである。

この概念は、理想的には、図７のウェハに適用される。材料強度の計算は、１００μｍ素子及び先端径が～３００ｎｍのピラミッド状テザーを用いると、真空吸引はこれらのテザーを破壊するのに十分以上であるべきことを示している。よって、時間のかかるエッチング処理を回避できる。図１２は、本発明の実施形態に係る、エッチング処理を回避しながら一の素子をピックアップする他の処理を示す図である。

第３の概念（ここでは概念「ＦＰ－３」と称する）では、基本原理は、ＦＰ－１と同様に、真空を保持しつつ犠牲層をエッチング除去することにより、複数素子を剥離することである。ここでの差異は、図１３及び図１４Ａから図１４Ｅと併せて議論されるように、全素子が一度に剥離され、紫外線脱離接着剤を有する中間ガラス基板に転写される点である。これは、その後の選択的剥離処理を更に速めるために実行される。選択的剥離は、一の素子の下面をＵＶ光に露光させることにより実行される。選択的露光は、ＤＭＤ（デジタルマイクロミラー装置）等の光変調装置を用いて達成できる。ＤＭＤに関する更なる議論は、参照により全てが本明細書に援用される、Texas Instruments, “DMD 101: Introduction to Digital Micromirror Device (DMD),” 2013に記載される。

図１３を参照すると、図１３は、本発明の実施形態に係る、図１０のウェハを用いて一の素子をピックアップする方法１３００を示すフローチャートである。図１４Ａから図１４Ｅは、本発明の実施形態に係る、図１３に示したステップを用いて一の素子をピックアップする工程を示す断面図である。

ここで図１４Ａから図１４Ｅと併せて図１３を参照すると、ステップ１３０１において、図１４Ａ及び図１４Ｂに示すように、バルクピックアンドプレーススーパーストレート１００４’を複数素子２０２に付着する。

ステップ１３０２において、図１４Ｃに示すように、シリコン基板２０５とピラミッド状柱（テザ―）７０１をエッチングする。

ステップ１３０３において、図１４Ｄに示すように、スピンコートＵＶ脱離接着剤（例えばグルー）１４０２を介して、ＳＯＩウェハ２０１のシリコン２０３を中間ガラス基板１４０１に付着する。

ステップ１３０４において、素子２０２を選択的に剥離するために一の素子２０２の下面を光変調装置（例えばＤＭＤ）１４０３からのＵＶ光に露光させる。選択的ピックアンドプレーススーパーストレート１００４’’を用いて、一の素子２０２を選び取る。

第４の概念（ここでは概念「ＦＰ－４」と称する）では、当該概念は、図８及び図９Ａから図９Ｃのバックグラウンドスーパーストレートに適用される。基本原理は、ＦＰ－３と同様に、図１５及び図１６Ａから図１６Ｅと併せて議論されるように、ＵＶ脱離接着剤を有する中間ガラス基板に複数素子を転写することである。

図１５を参照すると、図１５は、本発明の実施形態に係る、図８及び図９Ａから図９Ｃのバックグラウンドスーパーストレートを用いて一の素子をピックアップする方法１５００を示すフローチャートである。図１６Ａから図１６Ｅは、本発明の実施形態に係る、図１５に示したステップを用いて一の素子をピックアップする工程を示す断面図である。

ここで図１６Ａから図１６Ｅと併せて図１５を参照すると、ステップ１５０１において、図１６Ａ及び図１６Ｂに示すように、キャリアウェハを反転させ、スピンコートＵＶ脱離接着剤（例えばグルー）１６０２を介して中間ガラス基板１６０１に付着する。

ステップ１５０２において、図１６Ｃ及び図１６Ｄに示すように、レーザ放射１６０３を用いて接着剤９０２を除去することにより、キャリアウェハを脱離する。

ステップ１５０３において、図１６Ｅに示すように、選択的ピックアンドプレーススーパーストレート１００４’’を複数素子２０２に付着する。

ステップ１５０４において、一の素子２０２を選択的に剥離するために一の素子２０２の下面を光変調装置（例えばＤＭＤ）１６０４からのＵＶ光に露光させる。選択的ピックアンドプレーススーパーストレート１００４’’を用いて、一の素子２０２を選び取る。

真空ベースピックアンドプレーススーパーストレートは、全組立処理の重要部分である。これらは、複数素子がソースウェハから製品基板へ転写される際に組立精度が維持されることを保証する。

スーパーストレートは、以下の要因を念頭に設計されてよい。
１．ピックアップ力及び機能素子の破壊強度
２．寄生運動
３．トポグラフィ制御
４．表面摩耗及び平坦性悪化
５．空気流量及び吸引設計
６．熱管理－スーパーストレートは、最適エッチング液温度及び気温を維持するように温度制御されうる。更に、温度コントローラは、レジストレーション誤差を修正するためにスーパーストレートに僅かな変形を引き起こすように用いられうる。当該温度制御は、ペルチェクーラ及びＩＲソースのＤＭＤベース変調を含む種々の方法を用いて実施されうる。熱管理に関する更なる議論は、参照により全てが本明細書に援用される、Moon et al., “Thermally Controlled Alignment for Wafer-Scale Lithography,” Journal of Micro/Nanolithography, MEMS, and MOEMS 12(3), 031109, August 28, 2013に記載されている。
７．歪み制御
８．スーパーストレート－素子接着特性
９．ピックアップ位置のプログラマビリティ－選択的ピックアンドプレーススーパーストレートは、ＭＥＭＳ弁の埋込層を有しうる。流体流制御用ＭＥＭＳ弁の大型アレイについては、既に研究論文に示されている。或いは、カスタムピックアップ層は、各特定ピックアップ構成に用いられうる。ピックアップ位置のプログラマビリティに関する更なる議論は、参照により全てが本明細書に援用される、Vandelli et al., “Development of a MEMS Microvalve Array for Fluid Flow Control," Journal of Microelectromechanical Systems 7.4, 1998, pp. 395-403に記載されている。
１０．作製－スーパーストレートは、別々に作成された複数の層を結合させることにより作製される。このような技術は、複雑なミクロンスケールの形状を備えたウェハチャックを作製するために以前から用いられている。

図１７から図１９は、ピックアンドプレーススーパーストレートの種々の可能な設計を示している。図１７は、本発明の実施形態に係る、概念ＦＰ－２で議論された選択的ピックアンドプレーススーパーストレートの多層設計を示す図である。図１８は、本発明の実施形態に係る、概念ＦＰ－２におけるカスタムピックアップ層１を備えた選択的ピックアンドプレーススーパーストレートを示す図である。図１９は、本発明の実施形態に係る、概念ＦＰ－３で議論されたバルクピックアンドプレースの多層設計を示す図である。

一の実施形態では、スーパーストレートの歪み制御に、水系温度制御技術が用いられる。

選択的ピックアンドプレーススーパーストレートは、ＭＥＭＳ弁の埋込層を有しうる。流体流制御用ＭＥＭＳ弁の大型アレイについては、以前から研究報告されている。或いは、図１８に示すように、カスタムピックアップ層は、各特定ピックアップ構成に用いられうる。

図１７に示すように、ピックアンドプレーススーパーストレート１７００は、真空パッド１７０２及びチャネル１７０３を含む層１ １７０１を含む。スーパーストレート１７００は、ＭＥＭＳ弁１７０５及び真空マニフォールド１７０６を含む層２ １７０４を更に含む。スーパーストレート１７００は、加えて、温度制御可能であり且つ熱アクチュエータ１７０８（異なる陰影は夫々の温度勾配を表す）を含む層３ １７０７を含む。

図１８に示すように、ピックアンドプレーススーパーストレート１８００は、真空を用いて層２ １８０２に付着された層１ １８０１を含む。スーパーストレート１８００は、層３ １８０３に結合された層２ １８０２を更に含む。層２ １８０２は、真空マニフォールド１８０４を含む。更に、スーパーストレート１８００は、温度制御可能であり且つ真空マニフォールド１８０５を含む層３ １８０３を含む。

図１９に示すように、ピックアンドプレーススーパーストレート１９００は、層１ １９０１及び層２ １９０２を含む。層２ １９０２は、真空マニフォールド１９０３を含む。スーパーストレート１９００は、温度制御可能であり且つＨＦマニフォールド１９０５を含んでよい層３ １９０４を更に含む。更に、スーパーストレート１９００は、熱アクチュエータ１９０６（異なる陰影は夫々の温度勾配を表す）を含む。

これは、スーパーストレートの、数あるうちの一つの可能な実施例である。真空ピックアップ機構は、直径２５０ｎｍの真空孔アレイを備えたシリコン板からなる。この板の裏面は、真空ポンプに接続される。Ｓｉ等の熱伝導材料は、熱膨張率も低い（～３ｐｐｍ／℃）が、アライメント制御に水冷技術の使用を認める。シリコン板は、組立処理において所望の正確な真空パターンを作成するために、シリコンウェハ上にフォトレジストをスピンコートさせ、次にＵＶウェハをＵＶ互換ＤＬＰマイクロミラーアレイからの集束光に露光することにより作製できる。次に、シリコンウェハは、シリコン板に真空孔を作成するために、深堀反応性イオンエッチングを用いて徹底的にエッチングできる。真空孔アレイは、各孔において、その孔に付着した弁を開閉するために、個々にアドレス指定可能な静電ＭＥＭＳアクチュエータを用いる。スーパーストレート上の真空孔は、最終製品ウェハと実質的に同じ格子状に配列されてもされなくてもよい。

ＭＥＭＳ弁は、ピックアップ板の裏面上にある上記２５０ｎｍ孔から５０ｎｍ上につるされた～１００ｎｍ厚のカンチレバーからなる。表面にカンチレバービームを引き下げて、その真空ポートに対して孔を閉じるために用いられる静電アクチュエータを作成するために、板の裏面の各孔の周りに電極をパターン化する。真空板の全表面は、静電荷が除かれた後にカンチレバーが板の表面にはりつくことを防ぐために、アンチスティックコーティングで被覆される。この設定では、各アクチュエータは、静電作動マイクロミラーアレイに対して開発されたのと同じ方法ＴＩを用いて個々にアドレス指定可能にされる。この方法では、底面電極の下にＣＭＯＳメモリ回路をパターン化し、アクチュエータのオン／オフ状態を設定するために用いる。各メモリ回路の状態は、各ピクセルをアドレス指定するために平行列バスを用いて設定される。一旦メモリ回路が設定されると、各アクチュエータのオン／オフ状態を、そのアクチュエータに関連するメモリ回路のオン／オフ値に基づいて設定するために、クロックパルスが全システムに付与される。次に各アクチュエータは、メモリ回路が再設定されて新たなクロックパルスが付与されるまで、その状態に維持される。

ここで図２０を参照すると、図２０は、本発明の実施形態に係る、複数の素子を整列、配置及び結合する方法２０００を示すフローチャートである。図２１Ａから図２１Ｃは、本発明の実施形態に係る、図２０に示したステップを用いて複数の素子を整列、配置及び結合する工程を示す断面図である。

ここで図２１Ａから図２１Ｃと併せて図２０を参照すると、ステップ２００１において、図２１Ｂに示すように、ピックアンドプレースサイクルの始めに、製品ウェハ２１０１を二液型接着剤の一液２１０２と任意にスピンコートする。

ステップ２００２において、図２１Ａ及び図２１Ｂに示すように、配置ステップの直前に、インクジェットは、複数素子２０２が配置される特定位置に接着剤２１０３の第２液を分配する。１０μｍ未満の配置精度は、インクジェットを用いて通常達成される。これは、一辺が２５μｍよりも大きい素子２０２には十分である。以下の手法のうちの一又は複数を用いてインクジェット滴配置の更なる改善を達成できる。即ち、（１）インクジェットのノズルプレートと基板表面との隙間を１ミリメートルよりもかなり下まで減らす、及び（２）走査速度を１ｍ／ｓよりもかなり下まで減らすこと、である。

ステップ２００３において、図２１Ｂに示すように、層状シリコン２０３及びスーパーストレート１００４に付着した素子２０２を接着剤２１０３（又は２１０２及び２１０３）上に配置する。

ステップ２００４において、図２１Ｃに示すように、複数素子２０２をスーパーストレート１００４から脱離する。

上述したスピンコート技術に対する代替は、二液型接着剤の二成分を同時分配する二のインクジェットを用いることである。インクジェットは、二液滴間で少なくとも部分的な重なりがあるように二成分を分配するようにプログラム可能である。この重なりは、素子の組み立て前に生じうる。或いは、素子組立ステップは、液滴同士の混合を促すことができる。

図２１Ａに示すように、選び取られた複数素子２０２を製品ウェハ２１０１に近づけるにつれて、先ず、粗アライメントを実行する。図２１Ａは、アライメントマーク２１０４と観察窓２１０５を備えたスーパーストレート１００４を示す。これに続いて、一旦一の素子２０２が（液中）接着剤２１０３（又は２１０２及び２１０３）に接触すると実行されうる微細アライメントを実行する。図２１Ｂに示すように、微細アライメントは、基板２１０１のアライメントマーク２１０６を用いる。真空スーパーストレート１００４は、接着剤がゲル点に達するまで複数素子２０２に付着したままであり、その後、複数素子２０２を基板２１０１に確実に付着させる。

一の実施形態では、基板（マーク２１０４）にパターン化され且つ製品基板（マーク２１０６）にパターン化されたモアレアライメントマークを用いて微細アライメントを実行する。この種のアライメントシステムでは、サブ５ｎｍアライメント精度を達成することが可能である。結合剤として液状接着剤を用いることの一つの利点は、配置ステップ中にスーパーストレート１００４の最小トポグラフィ変動を保証する液中アライメントを実行できることである。アライメントに関する更なる議論は、参照により全てが本明細書に援用される、Cherala et al., “Nanoscale Magnification and Shape Control System for Precision Overlay in Jet and Flash Imprint Lithography,” IEEE Trans. Mechatronics, Vol. 20, No. 1, 2015, pp. 122-132に記載されている。

二液型接着剤は、理想的には、室温又はやや高温で硬化時間が低い。Ancamine（登録商標）2678等のエポキシ硬化剤は、室温で～２秒の薄膜設定時間を有しており、インクジェットノズルを用いて塗布できる３５ｃＰｓの低粘度を有する。未硬化接着剤は、一般には、１から１００ｃＰｓの範囲の粘度を有する。最適な接着剤の製剤形態は、多成分のエポキシ樹脂及び硬化剤と、設定時間を短縮する必要がある場合には促進剤とのブレンドを必要としてよい。

加えて、接着剤は、硬化処理中に収縮を示すはずである。これは、複数素子２０２が硬化後の製品基板２１０１により近づき、よって、スーパーストレート１００４が、製品基板２１０１上に既に存在する複数素子２０２との望まないインターフェイス接続を受けないことを保証するためである。接着剤の収縮に加えて、スーパーストレートの厚みを調整することにより、材料との望まないスーパーストレート干渉も回避できる。計算では、３０ｍｍ（ダイの最大サイズ）離れた４つの材料上に単に支持された４ｍｍ厚ＳｉＣスーパーストレート層は、自重により、中心で１ｎｍ以上たわまないことが示されている。

或いは、ＵＶ硬化接着剤は、複数素子を製品基板に一時的に付着させるために用いることができる。これにより、スーパーストレーは、サファイア（Ａｌ_２Ｏ_３）又はＵＶ透過ＳｉＣ（このようなＳｉＣウェハは、Cree, Inc.を含むソースから利用可能である）等のＵＶ透過剤から作製されることを余儀なくされる。

一旦製品基板が複数素子で完全に実装されると、基板に複数素子を更に固定するために、スパッタリング、原子層堆積（ＡＬＤ）、及び化学気相蒸着等の、真空ベース化学蒸着処理を用いた材料堆積／被覆ステップも実行できる。

或いは、陽極接合ステップは、接着処理を完全に置換できる。

一旦複数素子の第１セットが組み立てられると、各追加種の素子に対して組立処理は反復できる。多層塗布では、複数素子の各素子間に介在層も追加できる。この介在層は、機械的接着用、電気／熱／光接続用のカーボンナノチューブ（ＣＮＴ）フォレストとスルービアとを組み入れる。

形状サイズが減少するにつれて、これらの形状をパターン化するマスクコストは急騰した。マスクのフルセットのコストは、９０ｎｍリソグラフィノードに対して約１．５Ｍドルであり、６５ｎｍリソグラフィノードに対しては２Ｍドルに及びうる（ある評価によれば、形状サイズが減少するにつれ、マスク描画時間は５の累乗として増加する）。加えて、大きな設計の複雑さが増すと、設計再スピン数が増加する。上記二つの要因により、標準セルＡＳＩＣの経常外エンジニアリングコスト（ＮＲＥ）は著しく増加し、これは、装着品、科学及び医療用カスタムチップ等の低から中容積塗布に対して法外に高価となりうる。フィールドプログラマブルゲートアレイ（ＦＰＧＡ）は、高速プロトタイピング及び極微量塗布に許容できる解を提案するが、非常に非効率な空間使用や所望タイミング未満であるために、一般にはＡＳＩＣの置換としては見られない。

限定数で大量生産された材料論理回路を用いてＡＳＩＣの作製するための上述した真空ベース組立技術の新規な用途に関する議論は、以下に記載される。これは、多数のＡＳＩＣ設計に渡るサブ１００ｎｍ形状サイズのマスクコストのシェアリングを生じ、個々の設計のコストを減らす。反復論理回路材料（repeating logic feedstocks）を用いてＡＳＩＣを構築する概念は、ビア／金属構成された構造材料で構成されるＡＳＩＣが、セルベースＡＳＩＣと近い空間使用及び空間性を達成できることを示した先行研究に基づいている。しかしながら、提案技術では、材料種類及び構成の点で選択がかなり多い。

上述した組立技術は、不連続材料（ここで一の素子２０２が材料である）を用いてＡＳＩＣ作製の問題に直接的に適用できる。処理及び機械的設計概念は、次の一般指針に従うはずである。即ち、（１）組立精度（サブ１００ｎｍ３σ）が最も重要であり、（２）組立時間が重要であり（しかしながら、組立精度より重要ではない）、（３）粒子を生じる処理は回避される必要がある。

マルチプルＡＳＩＣ設計に材料を提供するために同じ材料ウェハを用いるので、生じる一の問題は材料使用の問題である。図２２を参照すると、図２２は、実施形態に係る、最適素子利用方策を示す図である。（ＡＳＩＣ設計１の分布とは異なる）材料１の特異的分布を必要とするＡＳＩＣ設計２は、材料ウェハ１の既存材料のみ用いて完全に実装できない。ここで、各材料種類に対する材料ウェハの貯蔵分が維持されるピックアンドプレース方策が提案される。先ず、最大可能材料は、最大劣化材料ウェハから用いられる（図２２のウェハ１．１）。次に、製品基板が一種類の材料で完全に実装されるまで、劣化が少ないウェハ（図２２のウェハ１．２）から最大可能材料を用いる処理は続く。所定の点で、最大劣化ウェハは、材料が少なすぎて（閾値以下）効率的に使用できなくなると、無視されるか、考えられる廃物利用のために保存される。廃物利用ツールは、上述したピックアンドプレースツールと構成が類似しているが、製品ウェハに材料を転写する代わりに、材料を再配列する。

異なるソースウェハからの材料は、一般に、異なる材料厚みを有する。このような材料の組み立ては、望まないスーパーストレート干渉と平坦性の欠如との問題を引き起こす。望まないスーパーストレート干渉の回避は、幾つかの手法により達成できる。二の模範的手法を以下に挙げる。
１．全ての組立材料が先に組み立てた材料よりも僅かに高さが高くなる（例えば５から１０ｎｍ）ことを保証する。（これは結果的に、以下に別途記述する平坦性の欠如をもたらす）。各材料に対して予め指定された別個の組立高さを保証する能力は、以下の模範的手法により達成できる。
ａ）ダミー材料。３つの材料を備えた場合について図２３を参照する。図２３は、本発明の実施形態に係る、可変高さ問題を解決するダミー材料２３０１（「材料２_ｄ」及び「材料３_ｄ」として識別される）を示す図である。異なる可能性がある厚み{ t₁ < t₂ < …. < t_n }を有するｎ個の材料を備えた一般的な場合については、厚み{ (t_n - t₁ + ₁) > (t_n - t₂ + ₂) > … > (t_n - t_(n-1) + _(n-1)) }を有する（ｎ－１）個のダミー材料が存在するであろう。但し、所与のステップでアセンブリが予定されている場所以外の領域で望まないスーパーストレート干渉を回避するために、小さな厚み{ ₁ > ₂ > … > _(n-1) }が付与される。加えて、望まないスーパーストレート干渉を回避するために、アセンブリが特異的配列で生じる必要がある。この配列は、全組立ステップにおいて、組み立てられる所与の材料が、その他の全ての既に配置された材料又はダミー材料よりも高い位置に上面を有するように、材料又はダミー材料を組み立てることを常に要求する。
ｂ）一の実施形態において、各材料の下でインクジェットステップ中に堆積される、別個の予め計算された総容積を用いることにより達成できる上述した下層接着層の厚みを変動させる。
ｃ）埋込犠牲層上の半導体層の予め計算された別個の厚みを有するように各種の材料ソースウェハを作製する。
ｄ）トレンチが、対応する材料寸法（例えば、０．２５マイクロメートル）よりも僅かに大きい横寸法を有するように、また、各材料位置でのエッチング深さは、対応する材料の上面が最後には材料及びその接着層を含む所定高さとなることを保証するように独立して選択されるように、矩形トレンチをエッチングして製品ウェハとする。
２．全ての組立材料が組み立て後に実質的に同じ高さになることを保証する。しかしながら、接着硬化は典型的には２から１０％の体積収縮を含むので、組み立てられる各材料は接着硬化ステップ前には僅かに高さが高い。一例として、１０％収縮及び５０ｎｍの初期厚みを有する接着剤（接着剤の製剤形態に関する上述の議論を参照）は、未硬化状態で材料の正確な位置づけを可能にするように、未硬化状態で～５ｎｍの隙間を与える（上述した議論を参照）。独立して又は組み合わせて用いた上述の１．ａ）から１．ｄ）の模範的手法によっても、組み立て後に各材料が実質的に同じ高さを得ることができる。

手法１に議論された方法論は、その後の処理を正確に達成できることを保証するために（例えば、焦点拘束のフォトリソグラフィ深さ）、任意には平坦化ステップを必要としてよい。この平坦化問題を解決するために、インクジェットベース平坦化手法を用いることができる。或いは、同じ目的を達成するために、化学的機械研磨（ＣＭＰ）処理も用いることができる。

寸法がI_ｄ×ｗ_ｄ＝１０ｍｍ×１０ｍｍの模範的ＡＳＩＣダイを考慮する。各材料は、一辺がｌ_ｆ＝１００μｍである。ダイ当たりの材料数は、ｎ_ｆ＝１０，０００である。ｎ_ｆｔｙｐ＝２０種の材料があると仮定すると、夫々、効率的利用のためにｎ_ｆｔｙｐ＝１０種の材料ウェハの貯蔵分を有する（上述の通り）。これにより、約２００のピックアンドプレースステップが生じ、各ステップは、ダイ当たり平均５０個の材料を転写する。ウェハ当たりｎ_ｄｐｗ＝３００のダイがあると仮定すると、これは、全体でピックアンドプレースステップ当たり転写された平均１５，０００の材料と等価である。

以下、材料構成可能ＡＳＩＣシステムオンチップ（ＳｏＣ）を設計するのに必要なＥＤＡ（電子設計自動化）設計及びＣＡＤ（コンピュータ支援設計）フローについて議論する。典型的には、ＡＳＩＣ ＳｏＣは、性能／速度、領域、及び電力仕様に合うように最適配置された数十億のトランジスタを含む。ＡＳＩＣ ＳｏＣを効率的に設計するために、即ち、市場に対するターンアラウンド時間（ＴＡＴ）の低い設計書に合わせるために、設計処理を簡単にする第三者ＥＤＡ ＣＡＤツールが存在する。標準セルベースＡＳＩＣ ＳｏＣに類似して、材料構成可能ＡＳＩＣも、これらのＥＤＡツールを利用する。

材料構成可能ＡＳＩＣのＥＤＡフローでは、既存ＥＤＡ ＣＡＤツールの大部分を再利用しようとする。しかしながら、全設計フローには、社内開発されたＥＤＡ処理ステップは殆どない。しかしながら、社内解は、端末間解のシームレス配置（seamless deployment）を保証するように、既存ＥＤＡツールに容易に統合できる。

上述したように、材料は、トランジスタ層、配線層、及び誘電体層からなる。材料の選択及び配置は、任意には設計書に合うように実行され、これについては以下のセクションで議論する。材料セルは、基層（トランジスタ、標準セル等から構成される）、及び配線を形成するｎ層の金属層（但し、ｎ＞＝１）を備える。材料は、トランジスタ及び他の部品に電力を与えるためにリング、ストラップ、ストライプ、フォローピン等を含む内部電力グリッド構造を備えてよい。材料構成可能ＳｏＣは、以下に述べるように、異なる種類の材料を含んでよい。しかしながら、このリストは包括的ではない可能性があり、材料の種類はこれらに限定されるべきではない。
ａ．論理回路材料：ＳｏＣで論理回路設計素子を実施及び設計するために用いられるマイクロスケール回路
ｂ．メモリ材料：ＳｏＣでメモリ設計素子（ＳＲＡＭ等）を実施及び設計するために用いられるマイクロスケール回路
ｃ．ＩＯ材料：ＳｏＣでＩＯ回路（ＳＲＡＭ等）を実施及び設計するために用いられるマイクロスケール回路
ｄ．マクロセル材料：ＳｏＣでマクロセルを実施、設計及び干渉するために用いられるマイクロスケール回路
ｅ．混合材料：その他の種類の材料に存在する設計素子を含むマイクロスケール回路

典型的なＳｏＣは、上述したように、異なる種類の材料含む。各種類の材料は、複数回インスタンス化できる。設計フローは、異なる種類の材料のヘテロジニアスインテグレーションを可能にする。ヘテロジニアスとは、Ｓｉ、ＧａＡｓ等の異なる材料、異なるテクノロジーノード、及びメモリ技術を用いて、これらの材料を製造できるという意味である。更に、論理回路材料、メモリ材料、ＩＯ材料等の異なる種類の材料は、可変する厚み値を有してよい。これは、金属層、ピッチ値、テクノロジーノード等の数に差異があるためでありうる。この種のＳＯＣは、標準セルＡＳＩＣフローに類似する、ハードインテレクチャルプロパティ（ＩＰ）ブロック、ソフトＩＰブロックのインテグレーション（集積）も可能にする。

図２４は、本発明の実施形態に係る、材料構成可能ＳｏＣの可能な構成の一つを示す図である。これは、サイズが５０μｍ×５０μｍの複数の論理回路材料（１）と、サイズが７０μｍ×７０μｍの複数のメモリ材料（２）と、サイズが１００μｍ×１００μｍの複数のＩＯ材料（３）と、夫々サイズが７０μｍ×７０μｍのセル材料（４）及びハードＩＰブロック（５）と、サイズが５０μｍ×５０μｍのソフトＩＰブロック（６）と、を含む。更に、各種類の材料は、異なる数の金属層及び厚みを有する。論理回路材料は金属上層として金属３（Ｍ３）を有しており、ＩＯ材料は金属上層としてＭ１１を含み、ハードＩＰブロックは金属上層としてＭ６を有する。材料カウント及び配列は、設計上の要求条件により異なってよい。同じ種類の材料の異なる陰影は、特定種類の異なる設計構成を示す。例えば、論理回路材料陰影２４０１は、材料陰影２４０２と設計において異なっている。同様に、その他の種類の材料は、異なる構成を有してよい。

ここで論理回路材料設計及びそのＥＤＡ方法論に関して議論することは適当と認められる。先ず、論理回路材料の構造について説明する。次に、ＥＤＡ設計方法論と、既存ＥＤＡツール及び社内解を用いた論理回路設計を実施するＥＤＡ設計ステップの概要について説明する。次に、このフローで開発部された新規の社内解について説明し、その後、新規の材料設計と、ＳｏＣにおける材料を設計及び配置するために用いられる材料配置アルゴリズムとについて、夫々議論する。次に、バックエンド設計段階で実施される新規のアルゴリズム、即ち、クロックツリー合成（ＣＴＳ）、及びポストＣＴＳ、ポストルート最適化について議論する。

図２５は、本発明の実施形態に係る、一般的な論理回路材料構成を示す図である。論理回路材料は、以下のコンポーネント、即ち、標準セル（１）、トランジスタ（２）、ゲートアレイ（３）、マクロセル（４）、物理専用セル（５）、走査セル（６）等のうちのいずれかの組み合わせから構成されてよい。これらのコンポーネントは、設計上の要求条件により、配線（７）又はスペア開放トランジスタ（８）又はスペアセル（９）を用いて接続できる。論理回路材料は、ｎ層の金属層（但しｎ＞＝１）からなる。コンポーネント間の連結性は、同じタイミングパス又はグループに属しても属さなくてもよい。入力および出力ポート（１０）は、有限数存在する。フィードスルー信号を収容するために、材料の周囲に更なるポート（１１）が存在してもよい。材料は、トランジスタ、セル等に電力を与えるために内部電力グリッドから構成されてよい。電力グリッドは、リング、ストラップ、ストライプ、フォローピン等のうちのいずれかの組み合わせから構成されてよい。電圧レベルは、異なる電圧アイランド（島状構造）（１２）を形成する材料の異なる領域において異なってよい。

図２６は、本発明の実施形態に係る、標準セルベース論理回路材料構成を示す図である。これは、３２ｎｍテクノロジノードを用いて実施される標準セル（１）のみからなる。全ての標準セルは開放されている。即ち、スペアゲートの海部として扱うことができる。標準セルに電力を与えるためには、（高次金属層を用いて敷設された）パワーストラップから標準セルパワーピン又はフォローピンに電力接続するようにフォローピン（２）を敷設する。以下に議論されるＭ２Ａ２ ＥＤＡフローは、これらの種類の論理回路材料を利用する。図２６は、この種の論理回路材料のレイアウトを示しており、ケイデンスイノバス（Cadence Innovus）ツールを用いて生成される。

図２７は、本発明の実施形態に係る、材料構成可能ＡＳＩＣの論理回路設計を実施するＥＤＡ方法論を示す図である。ＥＤＡフローは、目的を達成するために独自の方法で固定された複数のＥＤＡ処理ステップを含む。このフローは、社内開発され且つ陰影２７０１でハイライトされた、設計生産、材料選択、配置、及び部分的合成等のステップを含む。陰影２７０２でハイライトされた設計アイテムは、既存の商用ＥＤＡ解を有するアイテムであり、このフローで再利用される。既存ＥＤＡ解及び社内解を利用し、当該解を達成するために開発され、陰影２７０３でハイライトされた、ある一定の設計ステップもこのフローに存在する。このフローで記述されるステップは、完全には網羅されていない又は全詳細が記述されていない可能性があり、最良のＱｏＲを達成するためには、異なる設計に対して小さな変更を実行できる。

次にＥＤＡフローの設計ステップの概要を提示する。各ステップに関する詳細な説明を以下に更に議論する。材料設計生成では、マルチプル標準セルベースＡＳＩＣ ＳｏＣからの設計データに基づいて、限定数の有限材料がｎ個（但しｎ＞＝１）生成される。この解は、グリーディ手法ベースマッピング、教師なし学習、及びグラフマッチング技術等の各種のアルゴリズム技術を実施することにより社内開発される。一旦材料が生成されると、これはフローのライブラリーとして役立ち、ここでは「マイクロスケールモジュール組立ＡＳＩＣ」（Ｍ２Ａ２）と称する。

Ｍ２Ａ２ ＥＤＡフローでは、技術変更指令（ＥＣＯ）合成の物理及びタイミング認識を改善させるために、入力標準セルベース設計はマルチプルモジュールに分割されてよい。設計分割は、ＦＭカット、最小フロー等の標準分割アルゴリズムのいずれかにより達成できる。そして材料は、機能性及び性能仕様に合うように、選択及び任意に設計／モジュールに配置される。この解は社内開発され、グリーディ手法ベースマッピング、教師なし学習、及びグラフマッチング技術等の各種の技術を用いて実施できる。この設計は、所望により、スペアセルにより部分的に合成されてよい。そして、材料設計・配置・設計データは、標準産業フォーマット、即ちネットリストファイル、及び設計交換フォーマット（ＤＥＦ：design exchange format）ファイルにおいてコラテラル（collaterals）を生成するために処理される。これらのファイルは、完全合成を実行するためにＥＣＯ合成ツールに入力される。一旦ネットリスト及びＤＥＦファイル形態の設計データが生成されると、ポストマスクＥＣＯ合成を実行するためにケイデンスコンフォーマル（Cadence Conformal）ＥＣＯと称される産業標準ＥＣＯツールが用いられる。これは、材料構成可能ＳｏＣに予め配置されたスペアセルを用いて設計合成を可能にする。合成ネットリストを生成するために、イノバス（Innovus）と称されるケイデンス（Cadence）配置ルート（Ｐ＆Ｒ）ツールにロードされたパッチネットリストファイルが生成される。ここまでに記述された全ての設計ステップは、Ｍ２Ａ２ ＥＤＡフローのフロントエンド設計段階を形成する。合成が先ず実行された後に配置される従来の標準セルベースＡＳＩＣフローとは異なり、Ｍ２Ａ２ ＥＤＡフローは、同時最適配置及び合成を実行する、即ち、配置及び部分的合成反応が一緒に実行された後に完全ＥＣＯ合成が行われることは、特筆すべきである。

フロントエンド設計段階の後に、バックエンド終了段階が続く。バックエンド設計段階では、ケイデンスＰ＆Ｒツールイノバスを用いて、プレクロックツリー合成（プレＣＴＳ）最適化が先ず実行される。この最適化は、配線の長さ及び遅延等を減じるために、ピンスワッピング、セルスワッピングを含む。一旦プレＣＴＳ最適化が実行されると、クロックツリーが構築される。今日では、ポストマスクＣＴＳ、即ち、基層セルを凍結又は固定したままにするクロックツリーの構築、を実行する商用ＥＤＡ解は存在しない。ポストマスクＣＴＳを実施するために、第１ケイダンスイノバスツールが、ＳｏＣの所望領域にセルを挿入してクロックツリーを構築するために用いられる。所望領域は、スペアクロックツリーバッファ、インバータ、及びクロックゲーティングセルが配置される領域である。そして、社内解は、設計に配置された既存スペアセルを備える、新たに追加したクロックツリーセルを、マッピング又はスワッピングするように開発される。これは、グリーディマッピング手法、グラフマッチング技術等を用いて実行できる。一旦基層を変更せずにクロックツリーが構築されると、ケイデンスイノバスツールを用いてルーティングが実行される。性能測定基準を改善させるために、ポストマスク特性を保持するポストＣＴＳ及びポストルートバッファ挿入解が社内開発される。既存商用ＥＤＡツールでは、全てのセルが凍結又は固定される場合には、バッファ挿入は起こらない。よって、この解は、回路速度という点で性能等の設計測定基準を改善させる。

一旦設計が合成及びルーティングされると、設計性能を解析し且つそれを仕様書と比較するために、サインオフ解析が実行される。タイミングサインオフ、物理検証、電力チェック等のサインオフ解析は、標準商用ＥＤＡツールにより実行される。性能が合わない場合には、材料配置段階又はバックエンド段階へフィードバックできる。これは、サインオフツールにより観察された課題の性質次第である。一旦ＱｏＲが合うと、設計は機能的に検証され、鋳造に対するＥＤＡ設計段階の最終成果物であるＧＤＳＩＩファイルが生成される。

ここで材料設計生成アルゴリズムに関する議論することは適当と認められる。図２８に提示されたＡｌｇｏｒｉｔｈｍ１は、本発明の実施形態に係る、グリーディマッピング手法に基づく材料生成を実施する。このアルゴリズムは、実施しやすいが性能的には最適ではない反復グリーディマッピング手法を用いて材料を設計する。

図２９に示すようなＡｌｇｏｒｉｔｈｍ２は、本発明の実施形態に係る、最適グラフマッチング技術及びｋ－Ｍｅａｎｓクラスタリング（機械学習におけるアルゴリズムのカテゴリの、教師なし学習として知られる）を用いて材料設計生成を実施する。この材料を設計するアルゴリズムは、最良の材料構成を得るために、アルゴリズムの各ステップで最適解を達成するように、最小コスト二部グラフマッチング技術（min-cost bi-partite graph matching technique）、論理回路再構成（logic restructuring）、ｋ－Ｍｅａｎｓクラスタリング、配置認証（placement legalization）、タイミングアウェアネット・セルウェイティング（timing aware net and cell weighting）等の複数の技術を利用する。

ここで材料配置・選択・部分的合成アルゴリズムに関する議論することは適当と認められる。図３０に提示されたＡｌｇｏｒｉｔｈｍ３と、図３１に提示されたＡｌｇｏｒｉｔｈｍ４は、夫々、本発明の実施形態に係る、グリーディマッピング手法と、最適グラフマッチングとに基づく材料選択及び配置を実施する。

Ａｌｇｏｒｉｔｈｍ３は、利用可能な材料とともに重要要因が多い順に分類されたウインドウのグリーディマッピングに反復的に基いて、設計上の材料を選択及び配置する。反復手法は、最適解を結果として生じない。最適マッピングを達成するために、Ａｌｇｏｒｉｔｈｍ４が開発された。これは、最適グラフマッチング技術を用いて、材料設計を選択、配置及び部分的に合成する。このアルゴリズムは、設計上の材料の最適配置を得るために、アルゴリズムの各部で良好な解を達成するように、最小コスト二部グラフマッチング技術、論理回路再構成、配置認証、タイミングアウェアネット・セルウェイティング等の複数の技術を利用する。

ここでポストマスクバックエンド設計最適化及びポストマスククロックツリー合成について議論する。図３２に示すＡｌｇｏｒｉｔｈｍ５は、本発明の実施形態に係る、ポストマスククロックツリー合成アルゴリズムを提示する。このアルゴリズムは、２段階（フェーズ）に分割できる。フェーズＩはステップ＃１から＃４を含むのに対し、フェーズＩＩは残りのステップ＃５から＃２０を含む。フェースＩでは、アルゴリズムは、所望領域／サイトにセルを挿入するツールを動かすことによりクロックツリーを構築するために、ケイデンスにより開発された商用ＥＤＡ解を利用する。所望サイトは、スペアＣＴＳセルを有する設計上のこれらの領域である。そして、社内解が、フェーズＩＩに提示されるように開発される。これは、クロックツリースキュー及び挿入遅延を最適化しながらポストマスク特性を保持する。このアルゴリズムは、設計で配置されたスペアセルとともに、設計上でＣＴＳ追加セルをマッピングする。これは、グリーディマッピング手法又は最小コスト二部グラフマッチング技術を用いて実施できる。

図３３は、本発明の実施形態に係る、ポストマスクポストＣＴＳ、ポストルートバッファ挿入を実施するＡｌｇｏｒｉｔｈｍ６を示す図である。商用最先端ＥＤＡツールは、ポストマスクバッファ挿入を実行しない。このアルゴリズムでは、先ずタイミングパスが解析される。次に、ＳｏＣの好ましい領域でのスペアセル利用可能性に基づいて、クロックパス及びデータパス最適化が実行される。タイミングパスの違反時にスペアバッファを挿入する決定は、バッファ挿入の前後でタイミングパスに関連するコストを計算することにより判断される。バッファは、タイミングが改善する場合に挿入される。同様に、クロックパス最適化では、スキュー及び挿入遅延が減少する。このアルゴリズムは、全てのタイミングパスについて最適解を得るように、最小コスト二部グラフマッチング技術等のアルゴリズム技術を用いて、性能を最適化する。

ここでメモリ材料の設計について議論する。メモリ材料は、ＳｏＣ上でオンチップＳＲＡＭメモリを実施するために用いられるマイクロスケール回路である。典型的なＳＲＡＭは、ワード及びビットライン、センスアンプ、カラム及びロウデコーダ、タイマ回路、その他の周辺回路等を備えたビットセルアレイを含む。メモリ材料は、これらのメモリ設計素子のうちのいずれかの組合せを含んでよい。メモリ材料は、ビットアレイ及び制御回路とともに自立可能であるか、又はビットセルアレイのみから構成されてよく、或いはセンスアンプ、タイマ、カラム及びロウデコーダ等の制御回路のみから構成されてよい。メモリ材料が異なる技術を用いて実施可能であり、これらの材料のヘテロジニアスインテグレーションが設計フローにおいて支持されることは、特筆すべきである。

図３４は、本発明の実施形態に係る、可能なメモリ材料構成の一つを示す図である。メモリ材料構成３４００は、ＳＲＡＭセルビットアレイ（１）、ビットライン（２）、ワードライン（３）、ＩＯセル（４）、タイマ回路（５）、センスアンプ（６）、及びデコーダ（７）等の基本メモリ設計素子を含む。

ここでＩＯ材料設計について議論する。ＩＯ材料は、ＩＯ動作専用のマイクロスケール回路設計素子である。これは、以下のコンポーネント、即ち、ＩＯセル、信号ＩＯバッファ、電源パッド、ＩＯパッド、ＥＳＤ及びデキャパシタンス回路等のうちのいずれかの組合せを含む。これらのコンポーネントは、配線を介して接続されてもされなくてもよい。この材料は、ｎ層の金属層（但しｎ＞＝１）を含んでよい。設計者のニーズにより、可能な設計素子のうちの一つと接続するためにＩＯ材料にプログラム可能な配線が存在することも可能である。

図３５は、本発明の実施形態に係る、ＩＯ材料３５００の可能な構成の一つを示す図である。ＩＯ材料３５００は、ＩＯバッファ（１）、信号用又はパワーグランド用となりうるＩＯパッド（２）、ＩＯセル（３）、配線（４）、プログラム可能配線（５）、及びＥＳＤ／デキャプ回路（６）を含む。

Ｍ２Ａ２ベースＳｏＣは、外部ＩＰブロックのインテグレーション（集積）を可能にする。これらのＩＰブロックは、ハードＩＰブロック又はソフトＩＰブロックでありうる。ハードＩＰブロックは、完全設計された接触禁止ブロック（don’t touch block）。対照的に、ソフトＩＰブロックは、設計変更を必要とする。これらの設計変更は、マクロ材料を利用することにより実施できる。マクロ材料のコンポーネントは、設計に用いられるマクロセルの種類に依存する。また、論理回路、メモリ等の設計上のその他のコンポーネントとマクロセルとのシームレスインテグレーション（集積）に、マクロ材料セルが用いられてよい。これらの材料は、任意の数の金属層を備えた基本設計素子を含んでよい。これは、材料をより一般的に用いるためのプログラム可能配線を含んでもよい。

上述したように、既存ピックアンドプレース技術では、ナノスケール精度アセンブリを達成できない。ここで、本発明を利用すると、サブｎｍ精度モアレアライメント技術と併せて真空ベースピックアップ機構を用いて、ナノスケール精度アセンブリを達成でき、その結果、材料の高精度並列アセンブリが生じることができる。

本発明の各種の実施形態の記載は、例示のために提示されたが、網羅的であること又は開示された実施形態に限定されることを意図するものではない。多くの変更及び変形は、開示された実施形態の範囲及び精神から逸脱することなく、当業者には明白であろう。ここに用いられた文言は、実施形態の原理、実地応用又は市場でみられる技術の技術的改良を最も良く説明するために、又は他の当業者がここに開示された実施形態を理解できるように、選択された。

Claims (16)

1. 異種コンポーネントを組み立てる方法であって、
   複数素子のサブセットを、前記複数素子のサブセットに取り付けた真空スーパーストレートにより、ソースウェハから選択的に選び取り、
   前記選択的に選び取られた複数素子のサブセットを、製品基板上にインクジェット又はスピンコートされた液状の接着剤上にモアレ計測学スキームを用いてサブ１００ナノメートルの精度で配置し、
   前記接着剤がゲル点に達するまで前記真空スーパーストレートを使用して前記複数素子のサブセットを保持することにより、前記選択的に選び取られた複数要素のサブセットを前記製品基板上に強固に付着させる、
   ことを特徴とする方法。
2. 前記選択的に選び取られた複数素子のサブセットの分布は任意であることを特徴とする請求項１に記載の方法。
3. 前記複数素子のサブセットは、高並列であるピックアンドプレースを用いて前記ソースウェハから選択的に選び取られることを特徴とする請求項１に記載の方法。
4. 前記複数素子は、一辺サブ１０マイクロメートルから一辺１ミリメートル以上までの異なるサイズであることを特徴とする請求項１に記載の方法。
5. 前記複数素子のサブセットを組み立てる工程は、サブ５０ｎｍ規模のアライメント能力（配向能）を達成することを特徴とする請求項１に記載の方法。
6. 前記真空スーパーストレートと前記製品基板とのアライメントは、前記モアレ計測学スキームを用いて達成されることを特徴とする請求項５に記載の方法。
7. 選び取られた複数素子が前記製品基板に運ばれる際に、ステージアクチュエータを用いて粗アライメントを実行する工程と、
   前記複数素子のサブセットが前記製品基板上の未硬化接着剤に接触した後に、微細アライメントを実行する工程と、
   を更に備えることを特徴とする請求項６に記載の方法。
8. 前記真空スーパーストレートを含む真空ベースピックアップ機構を用いて前記複数素子のサブセットを選択的に選び取る工程と、
   エッチングガス又は機械的引張手法を用いて前記複数素子のサブセットを選択的に剥離する工程と、
   を更に備えることを特徴とする請求項１に記載の方法。
9. 前記製品基板上に単一又は多成分接着剤を堆積する工程と、
   を更に備えることを特徴とする請求項８に記載の方法。
10. 前記複数素子のサブセットは、前記真空ベースピックアップ機構を前記製品基板に接触させて真空を解除することにより、前記製品基板上に組み立てられることを特徴とする請求項９に記載の方法。
11. 前記取り付けた複数素子のサブセットを更に固定するために、その後の真空蒸着処理を実施する工程と、
    を更に備えることを特徴とする請求項１０に記載の方法。
12. 前記真空ベースピックアップ機構の歪み制御に、温度制御技術が用いられることを特徴とする請求項８に記載の方法。
13. 真空孔を選択的に活性化させて前記真空ベースピックアップ機構を作動させるために、微小電気機械システム（ＭＥＭＳ）に基づく駆動弁が用いられることを特徴とする請求項８に記載の方法。
14. 前記複数素子のサブセットの各特定ピックアップ構成に、カスタムピックアップ層が用いられることを特徴とする請求項８に記載の方法。
15. 前記方法は、材料回路から特定用途向け集積回路（ＡＳＩＣ）を構成するために用いられることを特徴とする請求項１に記載の方法。
16. 製品組み立ての始めに最大劣化材料ソースウェハから材料をピックアップする工程と、
    次に多く劣化したウェハから最大可能材料をピックアップする工程と、
    前記製品基板が一種類の材料で完全に実装されるか、又は、所与材料の全貯蔵分がアクセスされるまで、前記次に多く劣化したウェハから前記最大可能材料をピックアップし続ける工程と、
    を更に備えることを特徴とする請求項１５に記載の方法。

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