KR20230170131A - 무아레 기반 측정법과 진공 기반 취출 및 거치법을 사용하는 콤팩트 디바이스들 상의 구성소자들의 혼종 집적 - Google Patents

무아레 기반 측정법과 진공 기반 취출 및 거치법을 사용하는 콤팩트 디바이스들 상의 구성소자들의 혼종 집적 Download PDF

Info

Publication number
KR20230170131A
KR20230170131A KR1020237041708A KR20237041708A KR20230170131A KR 20230170131 A KR20230170131 A KR 20230170131A KR 1020237041708 A KR1020237041708 A KR 1020237041708A KR 20237041708 A KR20237041708 A KR 20237041708A KR 20230170131 A KR20230170131 A KR 20230170131A
Authority
KR
South Korea
Prior art keywords
elements
vacuum
feedstock
clause
placement
Prior art date
Application number
KR1020237041708A
Other languages
English (en)
Inventor
시들가타 브이. 스레니바산
파라스 어제이
아심 사얄
마크 맥더모트
슈라완 싱할
오바디아 아벳
로렌스 던
비풀 고얄
마이클 컬리넌
Original Assignee
더 보드 오브 리젠츠 오브 더 유니버시티 오브 텍사스 시스템
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 더 보드 오브 리젠츠 오브 더 유니버시티 오브 텍사스 시스템 filed Critical 더 보드 오브 리젠츠 오브 더 유니버시티 오브 텍사스 시스템
Publication of KR20230170131A publication Critical patent/KR20230170131A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67144—Apparatus for mounting on conductive members, e.g. leadframes or conductors on insulating substrates
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C99/00—Subject matter not provided for in other groups of this subclass
    • B81C99/0005—Apparatus specially adapted for the manufacture or treatment of microstructural devices or systems, or methods for manufacturing the same
    • B81C99/002—Apparatus for assembling MEMS, e.g. micromanipulators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/396—Clock trees
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6838—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping with gripping and holding devices using a vacuum; Bernoulli devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2117/00—Details relating to the type or aim of the circuit design
    • G06F2117/10—Buffer insertion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68309—Auxiliary support including alignment aids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H01L2221/68322—Auxiliary support including means facilitating the selective separation of some of a plurality of devices from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68354—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support diced chips prior to mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Architecture (AREA)
  • Micromachines (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

혼종의 구성소자들을 조립하는 방법. 이 조립 방법은 nm 미만의 정밀도의 무아레 정렬 기법에 연계된 진공 기반 취출 기구의 사용을 포함하여 피드스톡들의 고도로 정확한 병행 조립을 달성한다.

Description

무아레 기반 측정법과 진공 기반 취출 및 거치법을 사용하는 콤팩트 디바이스들 상의 구성소자들의 혼종 집적{HETEROGENEOUS INTEGRATION OF COMPONENTS ONTO COMPACT DEVICES USING MOIRE BASED METROLOGY AND VACUUM BASED PICK-AND-PLACE}
관련 출원들과의 상호 참조
본원은 2016년 12월 23일 출원된 "마이크로 크기의 피드스톡(feedstock)의 고도 병행 나노 정밀도 취출 및 거치 방법(Highly Parallel Nano-Precise Pick and Place Methods for Micro-Scale Feedstock)"이라는 명칭의 미국특허 가출원번호 제62/438.952호에 대한 우선권을 주장하는 바, 이는 그 전체로서 이 명세서에 참고로 포함되어 있다.
기술분야
본원은 일반적으로 (예를 들어 전자, 광자(photonic) 및 에너지 저장 디바이스 등의) 구성소자(component)들의 혼종 집적(heterogeneous integration)에 관한 것으로, 더 구체적으로는 무아레 기반 측정법(moire based metrology)과 진공 기반 취출 및 거치(vacuum based pick-and-place)를 사용하는 콤팩트 디바이스(compact device)들로의 구성소자들의 혼종 집적에 관한 것이다.
최첨단(cutting-edge) 소비자와 산업적 응용분야들은 다양한, 집적되었지만 이질적인(integrated yet disparate) 기능 소자(functional element)들을 가지는 디바이스들에 대한 요구를 선도하고 있다. 특정한 응용분야에 따라, 이 소자들은 전자, 광학, 광자, 유체공학(fluidics), 나노기계(nano-mechanical) 소자와, 심지어 생물학적 시스템 온 칩(systems-on-chip)이 될 수 있다. 이들은 표준적인 반도체 패키징(packaging) 기술을 사용하여 패키징될 수 있고 더 큰 디바이스에 추가적으로 집적될 수 있도록 이상적으로 실리콘 등의 반도체 기판 상에 집적될 수 있다.
현재의 기술로는 반도체 제조(공정)는 혼종 집적에 적합하지 않다. 아주 다양한 비호환적 제조 단계들을 단일한 반도체 기판 상에 처리하는 것은 비현실적이다. 취출 및 거치법(pick-and-place)은 짧은 시간 단위에서 혼종 집적을 위한 자연적 해결책이다. 마이크로미터 크기의 구성소자들에 대해 과거 많은 기법들이 이를 입증했지만, 어느 것도 고도 병행(highly parallel) 취출 및 거치, 임의의 구성소자 분포(arbitrary constituent distribution), 그리고 나노미터 정밀도의 거치(nanometer-precise placement)의 복합적인 특징들을 가지지 못했다.
본 발명의 한 실시예에서, 혼종의(heterogeneous) 구성소자들을 조립하는 방법은 취출 및 거치법을 사용하여 소스 웨이퍼(source wafer)로부터 선택적으로 취출된 분포를 가지는 소자들의 부분집합을 조립하는 단계를 포함한다. 이 방법은 선택적으로 취출된 소자들의 부분 집합을 제품 웨이퍼(product wafer) 상에 거치하는 단계를 포함한다.
본 발명의 다른 실시예에서, 피드스톡(feedstock)은 측면에서 10 μm 미만부터 측면에서 1 밀리미터까지의 크기를 가지며, 피드스톡은 주문형 반도체(application specific integrated circuit; ASIC) 원칩시스템(system on a chip; SoC)의 베이스 층(base-layer)부분으로 사용된다.
본 발명의 다른 실시예에서, 주문형 반도체 원칩시스템은 소스 웨이퍼에서 선택적으로 취출되어 제품 웨이퍼 상에 조립된 피드스톡을 사용하여 설계 및 제조된다.
본 발명의 또 다른 실시예에서, 피드스톡 구성(configured) ASIC SoC을 설계하는 전자 설계 자동화(electronic design automation; EDA) 기법(methodology)은 기존의 상용 EDA 솔루션들과 통합되는 자체 개발(in-house developed) 소프트웨어의 조합을 포함하는데, 기존의 상용 EDA 솔루션들은 마스크 후(post-Mask) ECO 합성(synthesis), 및/또는 CTS 전(pre-CTS), 및/또는 CTS, 및/또는 라우팅(route), 및/또는 사인오프(signoff) 분석 흐름들을 수행하는 데 사용된다.
이상에서는, 이하의 본 발명의 상세한 설명을 더 잘 이해될 수 있도록 본 발명의 하나 이상의 실시예들의 특징과 기술적 이점들을 더 일반적으로 개괄하였다. 봉 발명의 추가적인 특징과 이점들을 이하에 설명할 것인데, 이들은 본 발명의 청구항들의 주제를 구성할 수 있다.
이하의 상세한 설명을 다음 도면들과 연계하여 고려하면 본 발명을 더 잘 이해할 수 있을 것인데, 도면에서:
도 1은 본 발명의 한 실시예에 따른 조립 공정의 개략을 보이는 도면;
도 2는 본 발명의 한 실시예에 따른 절연체상 실리콘(silicon-on-insulator; SOI) 웨이퍼를 보이는 도면;
도 3은 본 발명의 한 실시예에 따라 식각 및 피복을 수행하는 방법의 흐름도;
도 4a-4e는 본 발명의 한 실시예에 따른 도 3에 기재된 단계를 사용하여 식각 및 피복을 수행하는 단면을 보이는 도면들;
도 5는 본 발명의 한 실시예에 따라 웨이퍼의 저면으로부터의 식각에 의해 희생층의 범위를 감소시키는 공정을 보이는 도면;
도 6은 본 발명의 한 실시예에 따라 웨이퍼의 상면으로부터의 식각에 의해 희생층의 범위를 감소시키는 공정을 보이는 도면;
도 7은 본 발명의 한 실시예에 따라 희생층을 도핑하면서 웨이퍼의 상면으로부터의 식각에 의해 희생층의 범위를 감소시키는 공정을 보이는 도면;
도 8은 본 발명의 한 실시예에 따라 후속 취출 및 거치를 촉진하도록 벌크 식각 공정 개념을 사용하여 웨이퍼 다이싱을 위해 웨이퍼 후면 연마를 이용하는 방법의 흐름도;
도 9a-9c는 본 발명의 한 실시예에 따라 도 8에 기재된 단계들을 사용하여 웨이퍼 다이싱을 위한 웨이퍼 후면 연마를 이용하는 단면도들;
도 10은 본 발명의 한 실시예에 따라 한 소자를 취출하는 공정을 보이는 도면;
도 11은 본 발명의 한 실시예에 따라 한 소자를 취출하는 대체적인 공정을 보이는 도면;
도 12는 본 발명의 한 실시예에 따라 식각 공정을 피하면서 한 소자를 취출하는 공정을 보이는 도면;
도 13은 본 발명의 한 실시예에 따라 도 10의 웨이퍼를 사용하여 한 소자를 취출하는 방법의 흐름도;
도 14a-14e는 본 발명의 한 실시예에 따라 도 13에 기재된 단계들을 사용하여 한 소자를 취출하는 단면도들;
도 15는 본 발명의 한 실시예에 따라 도 8 및 도 9a-9c의 배경 상판을 사용하여 한 소자를 취출하는 방법의 흐름도;
도 16a-16e는 본 발명의 한 실시예에 따라 도 15에 기재된 단계들을 사용하여 한 소자를 취출하는 단면도들;
도 17은 본 발명의 한 실시예에 따라 개념 FP-2에서 논의된 선택적 취출 및 거치 상판의 다층 설계를 보이는 도면;
도 18은 본 발명의 한 실시예에 따른 개념 FP-2의 맞춤 취출층(1)을 가지는 선택적 취출 및 거치 상판을 보이는 도면;
도 19는 본 발명의 한 실시예에 따라 개념 FP-3에서 논의된 벌크 취출 및 거치 상판의 다층 설계를 보이는 도면;
도 20은 본 발명의 한 실시예에 따라 정렬, 거치 및 접합의 방법의 흐름도;
도 21a-21c는 본 발명의 한 실시예에 따라 도 20에 기재된 단계들을 사용하는 정렬, 거치 및 접합을 보이는 단면도들;
도 22는 (본 발명의) 한 실시예에 따른 최적 소자 활용 전략을 보이는 도면;
도 23은 본 발명의 한 실시예에 따라 변화되는 높이 문제를 해결하기 위한 더미 소자를 보이는 도면;
도 24는 본 발명의 한 실시예에 따라 피드스톡 구성 SoC의 가능한 구성들 중 하나를 보이는 도면;
도 25는 본 발명의 한 실시예에 따라 일반화된 논리 피드스톡 구성을 보이는 도면;
도 26은 본 발명의 한 실시예에 따라 표준 셀 기반 논리 피드스톡 구성을 보이는 도면;
도 27은 본 발명의 한 실시예에 따라 피드스톡 구성 ASIC의 논리 설계 구현을 위한 EDA 기법을 설명하는 도면;
도 28은 본 발명의 한 실시예에 따라 그리디 매핑 접근법 기반 피드스톡 생성을 구현하는 알고리즘 1을 보이는 도면;
도 29는 본 발명의 한 실시예에 따라 최적 그래프 매칭 기법과 k 평균 군집 분석을 사용하여 피드스톡 설계 생성을 구현하는 알고리즘 2를 보이는 도면;
도 30은 본 발명의 한 실시예에 따라 그리디 매핑 기반 피드스톡 거치 및 선택을 구현하는 알고리즘 3을 보이는 도면;
도 31은 본 발명의 한 실시예에 따라 최적 그래프 매칭 기반 피드스톡 선택 및 거치를 구현하는 알고리즘 4를 보이는 도면;
도 32는 본 발명의 한 실시예에 따라 마스크 후 클록 트리 합성 알고리즘을 나타내는 알고리즘 5를 보이는 도면;
도 33은 본 발명의 한 실시예에 따라 마스크 후, CTS 후, 라우팅(route) 후, 버퍼 삽입을 구현하는 알고리즘 6을 보이는 도면;
도 34는 본 발명의 한 실시예에 따라 가능한 메모리 피드스톡 구성들 중의 하나를 보이는 도면; 그리고
도 35는 본 발명의 한 실시예에 따라 IO 피드스톡의 가능한 설정들 중의 하나를 보이는 도면이다.
발명의 배경에서 기술하였듯, 최첨단(cutting-edge) 소비자와 산업적 응용분야들은 다양한, 집적되었지만 이질적인(integrated yet disparate) 기능 소자(functional element)들을 가지는 디바이스들에 대한 요구를 선도하고 있다. 특정한 응용분야에 따라, 이 소자들은 전자, 광학, 광자, 유체공학(fluidics), 나노기계(nano-mechanical) 소자와, 심지어 생물학적 시스템 온 칩(systems-on-chip)이 될 수 있다. 현재의 기술로는 반도체 제조(공정)는 혼종 집적에 적합하지 않다. 아주 다양한 비호환적 제조 단계들을 단일한 반도체 기판 상에 처리하는 것은 비현실적이다. 취출 및 거치(pick-and-place)는 짧은 시간 단위에서 혼종 집적을 위한 자연적 해결책이다. 마이크로미터 크기의 구성소자들에 대해 과거 많은 기법들이 이를 입증했지만, 어느 것도 고도 병행(highly parallel) 취출 및 거치, 임의의 구성소자 분포(arbitrary constituent distribution), 그리고 나노미터 정밀도의 거치(nanometer-precise placement)의 복합적인 특징들을 가지지 못했다.
본 발명은 일반적으로 전자, 광자 및 에너지 저장 디바이스 등의 다양한 소자들의 혼종 집적(heterogeneous integration)에 관련되는데, 이는 많은 고객, 의료 및 과학 응용분야에 바람직하다, 개별 구성소자들이 별도로 제조되어 후에 제품 기판(product substrate) 상에 조립될 수 있으므로 취출 및 거치 기반 방법들이 이러한 응용분야에 이상적으로 적합하다. 그러나 현재의 취출 및 거치 기법은 나노단위의 정밀도(nanoscale precision)로 조립할 수 없다. 본 발명은 무아레 기반 측정법(moire based metrology)과 진공 기반 취출 및 거치법을 사용하여 100 nm 미만(sub-100 nm), 일부 실시예들에서는 25 nm 미만, 심지어 10 nm 미만의 정렬을 달성할 수 있는 신규한 기법을 제공한다.
본 발명은 횡으로(across) 수십 마이크로미터 내지 수 밀리미터 크기의 소자들을 조립하거나 및/또는 (단계당 102 내지 106 소자들의) 고도 병행(highly parallel) 조립을 수행하거나 및/또는 100 nm보다 현저히 작아 10 nm (3σ 정렬오류(alignment error)) 또는 5 nm (3σ 정렬오류)에 근접하는 거치 정밀도로 조립할 수 있는 능력을 가지는 일련의 조립 공정들을 제공한다.
본 발명의 한 실시예에서, 본 발명은 병행(parallel) 나노미터 정밀도의 결정론적(deterministic) 조립을 제공한다. 한 실시예에서, 절연체상 실리콘(Silicon-on-Insulator; SOI) 웨이퍼를 포함하는 절연체상 반도체 웨이퍼 상에 제조된 이질적인(disparate) 기능성 소자(functional element)들이 취출된(picked up)된 다음, 나노미터 크기의 정밀도로 목표 기판(target substrate)에 거치( 및 견고히 부착)된다. 이 명세서에서 기능성 소자(또는 간단히 소자)라는 용어는 취출 및 거치를 위한 최서의 물리적 단위를 지칭한다. 이러한 소자는 당연히 하부 소자(sub-element)들의 집합(ensemble)을 포함할 수도 있다. 예를 들어 1 mm x 1 mm의 광자 소자는 광자 하부 소자들과 그 내부의 어떤 전용의 전자부 양자를 포함할 수 있다. 한 실시예에서, 반도체는 Si, Ge, SiGe, GaAs, InP 등으로 구성된 기판(substrate)를 포함한다. 이러한 웨이퍼 상의 디바이스의 제조는 잘 확립되어 있는데, 매립 산화물(buried oxide; BOx) 층이 특정한 위치로부터 소자들을 선택적으로 이전(tranfer)시키는 방법을 제공한다. 각각 별도의 웨이퍼 상에서 제조된 트랜지스터, 광학 디바이스 및 MEMS 등의 다른 많은 종류의 기능성 소자들이 집적될 수 있다.
한 실시예에서, 일반적으로 적용 가능한 조립 시퀀스는 다음과 같다 -
1. 식각 및 피복(Etch and encapsulation)
2. (후속되는 취출 및 거치를 촉진시키는) 벌크 식각 공정(Bulk-etch process)들
3. 소자 취출(Element pickup)
4. 제품 기판(product substrate)으로의 소자(들)의 정렬 및 일시적 부착
5. 접합(Bonding)
6. 제품 웨이퍼가 완전히 조립될 때까지 3-5 반복
이는 이하에 더 상세히 설명된다.
단계들의 간략화된 시퀀스가 도 1에 도시되어 있다. 도 1은 본 발명의 한 실시예에 따른 조립 공정의 개략을 보인다. 전체적 조립 공정은 병행 나노미터 정밀도 결정론적 조립을 달성하도록 무아레(moire) 기반 계획(scheme)들의 5 nm 미만(sub-5 nm)의 정렬 능력을 이용하고 있다. 전체적 조립 공정에 관한 추가적 논의는 유클리드 E. 문(Euclid E. Moon)의 "나노미터 미만의 3차원 위치설정을 위한 간섭 측정-공간-위상 이미징(Interferometric-Spatial-Phase Imaging for sub-Nanometer Three-Dimensional Positioning)," 매서츄세츠공대(Massachusetts Institute of Technology), 2004년에 제공되며, 이는 그 전체로서 이 명세서에 참고로 포함되어 있다.
소스 웨이퍼(source wafer)는 취출 및 거치되기 전에, 몇 가지 처리 단계들을 거칠 필요가 있다. 예를 들어, 민감한 구성 소자들을 화학적 손상으로부터 보호하기 위해 피복층(encapsulation layer)이 필요하다. 또한 취출 및 거치에 앞서 매립 희생층(buried sacrificial layer)에 근접하기 위해 구멍들이 식각될 필요가 있을 것이다.
다음 도 2를 살피면, 도 2는 본 발명의 한 실시예에 따라 세 소자(element; 202)들을 가지는 절연체상 실리콘(silicon-on-insulator; SOI) 웨이퍼(201)를 도시한다. SOI 웨이퍼(201)는 적층된 실리콘(203) - 절연체(희생층)(204) - 실리콘 기판(205)로 구성된다. 한 실시예에서, 소자(202)는 "피드스톡(feedstock)"인데, 이는 가장 일반적인 형태에서 트랜지스터(206), 배선(interconnect; 207)들 및 유전체(dielectric; 208)들의 층들로 구성된다. 또한 이 명세서에 사용된 소자(202)는 SOI 웨이퍼(201)의 실리콘 층(203)을 포함한다. 소자는 그 자체의 기능을 가질 수도 가지지 않을 수도 있지만, 다른 소자(202)들과 그리고 가능하기로 추가적인 배선과 유전 층(207, 208)들과 조립되어, 작동하는(working) ASIC을 구성하는 데 사용될 수 있다. 또한 마스크 원가가 높은 프론트 엔드(front-end) 고해상도 디바이스 층들이 소자(202) 내부에 존재할 수 있다. 이는 다양한 ASIC 디바이스들의 제조에 걸친 (고해상도 디바이스 층들에 대한) 고가의 마스크들의 원가를 상각하기 위한 것이다.
한 실시예에서, 소자(202)는 크기가 측면에서 ~10 μm에서 ~100 μm 이상까지 다양할 수 있다. 다른 실시예에서, 소자(202)는 크기가 측면에서 ~1 μm 미만(sub-1 μm)에서 ~100 μm 이상까지 다양할 수 있다. 모든 구성 소자(202)들의 크기는 한 ASIC 설계에 걸쳐 동일할 수도 동일하지 않을 수도 있다.
전술한 조립 기법을 ASIC 제조의 특정한 요구들을 수용하도록 변경될 필요가 있을 수 있다. 변경되는 공정과 기계적 설계 개념은 다음의 일반적 지침들을 따르는데: (1) 조립의 정밀도(100 nm 미만의 3σ)가 가장 중요하다; (2) 조립의 시간이 중요하다(그러나 조립의 정밀도보다는 덜 중요하다); 그리고 (3) 먼지(particle)를 생성할 수 있는 공정들은 피해야 한다.
소자 웨이퍼들에서 시작하여 제품 웨이퍼(product wafer)에서 종료하는 전체적 조립 공정은 단계들의 다음 시퀀스로 분할될 수 있는데: (1) 소자 웨이퍼들의 전처리(preprocessing)(소자 식각 및 피복); (2) (후속되는 취출 및 거치를 촉진하기 위한) 벌크 식각 공정; (3) 소자 취출; (4) 소자를 제품 기판에 정렬; (5) 소자 거치 및 접합; 그리고 (6) 제품 웨이퍼가 완전히 조립될 때까지 3-5를 반복.
한 실시예에서, 소자가 취출 및 거치의 준비가 되기 전에 두 전처리 단계들이 수행될 필요가 있는데: (1) 공장(fab)에서 얻어진 소자 웨이퍼가 연속적인 트랜지스터, 금속 및 유전 층을 가지면, 소자 경계(element boundary)들과 매립 산화물(buried oxide; BOx) 근접 구멍(access hole)들이 식각될 필요가 있고; 그리고 (2) 노출된 디바이스 층들이 식각액에서 보호(etchant proof)되도록 피복될 필요가 있다.
이제 도 3을 살피면, 도 3은 본 발명의 한 실시예에 따라 식각 및 피복을 수행하는 방법(300)의 흐름도이다. 도 4a-4e는 본 발명의 한 실시예에 따라 도 3에 기재된 단계들을 사용하여 식각 및 피복을 수행하는 단면도들이다.
도 4a-4e에 연계하여 다시 도 3을 살피면, 단계 301에서 소자(202)의 유전 층(208)의 사진식각(lithography and etch)이 도 4a-4b에 도시된 바와 같이 수행된다. 한 실시예에서, 도 4a-4b에 도시된 바와 같이 소자(202)의 어떤 부분들의 식각을 방지하도록 마스킹 재질(masking material; 401)이 사용된다.
단계 302에서, 소자(202)와 SOI 웨이퍼의 실리콘(203)이 도 4c에 도시된 바와 같이 피복층(encapsulation layer; 402)으로 피복된다(coated).
단계 303에서, (예를 들어 BOx 근접 구멍 등의) 근접 구멍들을 형성하도록 도 4a 및 4e에 도시된 바와 같이 도 4c의 구조의 사진식각이 수행된다. 한 실시예에서, 소자(202)의 식각을 방지하도록 마스킹 재질(403)이 사용된다. 도 4e에 도시된 바와 같이, (예를 들어 BOx 근접 구멍 등의) 근접 구멍(404)들이 형성된다.
방법(300)에 대한 추가적 논의가 이하에 제공된다.
도 4a-4e의 처리된 웨이퍼는 매립 희생층에 대한 소자 경계(405)(도 4e 참조)와 접근 구멍(404) 양자가 식각되었다는 것에 주목해야 한다. 소자 경계 식각은 개별 소자(202)를 분리하는 데 필요하지만, 접근 구멍 식각은 후속 공정들에 따라 필요할 수도 필요하지 않을 수도 있다.
일반적으로, 피복층(402)은 식각액(특히 HF)에 대해 내식성을 가질 필요가 있으며, 먼지를 발생시켜서는 안 되고 반도체급(semiconductor grade)일 필요가 있다. 또한 피복층(402)은 피복된 소자들에 대한 기계적 긁힘 손상을 흡수 및 제한하도록 기능할 수도 있다. 사용할 수 있는 두 재질은 산화알루미늄(Al2O3)과 비정질 카본(amorphous carbon)이다. Al2O3는 HF 내식성으로 알려져 있고, 원자층 증착(atomic layer deposition; ALD) 및 화학적 기상증착(chemical vapor deposition; CVD) 등의 일반적인 진공증착 공정을 사용하여 적층될 수 있다. 또한 이는 CMOS에서 고 K값 피복층(high-K capping layer)으로 널리 사용되어왔다. 비정질 카본은 대략 HF 내식성이고 이를 위한 반도체급 화학적 기상증착(CVD) 공정들이 알려져 있다. 비정질 카본은 주로 다중 패터닝(multiple patterning)에서의 경질 마스크(hardmask)로 사용된다. 경질 마스크 재질은 주로 불소 기를 포함하는 플라즈마 식각 약품들(plasma etch chemistries)에 내식성일 필요가 있다. 기상 HF(vapor HF) 식각에 의한 방출(release)에 대한 식각 저지(stop) 재질에 대한 논의는 바케 등(Bakke et al)의 "기상 HF 식각에 의한 방출에 대한 식각 저지 재질(Etch Stop Materials for Release by Vapor HF Etching)," 16차 미세공학 유럽 워크샵(16 MicroMechanics Europe Workshop), 스웨덴 예테보리(Goteborg, Sweden), 2005에 제공되는데, 이는 그 전체로서 이 명세서에 참고로 포함되어 있다.
한 실시예에서, 근접 구멍은 경계 트렌치(boundary trench)보다 약간 더 작다. 이는 근접 구멍 식각 동안 피복층(402)이 측벽들에서 식각되지 않도록 보장하기 위한 것이다.
화학적 식각은 상당히 느린 공정이다. 예를 들어 SOI 웨이퍼의 희생 산화물의 기상 HF 기반 식각은 상온에서 60 nm/min, 상승된 온도에서 수 마이크로미터/분의 속도로 이뤄진다. 이 속도에서는 기저의 산화물 수 밀리미터를 식각하는 데 여러 시간이 걸릴 수 있다. 전체적인 조립 효율(throughput)을 향상시키기 위해, 벌크 식각(bulk-etch)이 수행되어 기저의 희생층을 부분적으로 박리(strip)시킨다. 개별 웨이퍼의 식각에 장시간이 소요되더라도 단일한 배치(batch)에서 다수의 웨이퍼들을 처리함으로써 전체적 효율은 높게 유지될 수 있다.
이하 사용 가능한 다양한 벌크 식각 시퀀스들을 설명한다.
한 실시예에서, 한 이런 개념은 웨이퍼의 저면(underside)로부터 식각함으로써 희생층의 범위를 축소시키는 것이다.
도 5는 본 발명의 한 실시예에 따라 웨이퍼의 저면으로부터 식각함으로써 희생층의 범위를 축소시키는 공정을 도시한다. 희생층(204) 하부에 주입(implant)된 붕소 및 질소 층(501, 502)을 가지는 소스 웨이퍼에서 시작한다. 붕소(층)는 후속되는 MACE 공정(503)에 대한 식각 저지 층으로 작용한다. 질소(층)는 붕소가 디바이스 층들로 확산되는 것을 방지하는 배리어로 작용한다.
다음 금속 촉매 화학 식각(metal assisted chemical etching; MACE)(503)은 웨이퍼 저면으로부터의 벌크 실리콘을 통해 식각을 수행할 수 있다.
임플란트와 희생층들은 DRIE 504 등의 이방성(anisotropic) 식각 기법을 사용하여 식각될 수 있다.
식각된 구멍들의 폭은 소자 폭보다 더 작다. 그러면 소자들이 벌크 실리콘에 산화물의 가는 망(thin mash)으로 부착되어 있게 되는데, 이는 취출 및 거치 단계 동안 선택적으로 제거되기 쉽다.
이와는 달리 한 실시예에서, 소자 당 하나의 큰 구멍 대신 복수의 더 작은 관통 구멍들이 식각된다. 복수의 더 작은 관통 구멍들은 만일 존재한다면 더 큰 기계적 안정성을 제공하도록 기능할 것이다.
한 실시예에서, 제2 개념은 웨이퍼의 저면(underside)을 통해 뚫는(boring) 대신 상면(top)으로부터 식각하여 희생층의 범위를 축소시킨다. 수백 마이크로미터의 실리콘의 식각은 벌크로 수행될 때 극히 느린 공정이 될 수 있다. 이를 해결하기 위해, 개별적인 소자들은 매립 희생층으로의 접근 구멍을 가지도록 변경된다. 이는 소스 웨이퍼의 상면으로부터 희생층으로의 접근(경로)을 제공하여 식각 거리를 유효하게 단축시킨다. 이 구멍들의 위치와 형상은 기능 소자들의 크기, 필요한 식각 속도 및 처리량 요건에 따라 변경될 수 있다. 접근 구멍들은 또한 식각 후의(post-etch) 희생층에 복수의 기둥형(pillar-like) 구조를 형성하는데, 이는 소자에 더 양호한 기계적 지지를 제공한다.
도 6은 본 발명의 한 실시예에 따라 웨이퍼의 상면으로부터의 식각에 의해 희생층의 범위를 축소시키는 공정을 도시한다. 한 실시예에서, 이미 식각된 소자 경계(405)와 함께 근접 구멍(404)들을 가지는 피복된 소스 웨이퍼로부터 시작한다. 도 6에 도시된 근접 구멍 구조는 예시적인 것이다. 다른 구조 역시 사용될 수 있다. 근접 구멍(404)들은 완전히 관통하도록 식각된 반면 소자 경계(405)들은 그렇지 않다는 것에 유의해야 한다. 이는 경계들에서의 희생층의 식각을 방지하기 위한 것이다. 경계 산화물이 취출 및 거치 단계 동안 식각액이 인접 소자(202)로 누출되는 것을 방지하는 밀봉재로 사용된다.
이제 기상 HF(vapor HF; vHF) 등의 식각액을 사용하여 희생층(204)이 식각될 수 있다. vHF는 MEMS 응용분야에서 Box 식각의 식각액으로 흔히 사용된다. 반응물(HF)과 제품 양자가 기상(vapor phase)인데, 이는 정지마찰(stiction) 등 액체 식각액의 많은 문제를 해결하므로 선호된다. 식각은 기둥형 구조가 식각 후 소자(element post-etch) 하부에 잔류하도록 시간이 맞춰진다.
최종적으로, 소자 경계(405)가 표준적인 사진식각법(lithography and etch technique)들을 사용하여 식각될 수 있다.
다른 실시예에서, (제2 개념과 유사한) 제3 개념은 도 7에 도시된 바와 같이 기저의 산화물을 도핑(doping)시키면서 웨이퍼의 상면으로부터 식각함으로써 희생층의 범위를 축소시키는 것이다. 도 7은 본 발명의 한 실시예에 따라 희생층을 도핑하면서 상면으로부터 식각함으로써 희생층의 범위를 축소시키는 공정을 도시한다.
제3 개념은 산화물 식각이 상면으로부터 수행되고 식각 과정을 가속시키는 데 근접 구멍(404)들이 사용된다는 점에서 제2 개념과 유사하다. 제2 및 제3 개념의 차이는 기저 산화물이 도핑되고, 그 도핑 프로파일(doping profile)이 희생층(204)의 상면에서 최고 도펀트(dopant) 농도가 나타나고 하면에서 최저로 강하되는 것이다. 이러란 도핑 프로파일은 희생층(204)의 깊이에 걸쳐 식각 속도의 대응 변화를 유발하는데, 이는 결과적으로 피라미드형 기둥(테더; tether)(701)의 형성을 야기한다. 이러한 피라미드형 테더(701)는 후술할 바와 같이 취출 및 거치 단계를 촉진할 수 있다.
웨이퍼 배면 연마(wafer back-grinding)는 웨이퍼 패킹(packing)과 3D 집적에 널리 사용되는 기법이다. 한 실시예에서, 웨이퍼 배면 연마는 여러 벌크 식각 공정들의 보충으로 사용될 수 있다.
예를 들어, 웨이퍼의 저면을 식각함으로써 희생층의 범위를 축소하는 전술한 제1 개념에서, 웨이퍼 배면 연마 공정을 사용함으로써 필요한 MACE의 깊이가 감소될 수 있다.
이와는 달리, 전술한 제2 및 제3 개념에서 FIF 식각들을 가속시키는 방법으로 웨이퍼가 희생층에 이르기까지 모두 박화(thinned)될 수도 있다(도 8 및 9a-9c 참조). 그러면 더 큰 면적의 산화물이 노출되므로 후속되는 FIF 식각의 식각 시간이 제2 및 제3 개념들에 비해 훨씬 짧아질 것이다. 이는 이상적으로 (후술할) 개념 FP-3의 취출 및 거치 공정의 대안으로 기능할 것이다.
이제 도 8을 살피면, 도 8은 본 발명의 한 실시예에 따라 후속할 취출 및 거치 공정을 촉진하는 벌크 식각 공정의 개념을 사용하여 웨이퍼 다이싱(wafer dicing)에 웨이퍼 배면 연마를 이용하는 방법의 흐름도이다. 도 9a-9c는 본 발명의 한 실시예에 따라 도 8에 도시된 단계들을 사용하여 웨이퍼 다이싱에 웨이퍼 배면 연마를 이용하는 단면도들이다.
도 9a-9c와 연계하여 도 8을 살피면, 단계 801에서 소자(202)가 전도(flip)되어 도 9a에 도시된 바와 같이 레이저 분리 접착제(laser de-bonding adhesive: 902)(시중에서 입수 가능) 유리 캐리어 웨이퍼(glass carrier wafer; 901)에 부착된다.
단계 802에서, 도 9b에 도시된 바와 같이 소자 기판(205)의 배면 연마가 수행된다.
단계 803에서, HF 등의 산을 사용하여 희생층(204)이 식각된다.
이제 소자 취출에 관한 여러 개념들을 논의하기에 적절하다고 사료된다.
(개념 "FP-1"이라 지칭되는) 한 개념에서, 기본 원리는 진공 상판(superstrate)을 사용하여 상면을 파지(holding)하면서 희생층을 식각 제거(etch off)함으로써 개별 소자들을 선택적으로 해방(release)시키는 것이다. 이 개념의 주된 이점은 취출 공정 동안 최소의 기계적 방해(mechanical disturbance)가 개재된다는 것이다.
도 10은 본 발명의 한 실시예에 따라 한 소자를 취출(picking up)하는 공정을 도시한다. 도 5의 웨이퍼가 이미 관통 구멍(405)들을 가지므로 식각액이 웨이퍼 척(wafer chuck; 1001)을 사용하여 도입될 수 있다. 진공은 상판(1004)을 통해 흡착한다(pull). 진공 채널(1002)과 식각액 채널(1003) 양자는 MEMS 기반 밸브들을 사용하여 제어될 수 있다.
도 11은 본 발명의 한 실시예에 따라 한 소자를 취출하는 대체적인 공정을 도시한다. 이 경우 상판(1004)은 (역시 MEMS 밸브들을 사용하여 제어될 수 있는) 진공 및 식각액 구멍(1101, 1102) 양자 모두를 가질 필요가 있다. 전술한 바와 같이, 소자 둘레의 희생층이 인접 소자(202)로의 식각액 오염에 대한 밀봉재로 작용한다.
(이 명세서에서 개념 "FP-2"로 지칭되는) 제2 개념에서, 그 기본적인 원리는 진공 상판을 사용하여 소스 웨이퍼를 기계적으로 잡아 뜯는(pull off) 것이다.
이 개념은 이상적으로 도 7의 웨이퍼에 적용된다. 재료 강도 연산은 폭 100 μm의 소자와 상부 직경 ~300 nm 피라미드형 테더에 대해, 진공 흡착이 테더를 파괴하기에 충분한 정도 이상이어야 함을 보였다. 이에 따라 시간을 소비하는 식각 공정을 피할 수 있다. 도 12는 본 발명의 한 실시예에 따라 식각 공정을 피하면서 한 소자를 취출하는 공정을 도시한다.
(이 명세서에서 개념 "FP-3"로 지칭되는) 제3 개념에서, 그 기본적인 원리는 FP-1과 같이 진공으로 파지하면서 희생층을 식각 제거하여 소자들을 해방시키는 것이다. 이 개념의 차이는 도 13 및 14a-14e에 연계하여 논의하는 바와 같이 모든 소자들이 한 번에 해방되어 UV 분리 접착제(UV-detacking adhesive)가 도포된 중간 유리 기판으로 이전(transfer)되는 것이다. 이는 후속되는 선택적 해방(selective release) 공정을 훨씬 더 신속하게 하도록 수행된다. 선택적 해방은 소자의 저면을 UV 광에 노출시킴으로써 수행된다. 선택적 노출은 DMD(digital micro mirror device; 디지털 미소 반사장치) 등의 광변조장치를 사용하여 이뤄질 수 있다. DMD에 관한 추가적인 논의는 텍사스인스트루먼츠(Texas Instruments)사의 "DMD 101 : 디지털 미소 반사장치(DMD) 개론(DMD 101 : Introduction to Digital Micromirror Device (DMD))," 2013으로 제공되는데, 이는 그 전체로서 이 명세서에 참고로 포함된다.
도 13을 살피면, 도 13은 본 발명의 한 실시예에 따라 도 7의 웨이퍼를 사용하여 한 소자를 취출하는 방법(1300)의 흐름도이다. 도 14a-14e는 본 발명의 한 실시예에 따라 도 13에 기재된 단계들을 사용하여 한 소자를 취출하는 단면도들을 도시한다.
도 14a-14e와 연계하여 도 13을 살피면, 단계 1301에서 도 14a-14b에 도시된 바와 같이 벌크 취출 및 거치 상판(1004')가 소자들(202)에 부착된다.
단계 1302에서, 도 14c에 도시된 바와 같이 실리콘 상판(205)과 피라미드형 기둥(테더)(701)이 식각된다.
단계 1303에서, 도 14d에 도시된 바와 같이 SOI 웨이퍼(201)의 실리콘(203)이 스핀 코팅된(spin-coated) (예를 들어 풀(glue) 등의) UV 분리 접착제를 통해 중간 유리 기판(1401)에 부착된다.
단계 1304에서, 소자(202)의 저면이 (예를 들어 DMD 등의) 광변조장치로부터의 UV 광에 노출되어 소자(202)가 선택적으로 해방된다. 선택적 취출 및 거치 상판(1004")이 소자(202)의 취출에 사용된다.
(이 명세서에서 개념 "FP-4"로 지칭되는) 제4 개념에서, 이 개념은 도 8 및 9a-9c의 배면 연마 상판에 적용된다. 그 기본적 원리는 도 15 및 16a-16e와 연계하여 논의하는 바와 같이 FP-3처럼 소자들을 UV 분리 접착제가 도포된 중간 유리 웨이퍼로 이전시킨다는 것이다.
도 15를 살피면, 도 15는 본 발명의 한 실시예에 따라 도 8 및 도 9a-9c의 배면 연마 상판을 사용하여 소자들을 취출하는 방법(1500)의 흐름도이다. 도 16a-16e는 본 발명의 한 실시예에 따라 도 15에 기재된 단계들을 사용하여 한 소재를 취출하는 단면도들을 도시한다.
도 16a-16e와 연계하여 도 15를 살피면, 단계 1501에서, 도 16a-16b에 도시된 바와 같이 캐리어 웨이퍼가 전도되어 스핀 코팅된 (예를 들어 풀 등의) UV 분리 접착제를 통해 중간 유리 기판(1601)에 부착된다.
단계 1502에서, 도 16c 및 16d에 도시된 바와 같이 레이저 조사(1603)를 사용하여 접착제(902)를 제거함으로써 캐리어 웨이퍼가 분리(de-bond)된다.
단계 1503에서, 도 16e에 도시된 바와 같이 선택적 취출 및 거치 상판(1004")이 소자(202)들에 부착된다.
단계 1504에서, 소자(202)의 저면이 (예를 들어 DMD 등의) 광변조장치에 노출되어 소자(202)가 선택적으로 해방된다. 선택적 취출 및 거치 상판(1004")이 소자(202)의 취출에 사용된다.
진공 기반 취출 및 거치 상판이 전체 조립 공정에 결정적인 부분이다. 이는 소자들이 소스 웨이퍼들로부터 제품 기판으로 이전될 때 조립 정밀도의 유지를 보장한다.
상판은 다음 인자들을 고려하여 설계되어야 하는데 -
1. 취출력(pickup force)과 기능 소자들의 파괴 강도(fracture strength)
2. 기생 운동(Parasitic motion)들
3. 형상 제어(Topography control)
4. 표면 마모 및 평탄도 열화(flatness deterioration)
5. 공기 흐름 및 흡착 설계
6. 열관리(Thermal management) - 상판은 최적의 식각액 및 공기 온도를 유지하도록 온도 제어되어야 한다. 등록 오류(registration error)들을 보정하도록 상판에 작은 변형을 유도하기 위해 온도 제어기들이 추가적으로 사용될 수 있다. 상기 온도 제어는 펠티에 냉각기(peltier cooler)와 IR 광원의 DMD 기반 변조를 포함하는 다양한 방법들을 사용하여 구현될 수 있다. 열관리에 대한 추가적 논의는 문 등(Moon et al)의 "웨이퍼 크기 사진식각의 열관리된 정렬(Thermally Controlled Alignment for Wafer-Scale Lithography)," 미소/나노 사진식각 학회지(Journal of Micro/Nanolithography), MEMS, 및 MOEMS 12(3), 031109, 2013년 8월 28일에 제공되는데, 이는 그 전체로서 이 명세서에 참고로 포함되어 있다.
7. 뒤틀림 제어(distortion control)
8. 상판-소자 접착 특성(Superstrate-element adhesion characteristics)
9. 취출 위치들의 프로그래밍 가능성(programmability) - 선택적 취출 및 거치 상판은 MEMS 밸브들의 매립 층을 가질 수 있다. 유체 흐름 제어를 위한 MEMS 밸브들의 큰 어레이(array)들은 이전의 연구 논문들에서 볼 수 있을 것이다. 이와는 달리, 각 특정한 취출 구조에 대해 맞춤형(custom) 취출 층이 사용될 수 있을 것이다. 취출 위치들의 프로그래밍 가능성에 대한 추가적 논의는 반델리 등(Vandelli et al)의 "유체 흐름 제어를 위한 MEMS 미소밸브 어레이의 개발(Development of a MEMS Microvalve Array for Fluid Flow Control)," 미소전자기계 시스템 학회지(Journal of Microelectromechanical Systems) 7.4, 1998, pp. 395-403에 제공되는데, 이는 그 전체로서 이 명세서에 참고로 포함된다.
10. 제조 - 상판은 복수의 별도로 제조된 층들을 함께 접합함으로써 제조된다. 이러한 기법은 이전에, 복잡한 마이크론 크기의 구성부(feature)들을 가지는 웨이퍼 척(wafer chuck)들의 제조에 사용되어 왔다.
도 17-19는 취출 및 거치 상판의 여러 가지 가능한 설계들을 보인다. 도 17은 본 발명의 한 실시예에 따른, 개념 FP-1에서 논의된 선택적 취출 및 거치 상판의 다층(multi-layered) 설계를 도시한다. 도 18은 본 발명의 한 실시예에 따른, 개념 FP-2의 맞춤형 취출 층(custom pickup layer)을 가지는 선택적 취출 및 거치 상판을 도시한다. 도 19는 본 발명의 한 실시예에 따른, 개념 FP-3에서 논의된 벌크 취출 및 거치 상판의 다층 설계를 도시한다.
한 실시예에서, 물 기반 온도 제어 기법이 상판의 뒤틀림 제어에 사용된다.
선택적 취출 및 거치 상판은 MEMS 밸브들의 매립 층(embedded layer)을 가질 수 있다. 이와는 달리, 도 18에 도시된 바와 같이 맞춤형 취출 층이 각 특정한 취출 구성에 사용될 수도 있다.
도 17에 도시된 바와 같이, 취출 및 거치 상판(1700)은 진공 패드(vacuum pad; 1702)와 채널(1703)들을 가지는 층 1(1701)을 포함한다, 상판(1700)은 또한 MEMS 밸브(1705)와 진공 매니폴드(vacuum manifold; 1706)들을 가지는 층 2(1704)을 포함한다. 상판(1700)은 층 3(1707)을 추가적으로 포함하는데, 이는 온도 제어될 수 있고 열 액튜에이터(thermal actuator; 1708)들을 포함한다(다른 음영들은 상대적인 온도 구배를 나타낸다).
도 18에 도시된 바와 같이, 취출 및 거치 상판(1800)은 진공을 사용하여 층 2(1802)에 부착되는 층 1(1801)을 포함한다. 상판(1800)은 또한 층 3(1803)에 접합되는 층 2(1802)를 포함한다. 뿐만 아니라 상판(1800)은 층 3(1803)을 포함하는데, 이는 온도 제어될 수 있고, 진공 매니폴드(1805)를 포함한다.
도 19에 도시된 바와 같이, 취출 및 거치 상판(1900)은 층 1(1901)과 층 2(1902)를 포함한다. 층 2(1902)는 진공 매니폴드(1903)를 포함한다, 상판(1900)은 층 3(1904)을 더 포함하는데, 이는 온도 제어될 수 있고, HF 매니폴드(1905)를 포함할 수 있다. 뿐만 아니라, 상판(1900)은 열 액튜에이터(1906)들을 포함한다(다른 음영들은 상대적인 온도 구배를 나타낸다).
이는 여러 가지 구성들 중에 상판의 한 가능한 구현이다. 진공 취출 기구(vacuum pickup mechanism)는 250 nm 직경의 진공 구멍들의 어레이(array)를 가지는 실리콘 판으로 구성된다. 이 판의 배면측은 진공 펌프에 연결된다. 낮은 열팽창계수(~3 ppm/ㅀC) 역시 가지는 Si 등의 열전도성 재질이 정렬 제어(alignment control)에 수냉(water cooling) 기법을 사용할 수 있게 해준다. 실리콘 판은 실리콘 웨이퍼 상에 감광물질(photoresist)을 스핀 코팅(spin coating)한 다음 조립 공정에서 원하는 정확한 진공 패턴을 생성하도록 웨이퍼를 UV-호환(compatible) DLP 미소 거울 어레이로부터의 집광(focused light)에 노출시킴으로써 제조될 수 있다. 실리콘 웨이퍼는 이어서 실리콘 판에 진공 구멍들을 생성하기 위해 심도 반응성 이온(deep reactive ion) 식각을 사용하여 식각을 완료한다. 진공 구멍들의 어레이는 그 구멍에 부착된 밸브를 개폐하기 위해 각 구멍에 개별적으로 어드레싱 가능한(addressable) 정전(electrostatic) MEMS 액튜에이터들을 사용한다. 상판의 진공 구멍들은 최종적인 제품 웨이퍼와 거의 동일한 격자(lattice)로 배열될 수도 그렇지 않을 수도 있다.
MEMS 밸브들은 취출 판의 배면 상의 250 nm 구멍들의 50 nm 위에 현수된(suspended) ~100 nm 두께의 캔틸레버(cantilever)들로 구성될 것이다. 캔틸레버 빔을 표면으로 하강시켜 그 진공 포트(port)에 구멍을 폐쇄하도록 당기는 데 사용될 정전 액튜에이터를 생성하기 위해 판의 배면 측의 각 구멍 둘레에 전극들이 패터닝(patterning)된다. 정전하(electrostatic charge)가 해제된 뒤 캔틸레버가 판의 표면에 부착되는 것을 방지하기 위해 진공 판의 전체 표면은 부착 방지 코팅(anti-stick coating)으로 피복될 것이다. 이 설정에서, 각 액튜에이터는 그 정전 작동 미소 거울 어레이를 위해 개발된 동일한 방법(TI)을 사용하여 개별적으로 어드레싱 가능하게 구성될 것이다. 이 방법에서, CMOS 메모리 회로가 바닥 전극 밑에 패터닝되어 액튜에이터의 on/off 상태의 설정에 사용된다. 각 메모리 회로의 상태는 각 화소(pixel)들을 어드레싱하기 위한 병렬 열 버스(parallel row bus)를 사용하여 설정된다. 메모리 회로가 설정되고 나면, 그 액튜에이터에 연계된 메모리 회로의 on/off 상태에 기반하여 각 액튜에이터의 on/off 상태를 설정하기 위해 전체 시스템에 클록 버스(clocking pulse)가 인가된다. 그러면 각 액튜에이터는 메모리 회로가 리셋되어 새로운 클록 펄스가 인가될 때까지 그 상태로 유지된다.
이제 도 20을 살피면, 도 20은 본 발명의 한 실시예에 따른, 소자들의 정렬, 거치 및 접합을 위한 방법(200)의 흐름도이다. 도 21a-21c는 본 발명의 한 실시예에 따라 도 20에 기재된 단계들을 사용하여 소자들을 정렬, 거치 및 접합하는 단면도들을 보인다.
도 21a-21c와 연계하여 도 20을 살피면, 취출 및 거치 사이클의 시작인 단계 2001에서, 도 21b에 도시된 바와 같이 제품 웨이퍼(2101)는 2액형(two-part) 접착제의 제1액(2102)이 선택적으로 스핀 코팅된다.
거치 단계의 직전인 단계 2002에서, 도 21a-21b에 도시된 바와 같이 잉크젯(inkjet)이 소자(2002)들이 위치할 특정한 위치에 접착제(2103)의 제2액을 도포한다. 잉크젯을 사용하면 보통 <10 μm의 거치 정확도가 달성되는데, 이는 측면에서 25 μm보다 큰 소자(202)들에 충분할 것이다. 다음 접근법들 중의 하나 이상을 사용하여 잉크젯 액적(drop) 위치를 더 향상시킬 수 있는데: (1) 잉크젯의 노즐 판과 기판 표면 사이의 갭(gap)을 1 밀리미터보다 충분히 작게 축소; 그리고 (2) 주사 속도(scanning speed)를 1 m/s보다 충분히 작게 감소시킨다.
단계 2003에서, 도 21b에 도시된 바와 같이 상판(1004)에 부착된 적층 실리콘(203)과 소자(202)가 접착제(2103)(또는 2102 및 2103) 상에 거치된다.
단계 2004에서, 도 21c에 도시된 바와 같이 소자(202)가 상판(1004)로부터 분리된다(de-bonded).
전술한 스핀 코팅 기법에 대한 대안은 두 잉크젯을 사용하여 2액형 접착제의 두 성분들을 동시에 도포하는 것이다. 잉크젯들은 두 액적들 사이의 기껏해야 부분적인 중첩이 발생하도록 하는 방법으로 두 성분들을 도포하게 프로그래밍될 수 있다. 이 중첩은 소자의 조립 전에 발생하도록 하거나 소자 조립 단계가 액적들이 서로 혼합되도록 할 수 있을 것이다.
취출된 소자(202)들이 제품 웨이퍼(2101)에 근접함에 따라, 도 21a에 도시된 바와 같이 대략적인 정렬(coarse alignment)이 먼저 이뤄진다. 도 21a는 정렬 마크(alignment mark; 2104)와 관측창(observation window; 2105)들을 가지는 상판(1004)을 도시한다. 이어서 미세 정렬(fine alignment)이 이어지는데, 이는 소자(202)가 (액상의) 접착제(2103)(또는 2102 및 2103)에 접촉한 다음 이뤄질 수 있다. 미세 조정은 도 21b에 도시된 바와 같이 기판(2101)의 정렬 마크(2106)를 이용한다. 접착제가 겔화점(gel point)에 도달할 때까지 진공 상판(1004)이 소자(202)에 부착을 유지하는데, 그러면 소자(202)들은 기판(2101)에 견고하게 부착된다.
한 실시예에서, 미세 정렬은 상판에 패터닝되고(마크 2104) 제품 기판에 패터닝(마크 2106) 무아레(miore) 정렬 마크들을 이용하여 이뤄진다. 이러한 방식의 정렬 시스템을 사용하면, 5 nm 미만(sub 5 nm)의 정렬 정확도를 달성할 수 있을 것이다. 접합제로 액체 접착제를 사용하는 한 이점은 액상 정렬(in-liquid alignment)이 이뤄질 수 있다는 것인데, 이는 거치 단계 동안 상판(1004)의 최소의 형상 변화(topography variation)를 보장할 것이다. 정렬에 대한 추가적인 논의는 체랄라 등(Cherala et al)의 "제트 및 플래시 임프린트 사진식각법에서 정밀 오버레이를 위한 나노크기 확대 및 형상제어 시스템(Nanoscale Magnification and Shape Control System for Precision Overlay in Jet and Flash Imprint Lithography)," IEEE 메카트로닉스 보고서(IEEE Trans. Mechatronics), Vol. 20, No. 1, 2015, pp. 122-132에 제공되는데, 이는 그 전체로서 이 명세서에 참고로 포함된다.
2액형 접착제는 이상적으로 실온(room temperaure) 또는 약간 상승된 온도에서 짧은 경화 시간(curing time)을 가져야 한다. 안카민(Ancamine®) 2678 등의 에폭시 경화제는 실온에서 ~2초의 박막 경화시간(thin film set time)을 가지며 잉크젯 노즐을 사용하여 도포할 수 있도록 하는 35 cPs의 낮은 점도를 가진다. 경화되지 않은 접착제는 일반적으로 1-100 cPs 범위의 점도를 가진다. 최적의 접착제의 조성(formulation)은 에폭시 수지들과 경화제들과 함께 경화 시간이 단축될 필요가 있을 때 경화 촉진제 등의 복수의 성분들의 조합을 필요로 할 것이다.
또한, 접착제는 경화 과정 동안 수축을 나타낼 것이다. 이는 소자(202)가 경화 후(post-cure) 제품 기판(2101)에 더 근접하게 되어, 상판(1004)이 제품 기판(2101) 상에 이미 존재하는 소자(2002)와 바람직하지 못 하게 접촉하지 않게 된다. 접착제 수축에 추가하여, 피드스톡과의 바람직하지 못한 상판의 접촉은 상판의 두께의 조정으로도 회피될 수 있는데 - 연산의 결과 30 nm 떨어진(다이(die)의 최대 크기) 네 피드스톡 상에 단순히 지지되는 4 nm 두께의 SiC 상판은 자체 중량에 의해 그 중심에서 1 nm 보다 크게 휘지(bow) 않음이 파악되었다.
이와는 달리, 소자들을 제품 기판에 일시적으로 부착시키는 데 UV 경화 접착제가 사용될 수도 있다. 이는 상판이 사파이어(A1203) 또는 UV 투과(transparent) SiC(이러한 SiC 웨이퍼는 크리사(Cree, Inc.)를 포함하는 공급원으로부터 구매 가능) 등의 UV 투과 재질로 구성될 필요가 있게 한다.
제품 기판에 소자들이 완전히 채워지고 나면, 소자를 기판에 더욱 고정시키기 위해 스퍼터링(sputtering), 원자층 증착(atomic layer deposition; ALD), 화학적 기상증착 등의 진공 기반 화학적 증착 공정을 사용하여 재질 증착/피복 단계가 추가적으로 수행될 수 있다.
이와는 달리, 양극 접합(anodic bonding) 단계가 접합 공정을 모두 대체할 수 있다.
제1 세트의 소자들이 조립되고 나면, 조립 공정은 각 추가적인 종류의 소자에 대해 반복될 수 있다. 다층 구조(multilayer application)에서는 소자의 각 층 사이에 개재 층(interposer layer) 역시 추가될 수 있다. 이 개재 층은 기계적 부착, 전기/열/광학 연결과 함께 스루 바이어스(through-vias)를 위한 카본 나노튜브(CNT) 포레스트(forest)를 채택할 수 있다.
구성부(feature) 크기가 감소함에 따라, 이 구성부를 패터닝하기 위한 마스크의 원가는 급등한다. 90 nm 사진식각 공정(lithography node)의 완전한 세트의 마스크들의 원가는 약 $1.5M이고 65 nm 사진식각 공정에서는 $2M에 달할 수 있다(어떤 추산에 의하면 마스크 기록 시간(mask writing time)은 구성부 크기 축소의 5배로 상승된다). 또한 대형 설계의 더 큰 복잡성은 설계 리스핀(re-spin)들의 수도 증가시킨다. 위 두 가지 인자들이 표준적인 셀 ASIC들의 초기 개발비(nonrecurring engineering cost)의 상당한 증가를 야기하는데, 이는 웨어러블(wearable), 과학 및 의학 응용분야 등의 맞춤형 칩(custom chip) 등 소규모 내지 중간 규모의 응용분야에는 엄두를 내지 못할 정도로 고가가 될 수 있다. 현장 프로그래밍 가능한 게이트 어레이(field programmable gate array; FPGA)는 신속한 시제품화(prototyping)와 매우 소량의 응용분야에 유효한 해결책을 제공하지만, 공간 활용이 매우 비효율적이고 바람한 타이밍을 내지 못하므로 일반적으로 ASIC의 대체물로는 간주되지 않는다.
한정된 수의 대량생산 피드스톡 논리회로를 사용하여 ASIC을 제조하기 위한 전술한 진공 기반 조립 기법의 신규한 적용에 대한 논의가 이하에 제공된다. 이는 100 nm 미만의 구성부(feature) 크기의 마스크 원가를 많은 수의 ASIC 설계에 공유(sharing)할 수 있도록 하여 개별 설계의 원가를 저감시킬 수 있을 것이다. 반복적인 논리 피드스톡을 사용하여 ASIC을 구축한다는 개념은 금속 구성 구조적(structured) 피드스톡으로 제조/이를 통해 제조된 ASIC이 셀(cell) 기반 ASIC에 가까운 공간 활용과 성능을 달성할 수 있음을 보인 이전의 연구들에 기반한다. 그러나 제안된 기법에 있어서는 피드스톡 종류와 구성에 훨씬 더 많은 선택이 존재한다.
전술한 조립 기법들은 이산(discrete) 피드스톡(이제 피드스톡인 소자(202)들을 가지는)들을 사용하여 ASIC 제조의 문제에 직접 적용될 수 있다. 공정들과 기계적 설계 개념들은 다음 일반적 지침들을 따라야 하는데: (1) 조립의 정밀도(100 nm 미만의 3σ)가 가장 중요하고; (2) 조립의 시간도 중요하며(그러나 조립 정밀도보다는 덜 중요하다); 그리고 (3) 먼지(particles)를 생성할 수 있는 공정은 피해야 한다.
동일한 피드스톡 웨이퍼들이 복수의 ASIC 설계들에 피드스톡을 공급하므로, 발생하는 한 문제는 피드스톡 활용의 문제이다. 도 22를 살피면, 도 22는 (본 발명의) 한 실시예에 따른 최적 피드스톡 활용 전략을 보인다. (ASIC 설계 1의 분포와 다른) 피드스톡 1의 특정한 분포를 요하는 ASIC 설계 2는 피드스톡 웨이퍼 1 내의 기존의 피드스톡만을 사용해서는 완전히 채워질(populated) 수 없다. 이제 각 피드스톡 종류에 대한 피드스톡 웨이퍼들의 스톡파일(stockpile)이 유지되는 취출 및 거치(pick-and-place) 전략이 제안된다. 시작에서, 최고로 소모된(depleted) 피드스톡 웨이퍼(예를 들어 도 22의 웨이퍼 1.1)로부터 가능한 최대의 피드스톡들이 사용된다. 이어서 공정은 제품 기판이 한 종류의 피드스톡들로 완전히 채워질 때까지 덜 소모된 웨이퍼(예를 들어 도 22의 웨이퍼 1.2)로부터 가능한 최대의 웨이퍼들을 사용하도록 이어진다. 소정의 시점, 최대로 소모된 웨이퍼가 효율적으로 사용되기에는 (임계값 미만으로) 너무 적은 피드스톡들을 가질 때, 이는 폐기되거나 가능한 재생(salvage)을 위해 저장되어야 한다. 재생 툴은 구성에 있어서 전술한 취출 및 거치 툴과 유사할 수 있지만, 피드스톡들을 제품 웨이퍼로 이전시키는 대신 재배치할 것이다.
다른 소스 웨이퍼들로부터의 피드스톡들은 일반적으로 다른 피드스톡 두께들을 가질 수 있다. 이러한 피드스톡들을 조립하는 것은 바람직하지 못한 상판 간섭과 평탄화의 부족의 문제들을 야기할 수 있다. 바람직하지 못한 상판 간섭은 몇 가지 방법으로 회피될 수 있는데, 두 예시적 방법들을 이하에 열거하면:
1. 모든 피드스톡이 이전에 조립된 피드스톡보다 (예를 들어 5-10 nm로) 약간 더 높아지도록 한다(이는 결과적으로 이하에 별도로 해결할 평탄화의 부족 문제를 야기한다). 각 피드스톡에 소정 및 별개의 조립 높이를 보장하는 능력은 다음 예시적 접근법들로 달성될 수 있는데:
a) 더미(dummy) 피드스톡, 3 피드스톡들의 경우에 대해서는 도 23 참조. 도 23은 본 발명의 한 실시예에 따라 높이 변화 문제를 해결하기 위한 ("피드스톡(2d)" 및 "피드스톡(3d)"로 지시된) 더미 피드스톡(2301)을 도시한다. 가능하기로 별개의 두께{ t1 < t2 < .... < tn }들을 가지는 n 개의 피드스톡들의 일반적인 경우에 대해, 두께 { (tn - t1 + ε1) > (tn - t2 + ε2) > ... > (tn - t(n-1) + ε(n-1)) }를 가지는 (n-1) 개의 더미 피드스톡들이 존재할 것이고, 여기서 작은 두께{ ε1 > ε2 > . . . > ε(n-1) }들이 해당 단계에서 조립이 계획된 영역 이외에서 바람직하지 못한 상판 간섭을 피하기 위해 가산된다. 또한 조립이 바람직하지 못한 상판 간섭을 피하기 위해 특정한 시퀀스(sequence)로 이뤄져야 할 필요가 있을 수 있다. 이 시퀀스는 모든 조립 단계에서 조립되는 해당 피드스톡이 이전에 거치된 모든 피드스톡 또는 더미 피드스톡들보다 더 높은 상면을 가지도록 하는 방법으로 피드스톡 또는 더미스톡들을 조립할 것을 필요로 한다.
b) 한 실시예에서 각 피드스톡 아래에 잉크젯을 분사하는 동안 적층되는 미리 계산된 전체 용적을 달리 사용함으로써 달성될 수 있는, 전술한 접착 층의 두께를 변화시킨다.
c) 여러 피드스톡 소스 웨이퍼들이 매립 희생층 상의 반도체 층이 미리 계산된 별개의 두께를 가지도록 한다.
d) 트렌치가 (예를 들어 0.25 마이크로미터의) 해당 피드스톡 크기보다 약간 큰 크기를 가지며, 각 피드스톡 위치에서의 식각 깊이가 해당 피드스톡의 상면이 피드스톡과 그 접착 층을 포함하여 소정의 높이에서 종단되는 것을 보장하도록 독립적으로 선택될 수 있게, 제품 웨이퍼에 사각형 트렌치(rectangular trench)를 식각한다.
2. 모든 조립된 피드스톡이 조립 후에 거의 동일한 높이를 가지게 한다. 그러나 조립되는 각 피드스톡은 접착제의 경화가 전형적으로 2-10%의 용적 수축을 가지므로 접착제 경화 단계 이전에 약간 더 높게 조립된다. 예를 들어 10% 수축을 가지는 접착제(전술한 접착제 조성 관련 논의 참조)와 50 nm의 초기 두께는 경화되지 않는 상태에서 피드스톡의 정밀한 위치 설정이 가능하도록 ~5 nm의 간격(clearance)을 제공할 것이다(전술한 내용 참조). 전술한 1.a) 내지 1.d)에서 독립적으로 또는 조합되어 사용되는 예시적 접근법들은 조립 후 각 피드스톡에 거의 동일한 높이를 얻을 수 있게 해준다.
접근법 1에서 논의된 기법은 (예를 들어 사진식각 초점 심도 제약조건 등의) 후속 처리들이 정확히 이뤄질 수 있게 보장하도록 평탄화 단계를 선택적으로 필요로 할 수 있다. 이 평탄화 문제를 해결하기 위해, 잉크젯 기판 평탄화 접근법이 사용될 수 있다. 이와는 달리, 동일한 목적의 달성에 화학적 기계적 연마(chemical mechanical polishing; CMP) 역시 사용될 수 있다.
크기 ld x Wd = 10 mm x 10 mm인 예시적 ASIC 다이(die)를 고려해보자. 각 피드스톡은 측면에서 lf = 100 μm이다. 그러면 다이 당 피드스톡들의 수는 nf = 10,000이 된다. 각각 (전술한 바와 같이) 유효한 이용에 nfstk = 10의 스톡파일을 가지는 nftyp = 20 종류의 피드스톡이 존재한다고 가정하자. 이는 각 단계가 다이 당 평균 50 피드스톡들을 이전시키는 약 200 개의 취출 및 거치 단계들을 야기한다. 웨이퍼 당 ndpw = 300 다이들이 존재한다고 가정하면, 이는 취출 및 거치 단계 당 전체 15,000개의 피드스톡들이 이전되는 평균과 동등하다.
이하에서는 피드스톡 구성(feedstock configurable) ASIC 원칩시스템(System on Chip; SoC)을 설계하는 데 필요한 EDA (electronic design automation) 설계 및 CAD(computer aided design) 흐름을 논의한다. 전형적으로 ASIC SoC는 성능/속도, 면적 및 전력 사양들을 최적으로 충족하도록 거치된 수십억 개의 트랜지스터를 구비한다. ASIC SoC를 유효하게 설계하기 위해, 즉 시장에 대한 더 신속한 반응시간(turn-around time; TAT)으로 설계 사양들을 충족시키기 위해, 설계 과정을 단순화하기 위한 제삼자(third-party) EDA CAD 툴들이 존재한다. 표준적인 셀 기반 ASIC SoC와 유사하게 피드스톡 구성 ASIC 역시 이들 EDA 툴들을 이용한다.
피드스톡 구성 ASIC의 EDA 흐름은 기존의 EDA CAD 툴의 대부분을 재사용하고자 시도한다. 그러나 전체 설계 흐름에서 자체 개발(develope in-house)되는 EDA 처리 단계도 약간 있다. 이 자체 개발 솔루션들은 완전한 솔루션(end-to-end solution)의 매끄러운(seamless) 전개를 위해 기존의 EDA 툴에 쉽게 통합될 수 있다.
전술한 바와 같이, 피드스톡은 트랜지스터와 배선 및 유전체의 층들로 구성된다. 피드스톡들의 선택과 거치는 설계 사양을 최적으로 충족시키도록 수행될 것인데, 이하의 부분들에서 논의할 것이다. 피드스톡 셀은 (트랜지스터, 표준 셀 등으로 구성된) 베이스 층(base layer)과 n 개의 금속층들을 구비하는데, 여기서 배선들을 형성하는 바이어스(vias)를 가지는 n>=l이다. 피드스톡은 트랜지스터와 다른 구성부품들에 전원을 공급하는 링(ring), 스트랩(strap), 띠(stripe), 필로우 핀(follow pin)들 등을 포함하는 내부 전력망(power grid) 구조를 포함할 수 있다. 피드스톡 구성 SoC는 후술하는 바와 같이 다른 종류의 피드스톡들을 포함할 수 있다. 그러나 이 목록은 완전한 것이 아니며 피드스톡의 종류는 이에 한정되지 않는다.
a. 논리 피드스톡(Logic Feedstock)들: SoC에서 논리 설계 요소들을 구현하는 데 사용되는 미소 크기(micro-scale)의 회로.
b. 메모리 피드스톡(Memory Feedstock)들: SoC에서 (SRAM 등의) 메모리 설계 요소를 구현하는 데 사용되는 미소 크기의 회로
c. IO 피드스톡들: SoC에서 IO 회로의 설계를 구현하는 데 사용되는 미소 크기의 회로.
d. 마크로 셀 피드스톡(Macro Cells Feedstock)들: SoC에서 마크로 셀을 설계 및 인터페이싱하는(interfacing) 데 사용되는 미소 크기의 회로.
e. 혼합 피드스톡들: 다른 종류의 피드스톡들에 존재하는 설계 요소들을 포함하는 미소 크기의 회로.
전형적인 SoC는 전술한 바와 같이 다른 종류의 피드스톡들을 포함한다. 피드스톡의 각 종류는 복수 회수로 인스턴스화될 수 있다(instantiated). 설계 흐름은 다른 종류의 피드스톡들의 혼종 집적(heterogeneous integration)을 가능하게 한다. 혼종은 이 피드스톡들이 Si, GaAs 등의 다른 재질과, 다른 기술 공정(technology node) 및 메모리 기술들로 제조될 수 있음을 의미한다. 또한 논리 피드스톡, 메모리 피드스톡, IO 피드스톡 등 다른 종류의 피드스톡들은 다양한 두께 값들을 가질 수 있다. 이 종류의 SoC는 또한 표준형 셀 ASIC 흐름과 마찬가지로 하드 IP(Intellectual property) 블록, 소프트 IP 블록들을 집적할 수 있다.
도 24는 본 발명의 한 실시예에 따른 피드스톡 구성 SoC의 가능한 구성들 중의 하나를 보인다. 이는 50 μm * 50 μm 크기의 논리 피드스톡(1)들과, 70 μm * 70 μm 크기의 메모리 피드스톡(2)들과, 100 μm * 100 μm 크기의 IO 피드스톡(3)들과, 각각 70 μm * 70 μm 크기의 마크로 셀 피드스톡(4) 및 하드 IP 블록(5)과, 그리고 50 μm * 50 μm 크기의 소프트 IP 블록(6)을 포함한다. 뿐만 아니라 각 종류의 피드스톡은 다른 수의 금속층들과 두께를 가진다. 논리 피드스톡들은 상부 금속층으로 금속 3(M3)을 가지며, IO 피드스톡은 상부층 금속으로 M11을, 하드 IP 블록은 상부 금속층으로 M6을 포함한다. 피드스톡들의 갯수(count)와 배치는 설계 요건들에 따라 다양할 수 있다. 동일한 종류의 피드스톡에 대한 다른 음영들은 특정한 종류에 대한 다른 설계 구성을 나타낸다. 예를 들어, 음영된 논리 피드스톡(2401)은 음영된 피드스톡(2402)과 설계가 다르다. 마찬가지로 다른 종류의 피드스톡들도 다른 구성들을 가질 수 있다.
이제 논리 피드스톡 설계와 그 기법에 관한 논의를 하기에 적절하다고 사료된다. 논리 피드스톡의 구조를 먼저 기술한다. 다음, EDA 설계 기법과 기존의 EDA 툴들과 자체 개발(in-house) 솔루션들을 사용하여 논리 설계를 구현하는 EDA 설계 단계들의 개관을 기술할 것이다. 그 다음, SoC에 피드스톡을 설계 및 거치하는 데 사용된 신규한 피드스톡 설계 및 거치 알고리즘을 논의함으로써 이 흐름에서 개발된 신규한 자체 개발 솔루션들이 기술될 것이다. 다음, 백엔드 설계 단계(backend design phase)에서 구현된 신규한 알고리즘들, 즉 클록 트리 합성(clock tree synthesis; CTS), 그리고 CTS 후(post-CTS), 라우팅 후(post-Route) 최적화들이 논의될 것이다.
도 25는 본 발명의 한 실시예에 따른, 일반화된 논리 피드스톡의 구성을 도시한다. 논리 피드스톡은 다음 구성소자들의 임의의 조합을 구비할 수 있는데: 표준 셀(cell)(1)들, 트랜지스터(2)들, 게이트 어레이(gate array; 3)들, 마크로 셀(4)들, 피지컬 온리 셀(physical only cell; 5)들, 스캔 셀(scan cell; 6)들 등이다. 구성소자들은 설계 요건들에 따라 배선(interconnect; 7)을 사용하거나 스페어(spare) 트랜지스터(8) 또는 스페어 셀(9)로 열려져 있어(leave open) 연결될 수 있다. 논리 피드스톡은 n>=1일 때 n 개의 금속층들을 구비할 수 있다. 구성소자들 간의 연결은 동일한 타이밍 경로 또는 그룹에 속하거나 속하지 않을 수 있다. 유한한 수의 입출력 포트(input and output port; 10)들이 존재한다. 피드스루 신호(feedthrough signal)들을 수용하기 위해 피드스톡의 주변에 추가적인 포트(11)들이 존재할 수 있다. 피드스톡은 트랜지스터, 셀 등에 전원을 공급하도록 내부 전력망(power grid)으로 구성될 수 있다. 이 전력망은 다음의 임의의 조합을 구비할 수 있는데: 링, 스트랩(strap), 띠(stripe), 팔로우 핀(follow pin) 등이다. 그 전위(voltage level)들은 다른 전압 구획(voltage island; 12)들을 형성하는 피드스톡의 다른 영역들에서 변화될 수 있다.
도 26은 본 발명의 한 실시예에 따른, 표준 셀 기반 논리 피드스톡 구성을 도시한다. 이는 32 nm 기술 공정(technology node)을 사용하여 구현된 표준 셀(1)들만을 구비한다. 모든 표준 셀들은 열려져 있어(leave open), 즉 스페어 게이트(spare gate)들의 바다(sea)로 취급될 수 있다. 표준 셀들에 전원을 공급하기 위해, 팔로우 핀(2)들이 (더 높은 금속층으로 적층된) 파워 스트랩(power strap)으로부터 전력을 표준 셀의 전력 핀 또는 팔로우 핀에 연결하도록 적층된다. 후술할 M2A2 EDA 흐름이 이 종류의 논리 피드스톡들을 이용한다. 도 26는 이 종류의 피드스톡의 배치를 도시하는데, 카덴스(Cadence)사의 이노부스(Innovus) 툴을 사용하여 생성된 것이다.
도 27은 본 발명의 한 실시예에 따른, 피드스톡 구성 ASIC의 논리 설계를 구현하는 EDA 기법을 기술한다. 이 EDA 흐름은 최종 목적의 달성을 위해 독특한 방식으로 이어진(stitched) 복수의 EDA 처리 단계들을 포함한다. 이 흐름은 피드스톡 설계 생성(Feedstock Design Generation), 피드스톡 선택(Feedstock Selection), 거치 및 부분적 합성(Placement and Partial Synthesis) 등의 몇 가지 단계들을 포함하는데, 이들은 자체 개발된 것으로 음영(2701)으로 강조된다. 음영(2702)으로 강조된 설계 항목들은 기존의 상용 EDA 솔루션들을 가지는 것들인데, 이 흐름에서 재사용되었다. 기존의 EDA 솔루션들을 솔루션을 달성하도록 개발된 자체 솔루션들과 함께 이용하는 어떤 설계 단계들 역시 존재하는데, 음영(2703)으로 강조되었다. 이 흐름에서 언급된 단계들은 완전한 것이 아니거나 완전한 상세들을 언급한 것이 아닐 수 있으며, 최선의 QoR을 달성하기 위해 다른 설계들에 약간의 변화들이 이뤄질 수 있다.
EDA 흐름에서의 설계 단계들의 개관이 다음에 제공된다. 각 단계들에 대한 상세한 설명은 더 뒤에 논의될 것이다. 피드스톡 설계 생성에서, n>=1인 한정된 수의 유한한(finite) 피드스톡들이 복수의 표준형 셀 기반 ASIC SoC들의 설계 데이터에 기반하여 생성된다. 이 솔루션은 그리디 접근법(greedy aroach) 기반 매핑(mapping), 자율학습(unsupervised learning) 및 그래프 매칭(graph matching) 등 여러 가지 알고리즘 기법을 구현함으로써 자체 개발된다. 피드스톡들이 생성되고 나면, 이들은 흐름의 라이브러리로 기능하는데, 이 명세서에서 이는 "마이크로 크기의 모듈로 조립된 ASIC(Micro-Scale Modular Assembled ASIC"(M2A2)이라 지칭된다.
M2A2 EDA 흐름에서, 입력되는(input) 표준 셀 기반 설계는 공정 변경 명령(Engineering change order; ECO) 합성(synthesis)의 물리적 및 타이밍 인식(awareness)을 향상시키기 위해 복수의 모듈로 구획된다. 설계 구획은 FM Min-Cut, Min-Flow 등의 표준적인 구획 알고리즘들 중의 어느 것에 의해 이뤄질 수 있다. 이어서 기능 및 성능 사양들을 충족시키기 위해 피드스톡들이 선택되어 설계/모듈들 내에 최적으로 거치된다(placed). 이 솔루션은 자체 개발인데, 그리디 접근법 기반 매핑, 자율학습 및 그래프 매칭 기법 등의 여러 가지 기법들을 사용하여 구현될 수 있다. 원한다면 설계는 피드스톡 스페어 셀들에 의해 부분적으로 합성될 수 있다. 이어서 피드스톡 설계, 거치와 설계 데이터들이 처리되어 표준적인 산업 포맷의 부대물(collateral)들, 즉 넷리스트(netlist file) 파일과 설계 교환 포맷(design exchange format; DEF)들을 생성한다. 이 파일들은 ECO 합성 툴에 입력되어 완전한 합성이 수행된다. 넷리스트 및 DEF 형태의 설계 데이터가 생성되고 나면 카덴스 콘포멀 ECO(Cadence Conformal ECO)라는 명칭의 산업 표준 ECO 툴이 마스크 후(post-Mask) 합성을 수행하는 데 사용된다. 이는 피드스톡 구성 SoC에 미리 거치된 스페어 셀들을 사용하여 설계의 합성을 가능하게 한다. 패치(patch) 넷리스트 파일이 생성되고, 이는 이노부스(Innovus)라는 명칭의 카덴스(Cadence)사의 거치 및 라우팅(placement and route; P&R) 툴에 로딩되어 합성된 넷리스트를 생성한다. 여기까지 언급된 모든 설계 단계들이 M2A2 EDA 흐름의 프론트엔드 설계 단계(front-end design phase)를 형성한다. 합성이 먼저 수행되고 거치가 후속되는 종래의 표준 셀 기반 ASIC 흐름과 달리, M2A2 EDA 흐름은 거치와 합성을 동시 최적화(co-optimize)를 수행, 즉 거치와 부분적 합성이 함께 수행된 다음 완전한 ECO 합성이 후속된다는 점을 주목해야 한다.
프론트엔드 설계 단계 다음 백엔드(backend) 설계 단계가 후속된다. 백엔드 설계 단계에서는, 먼저 카덴스사의 P&R 툴인 이노부스를 사용하여 클록 트리 합성 전(pre-clock tree synthesis; pre-CTS) 최적화가 수행된다. 이 최적화는 배선 길이와 지연 등을 감소시키는 핀 스와핑(swapping), 셀 스와핑을 포함한다. CTS 전 최적화가 완료되고 나면 클록 트리가 구축된다. 마스크 후(post-Mask) CTS를 수행하는, 즉 베이스 층의 셀들의 고정(frozen or fixed)을 유지하며 클록 트리를 구축하는 상용 EDA 솔루션은 현재 없다. 마스크 후 CTS를 구현하기 위해서는, 먼저 카덴스사의 이노부스 툴이 SoC의 원하는 영역들에 셀들을 삽입함으로써 클록 트리를 구축하는 데 사용된다. 원하는 영역들은 스페어 클록 트리 버퍼(buffer), 인버터, 그리고 클록 게이팅 셀들이 거치되는 곳이다. 이어서 설계에 거치된 기존의 스페어 셀들을 가지는 새로이 추가된 클록 트리 셀들을 매핑(map)하거나 스와핑(swap)하도록 자체 개발 솔루션이 개발된다. 이는 그리딩 매핑 접근법, 그래프 매칭 기법 등으로 수행될 수 있다. 베이스 층의 변화 없이 클록 트리가 구축되고 나면, 카덴스사의 이노부스 툴을 사용하여 라우팅이 수행된다. 성능 수치들(performance metrics)을 향상시키기 위해 마스크 후 특징들을 보유하는 CTS 후, 라우팅 후 버퍼 삽입 솔루션들이 자체 개발된다. 기존의 상용 EDA 툴들에서는 모든 셀들이 고정(frozen or fixed)되어 있으면 버퍼 삽입이 이뤄지지 않는다. 이에 따라 이 솔루션은 회로 속도 면에서의 성능 등의 설계 수치를 향상시킨다.
설계가 합성 및 라우팅되고 나면, 사인오프(signoff) 분석이 수행되어 설계 성능을 분석하고 이를 사양들과 비교한다. 타이밍 사인오프, 물리적 검증, 전력 점검 등의 사인오프 분석이 표준적인 상용 EDA 툴들로 수행된다. 성능이 충족되지 않는 경우에는 피드스톡 거치 단계, 또는 백엔드 단계(backend phase)로 피드백이 회신될 수 있다. 이는 사인오프 툴들로 관찰된 문제들의 특성에 좌우된다. QoR이 충족되고 나면, 설계는 기능적으로 검증되어 EDA 설계 단계의 공장(foundry)으로의 최종 제품(final deliverable)인 GDSII 파일이 생성된다.
이제 피드스톡 설계 생성 알고리즘에 관한 논의에 적절한 시점이라 사료된다. 도 28에 표현된 알고리즘 1은 본 발명의 한 실시예에 따른, 그리디 매핑 접근법 기반 피드스톡 생성을 구현한다. 이 알고리즘은 반복(iterative) 그리디 매핑 접근법을 사용하여 피드스톡을 설계하는데, 이는 구현이 더 간단하지만 성능이 최적은 아니다.
도 29에 도시된 알고리즘 2는 본 발명의 한 실시예에 따른, 최적 그래프 매칭과 k 평균 군집 분석(k-Means clustering)(일명, 기계학습에서의 알고리즘들의 카테고리인 자율학습)을 사용하여 피드스톡 설계 생성을 구현한다. 피드스톡을 설계하는 이 알고리즘은 최선의 피드스톡 구성을 얻기 위해 알고리즘의 각 단계에서 최적의 솔루션을 달성하도록 최소 경비(min-cost) 이분 그래프(bi-partite graph) 매칭, 논리 조정(logic restructuring), k 평균 군집 분석, 거치 인증(placement legalization), 타이밍 인식 망(timing aware net), 그리고 셀 가중법(cell weighting) 등의 복수의 기법들을 사용한다.
이제 피드스톡 거치, 선택 및 부분 합성 알고리즘들에 관한 논의에 적절하다고 사료된다. 본 발명의 한 실시예에 따른, 도 30에 표현된 알고리즘 30과 도 31에 표현된 알고리즘 4는 각각 그리디 매핑 접근법과 최적 그래프 매칭에 기반한 피드스톡 선택 및 거치를 구현하고 있다.
알고리즘 3은 사용 가능한 피드스톡들의 결정적 인자(critical factor)의 내림차순으로 정렬된 창(window)들의 그리디 매핑(greedy mapping)에 기반하여 반복적으로 설계의 피드스톡들을 선택 및 거치한다. 반복적 접근법은 최적 해(optimal solution)로 결과되지 않는다. 최적 매핑을 달성하기 위해 알고리즘 4가 개발되었다. 이는 최적 그래프 매칭 기법들을 사용하여 피드스톡 설계를 선택, 거치 및 부분적 합성한다. 이 알고리즘은 설계 내의 피드스톡들의 최적 거치를 얻기 위해 알고리즘의 각 부분에서 양호한 결과들을 달성하도록 최소 경비(min-cost) 이분 그래프(bi-partite graph) 매칭, 논리 조정(logic restructuring), 거치 인증(placement legalization), 타이밍 인식 망(timing aware net), 그리고 셀 가중법(cell weighting) 등의 복수의 기법들을 사용한다.
이제 마스크 후 백엔드 설계 최적화 및 마스크 후 클록 트리 합성에 대해 논의한다. 도 32에 도시된 알고리즘 5는 본 발명의 한 실시예에 따른 마스크 후 클록 트리 합성을 보인다. 이 알고리즘은 2 국면(phase)으로 구분될 수 있다. 국면 I이 단계 #1-#4를 포함하는 한편, 국면 II는 나머지 단계 #5-#20을 포함한다. 국면 I에서, 알고리즘은 카덴스사가 개발한 상용 EDA 솔루션들을 이용하여 툴이 원하는 영역/위치(site)들에 셀들을 삽입하도록 안내함으로써 클록 트리를 구축한다. 원하는 위치들은 설계에서 스페어 CTS 셀들을 가지는 그 영역들이다. 이어서 국면 I 단계들에 보인 대로 자체 개발 솔루션이 개발된다. 이는 클록 트리 왜곡(skew)과 삽입 지연들을 최적화시키면서 마스크 후 구성부(post-Mask feature)들을 보존한다. 이 알고리즘은 설계 내의 CTS 추가된 셀들을 설계 내에 거치된 스페어 셀들에 매핑(map)시킨다. 이는 그리디 매핑 접근법 또는 최소 경비 이분 그래프 매칭 기법 중의 어느 하나를 사용하여 구현될 수 있다.
도 33은 본 발명의 한 실시예에 따라 마스크 후, CTS 후, 라우팅 후 버퍼 삽입을 구현하는 알고리즘 6을 보인다. 상용의 최신(state-of-the-art) EDA 툴들은 마스크 후 버퍼 삽입(post-Mask buffer insertion)을 수행하지 않는다. 이 알고리즘에서는 타이밍 경로들이 먼저 분석된다. 이어서 SoC의 적절한 영역에서의 스페어 셀들의 사용 가능성(availability)에 기반하여 클록 경로와 데이터 경로의 최적화가 수행된다. 타이밍 경로를 침해하는 스페어 버퍼의 삽입의 결정은 버퍼 삽입 전후에 타이밍 경로에 연계된 경비(cost)를 연산함으로써 결정된다. 버퍼는 이것이 타이밍을 향상시키는 경우 삽입된다. 클록 경로 최적화에 있어서도 마찬가지로 왜곡과 삽입 지연들이 감소된다. 이 알고리즘은 최소 경비 이분 그래프 매칭 기법 등의 알고리즘 기법들을 사용하여 성능을 최적화하여 모든 타이밍 경로들에 대해 최적의 해를 얻어낸다.
이제 메모리 피드스톡의 설계를 논의한다. 메모리 피드스톡은 SoC 상에 칩상(on-chip) SRAM 메모리를 구현하는 데 사용되는 미소 크기 회로이다. 전형적인 SRAM은 워드 및 비트 라인(word and bit line)들을 가지는 비트 셀 어레이와, 감지 앰프(sense amplifier)들과, 열 및 행 디코더(column and row decoder)들과, 타이머 회로와, 다른 주면 회로 등을 포함한다. 메모리 피드스톡은 이 메모리 설계 요소들 중의 어는 것의 조합을 포함할 수 있다. 메모리 피드스톡은 비트 어레이와 제어 회로를 가져 자생적(self-sustainable)이거나 또는 비트 셀 어레이만으로 구성되거나 또는 감지 앰프, 타이머, 열 및 행 디코더 등과 같이 제어 회로만으로 구성될 수 있다. 메모리 피드스톡들은 다른 기술들을 사용하여 구현되고, 이 피드스톡들의 혼종 집적이 설계 흐름에서 지원된다는 점에 주목할 필요가 있다.
도 34는 본 발명의 한 실시예에 따른, 가능한 메모리 피드스톡 구성들 중의 하나를 도시한다. 메모리 피드스톡 구성(3400)은 SRAM 셀들의 비트 어레이(1), 비트 라인(2)들, 워드 라인(3)들, IO 셀(4)들, 타이머 회로(5), 감지 앰프(6)들 및 디코더(7)들 등의 메모리 설계 요소들을 포함한다.
이제 IO 피드스톡 설계를 논의한다. IO 피드스톡은 IO 작동 전용의 미소 크기 회로 설계 요소이다. 이는 다음 구성요소들의 어느 것의 조합을 포함하는데: IO 셀들, 신호 IO 버퍼들, 전원 공급 패드(pad)들, IO 패드들, ESD 및 비상 방전(de-capacitance) 회로 등. 이 구성요소들은 배선을 통해 연결되거나 그렇지 않을 수 있다. 이 피드스톡은 n >= 1일 때 n 개의 금속층들을 포함할 수 있다. 설계자의 필요에 따라 가능한 설계 요소들 중의 하나와 연결을 이루도록 IO 피드스톡 내에 프로그래밍 가능한(programmable) 배선들이 존재할 수도 있다.
도 35는 본 발명의 한 실시예에 따른, IO 피드스톡(3500)의 가능한 구성들 중의 하나를 도시한다. IO 피드스톡(3500)은 IO 버퍼(1)들, 신호 또는 전원 접지 중의 하나가 될 수 있는 IO 패드(2)들, IO 셀들, 배선(5) 및 ESD/비상방전회로(De-cap circuitry)(6)를 포함한다.
M2A2 기반 SoC는 외부 IP 블록들의 집적을 허용한다. 이 IP 블록들은 하드 IP 블록 또는 소프트 IP 블록들이 될 수 있다. 하드 IP 블록은 완전히 설계된 변경 불가능한 블록(don't touch block)이다. 반면 소프트 IP 블록은 설계 변경을 요한다. 이 설계 변경은 마크로 피드스톡들을 이용하여 구현될 수 있다. 마크로 피드스톡의 구성요소들은 설계에 사용되는 마크로 셀들의 종류에 좌우된다. 또한 마크로 셀들을 논리 메모리 등 설계의 다른 구성요소들과 매끄럽게 통합하기 위해 마크로 피드스톡 셀들이 사용될 수 있다. 이 피드스톡들은 어떤 수의 금속층들을 가지는 기본 설계 요소들을 포함할 수 있다. 이는 또한 피드스톡을 더 일반적으로 사용하기 위해 프로그래밍 가능한 배선을 포함할 수 있다.
전술한 바와 같이, 기존의 취출 및 거치(pick-and-place) 기법들은 나노 크기의 정밀한 조립을 달성할 수 없다. 본 발명에 의하면, nm 미만의(sub-nm) 무아레(moire) 정렬 기법과 연계한 진공 기반 취출 기구를 이용하여 나노 크기의 정밀 조립이 달성됨으로써 피드스톡들의 매우 정확한 병렬 조립이 결과된다.
본 발명의 여러 가지 바람직한 실시예들의 설명은 설명의 목적일 뿐 (본 발명을) 포기하거나(exhaustive) 개시된 실시예들로 한정하고자 의도한 것이 아니다. 당업계에 통상의 기술을 가진 자라면 개시된 실시예들의 범위와 개념을 벗어나지 않고도 많은 변경과 변형들이 자명할 것이다. 이 명세서에 사용된 용어들은 실시예들의 원리들과, 응용분야 또는 시중에서 파악 가능한 기술들에 대한 기술적 개선을 가장 잘 설명하거나 당업계에 통상의 기술을 가진 타인들이 이 명세서에 개시된 실시예들을 이해할 수 있게 하도록 선택되었다.

Claims (25)

  1. 제품 기판 상에 구성소자들을 조립하는 조립 방법으로서,
    하나 이상의 소자들에 부착된 진공 상판(vacuum superstrate)에 의해 소스 웨이퍼로부터 하나 이상의 소자들을 선택적으로 취출하는 단계;
    상기 선택적으로 취출된 하나 이상이 소자들을 상기 제품 기판 상에 배치하되, 상기 배치하는 것은 25 nm 미만(sub-25nm) 배치 정밀도로 수행되는 단계;
    부착이 일어날 때까지 상기 진공 상판을 이용하여 상기 하나 이상의 소자들을 고정함으로써 직접 결합(direct bonding)을 이용하여 상기 선택적으로 취출된 하나 이상의 소자들을 상기 제품 기판에 견고히 부착하는 단계를 포함하는, 조립 방법.
  2. 제 1항에서,
    상기 선택적으로 취출된 하나 이상의 소자들의 분포는 임의적인, 조립 방법.
  3. 제 1항에서,
    상기 하나 이상의 소자들은 취출 및 거치(pick-and-place) 방식을 이용하여 소스 웨이퍼로부터 선택적으로 취출되고,
    상기 취출 및 거치는 고도 병행(highly parallel)인, 조립 방법.
  4. 제 1항에 있어서,
    상기 하나 이상의 소자들은, 측면에서 10 마이크로미터 미만부터 측면에서 1 밀리미터 이상까지 크기가 다양한, 조립 방법.
  5. 제 1항에서,
    상기 하나 이상의 소자들의 조립은, 10nm 미만의 배치 정밀도를 더 달성하는, 조립 방법.
  6. 제 1항에서,
    상기 배치 정밀도는 무아레 측정법을 이용하여 달성되는, 조립 방법.
  7. 제 1항에 있어서,
    온도 제어 기법은, 상기 선택적으로 취출된 하나 이상의 소자들의 뒤틀림 제어에 사용되는, 조립 방법.
  8. 제 1항에 있어서,
    상기 방법은 주문형 반도체(Application Specific Integrated circuit; ASIC)을 구성하는 데 사용되는, 조립 방법.
  9. 제 1항에 있어서,
    상기 하나 이상의 소자들을 더 견고하게 하기 위해, 후속 진공증착 공정을 구현하는 단계를 더 포함하는, 조립 방법.
  10. 제 1항에 있어서,
    상기 제품 기판이 소자들로 완전히 채워지면, 물질 증착 및 코팅 중 하나 이상이 수행되고, 이어서 평탄화가 수행되는, 조립 방법.
  11. 제 10항에 있어서,
    상기 평탄화는, 잉크젯 기반 평탄화 및 화학적 기계적 연마(CMP) 중 하나 이상이 사용되는, 조립 방법.
  12. 제1항에 있어서,
    상기 하나 이상의 소자들은, 진공 기반 취출(vacuum-based pickup)을 이용하여 상기 소스 웨이퍼로부터 선택적으로 취출되고,
    상기 진공 기반 취출을 가능하게 하기 위해, 상기 진공 상판 상의 진공 구멍(vaccum holes)을 활성화하는 데 밸브들이 사용되는, 조립 방법.
  13. 제 12항에 있어서, 상기 진공 구멍들의 활성화는, 어드레싱 가능한 방식 한(addressable manner)로 수행되는, 조립 방법.
  14. 제품 기판 상에 구성소자들을 조립하는 조립 방법으로서,
    하나 이상의 소자들에 부착된 진공 상판(vacuum superstrate)에 의해 소스 웨이퍼로부터, 분포를 갖는 하나 이상의 소자들을 선택적으로 취출하는 단계;
    상기 선택적으로 취출된 하나 이상이 소자들을 상기 제품 기판 상에 배치하되, 상기 배치하는 것은 25 nm 미만(sub-25nm) 배치 정밀도로 수행되고, 상기 25 nm 미만의 배치 정밀도는 액상 미세 정렬(in-liquid fine alignment)에 의해서 가능해지는 단계; 및
    부착이 일어날 때까지 상기 진공 상판을 이용하여 상기 하나 이상의 소자들을 고정함으로써, 상기 선택적으로 취출된 하나 이상의 소자들을 상기 제품 기판에 견고히 부착하는 단계를 포함하는, 조립 방법.
  15. 제 14항에서,
    상기 선택적으로 취출된 하나 이상의 소자들의 분포는 임의적인, 조립 방법.
  16. 제 14항에서,
    상기 하나 이상의 소자들은 취출 및 거치(pick-and-place) 방식을 이용하여 소스 웨이퍼로부터 선택적으로 취출되고,
    상기 취출 및 거치는 고도 병행(highly parallel)인, 조립 방법.
  17. 제 14항에 있어서,
    상기 하나 이상의 소자들은, 측면에서 10 마이크로미터 미만부터 측면에서 1 밀리미터 이상까지 크기가 다양한, 조립 방법.
  18. 제 14항에서,
    상기 하나 이상의 소자들의 조립은, 10nm 미만의 배치 정밀도를 더 달성하는, 조립 방법.
  19. 제 14항에서,
    상기 배치 정밀도는 무아레 측정법을 이용하여 달성되는, 조립 방법.
  20. 제 14항에 있어서,
    온도 제어 기법은, 상기 선택적으로 취출된 하나 이상의 소자들의 뒤틀림 제어에 사용되는, 조립 방법.
  21. 제 14항에 있어서,
    상기 방법은 주문형 반도체(Application Specific Integrated circuit; ASIC)을 구성하는 데 사용되는, 조립 방법.
  22. 제 14항에 있어서,
    상기 하나 이상의 소자들을 더 견고하게 하기 위해, 후속 진공증착 공정을 구현하는 단계를 더 포함하는, 조립 방법.
  23. 제 14항에 있어서,
    상기 제품 기판이 소자들로 완전히 채워지면, 물질 증착 및 코팅 중 하나 이상이 수행되고, 이어서 평탄화가 수행되는, 조립 방법.
  24. 제 23항에 있어서,
    상기 평탄화는, 잉크젯 기반 평탄화 및 화학적 기계적 연마(CMP) 중 하나 이상이 사용되는, 조립 방법.
  25. 제14항에 있어서,
    상기 하나 이상의 소자들은, 진공 기반 취출을 이용하여 상기 소스 웨이퍼로부터 선택적으로 취출되고,
    상기 진공 기반 취출을 가능하게 하기 위해, 상기 진공 상판 상의 진공 구멍(vaccum holes)을 활성화하는 데 밸브들이 사용되는, 조립 방법.
KR1020237041708A 2016-12-23 2017-12-22 무아레 기반 측정법과 진공 기반 취출 및 거치법을 사용하는 콤팩트 디바이스들 상의 구성소자들의 혼종 집적 KR20230170131A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662438952P 2016-12-23 2016-12-23
US62/438,952 2016-12-23
PCT/US2017/068328 WO2018119451A1 (en) 2016-12-23 2017-12-22 Heterogeneous integration of components onto compact devices using moire based metrology and vacuum based pick-and-place
KR1020197021550A KR102610850B1 (ko) 2016-12-23 2017-12-22 무아레 기반 측정법과 진공 기반 취출 및 거치법을 사용하는 콤팩트 디바이스들 상의 구성소자들의 혼종 집적

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020197021550A Division KR102610850B1 (ko) 2016-12-23 2017-12-22 무아레 기반 측정법과 진공 기반 취출 및 거치법을 사용하는 콤팩트 디바이스들 상의 구성소자들의 혼종 집적

Publications (1)

Publication Number Publication Date
KR20230170131A true KR20230170131A (ko) 2023-12-18

Family

ID=62627399

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020237041708A KR20230170131A (ko) 2016-12-23 2017-12-22 무아레 기반 측정법과 진공 기반 취출 및 거치법을 사용하는 콤팩트 디바이스들 상의 구성소자들의 혼종 집적
KR1020197021550A KR102610850B1 (ko) 2016-12-23 2017-12-22 무아레 기반 측정법과 진공 기반 취출 및 거치법을 사용하는 콤팩트 디바이스들 상의 구성소자들의 혼종 집적

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020197021550A KR102610850B1 (ko) 2016-12-23 2017-12-22 무아레 기반 측정법과 진공 기반 취출 및 거치법을 사용하는 콤팩트 디바이스들 상의 구성소자들의 혼종 집적

Country Status (6)

Country Link
US (2) US11469131B2 (ko)
EP (1) EP3558600A4 (ko)
JP (2) JP7348062B2 (ko)
KR (2) KR20230170131A (ko)
CN (1) CN110402189B (ko)
WO (1) WO2018119451A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3729499A4 (en) 2017-12-22 2021-12-15 Board of Regents, The University of Texas System STACKED THREE-DIMENSIONAL INTEGRATED CIRCUIT ALIGNED AT NANOMETRIC SCALE
TWI748599B (zh) * 2020-08-14 2021-12-01 矽品精密工業股份有限公司 晶片整配系統及晶片整配方法
WO2023056072A1 (en) * 2021-09-30 2023-04-06 Board of Regents, The University of the Texas System Tool and processes for pick-and-place assembly
WO2023056068A1 (en) * 2021-09-30 2023-04-06 Board Of Regents, The University Of Texas System Tool and processes for pick-and-place assembly

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01107102A (ja) * 1987-10-19 1989-04-25 Toyota Autom Loom Works Ltd 光学式自動位置決め装置
US5360752A (en) 1993-10-28 1994-11-01 Loral Federal Systems Company Method to radiation harden the buried oxide in silicon-on-insulator structures
US6362075B1 (en) 1999-06-30 2002-03-26 Harris Corporation Method for making a diffused back-side layer on a bonded-wafer with a thick bond oxide
EP1303792B1 (en) * 2000-07-16 2012-10-03 Board Of Regents, The University Of Texas System High-resolution overlay alignement methods and systems for imprint lithography
US6589594B1 (en) * 2000-08-31 2003-07-08 Micron Technology, Inc. Method for filling a wafer through-via with a conductive material
JP2003124431A (ja) 2001-10-17 2003-04-25 Sony Corp ウェーハ状シート、チップ状電子部品、およびそれらの製造方法
JP4272968B2 (ja) 2003-10-16 2009-06-03 エルピーダメモリ株式会社 半導体装置および半導体チップ制御方法
US7064078B2 (en) 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
JP4643185B2 (ja) * 2004-07-05 2011-03-02 リンテック株式会社 移載装置
US20060057520A1 (en) * 2004-09-16 2006-03-16 Saia Richard J Control valve assembly for controlling gas flow in gas combustion systems
JP2006093500A (ja) * 2004-09-27 2006-04-06 Renesas Technology Corp 電子装置
JP2008078443A (ja) * 2006-09-22 2008-04-03 Seiko Epson Corp 基板保持装置、基板保持装置の製造方法、基板の保持方法
JP5059449B2 (ja) 2007-03-02 2012-10-24 株式会社ディスコ ウェーハの加工方法
JP5040527B2 (ja) * 2007-08-28 2012-10-03 富士電機株式会社 マルチチップ型半導体装置の製造方法
KR101026040B1 (ko) 2008-11-13 2011-03-30 삼성전기주식회사 박막소자 제조방법
US20100155880A1 (en) 2008-12-23 2010-06-24 Intel Corporation Back gate doping for SOI substrates
JP2010161211A (ja) 2009-01-08 2010-07-22 Renesas Technology Corp 半導体装置の製造方法および半導体装置の製造装置
JPWO2011108327A1 (ja) 2010-03-04 2013-06-24 株式会社日立製作所 再配列ウェーハの製造方法および半導体装置の製造方法
US8895338B2 (en) * 2010-03-29 2014-11-25 Corporation For National Research Initiatives Method of fabricating MEMS, NEMS, photonic, micro- and nano-fabricated devices and systems
US8329509B2 (en) * 2010-04-01 2012-12-11 Freescale Semiconductor, Inc. Packaging process to create wettable lead flank during board assembly
US8934259B2 (en) 2011-06-08 2015-01-13 Semprius, Inc. Substrates with transferable chiplets
EP2737498B1 (en) 2011-07-27 2017-03-29 SRI International Manufacturing using levitated manipulator robots
JP2013243333A (ja) 2012-04-24 2013-12-05 Tadatomo Suga チップオンウエハ接合方法及び接合装置並びにチップとウエハとを含む構造体
US9105492B2 (en) * 2012-05-08 2015-08-11 LuxVue Technology Corporation Compliant micro device transfer head
JP2014011283A (ja) * 2012-06-29 2014-01-20 Kyocera Chemical Corp 半導体装置の製造方法及びポジ型感光性接着剤組成物
US8835940B2 (en) * 2012-09-24 2014-09-16 LuxVue Technology Corporation Micro device stabilization post
JP6268990B2 (ja) 2013-12-02 2018-01-31 富士通株式会社 半導体装置、半導体装置の製造方法、基板及び基板の製造方法
KR102189046B1 (ko) * 2013-12-18 2020-12-09 인텔 코포레이션 부분적 층 전사 시스템 및 방법
TWI651784B (zh) * 2014-06-18 2019-02-21 愛爾蘭商艾克斯瑟樂普林特有限公司 用於控制可轉印半導體結構之釋放之系統及方法
US9633982B2 (en) * 2015-02-17 2017-04-25 Chun Yen Chang Method of manufacturing semiconductor device array
KR101614370B1 (ko) 2015-04-07 2016-04-21 엘지전자 주식회사 반도체 발광소자, 반도체 발광소자의 이송 헤드, 및 반도체 발광소자를 이송하는 방법

Also Published As

Publication number Publication date
EP3558600A4 (en) 2020-11-25
US20210134640A1 (en) 2021-05-06
WO2018119451A1 (en) 2018-06-28
JP2023169239A (ja) 2023-11-29
US20230042873A1 (en) 2023-02-09
KR102610850B1 (ko) 2023-12-06
US11469131B2 (en) 2022-10-11
JP7348062B2 (ja) 2023-09-20
EP3558600A1 (en) 2019-10-30
JP2020517089A (ja) 2020-06-11
KR20190100951A (ko) 2019-08-29
CN110402189A (zh) 2019-11-01
CN110402189B (zh) 2023-04-21

Similar Documents

Publication Publication Date Title
KR102610850B1 (ko) 무아레 기반 측정법과 진공 기반 취출 및 거치법을 사용하는 콤팩트 디바이스들 상의 구성소자들의 혼종 집적
US11121121B2 (en) 3D semiconductor device and structure
US20180132055A1 (en) Vertical system integration
US20070105339A1 (en) Method of fabricating multi layer MEMS and microfluidic devices
US20230116581A1 (en) Nanoscale-aligned three-dimensional stacked integrated circuit
US20160155722A1 (en) Vertical system integration
US20230118578A1 (en) Nanofabrication and design techniques for 3d ics and configurable asics
JP2006520089A (ja) 基板上に多層素子を製造する方法およびシステム
JP2023543035A (ja) ウェハ整合設計方法、ウェハ接合構造およびチップ接合構造
Poupon et al. System on wafer: a new silicon concept in sip
US20230187397A1 (en) 3d semiconductor device and structure with logic circuits and memory cells
US20230163013A1 (en) Processes and applications for catalyst influenced chemical etching
US20230245996A1 (en) Processes and applications for catalyst influenced chemical etching
Schulze et al. How to integrate MEMS on foundry-fabricated CMOS backplanes
TW202406069A (zh) 實施高精密度異質整合晶片的方法
Jan Vardaman 3-D Through-Silicon Via Technology

Legal Events

Date Code Title Description
A107 Divisional application of patent