CN110402189B - 一种用于将异构组件组装至产品衬底上的方法 - Google Patents

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Abstract

一种组装异构组件的方法。组装制程包括使用基于真空的拾取机构结合亚纳米精度的莫尔对准技术，从而实现原料的高度精确的并行组装。

Description

一种用于将异构组件组装至产品衬底上的方法
相关申请的交叉引用
本申请要求2016年12月23日提交的名称为“Highly Parallel Nano-PrecisePick and Place Methods for Micro-Scale Feedstock(用于微尺度原料的高度并行纳米精度取放方法)”的第62/438,952号美国临时专利申请的优先权，该美国临时专利申请通过引用以其整体结合于此。
技术领域
本发明一般涉及组件(例如，电子、光子和能量储存设备)的异构集成，并且更具体地涉及使用基于莫尔的计量学和基于真空的取放将组件异构集成到紧凑型器件上。
背景技术
尖端消费者和工业应用正在推动对具有各种集成但不同的功能元件的设备的需求。根据具体应用，这些元件可以是电子学、光学、光子学、流体学、纳米机械元件甚至是片上生物系统。这些元件将理想地集成在诸如硅的半导体衬底上，因为它们然后可以被使用标准半导体封装技术封装并且进一步集成到更大的器件中。
目前，半导体制造不适合于异构集成。在单个半导体衬底上处理各种不兼容的制造步骤是不切实际的。取放(pick-and-place)是短时间尺度内异构集成的自然的解决方案。许多技术先前已经证明了其适用于微米尺寸的部件，但是没有一种技术具有高度并行的取放、任意组分分布和纳米精度放置的组合特征。
发明内容
在本发明的一个实施例中，一种用于组装异构组件的方法包括使用拾取和放置来组装从源晶片选择性地拾取的具有一分布的元件子集。该方法还包括将选择性拾取的元件子集放置在产品晶片上。
在本发明的另一个实施例中，一种原料，其中原料的尺寸从侧边小于10μm到侧边超过1毫米间变化，并且其中原料被用来设计专用集成电路(application specificintegrated circuit，ASIC)片上系统(system on a chip，SoC)的基底层部分。
在本发明的另一个实施例中，使用从源晶片选择性地拾取并组装到产品晶片上的原料来设计和制造专用集成电路(ASIC)片上系统(SoC)。
在本发明的又一实施例中，用于设计配置ASIC SoC的原料的电子设计自动化(electronic design automation，EDA)方法包括与现有商业EDA解决方案集成的内部开发软件的组合，其中现有商业EDA解决方案被用来执行后掩模ECO合成、和/或预CTS、和/或CTS、和/或路由和/或签收分析流程。
前面已经相当一般性地概述了本发明的一个或更多个实施例的特征和技术优点，以便随后的本发明的详细描述可以更好地被理解。下面将描述本发明的附加特征和优点，它们可以形成本发明权利要求的主题。
附图说明
当结合以下附图考虑以下详细描述时，可以获得对本发明的更好理解，在附图中：
图1示出了根据本发明实施例的组装制程的表示；
图2示出了根据本发明实施例的具有三个元件的绝缘体上硅(silicon-on-insulator，SOI)晶片；
图3是根据本发明实施例的用于执行蚀刻和封装的方法的流程图；
图4A-4E描绘了根据本发明实施例的使用图3中描述的步骤执行蚀刻和封装的截面图；
图5示出了根据本发明实施例的通过从晶片的下侧蚀刻来减小牺牲层的范围的制程；
图6示出了根据本发明实施例的通过从晶片顶部蚀刻来减小牺牲层的范围的制程；
图7示出了根据本发明实施例的用于在掺杂牺牲层的同时通过从晶片顶部蚀刻来减小牺牲层的范围的制程；
图8是根据本发明实施例的利用晶片背面研磨进行晶片切割的方法的流程图，该方法使用体蚀刻制程的概念，以便于随后的取放来；
图9A-9C描绘了根据本发明实施例的使用图8中描述的步骤来利用晶片背面研磨进行晶片切割的横截面视图；
图10示出了根据本发明实施例的拾取元件的制程；
图11示出了根据本发明实施例的用于拾取元件的替代制程；
图12示出了根据本发明实施例的用于在避免蚀刻制程的同时拾取元件的制程；
图13是根据本发明实施例的用于使用图10的晶片拾取元件的方法的流程图；
图14A-14E描绘了根据本发明实施例的使用图13中描述的步骤拾取元件的横截面视图；
图15是根据本发明实施例的使用图8和9A-9C的背底覆板拾取元件的方法的流程图；
图16A-16E描绘了根据本发明实施例的使用图15中描述的步骤拾取元件的横截面视图；
图17示出了根据本发明实施例在概念FP-2中讨论的选择性取放覆板的多层设计；
图18示出了根据本发明实施例在概念FP-2中具有定制拾取层1的选择性取放覆板；
图19示出了根据本发明实施例在概念FP-3中讨论的体取放覆板的多层设计；
图20是根据本发明实施例的用于对准、放置和邦定元件的方法的流程图；
图21A-21C描绘了根据本发明实施例的使用图20中描述的步骤的对准、放置和邦定元件的横截面视图；
图22示出了根据实施例的最佳元件利用策略；
图23示出了根据本发明实施例的用于解决变高度问题的虚设元件；
图24示出了根据本发明实施例的原料可配置的SoC的一个可能配置；
图25示出了根据本发明实施例的通用逻辑原料配置；
图26示出了根据本发明实施例的基于标准单元的逻辑原料配置；
图27描述了根据本发明实施例的用于原料可配置的ASIC的逻辑设计实现的EDA方法；
图28示出了根据本发明实施例的实现基于贪婪映射方法的原料生成的算法1；
图29示出了根据本发明实施例的使用最佳图匹配技术和k均值聚类来实现原料设计生成的算法2；
图30示出了根据本发明实施例的实现基于贪婪映射方法的原料放置和选择的算法3；
图31示出了根据本发明实施例的实现基于最佳图匹配的原料选择和放置的算法4；
图32示出了根据本发明实施例的呈现后掩模时钟树合成算法的算法5；
图33示出了根据本发明实施例的实现后掩模后CTS、后路由缓冲器插入的算法6；
图34示出了根据本发明实施例的一个可能的存储器原料配置；以及
图35示出了根据本发明实施例的IO原料的一个可能配置。
具体实施方式
如背景技术部分所述，尖端消费者和工业应用正在推动对具有各种集成但不同的功能元件的设备的需求。根据具体应用，这些元件可以是电子学、光学、光子学、流体学、纳米机械元件甚至是片上生物系统。目前，半导体制造不适合异构集成。在单个半导体衬底上处理各种不兼容的制造步骤是不切实际的。取放是短时间内用于异构集成的自然解决方案。许多技术先前已经证明了其适用于微米尺寸的部件，但是没有一种技术具有高度并行的取放、任意成分分布和纳米精度放置的组合特征。
本发明一般涉及各种组件(例如电子、光子和能量储存装置)的异构集成，这对于许多消费者、医学和科学应用是期望的。基于取放的方法非常适合于这样的应用，因为各个组件可以单独制造并随后组装到产品衬底上。然而，目前的取放技术不能以纳米级精度组装。本发明提出了一种新技术，该技术使用基于莫尔的计量学和基于真空的取放，可以在组装中实现小于100nm并且在一些实施例中可以实现小于25nm或甚至小于10nm的对准。
本发明提供一组组装制程，该组装制程能够组装小到数十微米至数毫米的元件和/或执行高度并行的组装(每个步骤102至106个元件)和/或以显著小于100nm的放置精度进行组装，接近小至10nm(3σ对准误差)或5nm(3σ对准误差)。
在本发明实施例中，本发明提供了并行的纳米精度确定性组装。在一个实施例中，拾取已经在包括绝缘体上硅(SOI)晶片的绝缘体上半导体晶片上制造的不同功能元件，然后以纳米级精度放置(并牢固地附着)到目标衬底上。这里的术语功能元件(或简称元件)表示用于取放的最小物理单元。这样的元件很可能包含一组子元件。例如，1mm×1mm的光子元件可以包含光子子元件和位于其内部的某些专用电子器件。在一个实施例中，半导体包括由Si、Ge、SiGe、GaAs、InP等构成的衬底。在这样的晶片上已经很好地建立了器件的制造，并且掩埋氧化物(BOx)层允许从特定位置选择性地转移元件的方式。可以集成许多不同类型的功能元件，例如晶体管、光学器件和MEMS，每个都在单独的晶片上制造。
在一个实施例中，通常可应用的组装顺序如下-
1.蚀刻和封装
2.体蚀刻制程(以方便后续的取放)
3.元件拾取
4.元件与产品衬底和临时附接的对准
5.邦定
6.重复3-5，直到产品晶片完全组装完毕
这些将在下面进一步详细描述。
图1中示出了简化的步骤序列。图1示出了根据本发明实施例的组装制程的表示。整个组装制程利用基于莫尔的方案的小于5nm的对准能力来实现并行纳米精度的确定性组装。关于整体组装制程的进一步讨论在Euclid E.Moon(欧几里得E莫恩)，“Interferometric-Spatial-Phase Imging for sub-Nanometer Three-DimensionalPositioning(用于亚纳米三维定位的干涉空间相位成像)”，麻省理工学院，2004中提供，其通过引用整体并入本文。
在源晶片准备好取放之前，它们需要经历一些预处理步骤。例如，为了保护敏感部件免受化学损坏，需要封装层。另外，在取放之前，可能需要蚀刻孔以触及掩埋的牺牲层。
现在参考图2，图2示出了根据本发明实施例的具有三个元件202的绝缘体上硅(SOI)晶片201。SOI晶片201由层状硅203-绝缘体(牺牲层)204-硅205衬底组成。在一个实施例中，元件202是“原料”，其最一般形式包括晶体管层206、互连207和电介质208。此外，如本文所使用的，元件202包括SOI晶片201的硅层203。它本身可以具有或不具有任何功能，但是当与其他元件202以及可能的附加互连和介电层207、208组装在一起时，可被用来制造工作ASIC。另外，掩模成本高的前端高分辨率器件层将驻留在元件202内。这是为了将昂贵掩模(用于高分辨率器件层)的成本分摊到各种ASIC设备的制造中。
在一个实施例中，元件202的尺寸可以从侧边为～10μm到大于～100μm间变化。在另一个实施例中，元件202的尺寸可以从侧边为小于～1mm到大于～100μm间变化。在一个ASIC设计中，所有组成元件202的尺寸可以相同或不同。
可能需要修改上面讨论的组装技术以适应ASIC制造的特定要求。改进的制程和机械设计概念遵循以下一般指导原则：(1)组装精度(小于100纳米3σ)是最重要的；(2)组装时间是重要的(但不如组装精度重要)；以及(3)需要避免可能产生颗粒的制程。
从开始于元件晶片终止于产品晶片的整个组装制程可以分为以下步骤顺序：(1)元件晶片的预处理(元件蚀刻和封装)；(2)体蚀刻制程(以方便后续的取放)；(3)元件拾取；(4)元件与产品衬底的对准；(5)元件放置和邦定；(6)重复3-5直到产品晶片完全组装完毕。
在一个实施例中，可能需要在元件准备好取放之前执行两个预处理步骤：(1)从晶片厂获得的元件晶片具有连续的晶体管、金属和介电层，其中需要蚀刻元件边界和掩埋氧化物(BOx)触及孔；以及(2)需要封装暴露的器件层以使其具有抗蚀刻性。
现在参考图3，图3是根据本发明实施例的用于执行蚀刻和封装的方法300的流程图。图4A-4E描绘了使用根据本发明实施例的图3中描述的步骤执行蚀刻和封装的横截面视图。
现在参考图3，结合图4A-4E，在步骤301中，执行元件202的介电层208的光刻和蚀刻，如图4A-4B所示。在一个实施例中，掩模材料401被用来防止对元件202的某些部分的蚀刻，如图4A-4B所示。
在步骤302中，SOI晶片的元件202和硅203包覆有封装层402，如图4C所示。
在步骤303中，执行图4C的结构的光刻和蚀刻以形成触及孔(例如，BOx触及孔)，如图4D和4E所示。在一个实施例中，掩模材料403被用来防止对元件202的蚀刻。如图4E所示，形成了触及孔404(例如，BOx触及孔)。
以下提供关于方法300的进一步讨论。
应注意，图4A-4E中的经处理的晶片具有元件边界405(参见图4E)和触及蚀刻出的掩埋牺牲层的触及孔404。尽管元件边界蚀刻是分离各个元件202所必需的，但是取决于后续制程，可能需要或可能不需要触及孔蚀刻。
通常，封装层402需要抵抗蚀刻剂(特别是HF)，不应脱落颗粒并且需要是半导体级的。另外，封装层402还可用于吸收和限制对封装元件的机械刮擦损坏。可能使用的两种材料是氧化铝(Al2O3)和无定形碳。已知Al2O3是耐HF的并且可以使用常规的真空沉积制程沉积，例如原子层沉积(ALD)和化学气相沉积(CVD)。此外，它已被广泛用作CMOS中的高K覆盖层。无定形碳实质上耐HF，并且已知有用于它的半导体级化学气相沉积(CVD)制程。无定形碳主要用作多层图案中的硬掩模。硬掩模材料需要耐受等离子蚀刻化学物质，等离子蚀刻化学物质中包括氟自由基。关于通过蒸气HF蚀刻释放的蚀刻停止材料的讨论在Bakke(巴克)等人的“Etch Stop Materials for Release by Vapor HF Etching(用于通过蒸气HF蚀刻进行释放的蚀刻停止材料)”，16MicroMechanics Europe Workshop(16微观力学欧洲研讨会)，
Figure GDA0003941095470000051
(哥德堡)，Sweden(瑞典)，2005中提供，其通过引用以其整体结合于此。
在一个实施例中，触及孔宽度略小于边界沟槽。这是为了确保在触及孔蚀刻期间在侧壁处不蚀刻封装层402。
化学蚀刻是相当缓慢的制程。例如，SOI晶片中的牺牲氧化物的基于蒸气HF的蚀刻在室温下以约60nm/min的速率发生，并且在升高的温度下以几微米/分钟的速率发生。在此速率下，蚀刻数毫米的下层氧化物可能需要数小时。为了帮助提高整体组装生产量，进行体蚀刻以部分剥离下面的牺牲层。即使单个晶片可能需要很长时间来蚀刻，但通过在单个批次中处理大量晶片，总体生产量可以保持很高。
现在描述各种可能的体蚀刻顺序。
在一个实施例中，一个这样的概念是通过从晶片的下侧蚀刻来减小牺牲层的范围。
图5示出了根据本发明实施例的通过从晶片的下侧蚀刻来减小牺牲层的范围的制程。一种开始于源晶片，其具有注入在牺牲层204下面的硼层501和氮层502。硼用作后续MACE制程503的蚀刻停止。氮充当阻挡层以防止硼扩散到器件层中。
现在可以进行金属辅助化学蚀刻(MACE)503以从晶片的下侧蚀刻穿过体硅。
可以使用各向异性蚀刻技术(例如DRIE 504)来蚀刻注入和牺牲层。
蚀刻孔的宽度小于元件宽度。这使得元件使用薄的氧化物网附着到体硅上，在取放步骤期间易于选择性地去除氧化物网。
或者，在一个实施例中，蚀刻多个较小的通孔，而不是每个元件一个大孔。如果存在的话，多个较小的通孔将用来提供更大的机械稳定性。
在一个实施例中，第二概念是通过从顶部蚀刻来减少牺牲层的范围，而不是通过晶片的下侧钻孔。即使以体蚀刻方式完成时，蚀刻数百微米的硅也会是极其缓慢的制程。为了解决这个问题，修改各个元件以具有到掩埋的牺牲层的触及孔。这些提供了从源晶片顶部触及牺牲层的途径，有效地缩短了蚀刻距离。可以根据功能元件的尺寸、所需的蚀刻速率和生产量要求来修改这些孔的放置和几何形状。触及孔还在蚀刻后的牺牲层中导致多个柱状结构，这为元件提供了更好的机械支撑。
图6示出了根据本发明实施例的通过从晶片顶部蚀刻来减小牺牲层的范围的制程。在一个实施例中，一种以封装的源晶片开始，其中元件边界405和触及孔404已经蚀刻好。图6中所示的触及孔结构是示例性的。也可以使用其他布置。注意，虽然触及孔404被蚀刻到底，但元件边界405并不是这样。这是为了防止在边界处蚀刻牺牲层。边界氧化物将被用作密封件以防止蚀刻剂在取放步骤期间泄漏到相邻元件202。
现在可以使用蚀刻剂蚀刻牺牲层204，例如蒸气HF(vHF)。vHF是MEMS应用中用于BOx蚀刻的常用蚀刻剂。这是优选的，因为反应物(HF)和产物都是气相的，这解决了液体蚀刻剂的许多问题，例如静摩擦。蚀刻是定时的，使得柱状结构保留在蚀刻后的元件下面。
最后，可以使用标准的光刻和蚀刻技术蚀刻元件边界405。
在另一个实施例中，第三概念(类似于第二概念)是通过从晶片顶部蚀刻且同时掺杂下面的氧化物来减小牺牲层的范围，如图7所示。图7示出了根据本发明实施例，在通过从顶部蚀刻的同时掺杂牺牲层来减小牺牲层的范围的制程。
第三概念类似于第二概念，即从顶部执行氧化物蚀刻，并且使用触及孔404来加速蚀刻制程。第二和第三概念之间的区别在于掺杂了底层氧化物，并且掺杂分布使得最大掺杂剂浓度出现在牺牲层204的顶部并且在底部下降到最小。这样的掺杂分布导致蚀刻速率在牺牲层204的深度上的相应变化，其随后导致金字塔形柱(系链)701的形成。如稍后将讨论的，这些金字塔形系链701可以促进取放步骤。
晶片背面研磨是晶片封装和3D集成中广泛使用的技术。在一个实施例中，晶片背面研磨可用于作为各种体蚀刻制程的补充。
例如，在上面讨论的第一概念中，为了通过蚀刻晶片的下侧来减小牺牲层的范围，可以使用晶片背面研磨制程来减小所需的MACE的深度。
或者，作为对上述第二和第三概念中的HF蚀刻进行加速的方法，晶片可以一直变薄到牺牲层(参见图8和9A-9C)。由于现在暴露出更大面积的氧化物，因此后续HF蚀刻的蚀刻时间将远小于第二和第三概念。这将理想地用作概念FP-3(下面讨论)的取放制程的替代方案。
现在参考图8，图8是根据本发明实施例的用于利用晶片背面研磨进行晶片切割的方法800的流程图，该方法使用体蚀刻制程的概念，以便于随后的取放来。图9A-9C描绘了根据本发明实施例的使用图8中描述的步骤来利用晶片背面研磨进行晶片切割的横截面视图。
现在参照图8，结合图9A-9C，在步骤801中，将元件202翻转并通过激光剥离粘合剂902(可商购)附接到玻璃载体晶片901，如图9A所示。
在步骤802中，执行元件衬底205的背面研磨，如图9B所示。
在步骤803中，使用酸(例如HF)蚀刻牺牲层204。
关于元件拾取的各种概念的讨论现在被认为是合适的。
在一个概念(称为概念“FP-1”)中，基本原理是通过蚀刻掉牺牲层来选择性地释放单个元件，同时使用真空覆板来保持它们。这一概念的关键优势在于拾取制程中引入的机械扰动最小。
图10示出了根据本发明实施例的用于拾取元件的制程。由于图5的晶片已经具有位于其中的通孔405，因此可以使用晶片卡盘1001引入蚀刻剂。真空被拉过覆板1004。真空通道1002和蚀刻剂通道1003都可以被使用基于MEMS的阀来控制。
图11示出了根据本发明实施例的用于拾取元件的替代制程。在这种情况下，覆板1004需要兼具有真空孔1101和蚀刻剂1102(其可以被再次使用MEMS阀控制)。如前所述，围绕元件周边的牺牲层用作抵抗相邻元件202的蚀刻剂污染的密封。
在第二概念(这里称为概念“FP-2”)中，这里的基本原理是使用真空覆板从源晶片上机械地拉出元件。
该概念理想地应用于图7的晶片。材料强度计算表明，对于100μm的元件和顶部直径为～300nm的金字塔形系链，真空吸力应该足以破坏系链。因此，可以避免耗时的蚀刻制程。图12示出了根据本发明实施例的用于拾取元件同时避免蚀刻制程的制程。
在第三概念(在本文中称为概念“FP-3”)中，基本原理(类似FP-1)是通过在保持真空的同时蚀刻掉牺牲层来释放元件。这里的不同之处在于，所有元件一次释放并转移到中间玻璃衬底上，中间玻璃衬底上具有UV分离粘合剂，如结合图13和14A-14E所讨论的。这样做是为了使后续的选择性释放制程更快。通过将元件的下侧暴露于UV光来完成选择性释放。使用例如DMD(数字微镜器件)的光调制器件，可以实现选择性曝光。关于DMD的进一步讨论在德州仪器公司的“DMD 101：Introduction to Digital Micromirror Device(DMD)(DMD 101：对数字微镜器件(DMD)的介绍)”2013中提供，其通过引用整体并入本文。
参考图13，图13是根据本发明实施例的使用图7的晶片拾取元件的方法1300的流程图。图14A-14E描绘了根据本发明实施例的使用图13中描述的步骤拾取元件的横截面视图。
现在结合图14A-14E参照图13，在步骤1301中，如图14A-14B所示，将体取放覆板1004'附接到元件202。
在步骤1302中，蚀刻硅衬底205和金字塔形柱(系链)701，如图14C所示。
在步骤1303中，SOI晶片201的硅203经由旋涂的UV分离粘合剂(例如，胶)1402附接到中间玻璃衬底1401，如图14D所示。
在步骤1304中，将元件202的下侧暴露于来自光调制装置(例如，DMD)1403的UV光，以选择性地释放元件202。选择性取放覆板1004”用于拾取元件202。
在第四概念(此处称为概念“FP-4”)中，该概念适用于图8和9A-9C的背底覆板。与FP-3一样，基本原理是将元件转移到中间玻璃晶片上，其上具有UV分离粘合剂，如结合图15和16A-16E所讨论的。
参考图15，图15是根据本发明实施例的使用图8和9A-9C的背底覆板拾取元件的方法1500的流程图。图16A-16E描绘了根据本发明实施例的使用图15中描述的步骤拾取元件的横截面视图。
现在结合图16A-16E参照图15，在步骤1501中，将载体晶片翻转并通过旋涂的UV分离粘合剂(例如，胶)1602附接到中间玻璃衬底1601。如图16A-16B所示。
在步骤1502中，通过使用激光辐射1603去除粘合剂902来对载体晶片进行脱粘，如图16C和16D所示。
在步骤1503中，如图16E所示，将选择性取放覆板1004”附接到元件202。
在步骤1504中，将元件202的下侧暴露于来自光调制装置(例如，DMD)1604的UV光，以选择性地释放元件202。选择性取放覆板1004”被用来拾取元件202。
基于真空的取放覆板是整个组装制程的关键部分。它们确保在元件从源晶片转移到产品衬底时保持组装精度。
可以考虑以下因素来设计覆板-
1.拾取力和功能元件的断裂强度
2.寄生运动
3.形貌控制
4.表面磨损和平坦度恶化
5.气流和吸气设计
6.热管理-可以对覆板进行温度控制，以保持最佳的蚀刻剂和空气温度。温度控制器还可以被用来在覆板中引起小的变形以校正配准误差。所述温度控制可以使用多种方法实现，包括珀耳帖冷却器和基于DMD的IR源调制。关于热管理的进一步讨论在Moon(穆恩)等人的“Thermally Controlled Alignment for Wafer-Scale Lithography(晶片级光刻的热控制对准)”，Journal of Micro/Nanolithography(微/纳米光刻杂志)，MEMS，和MOEMS12(3)，031109，2013年8月28日中提供，其通过引用以其整体并入在此。
7.变形控制
8.覆板元件粘附特性
9.拾取位置的可编程性-选择性取放覆板可以具有MEMS阀嵌层。用于流体流量控制的大型MEMS阀阵列先前已在研究论文中示出。或者，可以将定制拾取层用于每个特定拾取配置。关于拾取位置的可编程性的进一步讨论在Vandelli(万戴利)等人的“Developmentof a MEMS Microvalve Array for Fluid Flow Control(用于流体流量控制的MEMS微阀阵列的开发)”，Journal of Microelectromechanical Systems(微机电系统杂志)7.4,1998，395-403页中提供，其通过引用以其整体结合于此。
10.制造-通过将多个单独制造的层邦定在一起来制造覆板。之前已经使用这种技术来制造具有复杂微米级特征的晶片卡盘。
图17-19示出了用于取放覆板的各种可能的设计。图17示出了根据本发明实施例的概念FP-2中讨论的选择性取放覆板的多层设计。图18示出了根据本发明实施例的在概念FP-2中具有定制拾取层1的选择性取放覆板。图19示出了根据本发明实施例的概念FP-3中讨论的体取放覆板的多层设计。
在一个实施例中，基于水的温度控制技术被用于覆板的变形控制。
选择性取放覆板可具有嵌入的MEMS阀层。用于流体流量控制的大型MEMS阀阵列已在研究中示出。或者，可以将自定义拾取层用于每个特定拾取配置，如图18所示。
如图17所示，取放覆板1700包括层1 1701，其包含真空垫1702和通道1703.覆板1700还包括层2 1704，其包含MEMS阀1705和真空歧管1706。覆板1700另外还包括层31707，其可以是温度控制的，其包含热致动器1708(不同的阴影表示相对温度梯度)。
如图18所示，取放覆板1800包括层11801，其使用真空附接到层2 1802。覆板1800还包括层2 1802，层2 1802粘合到层3 1803。层2 1802包括真空歧管1804。此外，覆板1800包括层3 1803，其可以是温度控制的，其包括真空歧管1805。
如图19所示，取放覆板1900包括层1 1901和层2 1902。层2 1902包括真空歧管1903。覆板1900还包括层3 1904，其可以是温度控制的，其可以包括HF歧管1905。此外，覆板1900还包括热致动器1906(不同的阴影表示相对温度梯度)。
这是覆板的众多实施方式中的一种可能的实施方式。真空拾取机构包括硅板，其具有250nm直径的真空孔阵列。该板的背面连接到真空泵。像Si这样的导热材料也具有低的热膨胀系数(～3ppm/℃)，允许使用水冷技术进行对准控制。可以这样制造硅板：将光刻胶旋涂到硅晶片上，然后将晶片暴露于来自兼容UV的DLP微镜阵列的聚焦光，以便产生组装制程中所需的精确真空图案。然后可以使用深度反应离子蚀刻对硅晶片进行贯穿蚀刻，以在硅板中形成真空孔。真空孔阵列在每个孔处使用可单独寻址的静电MEMS致动器，以打开和关闭附接到该孔的阀。覆板上的真空孔可以或可以不设置在与最终产品晶片基本相同的晶格中。
MEMS阀将由～100nm厚的悬臂构成，该悬臂悬挂在拾取板背面上的250nm孔上方50nm处。板的背面上的每个孔的周围将图案化电极，以便产生静电致动器，该静电致动器将被用来将悬臂梁向下拉到表面并将孔关闭到该真空端口。真空板的整个表面将涂有防粘涂层，以防止在去除静电荷之后悬臂粘附到板的表面上。在此设置中，每个致动器都可以使用针对其静电驱动的微镜阵列开发的相同方法TI单独寻址。在该方法中，CMOS存储器电路在底部电极下方被图案化，并被用来设置致动器的接通/断开状态。使用并行行总线设置每个存储器电路的状态以寻址每个像素。一旦设置了存储器电路，就将时钟脉冲施加到整个系统，以便基于与该致动器相关联的存储器电路的接通/断开值来设置每个致动器的接通/断开。然后，每个致动器保持在该状态，直到存储器电路复位并施加新的时钟脉冲。
现在参考图20，图20是根据本发明实施例的用于对准、放置和邦定元件的方法2000的流程图。图21A-21C描绘了根据本发明实施例的使用图20中描述的步骤的对准、放置和邦定元件的横截面视图。
结合图21A-21C参考图20，在步骤2001中，在取放循环的开始时，产品晶片2101任选地旋涂有两部分粘合剂中的一部分2102，如图21B所示。
在步骤2002中，就在放置步骤之前，喷墨器将粘合剂2103的第二部分配给在将要放置元件202的特定位置，如图21A-21B所示。通常使用喷墨器实现<10μm的放置精度，这对于侧面大于25μm的元件202应该是足够的。使用以下方法中的一种或更多种可以实现喷墨液滴放置的进一步改进：(1)将喷墨器的喷嘴板和衬底表面之间的间隙减小到远小于毫米；以及(2)将扫描速度降至远小于1米/秒。
在步骤2003中，将层状硅203和附接到覆板1004的元件202放置在粘合剂2103(或2102和2103)上，如图21B所示。
在步骤2004中，元件202从覆板1004脱粘，如图21C所示。
上面讨论的旋涂技术的替代方案是使用两个喷墨器同时配给两部分粘合剂的两种组分。喷墨器可以被编程为以这样的方式配给两种组分，即在两种液滴之间存在至少部分重叠。这种重叠可以在元件组装之前发生，或者元件组装步骤可以促使液滴彼此混合。
当拾取的元件202靠近产品晶片2101时，首先进行粗略对准，如图21A所示。图21A示出了具有对准标记2104和观察窗2105的覆板1004。这之后是精确对准，一旦元件202接触粘合剂2103(或2102和2103)(液体中)就可以完成。精细对准使用衬底2101中的对准标记2106，如图21B所示。真空覆板1004保持附接到元件202，直到粘合剂到达其凝胶点，此后元件202牢固地附接到衬底2101。
在一个实施例中，使用图案化到覆板(标记2104)中并图案化到产品衬底(标记2106)中的莫尔条纹对准标记来完成精细对准。使用这种类型的对准系统，应该可以实现小于5nm的对准精度。使用液体粘合剂作为邦定剂的一个优点是可以进行液体内对准，这将确保在放置步骤期间覆板1004中的最小形貌变化。关于对准的进一步讨论在Cherala(凯若拉)等人的“Nanoscale Magnification and Shape Control System for PrecisionOverlay in Jet and Flash Imprint Lithography(喷射和闪光压印光刻中精密覆盖的纳米级放大和形状控制系统)”，IEEE Trans.Mechatronics(机械电子学)，卷20，No.1，2015，122-132页，其全部内容在此引入作为参考。
理想地，两部分粘合剂在室温或适度升高的温度下应具有低固化时间。环氧硬化剂(，如
Figure GDA0003941095470000111
2678)在室温下薄膜凝固时间为～2秒，具有35cPs的低粘度，可以使用喷墨喷嘴进行施加。未固化的粘合剂通常具有1-100cPs的粘度。如果需要缩短凝固时间，则最佳粘合剂的配方可能需要将多种组分的环氧树脂和硬化剂以及促进剂进行混合。
另外，粘合剂应在固化制程中表现出收缩。这是为了确保元件202在后固化时更靠近产品衬底2101，因此覆板1004不会与已经存在于产品衬底2101上的元件202发生不期望的接合。除了粘合剂收缩，也可以通过调整覆板的厚度来避免不希望的覆板与原料的干涉-计算表明，简单地支撑在相距30mm(模具的最大尺寸)的四个原材料上的4mm厚的SiC覆板层由于自重而不会在其中心处弯曲超过1nm。
或者，可以使用UV固化粘合剂来将元件临时附接到产品衬底上。这将需要由UV透明材料来制造覆板，例如蓝宝石(Al2O3)或UV透明SiC(这种SiC晶片可从Cree,Inc.(科锐公司)获得)。
一旦产品衬底已完全填充元件，可另外进行使用基于真空的化学沉积制程(例如溅射、原子层沉积(ALD)和化学气相沉积)的材料沉积/涂覆步骤以进一步将元件固定到衬底。
或者，阳极邦定步骤可完全取代粘合制程。
一旦组装了第一组元件，就可以针对每种其他类型的元件重复组装制程。在多层应用中，在每层元件之间还可以添加插入层。该插入层可以结合碳纳米管(CNT)林用于机械粘合、电/热/光学连接以及通孔。
随着特征尺寸的减小，图案化这些特征的掩模成本急剧上升。对于90nm的光刻节点，全套掩模的成本约为150万美元，对于65nm光刻节点，成本高达200万美元(根据一些估计，掩模写入时间随着特征尺寸的减小而以5次幂增加)。此外，大型设计的更高复杂性增加了设计重新旋涂的次数。上述两个因素导致标准单元ASIC的非重复工程成本(NRE)大幅增加，这对于中低容量应用(例如可穿戴设备的定制芯片、科学和医疗应用)而言可能变得非常昂贵。现场可编程门阵列(FPGA)为快速原型设计和超低容量应用提供了可接受的解决方案，但由于其极低效率的空间利用率和低于期望的时序，因此通常不被视为ASIC的替代品。
下面提供关于使用有限数量的批量生产的原料逻辑电路来制造ASIC的上述基于真空的组装技术的新颖应用的讨论。这将导致在大量ASIC设计中共享小于100nm的特征尺寸的掩模成本，从而降低了单个设计的成本。使用重复逻辑原料构建ASIC的概念是基于先前的工作，其中已经表明由通孔/金属配置的结构化原料制成的ASIC可以实现接近基于单元的ASIC的空间利用率和性能。然而，在所提出的技术中，在原料类型和配置方面有明显更多的选择。
上面讨论的组装技术可以直接应用于使用离散原料(现在元件202是原料)的ASIC制造的问题。制程和机械设计概念应遵循以下一般准则：(1)组装精度(小于100纳米3σ)是最重要的；(2)组装时间很重要(但重要性低于组装精度)；以及(3)需要避免可能产生颗粒的制程。
由于相同的原料晶片被用来向多个ASIC设计供应原料，因此产生的一个问题是原料利用率。参考图22，图22示出了根据一个实施例的最佳原料利用策略。ASIC设计2需要原料1的特定分布(不同于ASIC设计1的分布)，不能仅使用原料晶片1中的现有原料来完全填充。现在提出了一种取放策略，其中保持每种原料类型的原料晶片库存。在开始时，从最大耗尽的原料晶片(图22中的晶片1.1)中使用最大可能的原料。然后该制程继续使用来自较少耗尽的晶片(例如，图22中的晶片1.2)中的最大可能原料，直到产品衬底完全填充有一种类型的原料。在预定点处，当最大耗尽的晶片具有太少的原料(低于阈值)而不能被有效利用时，它将被丢弃或保存起来以用于可能的补救。补救工具在构造上与之前描述的取放工具类似，但是将重新排列原料而不是将它们转移到产品晶片。
来自不同源晶片的原料通常可具有不同的原料厚度。组装这样的原料可能导致不希望的覆板干涉和缺乏平坦化的问题。通过几种方法可以避免不良的覆板干涉，下面列出了两种示例方法：
1.确保每个组装的原料都比先前组装的原料略高(比如说5-10nm)。(这最终导致缺乏平坦化，而这将在下面单独解决。)通过以下示例方法可以实现确保每种原料预先指定的且不同的组装高度的能力：
a)虚设原料，参见图23，有3种原料的情况。图23示出了根据本发明实施例的用于解决变化高度问题的虚设原料2301(标识为“原料2d”和“原料3d”)。对于具有可能不同厚度{t1<t2<...<tn}的n种原料的一般情况，会有(n-1)种虚设原料，厚度为{(tn-t1+ε1)>(tn-t2+ε2)>...>(tn-t(n-1)+ε(n-1))}，其中，添加小厚度{ε1>ε2>...>ε(n-1)}以避免在给定步骤中计划组装的区域之外的区域中的不期望的覆板干涉。另外，组装需要以特定顺序发生以避免不期望的覆板干涉。该顺序总是需要以这样的方式组装原料或虚设原料，使得在每个组装步骤中，组装的给定原料的顶部表面都高于所有其他先前放置的原料或虚设原料。
b)改变上面描述的下层粘合剂层的厚度，在一个实施例中，可以通过使用在每个原料下面喷墨的步骤期间沉积的不同的预先计算的总体积来实现。
c)制造各种原料源晶片，使其在掩埋的牺牲层上具有预先计算的且不同的厚度的半导体层。
d)将矩形沟槽蚀刻到产品晶片中，使得这些沟槽具有略大于相应的原料尺寸(例如，0.25微米)的横向尺寸，并且独立地选择每个原料位置处的蚀刻深度以确保相应的原料的顶部最终达到预定高度，包括原料及其粘合剂层。
2.确保组装后每个组装好的原料的高度都基本相同。然而，在粘合剂固化步骤之前，被组装的每种原料略高，因为粘合剂固化通常带有2-10％的体积收缩。例如，具有10％收缩率的粘合剂(参见上面关于粘合剂配方的讨论)和50nm的初始厚度将在未固化状态下提供～5nm的间隙，以允许原料在未固化状态下的精确定位(参见上面的讨论)。上述1.a)至1.d)中的示例性方法独立地或组合地使用也允许人们在组装后获得每种原料的基本相同的高度。
方法1中讨论的方法可以可选地需要平坦化步骤以确保可以正确地实现后续处理(例如，光刻深度聚焦约束)。为了解决该平坦化问题，可以使用基于喷墨的平坦化方法。或者，也可以使用化学机械抛光(CMP)制程来实现相同的目的。
考虑尺寸为ld x wd＝10mm×10mm的示例性ASIC模具。每种原料的侧边为lf＝100μm。然后每个模具的原料数量nf＝10,000。假设存在nftyp＝20种类型的原料，则每种原料具有nfstk＝10个原料晶片的储备用于有效利用(如上面所描述的)。这导致大约200个取放步骤，其中每个步骤中每个模具平均转移50个原料。假设每个晶片有ndpw＝300个模具，这相当于每个取放步骤平均转移15,000个原料。
以下文本讨论了设计原料可配置的ASIC片上系统(SoC)所需的EDA(电子设计自动化)设计和CAD(计算机辅助设计)流程。通常，ASIC SoC包括数十亿个晶体管，这些晶体管被最佳地放置以满足性能/速度、面积和功率规格。为了有效地设计ASIC SoC，即满足具有较低周转时间(TAT)的设计规范，存在第三方EDA CAD工具以简化设计制程。与基于标准单元的ASIC SoC类似，原料可配置的ASIC也使用这些EDA工具。
用于原料可配置的ASIC的EDA流程试图将现有的大部分EDA CAD工具重用。但是，在整个设计流程中，很少有EDA流程步骤是内部开发的。但是，内部解决方案可以轻松地与现有的EDA工具集成，以确保端到端解决方案的无缝部署。
如前面所描述的，原料包括晶体管、互连和电介质层。原料的选择和放置最佳地完成以满足设计规范，并将在以下部分中讨论。原料单元包括基层(由晶体管、标准单元等制成)和n个金属层，其中n>＝1，带有形成互连的通孔。原料可以包括内部供电网络结构，其包括环、带、条带、跟随引脚等，从而为晶体管和其他部件供电。原料可配置的SoC可包括如下所述的不同类型的原料。但是，该清单可能并非穷尽，原料类型不应局限于这些。
a.逻辑原料：微尺度电路，其被用来实现、设计SoC中的逻辑设计元件。
b.存储器原料：微尺度电路，其被用来在SoC中实现、设计存储器设计元件(SRAM等)。
c.IO原料：微尺度电路，其被用来在SoC中实现、设计IO电路。
d.宏单元原料：微尺度电路，其被用来在SoC中实现、设计和连接宏单元。
e.混合原料：微尺度电路，包括存在于其他类型原料中的设计元件。
典型的SoC包括如上所述的不同类型的原料。每种类型的原料可以被多次实例化。设计流程允许不同类型原料的异构集成。异构的意思是这些原料可以使用不同的材料(例如Si、GaAs等)、不同的技术节点和存储技术来制造。此外，不同类型的原料(例如逻辑原料、存储器原料、IO原料等)可具有不同的厚度值。这可能是由于金属层数量、间距值、技术节点等的差异。这种类型的SOC还允许集成硬知识产权(IP)模块、软IP模块，类似于标准单元ASIC流程。
图24示出了根据本发明实施例的原料可配置的SoC的一种可能配置。它包括尺寸为50μm*50μm的逻辑原料(1)、尺寸为70μm*70μm的存储器原料(2)、尺寸为100μm*100μm的IO原料(3)、尺寸各为70μm*70μm的宏单元原料(4)和硬IP块(5)以及尺寸为50μm*50μm的软IP块(6)。此外，每种类型的原料具有不同数量的金属层和厚度。逻辑原料具有作为顶部金属层的金属3(M3)，IO原料包括作为其顶层金属的M11，而硬IP块具有作为顶部金属层的M6。原料数量和排列可能随设计要求而变化。相同类型原料的不同色调表示特定类型的不同设计配置。例如，带阴影的逻辑原料2401在设计上与带阴影的原料2402不同。类似地，其他类型的原料可具有不同的配置。
关于逻辑原料设计及其EDA方法的讨论现在认为是合适的。首先描述逻辑原料的结构。接下来，将描述使用现有EDA工具和内部解决方案的EDA设计方法和用于逻辑设计实现的EDA设计步骤的概述。接下来，将描述在该流程中开发的新型内部解决方案，然后讨论分别用来在SoC中设计和放置原料的新型原料设计和原料放置算法。接下来，讨论在后端设计阶段实现的新算法，即时钟树合成(CTS)以及后CTS、后路由优化。
图25示出了根据本发明实施例的通用逻辑原料配置。逻辑原料可以包括以下组件的任何组合：标准单元(1)，晶体管(2)，门阵列(3)，宏单元(4)，唯物理单元(5)，扫描单元(6)等。根据设计要求，可以使用互连(7)连接组件，或者将组件作为备用晶体管(8)或备用单元(9)保持开路。逻辑原料包括n个金属层，其中n>＝1。组件之间的连接可能或可能不属于同一时序路径或组。存在有限数量的输入和输出端口(10)。在原料的周边可能存在额外的端口以容纳馈通信号(11)。原料可以包括内部供电网络从而为晶体管、单元等供电。供电网络可以包括以下的任何组合：环，带，条带，跟随引脚等。电压电平可以在形成不同电压岛(12)的原料的不同区域中变化。
图26示出了根据本发明实施例的基于标准单元的逻辑原料配置。其仅包括使用32nm技术节点实现的标准单元(1)。所有标准单元都保持开路，即可以作为大量的备用逻辑门处理。为了给标准单元供电，跟随引脚(2)用于将电能从电源带(使用更高的金属层铺设)连接到标准单元电源引脚或跟随引脚。下面讨论的M2A2 EDA流程使用这些类型的逻辑原料。图26显示了此类逻辑原料的布局，并使用Cadence Innovus工具生成。
图27描述了根据本发明实施例的用于原料可配置的ASIC的逻辑设计实现的EDA方法。EDA流程包括许多EDA处理步骤，这些步骤以独特的方式协作以实现最终目标。该流程包括一些步骤，例如原料设计生成、原料选择、放置和部分合成等，这些步骤在内部开发，并在阴影2701中突出显示。在阴影2702中突出显示的设计项目是具有现有商业EDA解决方案的那些，并在此流程中被重复使用。流程中还有一些设计步骤，它们利用现有的EDA解决方案，并开发内部解决方案以实现解决方案，并在阴影2703中突出显示。此流程中提到的步骤可能不完全穷尽或涉及所有的细节，并且可以针对不同的设计进行微小的更改，以实现最佳的QoR。
接下来呈现EDA流程中的设计步骤的概述。下面将进一步讨论每个步骤的详细说明。在原料设计生成中，基于来自多个基于标准单元的ASIC SoC的设计数据生成有限数量的有限原料n，其中n>＝1。该解决方案是通过实施各种算法技术在内部开发的，各种算法技术例如为基于贪婪方法的映射、无监督学习和图匹配技术等。一旦原料生成，它就作为流程的库，本文中将其称为“微尺度模块化组装ASIC”(M2A2)。
在M2A2 EDA流程中，可以将基于输入标准单元的设计划分为多个模块，以便改进工程变更单(ECO)合成的物理和时序意识。设计分区可以通过任何标准分区算法实现，标准分区算法例如为FM最小割、最小流等。然后，选择原料并将其最佳地放置在设计/模块中以满足功能和性能规范。该解决方案是内部开发的，并且可以使用各种技术来实现，各种技术例如为基于贪婪方法的映射、无监督学习和图匹配技术等。如果需要，该设计可以由原料备用单元部分地合成。然后，将原料设计、放置和设计数据进行处理以生成标准行业格式的附属物，即网表文件和设计交换格式(DEF)文件。这些文件被输入到ECO合成工具以执行完整的合成。生成网表和DEF文件形式的设计数据后，使用名为卡当斯共性(CadenceConformal)ECO的行业标准ECO工具执行后掩模ECO合成。这允许使用预先放置在配置SoC的原料中的备用单元来合成设计。生成补丁网表文件，这些文件在名为依诺瓦斯(Innovus)的Cadence布局布线(P&R)工具中加载，以生成合成网表。到目前为止提到的所有设计步骤都构成了M2A2 EDA流程的前端设计阶段。值得一提的是，与传统的基于标准单元的ASIC流程(其中首先进行合成然后进行放置)不同，M2A2 EDA流程执行共同优化的放置和合成，即，一起进行放置和部分合成，然后进行完整的ECO合成。
前端设计阶段之后是后端结束阶段。在后端设计阶段，首先使用Cadence P&R工具Innovus执行预时钟树合成(pre-CTS)优化。优化包括引脚交换、单元交换以减少互连长度和延迟等。一旦执行了预CTS优化，就构建了时钟树。目前不存在商业EDA解决方案来执行后掩模CTS，即，构建时钟树以保持基层单元冻结或固定。为了实现后掩模CTS，第一个CadenceInnovus工具被用于通过在SoC中的所需区域中插入单元来构建时钟树。期望的区域是放置备用时钟树缓冲器、反相器和时钟门控单元的区域。然后，开发内部解决方案以将新添加的时钟树单元与放置在设计中的现有备用单元映射或交换。这可以使用贪婪映射方法、图匹配技术等来执行。一旦构建时钟树而不更改基层，就使用Cadence Innovus工具执行路由。为了改进性能指标，后CTS和后路由缓冲器插入解决方案在内部开发，保留了后掩模特征。在现有的商业EDA工具中，如果所有单元都被冻结或固定，则不会发生缓冲器插入。因此，该解决方案改进了设计指标，例如电路速度方面的性能。
设计一旦被合成和路由，就执行验收分析以分析设计性能并将其与规范进行比较。通过标准商业EDA工具执行签收分析，例如时序验收、物理验证、功率检查等。如果不满足性能，则可以将反馈返回到原料放置阶段或后端阶段。这取决于验收工具所观察到的问题的性质。一旦满足QoR，就会对设计进行功能验证，并生成GDSII文件，这是EDA设计阶段向制造厂提供的最终成果。
关于原料设计生成算法的讨论现在认为是合适的。图28所示的算法1实现了根据本发明实施例的基于贪婪映射方法的原料生成。该算法使用迭代贪婪映射方法设计原料，该方法实现起来更简单但在性能上不是最佳的。
如图29所示，算法2根据本发明实施例使用最佳图匹配技术和k均值聚类(也就是无监督学习，属于机器学习中的算法类别)来实现原料设计生成。这种设计原料的算法利用多种技术，如最小成本的二分图匹配、逻辑重构、k均值聚类、布局合法化、时序感知网(timing aware net)和单元加权等，以实现算法的每个步骤的最优解，从而获得最佳的原料配置。
现在认为关于原料放置、选择和部分合成算法的讨论是合适的。根据本发明实施例，图30呈现的算法3和图31呈现的算法4分别实现贪婪映射方法和基于最佳图匹配的原料选择和放置。
算法3基于窗口的贪婪映射来迭代地选择原料并将其放置在设计中，所述窗口以具有可用原料的关键因子的降序排列。迭代方法不会产生最优解。为了实现最佳映射，开发了算法4。它使用最佳图匹配技术选择、放置和部分合成原料设计。该算法利用多种技术，如最小成本双分图匹配、逻辑重构、布局合法化、时序感知网和单元加权等，在算法的各个部分取得好的结果，以在设计中实现原料的最佳放置。
现在讨论后掩模后端设计优化和后掩模时钟树合成。图32中所示的算法5呈现了根据本发明实施例的后掩模时钟树合成算法。该算法可分为2个阶段。阶段I包括步骤#1-#4，而阶段II包括剩余的#5-#20步骤。在阶段I中，该算法利用Cadence开发的商业EDA解决方案，通过引导该工具在期望的区域/位置中插入单元来构建时钟树。所需的位置是设计中具有备用CTS单元的那些区域。然后，如阶段II步骤所示，开发了内部解决方案。它保留了后掩模特征，同时优化了时钟树偏差和插入延迟。该算法将设计中添加了CTS的单元映射到设计中的备用单元。它可以使用贪婪映射方法或最小成本二分图匹配技术来实现。
图33呈现了根据本发明实施例的算法6，其实现了后掩模后CTS、后路由缓冲器插入。商业上最先进的EDA工具不执行后掩模缓冲器插入。在该算法中，首先分析时序路径。然后，基于SoC的有利区域中的备用单元可用性来执行时钟路径和数据路径优化。通过计算与缓冲器插入之前和之后的时序路径相关联的成本，来确定在违规时序路径中插入备用缓冲器的决定。如果缓冲器改进了时序，则将其插入。类似地，在时钟路径优化中，减少了偏差和插入延迟。该算法使用算法技术优化性能，例如最小成本二分图匹配技术等，以获得所有时序路径的最优解。
现在讨论存储器原料的设计。存储器原料是微尺度电路，被用来在SoC上实现片上SRAM存储器。典型的SRAM包括具有字和位线的位单元阵列、读出放大器、列和行解码器、定时器电路、其他外围电路等。存储器原料可以包括这些存储器设计元件的任意组合。存储器原料既可以通过位阵列和控制电路实现自我维持，也可以仅由位单元阵列组成，或者仅由控制电路组成，例如读出放大器、定时器、列和行解码器等。值得一提的是，存储器原料可以使用不同的技术实现，并且在设计流程中支持这些原料的异构集成。
图34示出了根据本发明实施例的一种可能的存储器原料配置。存储器原料配置3400包括基本存储器设计元件，例如SRAM单元(1)的位阵列，位线(2)，字线(3)，IO单元(4)，定时器电路(5)，读出放大器(6)和解码器(7)。
现在讨论IO原料设计。IO原料是微尺度电路设计元件，其专用于IO操作。它包括以下组件的任意组合：IO单元，信号IO缓冲器，电源焊盘，IO焊盘，ESD和去电容电路等。这些组件可能通过互连连接也可能不通过互连连接。原料可含有n个金属层，其中n>＝1。IO原料中可能存在可编程互连，以根据设计者的需要与其中一个可能的设计元件建立连接。
图35示出了根据本发明实施例的IO原料3500的一个可能配置。IO原料3500包括IO缓冲器(1)，可用于信号或电源接地的IO焊盘(2)，IO单元，互连(4)，可编程互连(5)和ESD/开盖电路(6)。
基于M2A2的SoC允许集成外部IP块。这些IP块可以是硬IP块或软IP块。硬IP块是完全设计的不接触块。相反，软IP块需要设计改变。这些设计改变可以通过使用宏原料来实现。宏原料的组件取决于设计中使用的宏单元的类型。此外，为了将宏单元与设计中的其他组件(例如逻辑、存储器等)无缝集成，可以使用宏原料单元。这些原料可包括具有任何数量的金属层的基本设计元件。它还可能包含可编程互连，以便更加通用地使用原料。
如上所述，现有的取放技术不能实现纳米级精度组装。使用本发明，现在可以使用基于真空的拾取机构结合亚纳米精度的莫尔对准技术来实现纳米级精度组装，从而带来了原料的高度精确的平行组装。
已经出于说明的目的给出了对本发明的各种实施例的描述，但是并不意图穷举或受限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员来说将是显而易见的。选择在本文使用的术语是为了最好地解释实施例的原理，实际应用或对市场中发现的技术的技术改进，或者使本领域其他技术人员能够理解本文公开的实施例。

Claims (24)

1.一种用于将异构组件组装至产品衬底上的方法，所述方法包括：
通过附接到元件子集的真空覆板从源晶片选择性地拾取所述元件子集；
将所述选择性地拾取的元件子集放置在所述产品衬底的粘合剂上，其中，执行所述放置至处于液态的所述粘合剂具有小于100nm的放置精度，且所述粘合剂被喷或旋涂至所述产品衬底上；
通过使用所述真空覆板保持所述元件子集直到所述粘合剂到达其凝胶点将所述选择性地拾取的元件子集牢固地附接至所述产品衬底上。
2.根据权利要求1所述的方法，其中，所述选择性地拾取的元件子集的分布是任意的。
3.根据权利要求1所述的方法，其中，通过使用取放，所述元件子集从所述源晶片被选择性地拾取，所述取放是高度并行的。
4.根据权利要求1所述的方法，其中，所述元件在源晶片上制造，所述源晶片具有使用体蚀刻制程部分或完全去除的掩埋牺牲层。
5.根据权利要求4所述的方法，还包括：
使用蚀刻剂蚀刻所述掩埋牺牲层，其中，所述蚀刻剂包括蒸气氢氟酸。
6.根据权利要求5所述的方法，其中，使用所述蚀刻剂对所述掩埋牺牲层的所述蚀刻以这样的方式定时：使得柱状结构在蚀刻后保留在所述元件下方。
7.根据权利要求4所述的方法，还包括：
通过在保持真空的同时蚀刻掉下面的牺牲层来体释放所述元件子集。
8.根据权利要求7所述的方法，还包括：
在中间玻璃衬底上用紫外线分离粘合剂而将所述元件子集转移到所述中间玻璃衬底上。
9.根据权利要求8所述的方法，还包括：
将元件的底侧暴露于选择性紫外光，以选择性地释放所述元件。
10.根据权利要求1所述的方法，其中，所述元件的尺寸从侧边小于10微米到侧边超过1毫米间变化。
11.根据权利要求1所述的方法，其中，所述元件子集的组装实现了小于50nm尺度的对准能力。
12.根据权利要求11所述的方法，其中，使用莫尔计量方案实现所述真空覆板和所述产品衬底之间的对准。
13.根据权利要求12所述的方法，还包括：
当拾取的元件被运送给所述产品衬底时，使用级致动器进行粗略对准；
在所述元件子集接触所述产品衬底上的未固化粘合剂之后执行精细对准。
14.根据权利要求1所述的方法，其中，所述元件子集被封装在特定厚度的化学惰性层中，以防止化学损坏，并使用化学机械抛光步骤进行随后的材料去除以减轻机械刮擦。
15.根据权利要求1所述的方法，还包括：
使用基于真空的拾取机构选择性地拾取所述元件子集，其中，所述拾取机构包括所述真空覆板；以及
使用蚀刻剂气体或机械牵引方法选择性地释放所述元件子集。
16.根据权利要求15所述的方法，
其中，所述粘合剂为在所述产品衬底上的单组分或多组分粘合剂。
17.根据权利要求16所述的方法，其中，使用紫外线直到所述粘合剂到达所述凝胶点，所述粘合剂被固化。
18.根据权利要求17所述的方法，还包括：
实施随后的真空沉积制程以进一步固定所述牢固地附接的元件子集。
19.根据权利要求15所述的方法，其中，将温度控制技术用于所述基于真空的拾取机构的变形控制。
20.根据权利要求15所述的方法，其中，基于微机电系统(MEMS)的阀被用来选择性地启动真空孔以启用所述基于真空的拾取机构。
21.根据权利要求15所述的方法，其中，将定制拾取层用于所述元件子集的每个特定拾取配置。
22.根据权利要求1所述的方法，其中，所述方法用于从原料电路来构造专用集成电路(ASIC)。
23.根据权利要求22所述的方法，还包括：
在产品组装开始时从最大耗尽的原料源晶片中拾取原料；
从下一个最大耗尽的晶片中获取最大可能的原料；以及
继续从所述下一个最大耗尽的晶片中取出所述最大可能的原料，直到所述产品衬底完全填充有一种类型的原料或者已经得到给定原料的全部库存。
24.根据权利要求1所述的方法，其中，来自所述源晶片的所述元件子集具有到下面牺牲层的触及孔。
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