JP5040527B2 - マルチチップ型半導体装置の製造方法 - Google Patents
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Description
第1の半導体チップ1にパワーデバイスと、このパワーデバイスの熱破壊や過電流破壊を防止することを目的に温度検知素子(温度センサ)や電流検知素子(過電流センサ)としてのカレントミラー素子が形成される。
第2の半導体チップ2に前記のパワーデバイスのドライブ回路および過熱検出回路や過電流検出回路などの異常状態を検出する検出回路が形成される。
温度検知素子と過熱検出回路の働きで、パワーデバイスが過熱と判断されたときパワーデバイスは動作を停止する。動作を停止するときのパワーデバイスの温度が過熱検出温度である。この過熱検出温度は、温度検知素子の特性バラツキと過熱検出回路の特性バラツキによりバラツキを生じる。
また、電流検知素子と過電流検出回路の働きで、パワーデバイスに流れる電流が過電流と判断されたときパワーデバイスは動作を停止する。動作を停止するときのパワーデバイスに流れている電流値が過電流検出値である。この過電流検出値は、電流検知素子の特性バラツキと過電流検出回路の特性バラツキによりバラツキを生じる。
パワーデバイスであるnチャネル型MOSFET10のドレインDと電源の高電位側VHが接続し、ソースSが負荷11に接続し、この負荷11がグランドGNDと接続する、電源の高電位側VHと定電流源8が接続し、定電流源8と温度検知素子であるダイオード9のアノードAが接続し、カソードKとグランドGNDが接続する。ダイオード9のアノードAと過熱検出回路13が接続する。
つぎに、動作を説明する。負荷11の短絡等により、第1の半導体チップ1のVH−GND間に大電流が流れて過熱した場合、その温度によりダイオード9の温度も上昇する。図15に示すように、ダイオード9の温度が上昇するとダイオード9の順電圧降下(オン電圧)が低下する。このオン電圧値(検知電圧値)を過熱検出回路13に入力し、このオン電圧値が過熱と判断した電圧レベル(検出電圧レベル)になると、過熱検出回路13からnチャネルMOSFET10のゲートにオフするための信号が送られてnチャネルMOSFET10はオフする。こうしてバワーデバイスであるnチャネルMOSFET10の過熱破壊を防止することができる。
の図でも第2の半導体チップ2に形成されるドライブ回路は省略した。
パワーデバイスであるnチャネル型MOSFET10のドレインDと電源の高電位側VHが接続し、ソースSと負荷11が接続し、この負荷11とグランGNDが接続する。電源の高電位側VHとカレントミラー素子であるnチャネルMOSFET12のドレインDが接続し、ソースSと過電流検出回路14が接続する。
つぎに、動作を説明する。負荷11の短絡等により、第1の半導体チップ1のVH−GND間に過電流が流れた場合、図17に示すように、カレントミラー素子であるnチャネルMOSFET12の電流が増大する。このnチャネルMOSFET12の電流値(検知電流値)を過電流検出回路14に入力し、nチャネルMOSFET12に流れた電流が過電流と判断される電流レベル(検出電流レベル)になると、過電流検出回路14からnチャネルMOSFET10のゲートにオフするための信号が送られてnチャネルMOSFET10はオフする。こうしてバワーデバイスであるnチャネルMOSFET10の過電流破壊が防止される。
第1の半導体チップ1と第2の半導体チップ2はそれぞれ異なるウェハプロセス(製造工程)で別々に製造され、それらを組み合わせることで、図13のようなマルチチップ型半導体装置が出来上がる。
このように第1の半導体チップ1と第2の半導体チップ2が異なるウェハプロセスで別々に製造されるため、それらを組み合わせてマルチチップ型半導体装置にした場合、第1の半導体チップ1に形成されるダイオード9やカレントミラー素子であるnチャネルMOSFET12の特性バラツキに、第2半導体チップ2に形成される過熱検出回路13や過電流検出回路14の特性バラツキが相乗されて、過熱検出温度Tや過電流検出値Jに大きなバラツキが生じる。
例えば、過熱検出温度のバラツキ範囲ΔTについて説明する。第1の半導体チップ1に形成される温度検知素子であるダイオード9の検知電圧線(ダイオードのVF−温度の相関線)と第2の半導体チップ2に形成される過熱検出回路13の検出電圧レベルにおいて、図18(a)、(b)および図19で示すように、第1ウェハ41内の第1の半導体チップ間で最高を示すチップ21の検知電圧線から最低を示すチップ23の検知電圧線までばらつき、第2ウェハ42内の第2の半導体チップ間で最高を示すチップ24の検出電圧レベルから最低を示すチップ26の検出電圧レベルまでばらつく。
一方、前記のバラツキ範囲内で最高を示すチップ21の検知電圧線と、最低を示すチップ26の検出電圧レベルの交点で過熱検出温度の最高値T2が決定される。そのため、過熱検出温度のバラツキ範囲ΔTはT2−T1となる。
つぎに、過電流検出値のバラツキ範囲ΔJについて説明する。第1の半導体チップに形成される電流検知素子であるカレントミラー素子であるnチャネルMOSFET12の検知電流線(nチャネルMOSFET12の電流−nチャネルMOSFET10の電流の相関線)と第2の半導体チップ2に形成される過電流検出回路14の検出電流レベルにおいて、図20(a)、(b)および図21に示すように、第1ウェハ43内の第1の半導体チップ間で最高を示すチップ31の検知電流線から最低を示すチップ33の検知電流線までばらつき、第2ウェハ44内の第2の半導体チップ間で最高を示すチップ34の検出電流レベルから最低を示すチップ36の検出電流レベルまでばらつく。
前記のバラツキ範囲内で最高を示すチップ31の検知電流線と、最低を示すチップ33の検出電流レベルの交点で過電流検出値の最低値J1が決定される。
従来のマルチチップ型半導体装置では2つの組み立て方が行われていた。第1の方法として、温度検知素子であるダイオード9や電流検知素子であるnチャネルMOSFET12を形成した第1の半導体チップ1と、過熱検出回路13や過電流検出回路14を形成した第2の半導体チップ2を無選別で組み合わせて組み立した後、最終の測定選別をする。
第2の方法としては、トリミング回路を予め形成しておき、組み立てした後、そのトリミング回路をトリミングすることで過熱検出温度のバラツキ範囲ΔTや過電流検出値のバラツキ範囲ΔJを低減し、最終の測定選別をする。
また、特許文献4には、温度モニタ回路のプロセスバラツキに伴う温度識別点の変化を抑制するために、電流帰還経路を設けるなど回路側で調整することでことが記載されている。
また、特許文献5には、シリコンダイオード素子の温度・電圧特性カーブに着目し、その特性カーブの度合いによりランク分けし、それぞれの特性カーブを打ち消し合うようなランク同士の2個のシリコンダイオード素子をそれぞれ組み合わせ、個々の特性バラツキを2個のシリコンダイオード素子が互いに吸収し合うようにすることが記載されている。
一方、第2の方法では、トリミング回路をトリミングするので、規格から外れる製品は少なくなり製品の不良率は小さくなる。しかし、トリミング回路が必要になり、そのため第2半導体チップ2のチップサイズが大きくなる。また、トリミング工程が追加になりコストが増大する。
また、特許文献1および特許文献2では、2個の半導体チップを組み合わせる場合に、それぞれのチップの特性バラツキを各ウェハの領域でランク別にグループ分けして、それぞれの特性バラツキが相殺されるようなグループ同士のチップを組み合わせることで、バラツキを小さくするという本発明に関連する事項の記載はない。
この発明の目的は、前記の課題を解決して、低コストで過熱検出温度のバラツキ範囲や過電流検出値のバラツキ範囲を低減できるマルチチップ型半導体装置およびその製造方法を提供することにある。
また、1つの前記第2ウェハについて前記グループ分けを行って、該グループ分けされた領域を設定する工程と、前記1つの第2ウェハで設定した領域に基づいて他の複数の第2ウェハについてグループ分けされた領域を設定する工程と、を含むことを特徴とする製造方法とする。
(1)第1ウェハ内に形成された第1の半導体チップの特性(検知電圧線や検知電流線
)と第2ウェハ内に形成された第2の半導体チップを特性別(検出電圧レベルや検出電流レベル)にグループ分けする。
(2)このグループ分けを第1の半導体チップが形成されている第1ウェハ内の領域と第2の半導体チップが形成されている第2ウェハ内の領域でそれぞれ行う。
(3)グループ分けされた第1の半導体チップと第2の半導体チップを、特性バラツキが相殺される領域にあるもの同士で組み合わせる。
こうすることで、組み立て後の最終の特性選別による不良率を低減し、トリミングを不要とすることで、低コストで過熱検出温度のバラツキ範囲や過電流検出値のバラツキ範囲を低減することができる。
<実施例1>
リードフレーム3上に第1の半導体チップ1を固着し、第1の半導体チップ1上に第2の半導体チップ2を固着する。第1の半導体チップ1と端子4がワイヤ5で接続し、第2の半導体チップ2と第1の半導体チップ2がワイヤ5で接続する。その後、全体をモールド樹脂6で封止する。
第1の半導体チップ1にはパワーデバイスであるnチャネルMOSFET10と温度検知素子であるダイオード9が形成されている。第2の半導体チップ2には定電流源8と過熱検出回路13が形成されている。
ここでは、第2の半導体チップ2に形成されるnチャネルMOSFET10のドライブ回路は省略されている。
図2は、第1の半導体チップ1と第2の半導体チップ2に形成される構成部品の回路図である。
パワーデバイスであるnチャネルMOSFET10のドレインDと高電圧電源の高電位側VHが接続し、ソースSと負荷11の一方の端部が接続し、他方の端部とグランドGNDが接続する。高電圧電源の高電位VHと定電流源8の一方の端部が接続し、他方の端部とダイオード9のアノードAが接続する。ダイオード9のカソードKとグランドGNDが接続する。ダイオード9のアノードAは過熱検出回路13と接続する。
同図(a)において、ダイオード9の検知電圧線(VF−温度の相関線:ダイオード9の順電圧降下値(検知電圧値)はこの相関線上を移動する)は第1ウェハ41内でばらつく。そのバラツキ範囲の最高を示すチップが21であり、中間を示すチップが22であり、最低を示すチップが23である。これらのチップ21〜23は第1ウェハ41内に形成された第1の半導体チップ1である。
同図(b)において、過熱検出回路13の検出電圧レベルは第2ウェハ42内でばらつく。そのバラツキ範囲の最高を示すチップが24であり、中間を示すチップが25であり、最低を示すチップが26である。これらのチップ24〜26は第2ウェハ42内に形成された第2の半導体チップ2である。
また、第1の半導体チップ1で検知電圧線の高いグループが点線で囲まれた箇所Aであり、中のグループが点線で囲まれた箇所Bであり、低いグループが点線で囲まれた箇所Cである。
また、標準値を平均値ではなく理論値など別途定めてもよい。
後述のとおり、ウェハ内におけるバラツキの分布を得ることができればよいので、ウェハ内での実測値によるチップ間の相対的な比較でグループ分けを行えばよい。
一方、第2の半導体チップ2で検出電圧レベルの高いグループが点線で囲まれた箇所aであり、中のグループが点線で囲まれた箇所bであり、低いグループが点線で囲まれた箇所cである。ここでは、A、B、Cおよびa、b、cの各箇所はバラツキ範囲を三等分した場合の領域を示す。
図4は、過熱検出温度のバラツキについて説明する図である。縦軸はダイオード9の順電圧降下(オン電圧)であり検出電圧レベルを示し、横軸はダイオード9の温度であり過熱検出温度を示す図である。
これは、検知電圧線のバラツキを検出電圧レベルのバラツキで完全に相殺することで、過熱検出温度のバラツキ範囲ΔTをゼロにできることを示している。
つぎに、バラツキ範囲を三等分した場合について説明する。図3で説明した検知電圧線の高いグループAと検出電圧レベルの高いグループa、検知電圧線の中のグループBと検出電圧レベルの中のグループb、検知電圧線の低いグループCと検出電圧レベルの低いグループc、をそれぞれ組み合わせることで過熱検出温度のバラツキ範囲ΔTを従来の場合に対して大幅に減少させることができる。これは、検知電圧線のバラツキを検出電圧レベルのバラツキである程度相殺することで、過熱検出温度のバラツキ範囲ΔTを小さくできることを示している。
また、ここでは第1の半導体チップ上に第2の半導体チップを固着した場合を示したが、それぞれをリードフレームに併設してもよい。
また、図3の例では、第2ウェハ42が第1ウェハ41に対してチップ数が2倍程度多くとれるため、第2ウェハ42の枚数は半分でよい。
<実施例2>
第1の半導体チップ1にはパワーデバイスであるnチャネルMOSFET10とカレントミラー素子であるMOSFET12が形成されている。第2の半導体チップ2には過電流検出回路14が形成されている。
ここでは、第2の半導体チップ2に形成されるパワーデバイスであるnチャネルMOSFET10のドライブ回路は省略されている。
図6は、第1の半導体チップ1と第2の半導体チップ2に形成される構成部品の回路図である。
nチャネルMOSFET10のドレインDと高電圧電源の高電位側VHが接続し、ソースSと負荷11の一方の端部が接続し、他方の端部とグランドGNDが接続する。また、高電圧電源の高電位VHとカレントミラー素子であるnチャネルMOSFET12のドレインが接続し、ソースと過電流検出回路14が接続する。
図7は、ウェハに半導体チップを複数形成した図であり、同図(a)は第1ウェハ43に第1の半導体チップを複数形成した場合、同図(b)は第2ウェハ44に第2の半導体チップを複数形成した場合の図である。
同図(b)において、過電流検出回路14の検出電流レベルは第2ウェハ44内でばらつく。そのバラツキ範囲の最高を示すチップが34であり、中間を示すチップが35であり、最低を示すチップが36である。これらのチップ34〜36は第2ウェハ44内に形成された第2の半導体チップ2である。
また、第1の半導体チップ1で検知電圧線の高いグループが点線で囲まれた箇所AAであり、中のグループが点線で囲まれたBBであり、低いグループが点線で囲まれた箇所CCである。
一方、第2の半導体チップで検出電圧レベルの高いグループが点線で囲まれた箇所aaであり、中のグループが点線で囲まれた箇所bbであり、低いグループが点線で囲まれた箇所ccである。ここでは、AA、BB、CCおよびaa、bb、ccの箇所はバラツキ範囲を三等分した場合の領域を示す。
図8において、電流検知線の最高の第1の半導体チップ1(チップ31)と検出電流レベルの最高の第2の半導体チップ2(チップ34)の組み合わせの場合の過電流検出値J0と、電流検知線の中間の第1の半導体チップ1(チップ32)と検出電流レベルの中間の第2の半導体チップ2(チップ35)の組み合わせの場合の過電流検出値J0と、電流検知線の最低の第1の半導体チップ1(チップ23)と検出電流レベルの最低の第2の半導体チップ2(チップ36)の組み合わせの場合の過電流検出値J0は、同じでありバラツキのない場合を示す。
これは、検知電流線のバラツキを検出電流レベルのバラツキで完全に相殺することで、過熱検出温度のバラツキ範囲ΔJをゼロにできることを示している。
つぎに、バラツキ範囲を三等分した場合について説明する。図7で説明した電流検知線の高いグループAAと検出電流レベルの高いグループaa、電流検知線の中のグループBBと検出電流レベルの中のグループbb、電流検知線の低いグループCCと検出電流レベルの低いクラスのグループcc、をそれぞれ組み合わせることで過電流検出値のバラツキ範囲ΔJを従来の場合に対して大幅に減少させることができる。これは、電流検知線のバラツキを検出電流レベルのバラツキである程度相殺することで、過電流検出値のバラツキ範囲ΔJを小さくできることを示している。
また、ここでは第1の半導体チップ上に第2の半導体チップを固着した場合を示したが、それぞれをリードフレームに併設してもよい。
また、図7の例では、第2ウェハ44が第1ウェハ43に対してチップ数が2倍程度多くとれるため、第2ウェハ44の枚数は半分でよい。
<実施例3>
第1ウェハ41に複数の第1の半導体チップ1を形成し、第2ウェハ42に複数の第2の半導体チップ2を形成する。続いて、第1の半導体チップ1に形成されたダイオード9の検知電圧線の高さで、高い、中間、低いで3つにグループ分けし、第1の半導体チップ1の検知電圧線の高いグループが位置する第1ウェハ41の領域を点線で囲まれた箇所Aとし、中のクラスとなるグループが位置する領域を点線で囲まれた箇所B、低いクラスとなるグループが位置する領域を点線で囲まれた箇所Cとして分ける(図9(a))。
また、第2の半導体チップ2に形成された過熱検出回路13の検出電圧レベルの高さで、高い、中間、低いで3つにグループ分けし、第2の半導体チップ2の検出電圧レベルの高いグループが位置する第2ウェハ42の領域を点線で囲まれた箇所aとし、中のグループが位置する領域を点線で囲まれた箇所b、低いグループが位置する領域を点線で囲まれた箇所cとして分ける(図9(b))。
同様の傾向のグループ同士(例えば、Aグループとaグループなど)の第1の半導体チップ1と第2の半導体チップ2を組み合わせてマルチチップ型半導体装置を形成する(図10)。
このように、検知電圧線の高低、検知電圧レベルの高低を第1ウェハ41内および第2ウェハ42内に形成された第1の半導体チップ1および第2の半導体チップ2の位置で選別し、同様の傾向のグループに属するチップ同士を組み合わせて組み立てることで過熱検出温度のバラツキ範囲ΔTを低減している。
組み立てした直後の過熱検出温度のバラツキ範囲ΔTが大幅に減少することで、その後の最終の測定選別で不良率を大幅に低減できる。また、トリミングが不要になるため、トリミング回路が削除され、第2の半導体チップ2のチップサイズを小さくできる。またトリミング工程がないため、製造コストを低減できる。
尚、ここではウェハの斜め方向に検知電圧線や検出電圧レベルがばらついた例を示したが、例えば、中心付近が最高を示すチップのグループA、a、ドーナッツ状に中間を示すチップのグループB、b、外周が最低を示すチップのグループC,cが同心円状にばらつく場合もある。この場合も第1ウェハ41のA、B、Cの各グループの第1の半導体チップ1と第2ウェハ42のa、b、cの各グループの第2の半導体チップ2をそれぞれ組み合わせることで過熱検出温度のバラツキ範囲ΔTを大幅に低減することができる。
<実施例4>
第1ウェハ43に複数の第1の半導体チップ1を形成し、第2ウェハ44に複数の第2の半導体チップ2を形成する。続いて、第1の半導体チップ1に形成されたカレントミラー素子であるnチャネルMOSFET12の検知電流線の高さで、高い、中間、低いで3つにグループ分けし、第1の半導体チップ1の検知電流線の高いグループが位置する第1ウェハ43の領域を点線で囲まれた箇所AAとし、中のグループが位置する領域を点線で囲まれた箇所BB、低いグループが位置する領域を点線で囲まれた箇所CCとして分ける(図11(a))。
また、第2の半導体チップ2に形成された過電流検出回路14の検出電流レベルの高さで、高い、中間、低いで3つにグループ分けし、第2の半導体チップ2の検出電流レベルの高いグループが位置する第2ウェハ44の領域を点線で囲まれた箇所aaとし、中のグループが位置する領域を点線で囲まれた箇所bb、低いグループが位置する領域を点線で囲まれた箇所ccとして分ける(図11(b))。
このように検知電流線および検出電流レベルにバラツキが生じるのは、製造プロセスと製造装置に起因する。このバラツキの場所依存性は同一製造プロセス、同一製造装置で製造した場合には、ロット間およびウェハ間で殆ど変わらない。
このように、検知電流線の高低、検知電流レベルの高低を第1ウェハ41内および第2ウェハ42内に形成された第1の半導体チップ1および第2の半導体チップ2の位置で選別し、同様の傾向のグループに属するチップ同士を組み合わせて組み立てることで、過電流検出値のバラツキ範囲ΔJを低減している。
組み立てした直後の過電流検出値のバラツキ範囲ΔJが大幅に減少することで、その後の最終の測定選別で不良率を大幅に低減できる。また、トリミングが不要になるため、トリミング回路が削除され、第2の半導体チップ2のチップサイズを小さくできる。またトリミング工程がないため、製造コストを低減できる。
尚、ここではウェハの斜め方向に検知電流線や検出電流レベルがばらついた例を示したが、例えば、中心付近が最高を示すチップのグループAA、aa、ドーナッツ状に中間を示すチップのグループBB、bb、外周が最低を示すチップのグループCC、ccが同心円状にばらつく場合もある。この場合も第1ウェハ43のAA、BB、CCの各グループの第1の半導体チップ1と第2ウェハ44のaa、bb、ccの各グループの第2の半導体チップ2をそれぞれ組み合わせることで過電流検出値のバラツキ範囲ΔJを大幅に低減することができる。
2 第2の半導体チップ(総称)
3 リードフレーム
4 端子
5 ワイヤ
6 モールド樹脂
8 定電流源
9 ダイオード
10 nチャネルMOSFET(パワーデバイス)
11 負荷
12 nチャネルMOSFET(カレントミラー素子)
13 過熱検出回路
14 過電流検出回路
21〜23、31〜33 チップ(第1ウェハ内に形成された第1の半導体チップ)
24〜26、34〜36 チップ(第2ウェハ内に形成された第2の半導体チップ)
41、43 第1ウェハ
42、44 第2ウェハ
Claims (4)
- パワーデバイスと該パワーデバイスの温度を検知するダイオードとを形成した第1の半導体チップと、前記ダイオードの順電圧降下値が定電流下で設定した所定の検出電圧レベルに達したことで過熱と判断し、前記パワーデバイスを遮断する信号を出力する過熱検出回路を形成した第2の半導体チップとを有するマルチチップ型半導体装置の製造方法において、
第1ウェハに複数の前記第1の半導体チップを形成し、第2ウェハに複数の前記第2の半導体チップを形成する工程と、
前記第1ウェハに形成された前記ダイオードの順電圧降下値を測定し、この測定値の大小関係に基づいて前記第1ウェハ内の前記第1の半導体チップを前記第1ウェハ内の領域でグループ分けする工程と、
前記第2ウェハに形成された前記過熱検出回路の前記検出電圧レベルを測定し、この測定値の大小関係に基づいて前記第2ウェハ内の前記第2の半導体チップを前記第2ウェハ内の領域でグループ分けする工程と、
前記ダイオードの順電圧降下値の大小関係の傾向と、前記過熱検出回路の前記検出レベルの大小関係の傾向とに基づいて、前記第1,第2のウェハから、それぞれ同じ傾向のグループを選定する工程と、
選定されたグループの領域の前記第1の半導体チップと前記第2の半導体チップを組み合わせる工程と、
を含むことを特徴とするマルチチップ型半導体装置の製造方法。 - パワーデバイスと該パワーデバイスの電流を検知するカレントミラー素子とを形成した第1の半導体チップと、前記カレントミラー素子の電流値が設定した所定の検出電流レベルに達したことで過電流と判断し、前記パワーデバイスを遮断する信号を出力する過電流検出回路を形成した第2の半導体チップとを有するマルチチップ型半導体装置の製造方法において、
第1ウェハに複数の前記第1の半導体チップを形成し、第2ウェハに複数の前記第2の半導体チップを形成する工程と、
前記第1ウェハに形成された前記カレントミラー素子の電流値を測定し、この測定値の大小関係に基づいて前記第1ウェハ内の前記第1の半導体チップを前記第1ウェハ内の領域でグループ分けする工程と、
前記第2ウェハに形成された前記過電流検出回路の前記検出電流レベルを測定し、この測定値の大小関係に基づいて前記第2ウェハ内の前記第2の半導体チップを前記第2ウェハ内の領域でグループ分けする工程と、
前記カレントミラー素子の電流の大小関係の傾向と、前記電流検出回路の前記検出レベルの大小関係の傾向とに基づいて、前記第1,第2のウェハからそれぞれ同じ傾向のグループを選定する工程と、
前記選定されたグループのある領域の前記第1の半導体チップと前記第2の半導体チップを組み合わせる工程と、
を含むことを特徴とするマルチチップ型半導体装置の製造方法。 - 1つの前記第1ウェハについて前記グループ分けを行って、該グループ分けされた領域を設定する工程と、前記1つの第1ウェハで設定した領域に基づいて他の複数の第1ウェハについてグループ分けされた領域を設定する工程と、
を含むことを特徴とする請求項1または2のいずれかに記載のマルチチップ型半導体装置の製造方法。 - 1つの前記第2ウェハについて前記グループ分けを行って、該グループ分けされた領域を設定する工程と、前記1つの第2ウェハで設定した領域に基づいて他の複数の第2ウェハについてグループ分けされた領域を設定する工程と、
を含むことを特徴とする請求項1または2のいずれかに記載のマルチチップ型半導体装置の製造方法。
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