JP2002032982A - マルチチップ出力制御回路およびマルチチップ半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 各チップの共通接続されている出力端子を有
した出力回路間で発生する貫通電流を確実に無くすこと
である。 【解決手段】 出力端子が他のチップの出力回路と共通
接続されたＡチップ２の出力回路１３とＢチップ３の出
力回路２４とのいずれか一方を、制御信号をもとに他の
チップとは逆に非活性化状態から活性化状態へ、または
活性化状態から非活性化状態に制御するときに、非活性
化状態から活性化状態に制御する非活性化状態にある出
力回路の制御タイミングを所定の時間遅らせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、複数のチップを
一つのパッケージに収めたマルチチップパッケージ構造
において動作時の消費電流を低減させるマルチチップ出
力制御回路およびそのマルチチップ出力制御回路を備え
たマルチチップ半導体装置に関するものである。

【０００２】

【従来の技術】近年、携帯電話機等の需要が急速に伸び
ているが、最近の携帯電話機の傾向として小型、軽量
化、高機能化が進んでいる。このため携帯電話機に用い
られる半導体デバイスに対しても小型、軽量化、高機能
化、大容量化が求められている。この一つの解として複
数の半導体デバイスを一つのパッケージに収納したマル
チチップ半導体装置（以下、ＭＣＰという）があるが、
このＭＣＰが有している利点としては、（１）複数のデ
バイスを別個に実装するのに比べて一つのパッケージで
済むので実装面積の縮小化および軽量化が図れること、
（２）メモリ等の場合、一つの半導体デバイスでは実現
できない程の大容量化を実現できること、（３）異なる
機能のデバイスを一つのパッケージに収めて、多機能な
デバイスを構築できることなどがある。

【０００３】図１３は、前記ＭＣＰの構成を示す断面図
であり、１０１は基板、１０２は基板１０１上に配置さ
れたＡチップ、１０３は前記Ａチップ１０２上に配置さ
れたＢチップ、１０５はこのＭＣＰと外部との接続を行
うための半田ボール、１０６は基板１０１上のＡチップ
１０２、Ｂチップ１０３などを覆ったケースであり、Ａ
チップ１０２およびＢチップ１０３と基板１０１との間
の接続は、各チップのボンディングパッドと基板１０１
の端子とをワイヤボンディングにより結線して行う。

【０００４】図１４は、図１３に示した構造のＭＣＰに
おける従来のマルチチップ出力制御回路の電気的な構成
を示すブロック図であり、２０１はＡチップ１０２に構
成されたＡＮＤ回路、２０２はＡチップ１０２の出力制
御回路、２０３は相補型トランジスタ構成を備えた出力
回路、２０４は出力回路２０３の出力端子群である。ま
た、３０１はＢチップ１０３に構成されたインバータ回
路、３０２はＡＮＤ回路、３０３はＢチップ１０３の出
力制御回路、３０４は相補型トランジスタ構成を備えた
出力回路、３０５は出力回路３０４の出力端子群であ
る。なお、Ａチップ１０２の出力回路２０３の出力端子
は、Ｂチップ１０３の出力回路３０４の対応する出力端
子と共通に接続されており、これによりＭＣＰから外部
へ出力信号を出力するための出力端子数が増加しないよ
うにしている。

【０００５】次に動作について説明する。図１５は、こ
のマルチチップ出力制御回路の動作を示すタイミングチ
ャートであり、主な信号として、同図（ａ）に示すチッ
プを活性化するためのチップイネーブル信号と、同図
（ｂ）に示す出力を活性化するためのアウトプットイネ
ーブル信号と、同図（ｃ）に示すＭＣＰ特有のＡチップ
１０２とＢチップ１０３の２チップ間を切り替えるチッ
プ間切替信号とがある。また、デバイスからの出力デー
タを伝える出力信号もあり、Ａチップ１０２の出力回路
２０３の出力端子は、Ｂチップ１０３の出力回路３０４
の対応する出力端子と共通に接続されている。すなわ
ち、これら各チップの出力端子については２チップ間で
共通に接続されており、これにより実装面積の縮小化を
図っている。

【０００６】また、デバイス内部を活性化するのに通常
はチップイネーブル信号のみで制御するが、ＭＣＰの場
合、複数デバイスが同時に動作するのを防ぎ消費電流を
抑制するために複数デバイスを切り替えるためのチップ
間切替信号があり、このチップ間切替信号とチップイネ
ーブル信号との論理積で内部イネーブル信号を生成して
いる。また、出力制御回路２０２，３０３は内部イネー
ブル信号とアウトプットイネーブル信号との論理積で出
力制御信号を生成している。

【０００７】このような回路構成において、チップ間切
替信号をＡチップ選択状態からＢチップ選択状態に変え
るとＡチップ１０２の内部イネーブル信号がディスエー
ブルになり、これを受けて出力制御信号がディスエーブ
ルになり、さらにこれを受けて出力がディスエーブルに
なる。これと同時にＢチップ１０３では内部イネーブル
信号がイネーブルになり、これを受けて出力制御信号が
イネーブルになり、さらにこれを受けて出力がイネーブ
ルになる。Ａチップ１０２とＢチップ１０３が全く同じ
製品であればＡチップ１０２の出力がディスエーブルに
なるのとＢチップ１０３の出力がイネーブルになるのは
ほぼ同時である。

【０００８】

【発明が解決しようとする課題】従来のマルチチップ出
力制御回路は以上のように構成されていたので、特に実
装面積を縮小化するために複数のチップの出力ピンを共
通にしているマルチチップ半導体装置では、複数のチッ
プ間を切り替える際にそれぞれの出力が重なる期間が発
生し、これにより前記チップ間で貫通電流が流れ消費電
流が増加してしまう場合があり、主な用途である携帯機
器などで求められている低消費電力化に反する課題があ
った。

【０００９】この発明は上記のような課題を解決するた
めになされたものであり、各チップの共通接続されてい
る出力端子を有した出力回路間で発生する貫通電流を確
実に無くすことができるマルチチップ出力制御回路およ
びマルチチップ半導体装置を得ることを目的とする。

【００１０】

【課題を解決するための手段】この発明に係るマルチチ
ップ出力制御回路は、出力端子が他のチップの出力回路
と共通接続されたチップの出力回路を制御信号をもとに
前記他のチップの出力回路とは逆に非活性化状態から活
性化状態へ、または活性化状態から非活性化状態へ制御
するマルチチップ出力制御回路であって、前記非活性化
状態にある出力回路に対し、非活性化状態から活性化状
態にする制御タイミングを遅らせる遅延手段を備えるよ
うにしたものである。

【００１１】この発明に係るマルチチップ出力制御回路
は、非活性化状態から活性化状態へ制御される出力回路
のチップの内部活性化信号を所定量遅延させ、前記チッ
プおよび前記出力回路に対し非活性化状態から活性化状
態にする制御タイミングを遅らせる遅延手段を備えるよ
うにしたものである。

【００１２】この発明に係るマルチチップ出力制御回路
は、非活性化状態から活性化状態へ制御される出力回路
のチップのチップ間切替信号を所定量遅延させ、前記チ
ップおよび前記出力回路に対し非活性化状態から活性化
状態にする制御タイミングを遅らせる遅延手段を備える
ようにしたものである。

【００１３】この発明に係るマルチチップ出力制御回路
は、非活性化状態から活性化状態へ制御される出力回路
のチップの前記出力回路を活性化状態へ制御するための
出力制御信号に対し所定量の遅延を付与し、非活性化状
態から活性化状態にする前記出力回路の制御タイミング
を遅らせる遅延手段を備えるようにしたものである。

【００１４】この発明に係るマルチチップ出力制御回路
は、活性化状態から非活性化状態へ切り替えられた出力
回路の出力が定常状態に移行するまでに要する時間以上
の遅延量を付与する遅延手段を備えるようにしたもので
ある。

【００１５】この発明に係るマルチチップ出力制御回路
は、非活性化状態から活性化状態へ制御される出力回路
のチップのメモリセルに蓄えているデータを高速に読み
出すための読出制御信号をもとに、前記出力回路を活性
化状態へ制御するための出力制御信号を前記読出制御信
号の幅に応じた量遅延させ、前記出力回路を非活性化状
態から活性化状態にする制御タイミングを遅らせる遅延
手段を備えるようにしたものである。

【００１６】この発明に係るマルチチップ出力制御回路
は、出力端子が他のチップの出力回路と共通接続された
チップの出力回路を制御信号をもとに前記他のチップの
出力回路とは逆に非活性化状態から活性化状態へ、また
は活性化状態から非活性化状態へ制御するマルチチップ
出力制御回路であって、非活性化状態から活性化状態へ
制御される出力回路へ与えられる活性化出力制御信号
を、前記他のチップの出力回路を非活性化状態へ制御す
るための非活性化出力制御信号をもとに、その非活性化
出力制御信号が出力された後に出力させるチップ間制御
回路を備えるようにしたものである。

【００１７】この発明に係るマルチチップ半導体装置
は、複数のチップを収納したマルチチップ半導体装置で
あって、出力端子が他のチップの出力回路と共通接続さ
れたチップの出力回路を制御信号をもとに前記他のチッ
プの出力回路とは逆に非活性化状態から活性化状態に制
御するか、または活性化状態から非活性化状態に制御す
る制御手段と、該制御手段が前記非活性化状態にある出
力回路を非活性化状態から活性化状態に制御する制御タ
イミングを遅らせる遅延手段とを備えるようにしたもの
である。

【００１８】この発明に係るマルチチップ半導体装置
は、非活性化状態から活性化状態へ制御される出力回路
のチップの内部活性化信号を所定量遅延させ、制御手段
が前記出力回路を非活性化状態から活性化状態に制御す
る制御タイミングを遅らせる遅延手段を備えるようにし
たものである。

【００１９】この発明に係るマルチチップ半導体装置
は、非活性化状態から活性化状態へ制御される出力回路
のチップのチップ間切替信号を所定量遅延させ、制御手
段が前記出力回路に対し非活性化状態から活性化状態に
制御する制御タイミングを遅らせる遅延手段を備えるよ
うにしたものである。

【００２０】この発明に係るマルチチップ半導体装置
は、非活性化状態から活性化状態へ制御される出力回路
のチップにおける前記出力回路を活性化状態へ制御する
ための出力制御信号に対し所定量の遅延を付与し、制御
手段が前記出力回路に対し非活性化状態から活性化状態
に制御する制御タイミングを遅らせる遅延手段を備える
ようにしたものである。

【００２１】この発明に係るマルチチップ半導体装置
は、活性化状態から非活性化状態へ切り替えられた出力
回路の出力が定常状態に移行するまでに要する時間以上
の遅延量を付与する遅延手段を備えるようにしたもので
ある。

【００２２】この発明に係るマルチチップ半導体装置
は、非活性化状態から活性化状態へ制御される出力回路
のチップのメモリセルに蓄えているデータを高速に読み
出すための読出制御信号をもとに、前記出力回路を活性
化状態へ制御するための出力制御信号を前記読出制御信
号の幅に応じた量遅延させ、制御手段が前記出力回路を
非活性化状態から活性化状態にする制御タイミングを遅
らせる遅延手段を備えるようにしたものである。

【００２３】この発明に係るマルチチップ半導体装置
は、複数のチップを収納したマルチチップ半導体装置で
あって、出力端子が他のチップの出力回路と共通接続さ
れたチップの出力回路を制御信号をもとに前記他のチッ
プとは逆に非活性化状態から活性化状態に制御するか、
または活性化状態から非活性化状態に制御する制御手段
と、該制御手段が非活性化状態から活性化状態へ制御す
る出力回路へ与えられる活性化出力制御信号を、前記他
のチップの出力回路を非活性化状態へ制御するための非
活性化出力制御信号をもとに、その非活性化出力制御信
号が出力された後に出力させるチップ間制御回路とを備
えるようにしたものである。

【００２４】

【発明の実施の形態】以下、この発明の実施の一形態に
ついて説明する。 実施の形態１．図１は、この実施の形態１のマルチチッ
プ半導体装置（以下、ＭＣＰという）におけるマルチチ
ップ出力制御回路の要部構成を示すブロック図である。
なお、この実施の形態１でもＭＣＰの構造は図１２に示
した構造と同一であると仮定する。図１において、２は
基板上に配置されたＡチップ、３は前記Ａチップ２上に
配置されたＢチップ、１１はＡチップ２に構成されたＡ
ＮＤ回路、１２はＡチップ２の出力制御回路（制御手
段）、１３は例えば相補型トランジスタ構成を備えた出
力回路、１４は出力回路１３の出力端子群、１５は遅延
回路（遅延手段）である。また、２１はＢチップ３に構
成されたインバータ回路（制御手段）、２２はＡＮＤ回
路、２３はＢチップ３の出力制御回路（制御手段）、２
４は例えば相補型トランジスタ構成を備えた出力回路、
２５は出力回路２４の出力端子群である。２６は遅延回
路（遅延手段）であり、入力信号がＬｏｗレベルからＨ
ｉｇｈレベルへ変化する場合のみ、所定の遅延時間Ｔｄ
だけ出力信号の変化を遅らせるように構成されている。
なお、Ａチップ２の出力回路１３の出力端子は、Ｂチッ
プ３の出力回路２４の対応する出力端子と共通に接続さ
れており、これによりＭＣＰから外部へ出力信号を出力
するための出力端子数が増加しないようにしている。９
１はＡチップ２およびＢチップ３に構成されたこの実施
の形態１のマルチチップ出力制御回路を示し、遅延回路
１５，２６や出力制御回路１２，２３などを備えてい
る。

【００２５】次に動作について説明する。遅延回路１
５，２６は入力信号がＬｏｗレベルからＨｉｇｈレベル
へ変化する場合のみ、すなわち内部イネーブル信号がデ
ィスエーブルからイネーブルへ変化するときのみ、出力
信号の変化を所定の遅延時間Ｔｄだけ遅らせるものであ
り、図２は遅延回路１５，２６の入力信号と出力信号と
の関係を示すタイミングチャートである。図３はこのＭ
ＣＰの動作を示すタイミングチャートである。このＭＣ
Ｐには主な信号として、同図（ａ）に示すチップを活性
化するためのチップイネーブル信号と、同図（ｂ）に示
す出力を活性化するためのアウトプットイネーブル信号
と、同図（ｃ）に示すＭＣＰ特有のＡチップ２とＢチッ
プ３の２チップ間を切り替えるチップ間切替信号とがあ
る。また、デバイスからの出力データを伝える出力信号
もある。この出力信号についてはＡチップ２の出力回路
１３の出力端子は、Ｂチップ３の出力回路２４の対応す
る出力端子と共通に接続されている。すなわち、これら
各チップの出力端子については２チップ間で共通に接続
されており、これにより実装面積の縮小化を図ってい
る。

【００２６】また、デバイス内部を活性化するのに通常
はチップイネーブル信号のみで制御するが、ＭＣＰの場
合、複数デバイスが同時に動作するのを防ぎ消費電流を
抑制するために複数デバイスを切り替えるためのチップ
間切替信号があり、このチップ間切替信号とチップイネ
ーブル信号との論理積で内部イネーブル信号を生成して
いる。また、出力制御回路１２は遅延回路１５の出力で
ある内部イネーブル信号とアウトプットイネーブル信号
との論理積で出力制御信号を生成している。また、出力
制御回路２３は遅延回路２６の出力である内部イネーブ
ル信号とアウトプットイネーブル信号との論理積で出力
制御信号を生成している。

【００２７】このような回路構成において、チップ間切
替信号をＡチップ選択状態からＢチップ選択状態に変え
る。このＢチップ選択状態に切り換わるタイミングは、
図３（ｃ）に示すチップ間切替信号がＨｉｇｈレベルか
らＬｏｗレベルへ向かって変化して閾値レベルを超えた
時刻ｔ１で示される。このときＡチップ２の遅延回路１
５の出力も同図（ｅ）に示すようにほとんど同時にＨｉ
ｇｈレベルからＬｏｗレベルへ変化する。さらに出力制
御回路１２の出力である出力制御信号は、前記遅延回路
１５の出力レベルが閾値レベルを通過したタイミングで
同図（ｆ）に示すようにＨｉｇｈレベルからＬｏｗレベ
ルへ向かって変化し始める。そして、前記出力制御信号
のレベルが閾値レベルを超えると出力回路１３は出力信
号の出力をオフするが、同図（ｇ）に示すように出力回
路１３の出力端子における浮遊容量や負荷特性などのた
めに出力回路１３の出力端子へそれまで出力されていた
出力信号は即座に消滅せず、ある一定の時間Ｔｏ経過後
に消滅する。

【００２８】一方、Ｂチップ３のインバータ回路２１の
出力は、同図（ｃ）に示すチップ間切替信号がＨｉｇｈ
レベルからＬｏｗレベルへ向かって変化して閾値レベル
を超えたタイミングで、ＬｏｗレベルからＨｉｇｈレベ
ルへ変化し始める。ＡＮＤ回路２２の出力は、同図
（ｈ）に示すように前記インバータ回路２１の出力と同
じように変化する。遅延回路２６の出力は、ＡＮＤ回路
２２の出力がＬｏｗレベルからＨｉｇｈレベルへ向かっ
て変化して閾値レベルを超えたタイミングから所定の遅
延時間Ｔｄ（なお、遅延時間ＴｄはＴｄ＞Ｔｏとなるよ
うな値に設定する）経過後に同図（ｉ）に示すようにＬ
ｏｗレベルからＨｉｇｈレベルへ向かって変化し始め
る。また、遅延回路２６の出力が閾値レベルを超えたタ
イミングで、同図（ｊ）に示すように出力制御回路２３
の出力である出力制御信号がＬｏｗレベルからＨｉｇｈ
レベルへ向かって変化し始める。そして、同図（ｋ）に
示すように前記出力制御信号のレベルが閾値レベルを超
えたときに出力回路２４はＢチップ３で処理された信号
を出力端子から出力する。

【００２９】このように、ＭＣＰに搭載されているデバ
イス間の出力信号を切り替える際にチップ間の出力信号
が重なりチップ間で貫通電流が流れるのを防ぐために、
内部のチップイネーブル信号をディスエーブルからイネ
ーブルへ変化する時のみ遅らせる。このような構成にす
ると、図２に示すようにチップ間切替信号が変化しＡチ
ップ２からＢチップ３へ動作が切り替えられる場合、す
なわちＡチップ２の出力信号からＢチップ３の出力信号
へ出力が切り替わる場合、Ａチップ２の遅延回路１５の
出力である内部イネーブル信号は即座にディスエーブル
に変わり出力信号もディスエーブルになる。逆にＢチッ
プ３の遅延回路２６の出力である内部イネーブル信号は
遅延回路２６にて一定時間遅延されてからイネーブルに
なり（この場合、Ｂチップ３の制御タイミングが遅延回
路２６の出力である内部イネーブル信号をもとに制御さ
れるときには、前記制御タイミングは遅延された分だけ
遅れ、また、Ｂチップ３の制御タイミングがＡＮＤ回路
２２の出力である内部イネーブル信号をもとに制御され
るときには、前記制御タイミングは遅れないが、この実
施の形態では前者の場合を想定している。）、これを受
けて出力信号もイネーブルになる。このようにして片方
のデバイスの出力がディスエーブルになってから、前記
遅延時間経過後にもう一方のデバイスの出力がイネーブ
ルになるため、チップおよびその出力回路間の出力信号
が重なることがなくなり貫通電流が流れることがなくな
る。

【００３０】なお、以上の説明においてマルチチップ出
力制御回路９１はチップ間切替信号、チップイネーブル
信号、アウトプットイネーブル信号をもとに制御される
ものとして説明したが、これらの信号に限定されるもの
ではない。また、ＡＮＤ回路１１、遅延回路１５、出力
制御回路１２はＡチップ２に形成され、ＡＮＤ回路２
２、遅延回路２６、出力制御回路２３はＢチップ３に形
成されているものとして説明したが、マルチチップ出力
制御回路９１を構成する遅延回路１５，２６および出力
制御回路１２，２３などはＡチップ２、Ｂチップ３とは
異なるチップに形成し、このチップをコントロールチッ
プとしてＡチップ２、Ｂチップ３とは別に設けた構成に
してもよい。また、Ａチップ２とＢチップ３の２つのチ
ップからなるマルチチップ半導体装置として説明した
が、チップの数も２つに限定されるものではなく３個以
上の複数のチップを備えていてもよく、この場合、チッ
プ間切替信号を複数にして前記チップ間切替信号をデコ
ードし、前記チップ間切替信号に応じたチップを選択す
る、図１に示したチップ間切替信号に相当する選択信号
を出力するデコード回路を備えた構成にしてもよい。

【００３１】以上のように、この実施の形態１によれ
ば、内部イネーブル信号がディスエーブルからイネーブ
ルへ変化する場合のみ、その変化を遅らせる遅延回路１
５，２６を備えるようにして、イネーブルからディスエ
ーブルへの切り替えはチップ間切替信号が変化すると同
時に行う一方、ディスエーブルからイネーブルへの切り
替えは前記チップ間切替信号が変化してから遅延時間Ｔ
ｄ経過後に行うように構成したので、複数チップからな
るＭＣＰにおいてディスエーブルからイネーブルへ切り
替わるチップおよびその出力回路からの出力と、イネー
ブルからディスエーブルへ切り替わるチップおよびその
出力回路からの出力とが重なることによる貫通電流を確
実に無くすことができるマルチチップ出力制御回路およ
びマルチチップ半導体装置が得られる効果がある。

【００３２】実施の形態２．図４は、この実施の形態２
のＭＣＰのマルチチップ出力制御回路の要部構成を示す
ブロック図である。図４において図１と同一または相当
の部分については同一の符号を付し説明を省略する。図
において、３２は基板上に配置されたＡチップ、３３は
前記Ａチップ３２上に配置されたＢチップである。９２
は遅延回路１５，２６、出力制御回路１２，２３などを
備えたこの実施の形態２のマルチチップ出力制御回路で
ある。この実施の形態２のＭＣＰのマルチチップ出力制
御回路９２では、前記実施の形態１のＭＣＰでＡＮＤ回
路の後に構成されていた遅延回路１５，２６が前記ＡＮ
Ｄ回路の前に構成されており、チップ間切替信号がディ
スエーブルからイネーブルへ変化するときのみその変化
を遅延時間Ｔｄだけ遅らせる。

【００３３】次に動作について説明する。図５は、この
マルチチップ出力制御回路９２の動作を示すタイミング
チャートであり、前記実施の形態１のＭＣＰでは内部イ
ネーブル信号がディスエーブルからイネーブルになる時
のみその変化を遅延時間Ｔｄ遅らせていたのに対して、
この実施の形態２ではチップ間切替信号そのものをイネ
ーブルになる時のみ遅延させるようにしたもので、前記
実施の形態１で説明した動作と略同一である。なお、チ
ップ間切替信号が変化しＡチップ２からＢチップ３へ動
作が切り替えられる場合、Ｂチップ３の制御タイミング
はＡＮＤ回路２２の出力である内部イネーブル信号をも
とに制御されるため、前記Ｂチップ３の制御タイミング
は前記遅延回路２６で遅延された分だけ遅れ、また出力
回路２４へ出力される出力制御信号も遅れる。

【００３４】以上のように、この実施の形態２によれ
ば、チップ間切替信号がディスエーブルからイネーブル
へ変化する場合のみ、その変化を遅らせる遅延回路１
５，２６をＡＮＤ回路の前に配置して、内部イネーブル
信号のイネーブルからディスエーブルへの切り替えはチ
ップ間切替信号が変化すると同時に行う一方、ディスエ
ーブルからイネーブルへの切り替えは前記チップ間切替
信号が変化してから遅延時間Ｔｄ経過後に行うように構
成したので、複数チップからなるＭＣＰにおいてディス
エーブルからイネーブルへ切り替わる一方のチップおよ
びその出力回路の出力と、イネーブルからディスエーブ
ルへ切り替わる他方のチップおよびその出力回路の出力
とは重なることはなく、前記一方のチップおよびその出
力回路と、前記他方のチップおよびその出力回路との間
で発生する貫通電流を確実になくすことができるマルチ
チップ出力制御回路およびマルチチップ半導体装置が得
られる効果がある。

【００３５】実施の形態３．図６は、この実施の形態３
のＭＣＰのマルチチップ出力制御回路の要部構成を示す
ブロック図である。図６において図１と同一または相当
の部分については同一の符号を付し説明を省略する。図
において、４２は基板上に配置されたＡチップ、４３は
前記Ａチップ４２上に配置されたＢチップである。９３
は出力制御回路１２，２３、遅延回路１５，２６などを
備えたこの実施の形態３のマルチチップ出力制御回路で
ある。この実施の形態３のＭＣＰのマルチチップ出力制
御回路９３では、前記実施の形態１のＭＣＰでＡＮＤ回
路の後に構成されていた遅延回路１５，２６が出力制御
回路１２，２３の後に構成されており、出力制御回路１
２，２３の出力信号がディスエーブルからイネーブルへ
変化するときのみ出力制御信号を遅延時間Ｔｄだけ遅ら
せるものである。

【００３６】次に動作について説明する。図７は、この
マルチチップ出力制御回路９３の動作を示すタイミング
チャートであり、前記実施の形態１のＭＣＰでは内部イ
ネーブル信号がディスエーブルからイネーブルになる時
のみその変化を遅延時間Ｔｄ遅らせていたのに対して、
この実施の形態３では出力制御信号そのものをイネーブ
ルになる時のみ遅延させるようにしたものであり、前記
実施の形態１で説明した動作と略同一である。

【００３７】以上のように、この実施の形態３によれ
ば、出力制御回路の出力信号がディスエーブルからイネ
ーブルへ変化する場合のみ出力制御信号の変化を遅らせ
るように、出力制御回路の後に遅延回路１５，２６を配
置した構成を備えるようにして、出力制御信号のイネー
ブルからディスエーブルへの切り替えはチップ間切替信
号が変化すると同時に行う一方、出力制御信号のディス
エーブルからイネーブルへの切り替えは前記チップ間切
替信号が変化し、そして内部イネーブル信号が変化して
から遅延時間Ｔｄ経過後に行うように構成したので、複
数チップからなるＭＣＰにおいてディスエーブルからイ
ネーブルへ切り替わる一方のチップの出力回路の出力
と、イネーブルからディスエーブルへ切り替わる他方の
チップの出力回路の出力とが重なることによる貫通電流
を確実に無くすことができるマルチチップ出力制御回路
およびマルチチップ半導体装置が得られる効果がある。

【００３８】また、前記実施の形態１および実施の形態
２では内部イネーブル信号を遅延させるようにしていた
ので、内部イネーブル信号を遅延させた方のチップのデ
バイスでは制御タイミングが遅れその性能を犠牲にして
いたが、この実施の形態３では出力のみ遅延させるよう
にしたので、デバイスの性能を犠牲にすることなく出力
回路の出力が重なることによる貫通電流を確実に無くす
ことができるマルチチップ出力制御回路およびマルチチ
ップ半導体装置が得られる効果がある。

【００３９】実施の形態４．図８は、この実施の形態４
のＭＣＰのマルチチップ出力制御回路の要部構成を示す
ブロック図である。図８において図１と同一または相当
の部分については同一の符号を付し説明を省略する。図
において、５２は基板上に配置されたＡチップ、５３は
前記Ａチップ５２上に配置されたＢチップである。６１
はチップイネーブルやアドレス信号等が変化したのを受
けてメモリセルに蓄えているデータを高速に読み出すた
めのＡチップ５２に構成された回路（以下、Ａｄｄｒｅ
ｓｓＴｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｏｒ、ＡＴＤ
回路という）であり、入力が変化すると一定の幅のパル
ス信号（以下、ＡＴＤ信号という）を出力する。６２は
内部チップイネーブル信号とアウトプットイネーブル信
号とＡＴＤ回路６１の出力信号との論理積で出力制御信
号を出力する出力制御回路（制御手段）である。６３は
チップイネーブルやアドレス信号等が変化したのを受け
てメモリセルに蓄えているデータを高速に読み出すため
のＢチップ５３に構成されたＡＴＤ回路であり、入力が
変化すると一定の幅のパルス信号のＡＴＤ信号を出力す
る。なお、このＡＴＤ信号のパルス幅は前記実施の形態
１で説明した一定の時間Ｔｏ以上である必要がある。６
４は内部チップイネーブル信号とアウトプットイネーブ
ル信号とＡＴＤ回路６３の出力信号との論理積で出力制
御信号を出力する出力制御回路（制御手段）である。９
４は出力制御回路６２，６４を備えたこの実施の形態４
のマルチチップ出力制御回路である。

【００４０】次に動作について説明する。図９は、前記
ＡＴＤ回路の入力と出力の信号波形を示す波形図、図１
０はこのマルチチップ出力制御回路９４の動作を示すタ
イミングチャートである。メモリＩＣ等ではチップイネ
ーブルやアドレス信号等が変化したのを受けてメモリセ
ルに蓄えているデータを高速に読み出すためにＡＴＤ回
路によってセンスアンプ等の活性化やビット線のイコラ
イズ等を行なっている。デバイス内部の内部イネーブル
信号をこのＡＴＤ回路に入力し、出力される信号を出力
制御回路に入力する。出力制御回路は内部イネーブル信
号とアウトプットイネーブル信号と前記ＡＴＤ回路の出
力信号との論理積で出力制御信号を出力する。

【００４１】このような構成においてチップ間切替信号
がＢチップ５３に対しディスエーブルからイネーブルに
変化した場合（Ａチップ５２に対してはイネーブルから
ディスエーブルへ変化）には、Ｂチップ５３ではその内
部イーブル信号を受けてＡＴＤ回路６３はある一定の幅
のＬｏｗレベルのパルスであるＡＴＤ信号（図９の出力
信号波形におけるＡＴＤ１）を出力する。このため、前
記ＬｏｗレベルのＡＴＤ信号が出力されている期間、Ｂ
チップ５３の出力制御回路６４の出力である出力制御信
号はディスエーブルのままである。その後、図１０
（ｆ）に示すように前記ＡＴＤ信号がＨｉｇｈレベルに
なり前記出力制御信号がイネーブルとなり、さらに同図
（ｇ）に示すようにＢチップ５３の出力回路１３がイネ
ーブルとなる。

【００４２】一方、Ａチップ５２の出力回路１３はチッ
プ間切替信号がディスエーブルになった際に即座にディ
スエーブルになっており、Ａチップ５２とＢチップ５３
の出力が重なることはない。また、ディスエーブルから
イネーブルへ切り替えられるチップの内部イネーブル信
号にはＡＴＤ信号は影響しないためチップの制御タイミ
ングについては図１０（ｈ）に示すように遅れない。

【００４３】以上のように、この実施の形態４によれ
ば、メモリチップを含む複数のチップにより構成された
ＭＣＰにおいてディスエーブルからイネーブルへ切り替
わる一方のチップの出力回路の出力と、イネーブルから
ディスエーブルへ切り替わる他方のチップの出力回路の
出力とが重なることによる貫通電流を確実に無くすこと
ができるマルチチップ出力制御回路およびマルチチップ
半導体装置が得られる効果がある。

【００４４】実施の形態５．図１１は、この実施の形態
５のＭＣＰのマルチチップ出力制御回路の構成を示すブ
ロック図である。図１１において図１と同一または相当
の部分については同一の符号を付し説明を省略する。図
において、７２は基板上に配置されたＡチップ、７３は
前記Ａチップ７２上に配置されたＢチップである。８２
はＡチップ７２のインバータ回路（チップ間制御回
路）、８３は出力制御回路（制御手段）である。インバ
ータ回路８２はＢチップ７３の出力制御信号を反転して
出力し、出力制御回路８３は内部イネーブル信号とアウ
トプットイネーブル信号と前記インバータ回路８２の出
力の論理積で出力制御信号を出力する。

【００４５】８４はＢチップ７３のインバータ回路（チ
ップ間制御回路）、８５は出力制御回路（制御手段）で
ある。インバータ回路８４はＡチップ７２の出力制御信
号を反転して出力し、出力制御回路８５は内部イネーブ
ル信号とアウトプットイネーブル信号と前記インバータ
回路８４の出力の論理積で出力制御信号を出力する。９
５は出力制御回路８３，８５やインバータ回路８２，８
４を備えたこの実施の形態５のマルチチップ出力制御回
路である。

【００４６】次に動作について説明する。図１２は、こ
のマルチチップ出力制御回路９５の動作を示すタイミン
グチャートである。この実施の形態５のＭＣＰでは、一
方のチップの出力制御信号の反転信号を他方のチップの
出力制御回路に入力するものである。この時、出力制御
回路は内部イネーブル信号とアウトプットイネーブル信
号と、出力信号の重なりを回避しようとする相手側のチ
ップの出力制御信号の反転信号との論理積で出力制御信
号を出力している。この状態においてチップ間切替信号
がＡチップ選択状態からＢチップ選択状態に変わり、Ａ
チップ７２の出力制御信号がイネーブル状態からディス
エーブル状態に変わると、インバータ回路８４の出力が
Ｈｉｇｈレベルになり、これを受けてＢチップ７３の出
力制御回路８５では出力制御信号がディスエーブル状態
からイネーブル状態に変わる。このため、図１２（ｆ）
と（ｉ）に示すようにＡチップ７２の出力回路１３から
の出力と、Ｂチップ７３の出力回路２４からの出力とは
重なってしまうことになるが、Ａチップ７２とＢチップ
７３の出力回路については必ず一方の出力回路がイネー
ブルであれば他方の出力回路はディスエーブルの状態に
なっており、図１２（ｅ）、（ｈ）に示すように両者の
出力制御信号は重なっておらず、片方のチップの出力し
か活性化していないので貫通電流が流れることはない。

【００４７】以上のように、この実施の形態５によれ
ば、チップ間の出力回路についてイネーブル状態とディ
スエーブル状態との重なりを確実に回避できるため、チ
ップ間の出力回路間の貫通電流を無くすことができるマ
ルチチップ出力制御回路およびマルチチップ半導体装置
が得られる効果がある。

【００４８】

【発明の効果】以上のように、この発明によれば、出力
端子が他のチップの出力回路と共通接続されたチップの
出力回路を、制御信号をもとに前記他のチップの出力回
路とは逆に非活性化状態から活性化状態へ、または活性
化状態から非活性化状態に制御するときに、前記非活性
化状態にある出力回路に対し非活性化状態から活性化状
態にする制御タイミングを遅らせるように構成したの
で、各チップからの出力信号が重なる期間を無くすこと
ができ、共通接続されている出力端子を有したチップの
出力回路間で発生する貫通電流を確実に無くすことがで
きる効果がある。

【００４９】この発明によれば、非活性化状態から活性
化状態へ制御される出力回路のチップの内部活性化信号
を所定量遅延させ、前記チップおよび前記出力回路に対
し非活性化状態から活性化状態にする制御タイミングを
遅らせるように構成したので、前記内部活性化信号の遅
延により、チップとその出力回路の非活性化状態から活
性化状態への制御タイミングを、活性化状態から非活性
化状態へ制御されるチップとその出力回路とに対し異な
らせることができ、各チップからの出力信号が重なるこ
とがなくなり、共通接続されている出力端子を有したチ
ップの出力回路間で発生する貫通電流を確実に無くすこ
とができる効果がある。

【００５０】この発明によれば、非活性化状態から活性
化状態へ制御される出力回路のチップのチップ間切替信
号を所定量遅延させ、前記チップおよび前記出力回路に
対し非活性化状態から活性化状態にする制御タイミング
を遅らせるように構成したので、前記チップ間切替信号
の遅延により、チップとその出力回路の非活性化状態か
ら活性化状態への制御タイミングを、活性化状態から非
活性化状態へ制御されるチップとその出力回路とに対し
異ならせることができ、各チップからの出力信号が重な
ることがなくなり、共通接続されている出力端子を有し
たチップおよび出力回路間で発生する貫通電流を確実に
無くすことができる効果がある。

【００５１】この発明によれば、非活性化状態から活性
化状態へ制御される出力回路のチップの前記出力回路を
活性化状態へ制御するための出力制御信号に対し所定量
の遅延を付与し、非活性化状態から活性化状態にする前
記出力回路の制御タイミングを遅らせるように構成した
ので、各チップの制御タイミングに影響を及ぼすことな
く、前記出力制御信号の遅延により各チップの出力回路
からの出力信号が重なることがなくなり、共通接続され
ている出力端子を有した出力回路間で発生する貫通電流
を確実に無くすことができる効果がある。

【００５２】この発明によれば、活性化状態から非活性
化状態へ切り替えられた出力回路の出力が定常状態に移
行するまでに要する時間以上の遅延量を遅延手段が付与
するように構成したので、各チップの出力回路からの出
力信号が重なることがなくなり、共通接続されている出
力端子を有したチップの出力回路間で発生する貫通電流
を確実に無くすことができる効果がある。

【００５３】この発明によれば、非活性化状態から活性
化状態へ制御される出力回路のチップのメモリセルに蓄
えているデータを高速に読み出すための読出制御信号を
もとに、前記出力回路を活性化状態へ制御するための出
力制御信号を前記読出制御信号の幅に応じた量遅延さ
せ、前記出力回路を非活性化状態から活性化状態にする
制御タイミングを遅らせるように構成したので、前記読
出制御信号を利用して、各チップの制御タイミングに影
響を及ぼすことなく、前記読出制御信号の幅に応じた
量、前記非活性化状態から活性化状態へ制御される前記
出力回路の制御タイミングを遅らせることができ、各出
力回路からの出力信号が重なることがなくなり、共通接
続されている出力端子を有した出力回路間で発生する貫
通電流を確実に無くすことができる効果がある。

【００５４】この発明によれば、非活性化状態から活性
化状態へ制御される出力回路へ与えられる活性化出力制
御信号を、他のチップの出力回路を非活性化状態へ制御
するための非活性化出力制御信号をもとに、その非活性
化出力制御信号が出力された後に出力させるチップ間制
御回路を各チップに備えるように構成したので、非活性
化状態から活性化状態へ制御される前記出力回路に対す
る前記活性化出力制御信号は、活性化状態から非活性化
状態へ制御される前記他のチップの出力回路に対する前
記非活性化出力制御信号が出力された後に出力されるこ
とになり、各出力回路からの出力信号が重なることがな
くなり、共通接続されている出力端子を有した出力回路
間で発生する貫通電流を確実に無くすことができる効果
がある。

【００５５】この発明によれば、出力端子が他のチップ
の出力回路と共通接続されたチップの出力回路を制御信
号をもとに前記他のチップの出力回路とは逆に非活性化
状態から活性化状態に制御するか、または活性化状態か
ら非活性化状態に制御する制御手段と、該制御手段が前
記非活性化状態にある出力回路を非活性化状態から活性
化状態に制御する制御タイミングを遅らせる遅延手段と
を備えるように構成したので、各チップの出力回路の活
性化状態が重なる期間または前記各チップの出力回路の
出力が重なる期間を無くすことができ、共通接続されて
いる出力端子を有したチップの出力回路間で発生する貫
通電流を確実に無くすことができる効果がある。

【００５６】この発明によれば、非活性化状態から活性
化状態へ制御される出力回路のチップの内部活性化信号
を所定量遅延させ、制御手段が前記出力回路を非活性化
状態から活性化状態に制御する制御タイミングを遅らせ
る遅延手段を備えるように構成したので、非活性化状態
から活性化状態へ制御される出力回路のチップの前記内
部活性化信号を前記遅延手段が遅延させることにより、
チップとその出力回路の非活性化状態から活性化状態へ
の制御タイミングを、活性化状態から非活性化状態へ制
御されるチップとその出力回路とに対し異ならせること
ができ、非活性化状態から活性化状態へ制御されるチッ
プの出力回路と活性化状態から非活性化状態へ制御され
るチップの出力回路からの出力信号が重なることがなく
なり、共通接続されている出力端子を有したチップの出
力回路間で発生する貫通電流を確実に無くすことができ
る効果がある。

【００５７】この発明によれば、非活性化状態から活性
化状態へ制御される出力回路のチップのチップ間切替信
号を所定量遅延させ、制御手段が前記出力回路を非活性
化状態から活性化状態に制御する制御タイミングを遅ら
せる遅延手段を備えるように構成したので、非活性化状
態から活性化状態へ制御される出力回路のチップの前記
チップ間切替信号を前記遅延手段が遅延させることによ
り、チップとその出力回路の非活性化状態から活性化状
態への制御タイミングを、活性化状態から非活性化状態
へ制御されるチップとその出力回路とに対し異ならせる
ことができ、非活性化状態から活性化状態へ制御される
チップの出力回路と、活性化状態から非活性化状態へ制
御されるチップの出力回路からの出力信号が重なること
がなくなり、共通接続されている出力端子を有したチッ
プの出力回路間で発生する貫通電流を確実に無くすこと
ができる効果がある。

【００５８】この発明によれば、非活性化状態から活性
化状態へ制御される出力回路のチップにおける、前記出
力回路を活性化状態へ制御するための出力制御信号に対
し所定量の遅延を付与し、制御手段が前記出力回路に対
し非活性化状態から活性化状態に制御する制御タイミン
グを遅らせる遅延手段を備えるように構成したので、非
活性化状態から活性化状態へ制御される出力回路への出
力制御信号を前記遅延手段が遅延させ各チップの出力回
路の出力が重ならないようにすることができ、各チップ
の制御タイミングに影響を及ぼすことなく、非活性化状
態から活性化状態へ制御される出力回路からの出力と、
活性化状態から非活性化状態へ制御される出力回路から
の出力が重なることがなくなり、共通接続されている出
力端子を有したチップ間で発生する貫通電流を確実に無
くすことができる効果がある。

【００５９】この発明によれば、活性化状態から非活性
化状態へ切り替えられた出力回路の出力が定常状態に移
行するまでに要する時間以上の遅延量を付与する遅延手
段を備えるように構成したので、前記活性化状態から非
活性化状態へ切り替えられる出力回路の負荷特性や出力
端子の構成に応じて前記出力回路の出力が定常状態に移
行するまでに要する時間が異なっていても、非活性化状
態から活性化状態へ制御されるチップの出力回路からの
出力と、活性化状態から非活性化状態へ制御されるチッ
プの出力回路からの出力との間の重なりを確実に回避で
き、共通接続されている出力端子を有したチップ間で発
生する貫通電流を確実に無くすことができる効果があ
る。

【００６０】この発明によれば、非活性化状態から活性
化状態へ制御される出力回路のチップのメモリセルに蓄
えているデータを高速に読み出すための読出制御信号を
もとに、前記出力回路を活性化状態へ制御するための出
力制御信号を前記読出制御信号の幅に応じた量遅延さ
せ、制御手段が前記出力回路を非活性化状態から活性化
状態に制御する制御タイミングを遅らせる遅延手段を備
えるように構成したので、前記読出制御信号を利用し
て、各チップの制御タイミングに影響を及ぼすことな
く、非活性化状態から活性化状態へ制御される出力回路
の制御タイミングを遅らせることができ、共通接続され
ている出力端子を有した出力回路間で発生する貫通電流
を確実に無くすことができる効果がある。

【００６１】この発明によれば、出力端子が他のチップ
の出力回路と共通接続されたチップの出力回路を制御信
号をもとに非活性化状態から活性化状態に制御するか、
または活性化状態から非活性化状態に制御する制御手段
と、前記制御手段が非活性化状態から活性化状態へ制御
する出力回路へ与えられる活性化出力制御信号を、前記
他のチップの出力回路を非活性化状態へ制御するための
非活性化出力制御信号をもとに、その非活性化出力制御
信号が出力された後に出力させるチップ間制御回路とを
備えるように構成したので、非活性化状態から活性化状
態へ制御される前記出力回路に与えられる前記活性化出
力制御信号は、活性化状態から非活性化状態へ制御され
る前記他のチップの出力回路への前記非活性化出力制御
信号が出力された後に出力されることになり、非活性化
状態から活性化状態へ制御される出力回路の制御タイミ
ングを遅らせることができ、共通接続されている出力端
子を有した出力回路間で発生する貫通電流を確実に無く
すことができる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１のマルチチップ半導
体装置におけるマルチチップ出力制御回路の構成を示す
ブロック図である。

【図２】 この発明の実施の形態１のマルチチップ半導
体装置におけるマルチチップ出力制御回路の遅延回路の
入力信号と出力信号との関係を示すタイミングチャート
である。

【図３】 この発明の実施の形態１のマルチチップ半導
体装置におけるマルチチップ出力制御回路の動作を示す
タイミングチャートである。

【図４】 この発明の実施の形態２のマルチチップ半導
体装置におけるマルチチップ出力制御回路の構成を示す
ブロック図である。

【図５】 この発明の実施の形態２のマルチチップ半導
体装置におけるマルチチップ出力制御回路の動作を示す
タイミングチャートである。

【図６】 この発明の実施の形態３のマルチチップ半導
体装置におけるマルチチップ出力制御回路の構成を示す
ブロック図である。

【図７】 この発明の実施の形態３のマルチチップ半導
体装置におけるマルチチップ出力制御回路の動作を示す
タイミングチャートである。

【図８】 この発明の実施の形態４のマルチチップ半導
体装置におけるマルチチップ出力制御回路の構成を示す
ブロック図である。

【図９】 この発明の実施の形態４のマルチチップ半導
体装置におけるマルチチップ出力制御回路のＡＴＤ回路
の入力信号と出力信号との関係を示すタイミングチャー
トである。

【図１０】 この発明の実施の形態４のマルチチップ半
導体装置におけるマルチチップ出力制御回路の動作を示
すタイミングチャートである。

【図１１】 この発明の実施の形態５のマルチチップ半
導体装置におけるマルチチップ出力制御回路の構成を示
すブロック図である。

【図１２】 この発明の実施の形態５のマルチチップ半
導体装置におけるマルチチップ出力制御回路の動作を示
すタイミングチャートである。

【図１３】 従来のマルチチップ半導体装置の構成を示
す断面図である。

【図１４】 従来のマルチチップ出力制御回路の電気的
な構成を示すブロック図である。

【図１５】 従来のマルチチップ出力制御回路の動作を
示すタイミングチャートである。

【符号の説明】

２，３２，４２，５２，７２ Ａチップ、３，３３，４
３，５３，７３ Ｂチップ、１１，２２ ＡＮＤ回路、
１２，２３，６２，６４，８３，８５ 出力制御回路
（制御手段）、１３，２４ 出力回路、１５，２６ 遅
延回路（遅延手段）、２１ インバータ回路、６１，６
３ ＡＴＤ回路、８２，８４ インバータ回路（チップ
間制御回路）、９１，９２，９３，９４，９５ マルチ
チップ出力制御回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 稔 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内 Ｆターム(参考） 5B015 HH01 JJ04 KB33 KB36 KB85 KB92 QQ18 5J056 AA04 BB19 BB53 CC00 CC05 EE15 GG13 KK01

Claims (14)

【特許請求の範囲】
1. 【請求項１】 出力端子が他のチップの出力回路と共通
   接続されたチップの出力回路を制御信号をもとに前記他
   のチップの出力回路とは逆に非活性化状態から活性化状
   態へ、または活性化状態から非活性化状態へ制御するマ
   ルチチップ出力制御回路であって、 前記非活性化状態にある出力回路に対し、非活性化状態
   から活性化状態にする制御タイミングを遅らせる遅延手
   段を備えたマルチチップ出力制御回路。
2. 【請求項２】 遅延手段は、非活性化状態から活性化状
   態へ制御される出力回路のチップの内部活性化信号を所
   定量遅延させ、前記チップおよび前記出力回路に対し非
   活性化状態から活性化状態にする制御タイミングを遅ら
   せることを特徴とする請求項１記載のマルチチップ出力
   制御回路。
3. 【請求項３】 遅延手段は、非活性化状態から活性化状
   態へ制御される出力回路のチップのチップ間切替信号を
   所定量遅延させ、前記チップおよび前記出力回路に対し
   非活性化状態から活性化状態にする制御タイミングを遅
   らせることを特徴とする請求項１記載のマルチチップ出
   力制御回路。
4. 【請求項４】 遅延手段は、非活性化状態から活性化状
   態へ制御される出力回路のチップの前記出力回路を活性
   化状態へ制御するための出力制御信号に対し所定量の遅
   延を付与し、非活性化状態から活性化状態にする前記出
   力回路の制御タイミングを遅らせることを特徴とする請
   求項１記載のマルチチップ出力制御回路。
5. 【請求項５】 遅延手段は、活性化状態から非活性化状
   態へ切り替えられた出力回路の出力が定常状態に移行す
   るまでに要する時間以上の遅延量を付与することを特徴
   とする請求項１から請求項４のうちのいずれか１項記載
   のマルチチップ出力制御回路。
6. 【請求項６】 遅延手段は、非活性化状態から活性化状
   態へ制御される出力回路のチップのメモリセルに蓄えて
   いるデータを高速に読み出すための読出制御信号をもと
   に、前記出力回路を活性化状態へ制御するための出力制
   御信号を前記読出制御信号の幅に応じた量遅延させ、前
   記出力回路を非活性化状態から活性化状態にする制御タ
   イミングを遅らせることを特徴とする請求項１記載のマ
   ルチチップ出力制御回路。
7. 【請求項７】 出力端子が他のチップの出力回路と共通
   接続されたチップの出力回路を制御信号をもとに前記他
   のチップの出力回路とは逆に非活性化状態から活性化状
   態へ、または活性化状態から非活性化状態へ制御するマ
   ルチチップ出力制御回路であって、非活性化状態から活
   性化状態へ制御される出力回路へ与えられる活性化出力
   制御信号を、前記他のチップの出力回路を非活性化状態
   へ制御するための非活性化出力制御信号をもとに、その
   非活性化出力制御信号が出力された後に出力させるチッ
   プ間制御回路を備えたマルチチップ出力制御回路。
8. 【請求項８】 複数のチップを収納したマルチチップ半
   導体装置であって、出力端子が他のチップの出力回路と
   共通接続されたチップの出力回路を制御信号をもとに前
   記他のチップの出力回路とは逆に非活性化状態から活性
   化状態に制御するか、または活性化状態から非活性化状
   態に制御する制御手段と、該制御手段が前記非活性化状
   態にある出力回路を非活性化状態から活性化状態に制御
   する制御タイミングを遅らせる遅延手段とを備えたマル
   チチップ半導体装置。
9. 【請求項９】 遅延手段は、非活性化状態から活性化状
   態へ制御される出力回路のチップの内部活性化信号を所
   定量遅延させ、制御手段が前記出力回路を非活性化状態
   から活性化状態に制御する制御タイミングを遅らせるこ
   とを特徴とする請求項８記載のマルチチップ半導体装
   置。
10. 【請求項１０】 遅延手段は、非活性化状態から活性化
    状態へ制御される出力回路のチップのチップ間切替信号
    を所定量遅延させ、制御手段が前記出力回路に対し非活
    性化状態から活性化状態に制御する制御タイミングを遅
    らせることを特徴とする請求項８記載のマルチチップ半
    導体装置。
11. 【請求項１１】 遅延手段は、非活性化状態から活性化
    状態へ制御される出力回路のチップにおける前記出力回
    路を活性化状態へ制御するための出力制御信号に対し所
    定量の遅延を付与し、制御手段が前記出力回路に対し非
    活性化状態から活性化状態に制御する制御タイミングを
    遅らせることを特徴とする請求項８記載のマルチチップ
    半導体装置。
12. 【請求項１２】 遅延手段は、活性化状態から非活性化
    状態へ切り替えられた出力回路の出力が定常状態に移行
    するまでに要する時間以上の遅延量を付与することを特
    徴とする請求項８から請求項１１のうちのいずれか１項
    記載のマルチチップ半導体装置。
13. 【請求項１３】 遅延手段は、非活性化状態から活性化
    状態へ制御される出力回路のチップのメモリセルに蓄え
    ているデータを高速に読み出すための読出制御信号をも
    とに、前記出力回路を活性化状態へ制御するための出力
    制御信号を前記読出制御信号の幅に応じた量遅延させ、
    制御手段が前記出力回路を非活性化状態から活性化状態
    にする制御タイミングを遅らせることを特徴とする請求
    項８記載のマルチチップ半導体装置。
14. 【請求項１４】 複数のチップを収納したマルチチップ
    半導体装置であって、 出力端子が他のチップの出力回路と共通接続されたチッ
    プの出力回路を制御信号をもとに前記他のチップとは逆
    に非活性化状態から活性化状態に制御するか、または活
    性化状態から非活性化状態に制御する制御手段と、該制
    御手段が非活性化状態から活性化状態へ制御する出力回
    路へ与えられる活性化出力制御信号を、前記他のチップ
    の出力回路を非活性化状態へ制御するための非活性化出
    力制御信号をもとに、その非活性化出力制御信号が出力
    された後に出力させるチップ間制御回路とを備えたマル
    チチップ半導体装置。