JP2003234454A - 磁気的に軟らかい基準層を有する磁気メモリデバイス - Google Patents
磁気的に軟らかい基準層を有する磁気メモリデバイスInfo
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Abstract
(57)【要約】
【課題】磁気的に軟らかい基準層を有する磁気メモリテ゛ハ゛イ
スの提供。 【解決手段】磁気メモリテ゛ハ゛イス(10)は、第1及び第2の強磁
性層(12と14)を含む。各強磁性層(12と14)は、2つの方
向のいずれかに向けられることができる磁化を有する。
第1の強磁性層(12)は、第2の強磁性層(14)よりも高い保
磁力を有する。磁気メモリテ゛ハ゛イス(10)は更に、第2の強磁性
層(14)とともに閉じた磁束通路を形成するための構造体
(20)も含む。
スの提供。 【解決手段】磁気メモリテ゛ハ゛イス(10)は、第1及び第2の強磁
性層(12と14)を含む。各強磁性層(12と14)は、2つの方
向のいずれかに向けられることができる磁化を有する。
第1の強磁性層(12)は、第2の強磁性層(14)よりも高い保
磁力を有する。磁気メモリテ゛ハ゛イス(10)は更に、第2の強磁性
層(14)とともに閉じた磁束通路を形成するための構造体
(20)も含む。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、磁気的に軟らかい
基準層を有する磁気メモリデバイスに関する。 【０００２】 【従来の技術】磁気ランダムアクセスメモリ（「ＭＲＡ
Ｍ」）は、短期および長期のデータ記憶のために検討さ
れている不揮発性メモリである。ＭＲＡＭは、ＤＲＡ
Ｍ、ＳＲＡＭおよびフラッシュメモリのような短期メモ
リに比べて電力消費が小さい。ＭＲＡＭは、ハードドラ
イブのような従来の長期記憶装置よりも非常に（数桁だ
け）高速に読出しおよび書込み動作を実行することがで
きる。さらに、ＭＲＡＭは、ハードドライブよりコンパ
クトで、電力消費が小さい。また、ＭＲＡＭは、超高速
プロセッサおよびネットワーク装置のような内蔵型の用
途のためにも検討されている。 【０００３】典型的なＭＲＡＭデバイスは、メモリセル
のアレイと、メモリセルの行に沿って延在するワード線
と、メモリセルの列に沿って延在するビット線とを含
む。各メモリセルは、ワード線とビット線との交点に配
置される。 【０００４】メモリセルは、スピン依存トンネル（ＳＤ
Ｔ）接合のようなトンネル磁気抵抗（ＴＭＲ）デバイス
に基づくことができる。典型的なＳＤＴ接合は、ピン留
め層（pinned layer）と、センス層と、ピン留め層とセ
ンス層との間に挟まれた絶縁性トンネル障壁とを含む。
ピン留め層は、対象となる範囲内に磁界がかけられてい
る場合でも回転しないように固定されている磁化の向き
を有する。センス層は、２つの向き、すなわちピン留め
層の磁化の向きと同じ向きか、またはピン留め層の磁化
の向きとは反対の向きのうちのいずれかに向けられるこ
とができる磁化を有する。ピン留め層とセンス層の磁化
が同じ向きである場合には、ＳＤＴ接合の向きは「平
行」であると言われる。ピン留め層とセンス層の磁化が
反対の向きである場合には、ＳＤＴ接合の向きは「反平
行」であると言われる。これら２つの安定した向き、平
行および反平行は、「０」および「１」の論理値に対応
できる。 【０００５】ピン留め層の磁化の向きは、下側にある反
強磁性（ＡＦ）ピンニング層（pinning layer）によっ
て固定され得る。ＡＦピンニング層は大きな交換磁界を
与え、それはピン留め層の磁化を一方向に保持する。Ａ
Ｆ層の下側には通常、第１および第２のシード層（seed
layer）が存在する。第１のシード層によって、第２の
シード層は、（１１１）結晶構造方位で成長することが
可能になる。第２のシード層は、ＡＦピンニング層のた
めの（１１１）結晶構造方位を確立する。 【０００６】 【特許文献１】米国特許第６，２５９，６４４号明細
書。 【０００７】 【発明が解決しようとする課題】本発明の目的は、磁気
的に軟らかい基準層を有する磁気メモリデバイスを提供
することである。 【０００８】 【課題を解決するための手段】本発明の一態様によれ
ば、磁気メモリデバイスは、第１および第２の強磁性層
を含む。各強磁性層は、２つの方向のいずれかに向けら
れることができる磁化を有する。第１の強磁性層は、第
２の強磁性層よりも高い保磁力を有する。磁気メモリデ
バイスはさらに、第２の強磁性層とともに閉じた磁束通
路を形成するための構造体も含む。 【０００９】本発明の他の態様および利点は、一例とし
て本発明の原理を示す添付図面と関連してなされる、以
下の詳細な説明から明らかになるであろう。 【００１０】 【発明の実施の形態】図１を参照すると、磁気メモリデ
バイス８が示される。磁気トンネル接合１０は、データ
層１２と、基準層１４と、データ層１２と基準層１４と
の間の絶縁性トンネル障壁１６とを含む。データ層１２
および基準層１４はいずれも、強磁性材料から形成され
る。データ層１２は、典型的にはデータ層１２の磁化容
易軸（ＥＡ１）に沿って、２つの方向のいずれかに向け
られることができる磁化（ベクトルＭ１によって表され
る）を有する。基準層１４は、典型的にはその磁化容易
軸（ＥＡ２）に沿って、２つの方向のいずれかに向けら
れることができる磁化（ベクトルＭ２によって表され
る）を有する。磁化容易軸（ＥＡ１、ＥＡ２）は同じ方
向に延在するように示される。 【００１１】データ層１２および基準層１４の磁化ベク
トル（Ｍ１およびＭ２）が同じ方向を指している場合に
は、磁気トンネル接合１０の向きは「平行」であると言
われる（図５ｂおよび図６ｃを参照）。データ層１２お
よび基準層１４の磁化ベクトル（Ｍ１およびＭ２）が逆
の方向を指している場合には、磁気トンネル接合１０の
向きは「反平行」であると言われる（図５ｃおよび図６
ｂを参照）。これら２つの安定した向き、平行および反
平行は、「０」および「１」の論理値に対応することが
できる。 【００１２】絶縁性トンネル障壁１６によって、データ
層１２と基準層１４との間に量子力学的トンネル効果が
生じるようになる。このトンネル現象は電子スピン依存
であり、磁気トンネル接合１０の抵抗が、データ層１２
および基準層１４の磁化ベクトル（Ｍ１およびＭ２）の
相対的な向きの関数になる。たとえば、磁気トンネル接
合１０の抵抗は、磁気トンネル接合１０の磁化の向きが
平行である場合には第１の値（Ｒ）であり、磁化の向き
が反平行である場合には第２の値（Ｒ＋ΔＲ）である。
絶縁性トンネル障壁１６は、酸化アルミニウム（ＡＬ２
Ｏ３）、二酸化シリコン（ＳｉＯ２）、酸化タンタル
（Ｔａ２Ｏ５）、窒化シリコン（ＳｉＮ４）、窒化アル
ミニウム（ＡｌＮｘ）または酸化マグネシウム（Ｍｇ
Ｏ）から形成され得る。他の誘電体およびある特定の半
導体材料が、絶縁性トンネル障壁１６に使用され得る。
絶縁性トンネル障壁１６の厚みは、約０．５ｎｍ〜約
３．０ｎｍの範囲にわたることができる。 【００１３】ここで図２をさらに参照すると、それぞれ
データ層１２および基準層１４のためのヒステリシスル
ープＬ１およびＬ２が示される。データ層１２の保磁力
（Ｈ Ｃ１）は、基準層１４の保磁力（ＨＣ２）よりも非
常に大きい。データ層１２の保磁力（ＨＣ１）は、基準
層１４の保磁力（ＨＣ２）より少なくとも２〜５倍だけ
大きくできる。たとえば、データ層１２の保磁力（Ｈ
Ｃ１）は約１９７５Ａ／ｍ（２５Ｏｅ）とすることがで
き、基準層１４の保磁力（ＨＣ２）は約３９５Ａ／ｍ
（５Ｏｅ）とすることができる。基準層１４の保磁力
（ＨＣ２）をできる限り低くすることが好ましい（たと
えば、基準層１４をできる限り薄くすることにより）。
したがって、基準層１４はデータ層１２よりも「軟らか
い」と見なされる。なぜなら、その磁化ベクトル（Ｍ
２）が非常に容易に反転するためである。 【００１４】データ層１２および基準層１４の保磁力
は、２つの層１２および１４に異なるビット形状、幾何
学的形状、組成、厚み等を用いることによって、異なる
ようにすることができる。可能な強磁性層材料には、ニ
ッケル鉄（ＮｉＦｅ）、ニッケル鉄コバルト（ＮｉＦｅ
Ｃｏ）、コバルト鉄（ＣｏＦｅ）、他の磁気的に軟らか
いＮｉＦｅおよびＣｏの合金、ドープドアモルファス強
磁性合金およびパーマロイ（登録商標）合金が含まれ
る。たとえば、データ層１２は、ＮｉＦｅＣｏまたはＣ
ｏＦｅのような材料から形成されることができ、基準層
１４はＮｉＦｅのような材料から形成されることができ
る。 【００１５】再び図１を参照すると、第１の電気導体１
８がデータ層１２と接触する。第１の導体１８は、銅、
アルミニウムまたは合金のような材料から作成され得
る。 【００１６】基準層磁化ベクトル（Ｍ２）の方向は、Ｎ
ｉＦｅのような強磁性材料で部分的に被覆された第２の
電気導体２２を含む構造体２０によって設定される。第
２の導体２２は、銅、アルミニウムまたは合金のような
導電性で、磁気的には非伝導性の材料から作成され、第
１の導体１８の方向に直交する方向に延在してもよい。 【００１７】強磁性クラッディング２４は、第２の導体
２２の３つの側面を完全に覆う。クラッディングの厚み
の描写は、誇張されている。その厚みは、約１ｎｍ〜５
０ｎｍとすることができる（典型的な値は５ｎｍであ
る）。第２の導体２２の被覆されていない側面は、基準
層１４と直に接触する。 【００１８】クラッディング２４の一部が基準層１４と
直に接触するため、基準層１４は、クラッディング２４
と磁気的に導通することができる。結果として、基準層
１４およびクラッディング２２は、閉じた磁束通路（破
線によって示される）を形成する。 【００１９】ここで図５ａおよび図５ｂを参照する。電
流（ＩＲ）が第２の導体２２に供給されるとき、第２の
導体２２の周りに磁界が生成される。電流が第２の導体
２２に流れる場合には（「×」によって示される）、そ
の磁界によって、基準層磁化ベクトル（Ｍ２）は右を指
すようになる（図５ｂ）。電流が逆方向に流れる場合に
は（「●」によって示される）、その磁界によって、基
準層磁化ベクトル（Ｍ２）は左を指すようになる（図５
ｃ）。 【００２０】電流（ＩＲ）が除去された後、基準層磁化
ベクトル（Ｍ２）はその向きを保持する。その向きは、
基準層１４とクラッディング２４とによって形成される
閉じた磁束通路によって保持される。 【００２１】１ＭΩの公称抵抗（Ｒ）と、３０％のトン
ネル磁気抵抗とを有する磁気トンネル接合１０について
考えてみる。データ層磁化ベクトル（Ｍ１）が左を指し
ており、磁界によって、基準層磁化ベクトル（Ｍ２）が
右を指すようになる場合には（図６ｂ）、磁気トンネル
接合１０の磁化の向きは反平行になり、磁気トンネル接
合１０の抵抗はＲ＋ΔＲ、すなわち１．３ＭΩになるで
あろう。データ層磁化ベクトル（Ｍ１）が左を指してお
り、磁界によって、基準層磁化ベクトル（Ｍ２）が左を
指すようになる場合には（図６ｃ）、磁気トンネル接合
１０の磁化の向きは平行になり、磁気トンネル接合１０
の抵抗はＲ＝１．０ＭΩになるであろう。 【００２２】データは、データ層磁化ベクトル（Ｍ１）
の方向を設定することにより、磁気トンネル接合１０に
書き込まれ得る。書込み動作中に、第１および第２の導
体１８および２２に書込み電流が供給される。第１の導
体１８に供給される電流は、第１の導体１８の周りに磁
界を生成し、第２の導体２２に供給される電流は、第２
の導体２２の周囲に磁界を生成する。２つの磁界は、合
成されるとき、データ層１２の保磁力（ＨＣ１）より大
きくなり、それゆえ、データ層１２の磁化ベクトル（Ｍ
１）が所望の向き（第１の導体１８と第２の導体２２と
に供給される電流の方向に依存する向き）に設定され
る。データ層磁化ベクトル（Ｍ１）は、論理「１」に対
応する向きか、または論理「０」に対応する向きかのい
ずれかに設定される。基準層１４の保磁力（ＨＣ２）が
データ層１２の保磁力よりも小さいので、合成された磁
界によって、基準層１４の磁化の向き（Ｍ２）は、デー
タ層１２の磁化（Ｍ１）と同じ向きを有するようにな
る。 【００２３】データは、磁気トンネル接合１０の抵抗状
態（ＲまたはＲ＋ΔＲのいずれか）をセンシングするこ
とにより、磁気トンネル接合１０から読み出される。図
３は、磁気トンネル接合１０の読出しを行う第１の方法
を示す。読出し電流が第２の導体２２に供給され、基準
層の磁化が既知の方向に設定される（ブロック３１
２）。結果として生じる磁界は、データ層１２の磁化に
影響を及ぼさない。基準層１４の保磁力（ＨＣ２）が低
いので、読出し電流の大きさは小さくできる。 【００２４】読出し電流が除去されても（ブロック３１
４）、基準層１４はその磁化の向きを保持する。第１の
導体１８と第２の導体２２とに、ひいては磁気トンネル
接合１０に電圧が印加される（ブロック３１６）。その
電圧によって、センス電流が、磁気トンネル接合１０に
流れる。 【００２５】磁気トンネル接合１０の抵抗が、磁気トン
ネル接合１０に流れる電流をセンシングすることにより
測定される（ブロック３１８）。センシングされた電流
は、磁気トンネル接合１０の抵抗に反比例する。それゆ
え、ＩＳ＝Ｖ／ＲまたはＩＳ＝Ｖ／（Ｒ＋ΔＲ）であ
る。ここで、Ｖは印加される電圧であり、ＩＳはセンシ
ングされた電流であり、Ｒはデバイス１０の公称抵抗で
あり、ΔＲは平行な磁化の向きから反平行の磁化の向き
に移行することにより生じる抵抗の変化である。 【００２６】ここで、基準層の磁化ベクトル（Ｍ２）の
方向および磁気トンネル接合１０の磁化の向きがわかっ
ているので、データ層の磁化の方向を判定することがで
きる（ブロック３２０）。データ層の磁化の方向は、磁
気トンネル接合１０に論理「１」が格納されるか、また
は論理「０」が格納されるかを示す。 【００２７】図４は、磁気トンネル接合を読み出す第２
の方法を示す。第２の導体２２に第１の電流パルスが加
えられる（ブロック４１２）。第１の電流パルスは、基
準層の磁化を第１の方向に設定する。磁気トンネル接合
１０に電圧が印加され（ブロック４１４）、磁気トンネ
ル接合１０の抵抗状態が、磁気トンネル接合に流れる電
流をセンシングすることにより測定される（ブロック４
１６）。第２の導体２２に第２の電流パルスが加えられ
る（ブロック４１８）。第２の電流パルスの極性は、第
１の電流パルスの極性と反対である。それゆえ、第２の
電流パルスは、基準層の磁化を第２の（逆の）方向に設
定する。磁気トンネル接合１０に電圧が印加され（ブロ
ック４２０）、磁気トンネル接合１０の抵抗状態が、第
２の時間の間、測定される（ブロック４２２）。これら
の２つの測定（ブロック４１６および４２２）は、一連
の抵抗状態、＜Ｒｐ，Ｒａｐ＞または＜Ｒａｐ，Ｒｐ＞
のいずれかを生成する。ここで、Ｒａｐは磁気トンネル
接合１０の磁化の向きが反平行であるときの抵抗状態で
あり、Ｒｐは磁気トンネル接合１０の磁化の向きが平行
であるときの抵抗状態である。 【００２８】抵抗状態が移行する方向（すなわち、Ｒｐ
からＲａｐに移行するか、またはＲ ａｐからＲｐに移行
するか）が判定される（ブロック４２４）。移行の方向
は、データ層１２の磁化の向きを示し、したがって、磁
気メモリデバイス１０に格納された論理値を示す。 【００２９】図５ａ〜図５ｅは、論理「０」を格納する
データ層１２に関連して第２の方法をさらに示す。第１
および第２のパルス２５２および２５４が、第２の導体
２２に加えられる（図５ａ）。第１のパルス２５２は、
第２のパルス２５４から時間的に間隔をおいている。第
１のパルス２５２は正の極性（論理「０」に対応する）
を有し、それは基準層の磁化ベクトル（Ｍ２）を、デー
タ層１２と同じ向きに向け（図５ｂ）、それにより磁気
トンネル接合１０の磁化の向きが平行になり、その抵抗
状態がＲｐになる。第２のパルス２５４は負の極性（論
理「１」に対応する）を有し、それは基準層の磁化ベク
トル（Ｍ２）を逆方向に向け（図５ｃ）、それにより磁
気トンネル接合１０の磁化の向きが反平行になり、その
抵抗状態がＲａｐになる。したがって、デバイス１０の
抵抗はＲｐからＲａｐに移行する（図５ｄ）。Ｒｐから
Ｒａｐへの移行は、メモリデバイス１０に論理「０」が
格納されたことを示す。対応するセンス電流パルスが図
５ｅに示される。 【００３０】図６ａ〜図６ｅは、論理「１」を格納する
データ層１２に関連して第２の方法を示す。同じ正およ
び負の電流パルス２５２および２５４が第２の導体２２
に加えられる（図６ａ）。磁気トンネル接合は、反平行
の磁化の向き（図６ｂ）から平行な磁化の向き（図６
ｃ）に移行し、それにより磁気メモリデバイス１０の抵
抗はＲａｐからＲｐに移行する（図６ｄ）。したがっ
て、ＲａｐからＲｐへの移行は、磁気トンネル接合１０
に論理「１」が格納されたことを示す。対応するセンス
電流パルスが図６ｅに示される。 【００３１】この第２の読出し方法は自己基準型（self
-referencing）である。それゆえ、この動的なアプロー
チは、異なるデバイス間の抵抗変動に影響を受けない。 【００３２】第２の方法は、論理「０」に対応する正の
極性と、論理「１」に対応する負の極性とに制限されな
い。たとえば、正の極性が同様に論理「１」に容易に対
応することもでき、第１および第２のパルスがそれぞれ
負および正の極性を有することもでき、その他の態様も
可能である。 【００３３】抵抗の移行を検出するための簡単なセンス
増幅器５１０が図７ａに示されており、タイミング図が
図７ｂおよび図７ｃに示される（図７ｂは図５ａ〜図５
ｅに対応し、図７ｃは図６ａ〜図６ｅに対応する）。磁
気トンネル接合１０に流れるセンス電流（ＩＳ）が増幅
器５１２に加えられる。時刻Ｔ１およびＴ２においてセ
ンス電流パルスが生じる。増幅器５１２の出力は、セン
ス電流の大きさに比例する電圧（ＶＳ）を与える。増幅
器の出力は、比較器５１４の第１の入力（ＩＮ＋）と遅
延エレメント５１６とに供給され、その遅延エレメント
は、ＴＤ＝Ｔ１−Ｔ２秒の遅延（ＴＤ）を有する。遅延
エレメント５１６の出力は、比較器５１４の第２の入力
（ＩＮ−）に供給される。比較器５１４は、第１の比較
器入力（ＩＮ＋）のセンス電圧（ＶＳ）と第２の比較器
入力（ＩＮ−）の遅延されたセンス電圧とを比較する。
比較器入力（ＩＮ＋およびＩＮ−）の電圧の比較を可能
にするために、時刻Ｔ３においてイネーブルパルス（Ｅ
Ｎ）が生成される。比較器５１４の出力（ＶＯＵＴ）
は、磁気トンネル接合１０に格納された論理状態を示
す。 【００３４】抵抗の移行を検出するための別の１つのセ
ンス増幅器５５０が図８ａに示されており、タイミング
図が図８ｂおよび図８ｃに示される。（図８ｂは図５ａ
〜図５ｅに対応し、図８ｃは図６ａ〜図６ｅに対応す
る）。磁気トンネル接合１０に流れるセンス電流
（ＩＳ）が増幅器５５２に加えられる。時刻Ｔ１および
Ｔ２においてセンス電流パルスが生じる。増幅器５５２
は、センス電流の大きさに比例する電圧（ＶＳ）を生じ
る。増幅器５５２の出力は、第１および第２のサンプル
／ホールド５５８および５５６に供給される。第１のサ
ンプル／ホールド５５８は、時刻Ｔ１において増幅器出
力をサンプリングし（第１の電流パルス）、第２のサン
プル／ホールド５５６は、時刻Ｔ２においてセンス増幅
器出力（第２の電流パルス）をサンプリングする。サン
プル／ホールド５５８および５５６の内容の比較を可能
にするために、時刻Ｔ３においてイネーブルパルス（Ｅ
Ｎ）が比較器５５４に供給される。比較器５５４の出力
（ＶＯＵＴ）は、磁気トンネル接合１０に格納された論
理状態を示す。 【００３５】ここで図９を参照すると、磁気トンネル接
合１０のアレイ６１２を含むＭＲＡＭデバイス６１０が
示される。磁気トンネル接合１０は行および列に配列さ
れ、行はｘ方向に沿って延在し、列はｙ方向に沿って延
在する。ＭＲＡＭデバイス６１０の図を簡略化するため
に、比較的少数の磁気トンネル接合１０しか示されな
い。実際には、任意のサイズのアレイが使用され得る。 【００３６】ワード線６１４として機能するトレース
が、アレイ６１２の一方の側の面内でｘ方向に沿って延
在する。ワード線６１４は、磁気トンネル接合１０のデ
ータ層と接触している。ビット線６１６として機能する
トレースが、アレイ６１２の隣接する側の面内でｙ方向
に沿って延在する。ビット線６１６は、強磁性材料で部
分的に被覆される。アレイ６１２の各行に対して１つの
ワード線６１４が存在でき、アレイ６１２の各列に対し
て１つのビット線６１６が存在できる。各磁気メモリト
ンネル接合１０は、ワード線６１４とビット線６１６と
の交点に配置される。 【００３７】各ビット線６１６は３つの側面において完
全に被覆される。各ビット線の被覆されていない側面
は、基準層の列と接触している。結果として、各クラッ
ディングビット線６１６は、基準層の列のための磁束通
路を閉じる。 【００３８】また、ＭＲＡＭデバイス６１０は、第１お
よび第２の行デコーダ６１８ａおよび６１８ｂと、第１
および第２の列デコーダ６２０ａおよび６２０ｂと、読
出し／書込み回路６２２とを含む。デコーダ６１８ａ、
６１８ｂ、６２０ａおよび６２０ｂは、読出しおよび書
込み動作中に、ワード線６１４およびビット線６１６を
選択する。選択された磁気トンネル接合１０は、選択さ
れたワード線６１４とビット線６１６との交点に位置す
る。 【００３９】読出し／書込み回路６２２は、書込み動作
中に、選択されたワード線６１４およびビット線６１６
に書込み電流を加えるための電流源６２４を含む。読出
し／書込み回路６２２は、センス増幅器６２６と、グラ
ンド接続６２８と、読出し動作中に電圧を印加するため
の電圧源６３０とを含む。 【００４０】磁気トンネル接合１０は、多数の並列経路
を介して互いに結合される。１つの交点で検出される抵
抗は、他の行および列における磁気トンネル接合１０の
抵抗と並列な、その交点の磁気トンネル接合１０の抵抗
に等しい。したがって、磁気トンネル接合１０のアレイ
６１２は、交点抵抗網として特徴付けることができる。 【００４１】磁気トンネル接合１０は交点抵抗網として
接続されるので、寄生電流またはスニークパス電流が、
選択された磁気トンネル接合１０の読出し動作を妨害す
る可能性がある。ダイオードまたはトランジスタのよう
な遮断デバイスが、磁気トンネル接合１０に接続されて
もよい。これらの遮断デバイスは、寄生電流を遮断する
ことができる。 【００４２】読出し／書込み回路６２２は、上述の読出
し方法のいずれかを使用できる。しかしながら、遮断デ
バイスが使用されない場合、読出し方法は以下のように
修正され得る。 【００４３】寄生電流は、譲受人の特許文献１に開示さ
れる「等電位」法を用いることにより対処され得る。等
電位法を用いるように構成される場合には、読出し／書
込み回路６２２は、選択されないビット線６１６に、選
択されたビット線６１６と同じ電位を与えるか、または
選択されないワード線６１４に、選択されたビット線６
１６と同じ電位を与えることができる。 【００４４】ここで図１０を参照すると、ＭＲＡＭデバ
イス６１０を製造する方法が示される。Ｃｕダマシンプ
ロセスを用いて、クラッディングビット線６１６を製造
することができる。そのプロセスは平坦化された誘電体
層７１０から開始し、配線用の金属を堆積する前に、そ
の中にトレンチがエッチングされている（図１０）。側
壁がトレンチの底面と概ね同じ厚みまで被覆されるよう
に、強磁性材料の薄い層２４が等方性プロセスを用いて
堆積される（図１１）。強磁性材料は、磁気コアとして
機能するのに十分な透磁性を有し、破損またはあまりに
も多くの空隙を生じることなく、断面全体にわたって連
続的に存在する。その後、トレンチは、電気めっきまた
は他の適切な手段によって、銅２２で満たされる。その
後、構造体は平坦化される。平坦化された構造体が、図
１２に示される。 【００４５】磁性材料のスタックが堆積される。スタッ
クは、データ層１２のための材料と、絶縁性トンネル障
壁１６のための材料と、基準層１４のための材料とを含
む。基準層１４のための材料は、強磁性クラッディング
とともに閉じた磁束通路を形成する。 【００４６】スタックはビットにパターニングされる
（図１３および図１４）。ビット間の空間は誘電体材料
で満たされ、ワード線が形成される。各ワード線はデー
タ層１２の行上に形成される。 【００４７】本発明による磁気メモリデバイスの代替の
実施形態が、図１５〜図１７に示される。図１５は、磁
気メモリデバイス８０８の第２の実施形態を示してお
り、それは、構造体８２０を除いて、第１の実施形態と
同じである。第２の導体２２の３つの側面を覆うことに
加えて、強磁性クラッディング８２４が、第２の導体２
２の上側表面の一部を覆う。上側表面上では、クラッデ
ィング８２４の対向する部分が磁気ギャップ８２６を画
定する。磁気ギャップ８２６は誘電体材料で満たされる
ことができる。それらの部分は、第２の導体２２と直に
接触する。 【００４８】構造体８２０は、製造公差を補償するため
に、磁気トンネル接合１０よりも大きな断面を与えられ
得る。製造中に、基準層１４は、磁気ギャップ８２６を
画定する強磁性クラッディングの部分上の中央に配置さ
れるべきである。しかしながら、実際には、位置合わせ
不良が生じる可能性がある。位置合わせ不良が生じる場
合でも、基準層１４は依然として、磁束通路を閉じるた
めに、強磁性クラッディング８２４上に配置されるべき
である。 【００４９】図１６および図１７は、磁気メモリデバイ
ス９０８の第３の実施形態を示しており、それは、基準
層１４と構造体２０との間の誘電体層９２６と、基準層
１４間に延在する非磁性セグメント９１４を追加するこ
ととを除いて、第１の実施形態と同じである。誘電体層
９２６は、基準層１４を、構造体２０の強磁性クラッデ
ィング２４に磁気的に結合するのに十分な薄さである。
さらに誘電体層９２６は、強磁性クラッディング２４お
よび第２の導体２２から基準層１４を電気的に絶縁する
のに十分な厚さである。セグメント９１４は導電性であ
る。結果として、３導体設計になる。 【００５０】本発明は磁気トンネル接合に関連して説明
されたが、それには限定されない。本発明は、類似の動
作上の特徴を有する他のタイプの磁気抵抗デバイスに適
用され得る。たとえば、本発明は、巨大磁気抵抗（ＧＭ
Ｒ）デバイスに適用され得る。ＧＭＲデバイスは、ＴＭ
Ｒデバイスと同じ基本構造を有するが、データ層および
基準層が、絶縁性トンネル障壁の代わりに、導電性かつ
非磁性の金属層によって分離される点で異なる。典型的
なスペーサ層金属は、金、銀および銅を含む。データお
よび基準磁化ベクトルの相対的な向きが、ＧＭＲデバイ
スの面内抵抗に影響を及ぼす。 【００５１】本発明は、ＧＭＲおよびＴＭＲデバイスに
限定されない。たとえば、本発明は、上側および下側ス
ピンバルブに適用され得る。 【００５２】本発明のいくつかの特定の実施形態が、説
明されて図示されてきたが、本発明は、そのように説明
されて図示された特定の形態または構成に限定されな
い。代わりに、本発明は特許請求の範囲にしたがって解
釈される。 【００５３】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施形態を示す。 １．データ記憶デバイス（610）であって、磁気メモリ
セル（10）のアレイ（612）であって、各メモリセル（1
0）がデータ強磁性層（12）と基準強磁性層（14）とを
含む、アレイ（612）と、第１の方向に延在する複数の
第１のトレース（614）であって、それぞれの第１のト
レース（614）が一群のデータ層（12）と接触する、複
数の第１のトレースと、及び第２の方向に延在する複数
の構造体（616）であって、それぞれの構造体（616）が
一群の基準層（14）とともに閉じた磁束通路を形成す
る、複数の構造体とを含む、データ記憶デバイス。 ２．前記強磁性層（12および14）が、書込み動作中に第
１の方向と第２の方向との間で切り替えられることがで
きる磁化を有し、読出し動作中に、前記基準層（14）の
みが前記第１の向きと前記第２の向きとの間で切り替え
ることができる、上記１に記載のデバイス。 ３．前記第１の方向が、前記第２の方向と概ね直交す
る、上記１に記載のデバイス。 ４．選択されたメモリセル（10）の前記基準層（14）の
磁化の向きを第１の方向に設定し、前記選択されたメモ
リセル（10）の抵抗状態を判定し、前記選択されたメモ
リセル（10）の前記基準層（14）の磁化の向きを第２の
方向に設定し、前記選択されたメモリセル（10）の抵抗
状態を判定し、前記選択されたメモリセル（10）の抵抗
状態の変化を検査するための回路（622）をさらに含
む、上記１に記載のデバイス。 ５．前記回路（622）が、前記抵抗状態の移行の方向を
判定することにより、前記変化を検査する、上記４に記
載のデバイス。 ６．前記回路（622）が、前記選択されたメモリセル（1
0）と交差する構造体（616）に電位をかけ、前記選択さ
れたメモリセル（10）と交差しない構造体（616）とト
レース（614）とのサブセットに等しい電位を供給する
ことにより、前記選択されたメモリセル（10）の前記抵
抗状態を判定する、上記４に記載のデバイス。 ７．それぞれの構造体（616）が、強磁性材料（24）で
被覆された導体（22）を含み、前記強磁性材料（24）の
一部が、一群の基準層（14）と磁気的に導通する、上記
１に記載のデバイス。 ８．各導体（22）の１つの表面を除く全ての表面が被覆
され、各導体（22）の被覆されていない表面が一群の基
準層（14）と直に接触する、上記７に記載のデバイス。 ９．前記強磁性材料（24）の一部が各導体（22）上で磁
気ギャップ（826）を画定し、その一部が、一群の基準
層（14）と直に接触する、上記７に記載のデバイス。 １０．誘電体層（926）が、少なくとも１つの構造体（2
0、616）をその対応する一群の基準層（14）から電気的
に絶縁し、導電性で、磁気的に非伝導性のセグメント
（914）が前記基準層（14）の間に延在する、上記７に
記載のデバイス。 【００５４】 【発明の効果】本発明によれば、磁気的に軟らかい基準
層を有する磁気メモリデバイスを実現することができ
る。
基準層を有する磁気メモリデバイスに関する。 【０００２】 【従来の技術】磁気ランダムアクセスメモリ（「ＭＲＡ
Ｍ」）は、短期および長期のデータ記憶のために検討さ
れている不揮発性メモリである。ＭＲＡＭは、ＤＲＡ
Ｍ、ＳＲＡＭおよびフラッシュメモリのような短期メモ
リに比べて電力消費が小さい。ＭＲＡＭは、ハードドラ
イブのような従来の長期記憶装置よりも非常に（数桁だ
け）高速に読出しおよび書込み動作を実行することがで
きる。さらに、ＭＲＡＭは、ハードドライブよりコンパ
クトで、電力消費が小さい。また、ＭＲＡＭは、超高速
プロセッサおよびネットワーク装置のような内蔵型の用
途のためにも検討されている。 【０００３】典型的なＭＲＡＭデバイスは、メモリセル
のアレイと、メモリセルの行に沿って延在するワード線
と、メモリセルの列に沿って延在するビット線とを含
む。各メモリセルは、ワード線とビット線との交点に配
置される。 【０００４】メモリセルは、スピン依存トンネル（ＳＤ
Ｔ）接合のようなトンネル磁気抵抗（ＴＭＲ）デバイス
に基づくことができる。典型的なＳＤＴ接合は、ピン留
め層（pinned layer）と、センス層と、ピン留め層とセ
ンス層との間に挟まれた絶縁性トンネル障壁とを含む。
ピン留め層は、対象となる範囲内に磁界がかけられてい
る場合でも回転しないように固定されている磁化の向き
を有する。センス層は、２つの向き、すなわちピン留め
層の磁化の向きと同じ向きか、またはピン留め層の磁化
の向きとは反対の向きのうちのいずれかに向けられるこ
とができる磁化を有する。ピン留め層とセンス層の磁化
が同じ向きである場合には、ＳＤＴ接合の向きは「平
行」であると言われる。ピン留め層とセンス層の磁化が
反対の向きである場合には、ＳＤＴ接合の向きは「反平
行」であると言われる。これら２つの安定した向き、平
行および反平行は、「０」および「１」の論理値に対応
できる。 【０００５】ピン留め層の磁化の向きは、下側にある反
強磁性（ＡＦ）ピンニング層（pinning layer）によっ
て固定され得る。ＡＦピンニング層は大きな交換磁界を
与え、それはピン留め層の磁化を一方向に保持する。Ａ
Ｆ層の下側には通常、第１および第２のシード層（seed
layer）が存在する。第１のシード層によって、第２の
シード層は、（１１１）結晶構造方位で成長することが
可能になる。第２のシード層は、ＡＦピンニング層のた
めの（１１１）結晶構造方位を確立する。 【０００６】 【特許文献１】米国特許第６，２５９，６４４号明細
書。 【０００７】 【発明が解決しようとする課題】本発明の目的は、磁気
的に軟らかい基準層を有する磁気メモリデバイスを提供
することである。 【０００８】 【課題を解決するための手段】本発明の一態様によれ
ば、磁気メモリデバイスは、第１および第２の強磁性層
を含む。各強磁性層は、２つの方向のいずれかに向けら
れることができる磁化を有する。第１の強磁性層は、第
２の強磁性層よりも高い保磁力を有する。磁気メモリデ
バイスはさらに、第２の強磁性層とともに閉じた磁束通
路を形成するための構造体も含む。 【０００９】本発明の他の態様および利点は、一例とし
て本発明の原理を示す添付図面と関連してなされる、以
下の詳細な説明から明らかになるであろう。 【００１０】 【発明の実施の形態】図１を参照すると、磁気メモリデ
バイス８が示される。磁気トンネル接合１０は、データ
層１２と、基準層１４と、データ層１２と基準層１４と
の間の絶縁性トンネル障壁１６とを含む。データ層１２
および基準層１４はいずれも、強磁性材料から形成され
る。データ層１２は、典型的にはデータ層１２の磁化容
易軸（ＥＡ１）に沿って、２つの方向のいずれかに向け
られることができる磁化（ベクトルＭ１によって表され
る）を有する。基準層１４は、典型的にはその磁化容易
軸（ＥＡ２）に沿って、２つの方向のいずれかに向けら
れることができる磁化（ベクトルＭ２によって表され
る）を有する。磁化容易軸（ＥＡ１、ＥＡ２）は同じ方
向に延在するように示される。 【００１１】データ層１２および基準層１４の磁化ベク
トル（Ｍ１およびＭ２）が同じ方向を指している場合に
は、磁気トンネル接合１０の向きは「平行」であると言
われる（図５ｂおよび図６ｃを参照）。データ層１２お
よび基準層１４の磁化ベクトル（Ｍ１およびＭ２）が逆
の方向を指している場合には、磁気トンネル接合１０の
向きは「反平行」であると言われる（図５ｃおよび図６
ｂを参照）。これら２つの安定した向き、平行および反
平行は、「０」および「１」の論理値に対応することが
できる。 【００１２】絶縁性トンネル障壁１６によって、データ
層１２と基準層１４との間に量子力学的トンネル効果が
生じるようになる。このトンネル現象は電子スピン依存
であり、磁気トンネル接合１０の抵抗が、データ層１２
および基準層１４の磁化ベクトル（Ｍ１およびＭ２）の
相対的な向きの関数になる。たとえば、磁気トンネル接
合１０の抵抗は、磁気トンネル接合１０の磁化の向きが
平行である場合には第１の値（Ｒ）であり、磁化の向き
が反平行である場合には第２の値（Ｒ＋ΔＲ）である。
絶縁性トンネル障壁１６は、酸化アルミニウム（ＡＬ２
Ｏ３）、二酸化シリコン（ＳｉＯ２）、酸化タンタル
（Ｔａ２Ｏ５）、窒化シリコン（ＳｉＮ４）、窒化アル
ミニウム（ＡｌＮｘ）または酸化マグネシウム（Ｍｇ
Ｏ）から形成され得る。他の誘電体およびある特定の半
導体材料が、絶縁性トンネル障壁１６に使用され得る。
絶縁性トンネル障壁１６の厚みは、約０．５ｎｍ〜約
３．０ｎｍの範囲にわたることができる。 【００１３】ここで図２をさらに参照すると、それぞれ
データ層１２および基準層１４のためのヒステリシスル
ープＬ１およびＬ２が示される。データ層１２の保磁力
（Ｈ Ｃ１）は、基準層１４の保磁力（ＨＣ２）よりも非
常に大きい。データ層１２の保磁力（ＨＣ１）は、基準
層１４の保磁力（ＨＣ２）より少なくとも２〜５倍だけ
大きくできる。たとえば、データ層１２の保磁力（Ｈ
Ｃ１）は約１９７５Ａ／ｍ（２５Ｏｅ）とすることがで
き、基準層１４の保磁力（ＨＣ２）は約３９５Ａ／ｍ
（５Ｏｅ）とすることができる。基準層１４の保磁力
（ＨＣ２）をできる限り低くすることが好ましい（たと
えば、基準層１４をできる限り薄くすることにより）。
したがって、基準層１４はデータ層１２よりも「軟らか
い」と見なされる。なぜなら、その磁化ベクトル（Ｍ
２）が非常に容易に反転するためである。 【００１４】データ層１２および基準層１４の保磁力
は、２つの層１２および１４に異なるビット形状、幾何
学的形状、組成、厚み等を用いることによって、異なる
ようにすることができる。可能な強磁性層材料には、ニ
ッケル鉄（ＮｉＦｅ）、ニッケル鉄コバルト（ＮｉＦｅ
Ｃｏ）、コバルト鉄（ＣｏＦｅ）、他の磁気的に軟らか
いＮｉＦｅおよびＣｏの合金、ドープドアモルファス強
磁性合金およびパーマロイ（登録商標）合金が含まれ
る。たとえば、データ層１２は、ＮｉＦｅＣｏまたはＣ
ｏＦｅのような材料から形成されることができ、基準層
１４はＮｉＦｅのような材料から形成されることができ
る。 【００１５】再び図１を参照すると、第１の電気導体１
８がデータ層１２と接触する。第１の導体１８は、銅、
アルミニウムまたは合金のような材料から作成され得
る。 【００１６】基準層磁化ベクトル（Ｍ２）の方向は、Ｎ
ｉＦｅのような強磁性材料で部分的に被覆された第２の
電気導体２２を含む構造体２０によって設定される。第
２の導体２２は、銅、アルミニウムまたは合金のような
導電性で、磁気的には非伝導性の材料から作成され、第
１の導体１８の方向に直交する方向に延在してもよい。 【００１７】強磁性クラッディング２４は、第２の導体
２２の３つの側面を完全に覆う。クラッディングの厚み
の描写は、誇張されている。その厚みは、約１ｎｍ〜５
０ｎｍとすることができる（典型的な値は５ｎｍであ
る）。第２の導体２２の被覆されていない側面は、基準
層１４と直に接触する。 【００１８】クラッディング２４の一部が基準層１４と
直に接触するため、基準層１４は、クラッディング２４
と磁気的に導通することができる。結果として、基準層
１４およびクラッディング２２は、閉じた磁束通路（破
線によって示される）を形成する。 【００１９】ここで図５ａおよび図５ｂを参照する。電
流（ＩＲ）が第２の導体２２に供給されるとき、第２の
導体２２の周りに磁界が生成される。電流が第２の導体
２２に流れる場合には（「×」によって示される）、そ
の磁界によって、基準層磁化ベクトル（Ｍ２）は右を指
すようになる（図５ｂ）。電流が逆方向に流れる場合に
は（「●」によって示される）、その磁界によって、基
準層磁化ベクトル（Ｍ２）は左を指すようになる（図５
ｃ）。 【００２０】電流（ＩＲ）が除去された後、基準層磁化
ベクトル（Ｍ２）はその向きを保持する。その向きは、
基準層１４とクラッディング２４とによって形成される
閉じた磁束通路によって保持される。 【００２１】１ＭΩの公称抵抗（Ｒ）と、３０％のトン
ネル磁気抵抗とを有する磁気トンネル接合１０について
考えてみる。データ層磁化ベクトル（Ｍ１）が左を指し
ており、磁界によって、基準層磁化ベクトル（Ｍ２）が
右を指すようになる場合には（図６ｂ）、磁気トンネル
接合１０の磁化の向きは反平行になり、磁気トンネル接
合１０の抵抗はＲ＋ΔＲ、すなわち１．３ＭΩになるで
あろう。データ層磁化ベクトル（Ｍ１）が左を指してお
り、磁界によって、基準層磁化ベクトル（Ｍ２）が左を
指すようになる場合には（図６ｃ）、磁気トンネル接合
１０の磁化の向きは平行になり、磁気トンネル接合１０
の抵抗はＲ＝１．０ＭΩになるであろう。 【００２２】データは、データ層磁化ベクトル（Ｍ１）
の方向を設定することにより、磁気トンネル接合１０に
書き込まれ得る。書込み動作中に、第１および第２の導
体１８および２２に書込み電流が供給される。第１の導
体１８に供給される電流は、第１の導体１８の周りに磁
界を生成し、第２の導体２２に供給される電流は、第２
の導体２２の周囲に磁界を生成する。２つの磁界は、合
成されるとき、データ層１２の保磁力（ＨＣ１）より大
きくなり、それゆえ、データ層１２の磁化ベクトル（Ｍ
１）が所望の向き（第１の導体１８と第２の導体２２と
に供給される電流の方向に依存する向き）に設定され
る。データ層磁化ベクトル（Ｍ１）は、論理「１」に対
応する向きか、または論理「０」に対応する向きかのい
ずれかに設定される。基準層１４の保磁力（ＨＣ２）が
データ層１２の保磁力よりも小さいので、合成された磁
界によって、基準層１４の磁化の向き（Ｍ２）は、デー
タ層１２の磁化（Ｍ１）と同じ向きを有するようにな
る。 【００２３】データは、磁気トンネル接合１０の抵抗状
態（ＲまたはＲ＋ΔＲのいずれか）をセンシングするこ
とにより、磁気トンネル接合１０から読み出される。図
３は、磁気トンネル接合１０の読出しを行う第１の方法
を示す。読出し電流が第２の導体２２に供給され、基準
層の磁化が既知の方向に設定される（ブロック３１
２）。結果として生じる磁界は、データ層１２の磁化に
影響を及ぼさない。基準層１４の保磁力（ＨＣ２）が低
いので、読出し電流の大きさは小さくできる。 【００２４】読出し電流が除去されても（ブロック３１
４）、基準層１４はその磁化の向きを保持する。第１の
導体１８と第２の導体２２とに、ひいては磁気トンネル
接合１０に電圧が印加される（ブロック３１６）。その
電圧によって、センス電流が、磁気トンネル接合１０に
流れる。 【００２５】磁気トンネル接合１０の抵抗が、磁気トン
ネル接合１０に流れる電流をセンシングすることにより
測定される（ブロック３１８）。センシングされた電流
は、磁気トンネル接合１０の抵抗に反比例する。それゆ
え、ＩＳ＝Ｖ／ＲまたはＩＳ＝Ｖ／（Ｒ＋ΔＲ）であ
る。ここで、Ｖは印加される電圧であり、ＩＳはセンシ
ングされた電流であり、Ｒはデバイス１０の公称抵抗で
あり、ΔＲは平行な磁化の向きから反平行の磁化の向き
に移行することにより生じる抵抗の変化である。 【００２６】ここで、基準層の磁化ベクトル（Ｍ２）の
方向および磁気トンネル接合１０の磁化の向きがわかっ
ているので、データ層の磁化の方向を判定することがで
きる（ブロック３２０）。データ層の磁化の方向は、磁
気トンネル接合１０に論理「１」が格納されるか、また
は論理「０」が格納されるかを示す。 【００２７】図４は、磁気トンネル接合を読み出す第２
の方法を示す。第２の導体２２に第１の電流パルスが加
えられる（ブロック４１２）。第１の電流パルスは、基
準層の磁化を第１の方向に設定する。磁気トンネル接合
１０に電圧が印加され（ブロック４１４）、磁気トンネ
ル接合１０の抵抗状態が、磁気トンネル接合に流れる電
流をセンシングすることにより測定される（ブロック４
１６）。第２の導体２２に第２の電流パルスが加えられ
る（ブロック４１８）。第２の電流パルスの極性は、第
１の電流パルスの極性と反対である。それゆえ、第２の
電流パルスは、基準層の磁化を第２の（逆の）方向に設
定する。磁気トンネル接合１０に電圧が印加され（ブロ
ック４２０）、磁気トンネル接合１０の抵抗状態が、第
２の時間の間、測定される（ブロック４２２）。これら
の２つの測定（ブロック４１６および４２２）は、一連
の抵抗状態、＜Ｒｐ，Ｒａｐ＞または＜Ｒａｐ，Ｒｐ＞
のいずれかを生成する。ここで、Ｒａｐは磁気トンネル
接合１０の磁化の向きが反平行であるときの抵抗状態で
あり、Ｒｐは磁気トンネル接合１０の磁化の向きが平行
であるときの抵抗状態である。 【００２８】抵抗状態が移行する方向（すなわち、Ｒｐ
からＲａｐに移行するか、またはＲ ａｐからＲｐに移行
するか）が判定される（ブロック４２４）。移行の方向
は、データ層１２の磁化の向きを示し、したがって、磁
気メモリデバイス１０に格納された論理値を示す。 【００２９】図５ａ〜図５ｅは、論理「０」を格納する
データ層１２に関連して第２の方法をさらに示す。第１
および第２のパルス２５２および２５４が、第２の導体
２２に加えられる（図５ａ）。第１のパルス２５２は、
第２のパルス２５４から時間的に間隔をおいている。第
１のパルス２５２は正の極性（論理「０」に対応する）
を有し、それは基準層の磁化ベクトル（Ｍ２）を、デー
タ層１２と同じ向きに向け（図５ｂ）、それにより磁気
トンネル接合１０の磁化の向きが平行になり、その抵抗
状態がＲｐになる。第２のパルス２５４は負の極性（論
理「１」に対応する）を有し、それは基準層の磁化ベク
トル（Ｍ２）を逆方向に向け（図５ｃ）、それにより磁
気トンネル接合１０の磁化の向きが反平行になり、その
抵抗状態がＲａｐになる。したがって、デバイス１０の
抵抗はＲｐからＲａｐに移行する（図５ｄ）。Ｒｐから
Ｒａｐへの移行は、メモリデバイス１０に論理「０」が
格納されたことを示す。対応するセンス電流パルスが図
５ｅに示される。 【００３０】図６ａ〜図６ｅは、論理「１」を格納する
データ層１２に関連して第２の方法を示す。同じ正およ
び負の電流パルス２５２および２５４が第２の導体２２
に加えられる（図６ａ）。磁気トンネル接合は、反平行
の磁化の向き（図６ｂ）から平行な磁化の向き（図６
ｃ）に移行し、それにより磁気メモリデバイス１０の抵
抗はＲａｐからＲｐに移行する（図６ｄ）。したがっ
て、ＲａｐからＲｐへの移行は、磁気トンネル接合１０
に論理「１」が格納されたことを示す。対応するセンス
電流パルスが図６ｅに示される。 【００３１】この第２の読出し方法は自己基準型（self
-referencing）である。それゆえ、この動的なアプロー
チは、異なるデバイス間の抵抗変動に影響を受けない。 【００３２】第２の方法は、論理「０」に対応する正の
極性と、論理「１」に対応する負の極性とに制限されな
い。たとえば、正の極性が同様に論理「１」に容易に対
応することもでき、第１および第２のパルスがそれぞれ
負および正の極性を有することもでき、その他の態様も
可能である。 【００３３】抵抗の移行を検出するための簡単なセンス
増幅器５１０が図７ａに示されており、タイミング図が
図７ｂおよび図７ｃに示される（図７ｂは図５ａ〜図５
ｅに対応し、図７ｃは図６ａ〜図６ｅに対応する）。磁
気トンネル接合１０に流れるセンス電流（ＩＳ）が増幅
器５１２に加えられる。時刻Ｔ１およびＴ２においてセ
ンス電流パルスが生じる。増幅器５１２の出力は、セン
ス電流の大きさに比例する電圧（ＶＳ）を与える。増幅
器の出力は、比較器５１４の第１の入力（ＩＮ＋）と遅
延エレメント５１６とに供給され、その遅延エレメント
は、ＴＤ＝Ｔ１−Ｔ２秒の遅延（ＴＤ）を有する。遅延
エレメント５１６の出力は、比較器５１４の第２の入力
（ＩＮ−）に供給される。比較器５１４は、第１の比較
器入力（ＩＮ＋）のセンス電圧（ＶＳ）と第２の比較器
入力（ＩＮ−）の遅延されたセンス電圧とを比較する。
比較器入力（ＩＮ＋およびＩＮ−）の電圧の比較を可能
にするために、時刻Ｔ３においてイネーブルパルス（Ｅ
Ｎ）が生成される。比較器５１４の出力（ＶＯＵＴ）
は、磁気トンネル接合１０に格納された論理状態を示
す。 【００３４】抵抗の移行を検出するための別の１つのセ
ンス増幅器５５０が図８ａに示されており、タイミング
図が図８ｂおよび図８ｃに示される。（図８ｂは図５ａ
〜図５ｅに対応し、図８ｃは図６ａ〜図６ｅに対応す
る）。磁気トンネル接合１０に流れるセンス電流
（ＩＳ）が増幅器５５２に加えられる。時刻Ｔ１および
Ｔ２においてセンス電流パルスが生じる。増幅器５５２
は、センス電流の大きさに比例する電圧（ＶＳ）を生じ
る。増幅器５５２の出力は、第１および第２のサンプル
／ホールド５５８および５５６に供給される。第１のサ
ンプル／ホールド５５８は、時刻Ｔ１において増幅器出
力をサンプリングし（第１の電流パルス）、第２のサン
プル／ホールド５５６は、時刻Ｔ２においてセンス増幅
器出力（第２の電流パルス）をサンプリングする。サン
プル／ホールド５５８および５５６の内容の比較を可能
にするために、時刻Ｔ３においてイネーブルパルス（Ｅ
Ｎ）が比較器５５４に供給される。比較器５５４の出力
（ＶＯＵＴ）は、磁気トンネル接合１０に格納された論
理状態を示す。 【００３５】ここで図９を参照すると、磁気トンネル接
合１０のアレイ６１２を含むＭＲＡＭデバイス６１０が
示される。磁気トンネル接合１０は行および列に配列さ
れ、行はｘ方向に沿って延在し、列はｙ方向に沿って延
在する。ＭＲＡＭデバイス６１０の図を簡略化するため
に、比較的少数の磁気トンネル接合１０しか示されな
い。実際には、任意のサイズのアレイが使用され得る。 【００３６】ワード線６１４として機能するトレース
が、アレイ６１２の一方の側の面内でｘ方向に沿って延
在する。ワード線６１４は、磁気トンネル接合１０のデ
ータ層と接触している。ビット線６１６として機能する
トレースが、アレイ６１２の隣接する側の面内でｙ方向
に沿って延在する。ビット線６１６は、強磁性材料で部
分的に被覆される。アレイ６１２の各行に対して１つの
ワード線６１４が存在でき、アレイ６１２の各列に対し
て１つのビット線６１６が存在できる。各磁気メモリト
ンネル接合１０は、ワード線６１４とビット線６１６と
の交点に配置される。 【００３７】各ビット線６１６は３つの側面において完
全に被覆される。各ビット線の被覆されていない側面
は、基準層の列と接触している。結果として、各クラッ
ディングビット線６１６は、基準層の列のための磁束通
路を閉じる。 【００３８】また、ＭＲＡＭデバイス６１０は、第１お
よび第２の行デコーダ６１８ａおよび６１８ｂと、第１
および第２の列デコーダ６２０ａおよび６２０ｂと、読
出し／書込み回路６２２とを含む。デコーダ６１８ａ、
６１８ｂ、６２０ａおよび６２０ｂは、読出しおよび書
込み動作中に、ワード線６１４およびビット線６１６を
選択する。選択された磁気トンネル接合１０は、選択さ
れたワード線６１４とビット線６１６との交点に位置す
る。 【００３９】読出し／書込み回路６２２は、書込み動作
中に、選択されたワード線６１４およびビット線６１６
に書込み電流を加えるための電流源６２４を含む。読出
し／書込み回路６２２は、センス増幅器６２６と、グラ
ンド接続６２８と、読出し動作中に電圧を印加するため
の電圧源６３０とを含む。 【００４０】磁気トンネル接合１０は、多数の並列経路
を介して互いに結合される。１つの交点で検出される抵
抗は、他の行および列における磁気トンネル接合１０の
抵抗と並列な、その交点の磁気トンネル接合１０の抵抗
に等しい。したがって、磁気トンネル接合１０のアレイ
６１２は、交点抵抗網として特徴付けることができる。 【００４１】磁気トンネル接合１０は交点抵抗網として
接続されるので、寄生電流またはスニークパス電流が、
選択された磁気トンネル接合１０の読出し動作を妨害す
る可能性がある。ダイオードまたはトランジスタのよう
な遮断デバイスが、磁気トンネル接合１０に接続されて
もよい。これらの遮断デバイスは、寄生電流を遮断する
ことができる。 【００４２】読出し／書込み回路６２２は、上述の読出
し方法のいずれかを使用できる。しかしながら、遮断デ
バイスが使用されない場合、読出し方法は以下のように
修正され得る。 【００４３】寄生電流は、譲受人の特許文献１に開示さ
れる「等電位」法を用いることにより対処され得る。等
電位法を用いるように構成される場合には、読出し／書
込み回路６２２は、選択されないビット線６１６に、選
択されたビット線６１６と同じ電位を与えるか、または
選択されないワード線６１４に、選択されたビット線６
１６と同じ電位を与えることができる。 【００４４】ここで図１０を参照すると、ＭＲＡＭデバ
イス６１０を製造する方法が示される。Ｃｕダマシンプ
ロセスを用いて、クラッディングビット線６１６を製造
することができる。そのプロセスは平坦化された誘電体
層７１０から開始し、配線用の金属を堆積する前に、そ
の中にトレンチがエッチングされている（図１０）。側
壁がトレンチの底面と概ね同じ厚みまで被覆されるよう
に、強磁性材料の薄い層２４が等方性プロセスを用いて
堆積される（図１１）。強磁性材料は、磁気コアとして
機能するのに十分な透磁性を有し、破損またはあまりに
も多くの空隙を生じることなく、断面全体にわたって連
続的に存在する。その後、トレンチは、電気めっきまた
は他の適切な手段によって、銅２２で満たされる。その
後、構造体は平坦化される。平坦化された構造体が、図
１２に示される。 【００４５】磁性材料のスタックが堆積される。スタッ
クは、データ層１２のための材料と、絶縁性トンネル障
壁１６のための材料と、基準層１４のための材料とを含
む。基準層１４のための材料は、強磁性クラッディング
とともに閉じた磁束通路を形成する。 【００４６】スタックはビットにパターニングされる
（図１３および図１４）。ビット間の空間は誘電体材料
で満たされ、ワード線が形成される。各ワード線はデー
タ層１２の行上に形成される。 【００４７】本発明による磁気メモリデバイスの代替の
実施形態が、図１５〜図１７に示される。図１５は、磁
気メモリデバイス８０８の第２の実施形態を示してお
り、それは、構造体８２０を除いて、第１の実施形態と
同じである。第２の導体２２の３つの側面を覆うことに
加えて、強磁性クラッディング８２４が、第２の導体２
２の上側表面の一部を覆う。上側表面上では、クラッデ
ィング８２４の対向する部分が磁気ギャップ８２６を画
定する。磁気ギャップ８２６は誘電体材料で満たされる
ことができる。それらの部分は、第２の導体２２と直に
接触する。 【００４８】構造体８２０は、製造公差を補償するため
に、磁気トンネル接合１０よりも大きな断面を与えられ
得る。製造中に、基準層１４は、磁気ギャップ８２６を
画定する強磁性クラッディングの部分上の中央に配置さ
れるべきである。しかしながら、実際には、位置合わせ
不良が生じる可能性がある。位置合わせ不良が生じる場
合でも、基準層１４は依然として、磁束通路を閉じるた
めに、強磁性クラッディング８２４上に配置されるべき
である。 【００４９】図１６および図１７は、磁気メモリデバイ
ス９０８の第３の実施形態を示しており、それは、基準
層１４と構造体２０との間の誘電体層９２６と、基準層
１４間に延在する非磁性セグメント９１４を追加するこ
ととを除いて、第１の実施形態と同じである。誘電体層
９２６は、基準層１４を、構造体２０の強磁性クラッデ
ィング２４に磁気的に結合するのに十分な薄さである。
さらに誘電体層９２６は、強磁性クラッディング２４お
よび第２の導体２２から基準層１４を電気的に絶縁する
のに十分な厚さである。セグメント９１４は導電性であ
る。結果として、３導体設計になる。 【００５０】本発明は磁気トンネル接合に関連して説明
されたが、それには限定されない。本発明は、類似の動
作上の特徴を有する他のタイプの磁気抵抗デバイスに適
用され得る。たとえば、本発明は、巨大磁気抵抗（ＧＭ
Ｒ）デバイスに適用され得る。ＧＭＲデバイスは、ＴＭ
Ｒデバイスと同じ基本構造を有するが、データ層および
基準層が、絶縁性トンネル障壁の代わりに、導電性かつ
非磁性の金属層によって分離される点で異なる。典型的
なスペーサ層金属は、金、銀および銅を含む。データお
よび基準磁化ベクトルの相対的な向きが、ＧＭＲデバイ
スの面内抵抗に影響を及ぼす。 【００５１】本発明は、ＧＭＲおよびＴＭＲデバイスに
限定されない。たとえば、本発明は、上側および下側ス
ピンバルブに適用され得る。 【００５２】本発明のいくつかの特定の実施形態が、説
明されて図示されてきたが、本発明は、そのように説明
されて図示された特定の形態または構成に限定されな
い。代わりに、本発明は特許請求の範囲にしたがって解
釈される。 【００５３】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施形態を示す。 １．データ記憶デバイス（610）であって、磁気メモリ
セル（10）のアレイ（612）であって、各メモリセル（1
0）がデータ強磁性層（12）と基準強磁性層（14）とを
含む、アレイ（612）と、第１の方向に延在する複数の
第１のトレース（614）であって、それぞれの第１のト
レース（614）が一群のデータ層（12）と接触する、複
数の第１のトレースと、及び第２の方向に延在する複数
の構造体（616）であって、それぞれの構造体（616）が
一群の基準層（14）とともに閉じた磁束通路を形成す
る、複数の構造体とを含む、データ記憶デバイス。 ２．前記強磁性層（12および14）が、書込み動作中に第
１の方向と第２の方向との間で切り替えられることがで
きる磁化を有し、読出し動作中に、前記基準層（14）の
みが前記第１の向きと前記第２の向きとの間で切り替え
ることができる、上記１に記載のデバイス。 ３．前記第１の方向が、前記第２の方向と概ね直交す
る、上記１に記載のデバイス。 ４．選択されたメモリセル（10）の前記基準層（14）の
磁化の向きを第１の方向に設定し、前記選択されたメモ
リセル（10）の抵抗状態を判定し、前記選択されたメモ
リセル（10）の前記基準層（14）の磁化の向きを第２の
方向に設定し、前記選択されたメモリセル（10）の抵抗
状態を判定し、前記選択されたメモリセル（10）の抵抗
状態の変化を検査するための回路（622）をさらに含
む、上記１に記載のデバイス。 ５．前記回路（622）が、前記抵抗状態の移行の方向を
判定することにより、前記変化を検査する、上記４に記
載のデバイス。 ６．前記回路（622）が、前記選択されたメモリセル（1
0）と交差する構造体（616）に電位をかけ、前記選択さ
れたメモリセル（10）と交差しない構造体（616）とト
レース（614）とのサブセットに等しい電位を供給する
ことにより、前記選択されたメモリセル（10）の前記抵
抗状態を判定する、上記４に記載のデバイス。 ７．それぞれの構造体（616）が、強磁性材料（24）で
被覆された導体（22）を含み、前記強磁性材料（24）の
一部が、一群の基準層（14）と磁気的に導通する、上記
１に記載のデバイス。 ８．各導体（22）の１つの表面を除く全ての表面が被覆
され、各導体（22）の被覆されていない表面が一群の基
準層（14）と直に接触する、上記７に記載のデバイス。 ９．前記強磁性材料（24）の一部が各導体（22）上で磁
気ギャップ（826）を画定し、その一部が、一群の基準
層（14）と直に接触する、上記７に記載のデバイス。 １０．誘電体層（926）が、少なくとも１つの構造体（2
0、616）をその対応する一群の基準層（14）から電気的
に絶縁し、導電性で、磁気的に非伝導性のセグメント
（914）が前記基準層（14）の間に延在する、上記７に
記載のデバイス。 【００５４】 【発明の効果】本発明によれば、磁気的に軟らかい基準
層を有する磁気メモリデバイスを実現することができ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による磁気メモリデバ
イスの図である。 【図２】磁気メモリデバイスのデータ層および基準層の
ためのヒステリシスループの図である。 【図３】磁気メモリデバイスを読み出す第１の方法の図
である。 【図４】磁気メモリデバイスを読み出す第２の方法の図
である。 【図５ａ】第２の方法をさらに示す図である。 【図５ｂ】第２の方法をさらに示す図である。 【図５ｃ】第２の方法をさらに示す図である。 【図５ｄ】第２の方法をさらに示す図である。 【図５ｅ】第２の方法をさらに示す図である。 【図６ａ】第２の方法をさらに示す図である。 【図６ｂ】第２の方法をさらに示す図である。 【図６ｃ】第２の方法をさらに示す図である。 【図６ｄ】第２の方法をさらに示す図である。 【図６ｅ】第２の方法をさらに示す図である。 【図７ａ】第２の方法を実施するための回路の図であ
る。 【図７ｂ】図７ａに示される回路のためのタイミング図
である。 【図７ｃ】図７ａに示される回路のためのタイミング図
である。 【図８ａ】第２の方法を実施するための別の回路の図で
ある。 【図８ｂ】図８ａに示される回路のためのタイミング図
である。 【図８ｃ】図８ａに示される回路のためのタイミング図
である。 【図９】本発明の一実施形態によるＭＲＡＭデバイスの
図である。 【図１０】ＭＲＡＭデバイスを製造する方法の図であ
る。 【図１１】ＭＲＡＭデバイスを製造する方法の図であ
る。 【図１２】ＭＲＡＭデバイスを製造する方法の図であ
る。 【図１３】ＭＲＡＭデバイスを製造する方法の図であ
る。 【図１４】ＭＲＡＭデバイスを製造する方法の図であ
る。 【図１５】本発明の第２の実施形態による磁気メモリデ
バイスの図である。 【図１６】本発明の第３の実施形態による磁気メモリデ
バイスの図である。 【図１７】本発明の第３の実施形態による磁気メモリデ
バイスの図である。 【符号の説明】 10 磁気トンネル接合 12 データ層 14 基準層 16 絶縁性トンネル障壁 24 強磁性クラッディング 610 ＭＲＡＭデバイス 612 アレイ 614 ワード線 616 クラッディングビット線 622 読出し／書込み回路
イスの図である。 【図２】磁気メモリデバイスのデータ層および基準層の
ためのヒステリシスループの図である。 【図３】磁気メモリデバイスを読み出す第１の方法の図
である。 【図４】磁気メモリデバイスを読み出す第２の方法の図
である。 【図５ａ】第２の方法をさらに示す図である。 【図５ｂ】第２の方法をさらに示す図である。 【図５ｃ】第２の方法をさらに示す図である。 【図５ｄ】第２の方法をさらに示す図である。 【図５ｅ】第２の方法をさらに示す図である。 【図６ａ】第２の方法をさらに示す図である。 【図６ｂ】第２の方法をさらに示す図である。 【図６ｃ】第２の方法をさらに示す図である。 【図６ｄ】第２の方法をさらに示す図である。 【図６ｅ】第２の方法をさらに示す図である。 【図７ａ】第２の方法を実施するための回路の図であ
る。 【図７ｂ】図７ａに示される回路のためのタイミング図
である。 【図７ｃ】図７ａに示される回路のためのタイミング図
である。 【図８ａ】第２の方法を実施するための別の回路の図で
ある。 【図８ｂ】図８ａに示される回路のためのタイミング図
である。 【図８ｃ】図８ａに示される回路のためのタイミング図
である。 【図９】本発明の一実施形態によるＭＲＡＭデバイスの
図である。 【図１０】ＭＲＡＭデバイスを製造する方法の図であ
る。 【図１１】ＭＲＡＭデバイスを製造する方法の図であ
る。 【図１２】ＭＲＡＭデバイスを製造する方法の図であ
る。 【図１３】ＭＲＡＭデバイスを製造する方法の図であ
る。 【図１４】ＭＲＡＭデバイスを製造する方法の図であ
る。 【図１５】本発明の第２の実施形態による磁気メモリデ
バイスの図である。 【図１６】本発明の第３の実施形態による磁気メモリデ
バイスの図である。 【図１７】本発明の第３の実施形態による磁気メモリデ
バイスの図である。 【符号の説明】 10 磁気トンネル接合 12 データ層 14 基準層 16 絶縁性トンネル障壁 24 強磁性クラッディング 610 ＭＲＡＭデバイス 612 アレイ 614 ワード線 616 クラッディングビット線 622 読出し／書込み回路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 トーマス・シー・アンソニー
アメリカ合衆国カリフォルニア州94087,
サニーベイル，ピメント・アベニュー・
1161
(72)発明者 ルン・トラン
アメリカ合衆国カリフォルニア州95070,
サラトガ，ウッドブリー・コート・5086
Ｆターム(参考） 5F083 FZ10
Claims (1)
- 【特許請求の範囲】 【請求項１】 データ記憶デバイス（610）であって、 磁気メモリセル（10）のアレイ（612）であって、各メ
モリセル（10）がデータ強磁性層（12）と基準強磁性層
（14）とを含む、アレイ（612）と、 第１の方向に延在する複数の第１のトレース（614）で
あって、それぞれの第１のトレース（614）が一群のデ
ータ層（12）と接触する、複数の第１のトレースと、及
び第２の方向に延在する複数の構造体（616）であっ
て、それぞれの構造体（616）が一群の基準層（14）と
ともに閉じた磁束通路を形成する、複数の構造体とを含
む、データ記憶デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/029694 | 2001-12-20 | ||
| US10/029,694 US6750491B2 (en) | 2001-12-20 | 2001-12-20 | Magnetic memory device having soft reference layer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003234454A true JP2003234454A (ja) | 2003-08-22 |
| JP2003234454A5 JP2003234454A5 (ja) | 2005-05-19 |
Family
ID=21850373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002360467A Withdrawn JP2003234454A (ja) | 2001-12-20 | 2002-12-12 | 磁気的に軟らかい基準層を有する磁気メモリデバイス |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6750491B2 (ja) |
| EP (1) | EP1321943A3 (ja) |
| JP (1) | JP2003234454A (ja) |
| KR (1) | KR100944952B1 (ja) |
| CN (1) | CN100447892C (ja) |
| TW (1) | TW200301479A (ja) |
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| KR20030053021A (ko) | 2003-06-27 |
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| EP1321943A3 (en) | 2004-06-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060808 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20070205 |