TWI323890B - Mram architecture for low power consumption and high selectivity - Google Patents

Mram architecture for low power consumption and high selectivity Download PDF

Info

Publication number
TWI323890B
TWI323890B TW093101856A TW93101856A TWI323890B TW I323890 B TWI323890 B TW I323890B TW 093101856 A TW093101856 A TW 093101856A TW 93101856 A TW93101856 A TW 93101856A TW I323890 B TWI323890 B TW I323890B
Authority
TW
Taiwan
Prior art keywords
current
magnetoresistive memory
current line
line
bridging element
Prior art date
Application number
TW093101856A
Other languages
English (en)
Other versions
TW200502962A (en
Inventor
Phan Kim Le
Original Assignee
Nxp Bv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nxp Bv filed Critical Nxp Bv
Publication of TW200502962A publication Critical patent/TW200502962A/zh
Application granted granted Critical
Publication of TWI323890B publication Critical patent/TWI323890B/zh

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N52/00Hall-effect devices
    • H10N52/80Constructional details

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Description

1323890 玖、發明說明: 【發明所屬之技術領域】 本發明係關於磁性或磁阻隨機存取記憶體(mram),且更 明確地說係關於一種允許在寫入期間具有低功率消耗及高 選擇性的MRAM架構及運行該架構之方法。 η 【先前技術】 當前許多公司都在考慮使用磁性或磁阻隨機存取記憶體 (MRAM)作為快閃記憶體的後續物。其有望替代除運行最為 快速的靜態RAM(SRAM)記憶體之外的所有記憶體。其為非 揮發性記憶體裝置,此意味著無需使用功率來維持/已儲存 的資訊。此特點被視為優於大多數其他類型之固態記憶體 的一個優勢。 MRAM的概念最早由美國Honeywell Corp.(霍尼韋爾公 司)提出,且其使用一磁性多層裝置中的磁化方向進行資訊 儲存,並使用總電阻差異用於資訊讀出。如同所有記憶體 裝置那樣,MRAM陣列中的各單元必須能夠儲存分別表示 "1"與"〇"的瓦少兩種狀態。 存在各種磁阻(MR)效應,其中巨磁阻(GMR)及穿隧磁阻 (TMR)為當前最重要的磁阻。GMR效應&TMR或磁穿隧接 面(MTJ)或自旋相依穿隧(8〇丁)效應為實現a 〇.非揮發性記 憶體提供可能。該等裝置包括一薄膜堆疊,該等薄膜中的 至少兩個為鐵磁性或亞鐵磁性,且由一非磁性中間層分隔 該等薄膜。GMR為用於具有導體中間層之結構的磁阻,且 TMR為用於具有介電中間層之結構的磁阻。若將_極薄之 90830.doc 1323890 導體置放在兩鐵磁性或亞鐵磁性薄膜之間,則當該等薄膜 之磁化方向平行時,該複合多層結構之有效平面内電阻 (in-plane resistance)最小;且當該等薄膜之磁化方向逆平行 時,電阻最大。若將-介電中間層置放在兩鐵磁性或亞鐵 磁性薄膜之間,則當該等薄膜之磁化方向平行時,觀察到 薄膜間之穿隧電流為最大(或因而電阻為最小);且當該等薄 膜之磁化方向逆平行時,薄膜間之穿随電流為最小(或因而 電阻為最大)。 通常將磁阻量測為前述結構自平行磁化狀態變成逆平行 磁化狀態而帶來的電阻百分數增加。TMR裝置提供高於 GMR結構的百分數餘’因而有可能使用在較高訊號及較 快速率中。最近的結果表明較之於在運行良好的G難單元 中的10-14%之磁阻,穿隧提供大於4〇%的磁阻。 典型的MRAM裝置包括排列成一陣列的複數個磁阻記憶 體元件(如MTJ元件)。MTJ記憶體元件一般包括一層化結 構,該結構包含-IDLWinned)層、-自由層及—介 於兩者之間的介電障壁。由磁性材料形成之检定層具有一 始終指向相同方向的磁向量。自由層之磁向量是自由的, 但是限制在該層的易磁化軸^,這主要由元件之實際尺 寸決定。自由層之磁向量指向以下兩個方向中的任意— 個:與检定層之磁化方向平行或逆平行’其與該易磁化軸 方向一致。字線沿記憶體元狀列延伸,幻立元線沿記憶 體元件之行延伸。分別將該等字線及位元線圖案化成^ MTJ堆疊下方及上方的兩金屬層。將各記憶體元件安置在 90830.doc 1323890 子線與一位元線之交叉戰F祕 乂又點S域4。舉例而f,位元線與 記憶體元件之難磁化轴平行,從而沿易磁化轴之方向創建 -磁場,而字線則與記憶體元件之易磁化軸平行,從而沿 難磁化軸之方向創建一磁場。 *藉由經由在-敎單元處相交的位以字線同時施加電 肌脈衝而完成寫入。在相交區域――意即在一字線與一位 兀線交豐的地帶(雇e),產生了峰值磁場,其^以切換肋 TG件之自由層的極化狀態’如此以便將該贿元件之電阻 自LI(低電阻)狀態切換至HiRes(高電阻)狀態或反之亦 然(視穿過該位元線之電流的方向而奸選定字線與選定位 兀線中的電流為只有在共同作用時方可提供能夠改變選定 記憶體元件之自由層之磁向量方向的磁場的電流,但是在 ,、中任何$線路中之電流憑藉其本身無法改變錯存狀 態。因此僅有選定記憶體元件被寫入,而非在相同選定字 線或位7L線上的任何其他記憶體元件被寫入。若由任何一 條電流線所產生的磁場之量值均相同,則總磁場之方向與 該單元之自由層的易磁化轴成—45»角。在此角度,自由層 之切換磁場最小(如圖1之星形曲線所示),因而可藉由在: 線路中為最小的電流完成寫入。在交叉點處之總磁 值為: ’ 而 mi 其中11以及11以為分別沿難磁化軸與易磁化軸方向所創建的 磁昜為了切換自由層之磁化狀態,施加至磁阻元件的磁 場向量之端點必須在該星形曲線上或以外。 必肩如此選疋位元線與字線中的電流,以使得 =磁場充分超過與易磁化轴成45。角之定址單元之切換磁 %,或換言之’如此以使得總磁場向量之端部處於朝此方 向的星形分支上或以外(見圖υ。另—方面,僅由位元線本 身所創建的,場之量值必須實質上小於沿位於相同位元線 何單元的易磁化軸方向的切換磁場以防止發生非 吾人所欲的覆寫。換言之,若假定由位元線所創建之磁場 為ηεα,則必須將沿所有單元之易磁化軸方向的自由層之切 換磁場完全限制在下列窗口之内’以便具有良好的寫入選 擇性: hea<hs<hea* 2V2 同樣’可將選擇性窗口表達為: HS-min<Hs<Hs.max 其中Hs_max=2.8*Hs-min。此處u Hs max為沿易磁化軸方 向的自由層之容許最小及最大切換磁場。必須將切換磁場 之刀佈寬度元全限制在此兩值之内。由圖2中的陰影區域表 示該選擇性窗口。此表示必須將所有單元之星形曲線完全 限制在該區域之内。 習知設計的一個問題是選擇性很低。技術上而言製造上 百萬個在切換磁場中分佈緊密的單元是困難的,因為具有 小結構的穿隧結元件之尺寸變化會相當顯著。 習知MRAM裝置之一缺點為以直導體創建磁場的方法是 效率最低的方法《由於要求使兩個足夠高的磁場在磁阻材 90S30.doc 丄以3890 料的附近受到感生,因此需要高的程式設計電流❶儘管在 沿線路的任何一點處同等地創建磁場,但是僅交又點處的 磁場才得以實際使用。在由IBM&M〇t〇r〇la(摩托羅拉)所進 行之演示中,0.6 μιη CMOS(互補金氧半導體)技術證實使用 範圍在5至1〇 mA内的電流可提供安定的讀取及寫入操作。 在該等演示中的典型裝置為約〇丨至^亏μηι2。 藉由經由位元線或字線(總稱為電流線)傳送電流而在晶 片上創建磁場,且該等磁場與該電流成比例。為了獲得較 间之磁場,而要使用車父尚之電流。然而,低功率應用將要 求使用低電流。此等要求為互相矛盾的要求。使用較低電 流時獲得較高之選擇性將是有利的。 在US-63 85083中藉由提供一記憶體單元陣列及相互正交 運订的複數個導體(亦稱為字線及位元線)解決了此問題。字 線位於s己憶體單το陣列的一側,且位元線位於記憶體單元 陣列的相對側。子線沿第一方向延伸,且沿第二方向自至 少一些記憶體元件偏移’該第一方向與該第二方向正交。 如此,各記憶體單元位於兩毗鄰字線之間並為它們所覆 蓋。將各記憶體單元電連接至一位元線及該等毗鄰字線中 的一條。在此架構中’記憶體單元在其自三條線路--- 選疋位70線及兩毗鄰該選定記憶體單元的字線中發現 合成磁場(combined magnetic field)時可改變其狀態。單由 在任-導體中的電流所產生的磁場,《由在兩個該等導體 中的電流所產生的合成磁場的強度不足以改變選定記憶體 單兀之磁化定向。儘管此解決方案改善了選擇性,但是當 90830.doc 需要經由更多電流線傳送電流時,其並未真正減少功率消 耗。 【發明内容】 本發月之目的是提供一種MRAM架構及運行該架構之 方法’其中該架構在寫入期間提供高選擇性,同時具有低 功率消耗。 - 由根據本發明之裝置及方法達成該前述目標。 _本發明提供-種磁阻記憶體單元,其包含—磁阻記憶體 2件一第-電流線及__第二電流線,該第—電流線與該 二電流線在一交又點區域處相互交叉但是並非直接接 觸★。根據本發明,—橋接元件在該交又點區域的附近連接 該等第-與第二電流線,且可將該橋接元件磁性麵接至該 磁阻D己隐體70件。根據本發明之磁阻記憶體單元之一優勢 為可使用低電流在磁阻元件中獲得足夠大的磁場,其足以 切換該磁阻元件之自由層的極化狀態。 、
該橋接元件可包含位於與第—及第二電流線平行之平面 中的至少-個第-組件及與該第一組件垂直的至少—個第 二組件。第一組件可為(例如)於一金屬層中圖案化之條紋, 且第二組件可為(例如)通路或插塞。可能存在—個以上的第 二經件。若橋接元件包含—個第—組件及兩個第二組件, 則該橋接兀件可為u形。此具有的優勢為若將此磁阻元件置 放在橋接7L件之中心點處,則可增強由流經該卩形橋接元件 之電流所創建的磁場並將其集中在該磁阻元件處。若該橋 接元件包括-個第—組件及僅—個第二組件,則該橋接Z 90S30.doc 1323890 件可為L形。由流經該等第—及第二組件之電流所創建的磁 場係用於在寫入期間切換記憶體元件之磁化方向。橋接元 件之總磁場定向可處於任何方向,但以平面内及成一使得 自由層之切換磁場為最小的角度(例如,與記憶體元件之自 由層的易磁化軸成45。角)為較佳。 該橋接元件可為-傳導結構,如此以使電流可流經該元 件’以便產生用以在磁阻元件中寫入一值所需的磁場。 根據本發明之磁阻記憶體單元可包含一在橋接元件與第 -電流線之間或在橋接元件與第二電流線之間的分離裝 置。或者,根據本發明之磁阻記憶體單元可包含一在橋接 元件之組件之間(例如在第一組件與第二組件或第二组件 中的一個之間)的分離裝置。該分離裝置(若存在)必定位於 第一與第二電流線之間的電流路徑中的某處。該分離裝置 的一優勢為其阻塞未選定橋接元件中的寄生電流(意即··流 經非吾人所欲的交替電流路徑的電流),但 橋接元件中的電流。 土^疋 & .離裝置可犯具有對稱且非線性的電流—電遷特徵, 意即·其為一雙向傳導非綠地姑班 _線裝置。該裝置之一優勢為其 允3^兩個方向進行寫入(沿兩個方向產生磁場)。 該分離裝置可包含—由值 媸占η 匕3由傳導材料、障壁材料及傳導材料 夹層。傳導材料可為金屬材 體材料或半導體材料。或者,心W 了為絕緣 妗心_ 舉例而言,亦可使用一 _/η ^裝置!^n-/p+/Wn+結構或該等結構之互補形態充當分 綠裝置。刖述結構提供對稱且非線性的電流—電壓特徵, 90830.doc 1323890 且亦可使用任何其他亦提供該對稱且非線性的電流—電屋 特徵之結構。當沿兩相反方向中的任何一個經由分離裝置 傳送電流時,該裝置具有對稱行為。 在-根據本發明之磁阻記憶體單元中,橋接元件可具有 申心點’意即.一與該橋接元件之所有組件等距的點。 可將磁阻記憶體單元置於橋接元件之中心點處。此具有之 優勢為所產生之磁場被集中在記憶體元件處。可盡可能 緊挨橋接元件之所有組件安置記憶m藉由將磁阻記 ft體7C件安置在橋接几件之中心點處,或盡可能地緊挨橋 接元件之所有組件置放’可將其完全置於第一及第二電流 線之交叉點區域以外。 本發明亦提供-磁阻記憶體單元矩陣,各磁阻記憶體單 元包括-磁阻記憶體元件。將該等磁阻記憶體單元連結在 —起以形成按邏輯組織的列及行。各列具有—第—電流線 且各行具有—第二電流線。該等第—及第二電流線在交叉 點區域處相互交叉,其中橋接元件在交叉電區域的附近連 第-電/1線。可將橋接元件磁性搞接至磁阻記情 體元件。 ~ 磁阻圯憶體單元矩陣中的各記憶體單元可具有一選擇電 晶體’意即:該等記憶體單元可為ΙΤΙΜΤ·^此特點允 許達成更為快速的讀取、更大的訊號及較少的雜訊。 ^或者’記憶體單元之各列可具有—感測線。在此狀況下 。己隐體單7C不包括選擇電晶體,意即:此等單元為咖丽 類1之單元,且因此具有較小的内在單元尺寸。 90830.doc •12- 1323890 此外’本發明提供-種在—磁阻記憶體元件矩陣中寫入 一值的方法,各磁阻記情體置;> a 屺g遛早兀包含一磁阻記憶體元件, 將該等磁阻記憶體單元連結在一起以形成按邏輯組織的列 及行,各列具有-第-電流線且各行具有一第二電流線, 該等第-及第二電流線在記憶體單元之交又點區域處相互 交叉,各記憶體單元具有一以傳導 得等方式連接第一電流線與 第二電流線的橋接元件。該方法包括經由一選定第一電流 線、經由-選定橋接元件及經由一選定第二電流線傳送= 流。 該橋接元件可藉由一分離梦 刀離裒置以傳導方式連接第一電流 線及第二電流線,此外該方法還包括經由該分離裝置傳送 電流。 此外本發明提供一種製造一磁阻記憶體單元之方法。 财法包括:在—第—金屬層中形成m線;在一 第一金屬層中形成—- «p, *JL Λ 一電化線;在一第三金屬層中形成 一橋接元件之第_鈿从.” _ 、’’,及錯由金屬間互連形成該橋接元 件之至少一個第二組件。 、/匕外’該製造方法可包括在該橋接元件及第一或第二電 机、泉中的任何一個之間、或在該等橋接元件組件 形成一分離裝置。 门办风 自下詳細忒明’結合以實例闡述本發明之原理的圖式 將顯見本發明之前计.s * 的園式 述及其他特徵、特點及優勢。此說明僅 為了舉例而作屮,、, 而亚非對本發明之範疇加以限制。 所引用之參考附圖係指所附之圖式。 90830.doc •13- 1323890 【實施方式】 將結合某些圖式以具體實施例對本發明進行描述,但本 發明並不限於此,相反,本發明僅受下文之申請專利範圍 限制。本文所描述之圖幻堇為*意圖且非限制性的。在該 等圖式中’可將一些元件的尺寸加以誇示且為達成圖解說 明之目的’並非按比例繪製1中凡在本描述及中請專利 範圍中使用術語"包括”,其並非將其它元件或步驟排除在 外。其巾凡在涉及-單數名叫制―定冠詞或不定冠 詞,例如"-"或"該",除非另有特別說明,否則此包括該名 詞之複數。 此外,在本說明書及申請專利範圍中的術語"第一"、"第 -”、"第三”料係用於區分類似元件且未必係用於描述連 續的或按時間順序排列的次序。應賴,在適當情況下如 此使用之騎可進行互換,且本文巾所描述之本發明之實 施例能夠按其他序列而非按本文所描述或展示之序列運 行0 此外,在本說明書及申請專利範圍中的術語"頂部"、"底 部"、"之上"、"之下"等係詩說明目的,且未必係用於播 述相對位b應理解,在適當條件下如此使用之術語可進 订互換’且本文中所描述之本發明之實施例能夠按其他定 向而非按本文所描述或展示之定向運行。 根據本發明’將磁阻記情體罝开q Λ — . U通早70 30之一矩陣40(見圖4)(其 中各記憶體單元3 〇包括一磁阳^j 祜磁阻纪憶體元件3 1)以邏輯方式 組織成列41及行42。在此视明查、s伙山 牡此兄月書通扁中,術語”水平”及,,垂 90830.doc 1323890 直"係用於提供__座標⑽且僅為方便解釋而使用。它們無 吊(仁可此)尨不裝置之貫際方向。此外,術語”行"及"列,,係 用於描述連結在-起的陣列元件之集合。連結可呈列及行 之一笛卡_(cartesian)陣列之形態;然而,本發明並不限於 此。正如將由熟悉此項技術者所瞭解的那樣,可方便地將 列及订進行互換,且在本揭示内容中吾人希望該等術語可 進订互換。亦可建構非笛卡爾(non_Cartesian)陣列,且該等 陣列係包含在本發明之範疇之内。因此,應在廣泛意義上 解釋術語”列,,及”行"。為便利此廣泛解釋,本文之申請專利 範圍涉及按邏輯組織的列及行。就此而論,意味著記憶體 几件之集合以拓撲線性相交方式連結在一起;然而,實際 或構形排列無需如此。舉例而言’列可為圓而行可為這些 圓之半徑,且在本發明t將該等圓及半徑描述為”以邏輯方 式組織”成列及行。此外,規定各種線路之特定名稱(例如 位元線及字線、或列線及行線)為便利解釋的通用名稱且涉 及某一具體功能,同時對措詞的此種特定選擇並非係用以 以任何方式對本發明加以限制。應理解,所有該等術語僅 係用於便利對所描述之特定結構的更好瞭解 ,且絕非用以 對本發明加以限制。 圖3展不一根據本發明之一實施例之記憶體單元3〇。一根 據本發明之架構可使用位元線32(在第一金屬層中被圖案 化)與字線33(在第二金屬層中被圖案化)之一正交栅格。或 者(但是未在圖式中展示),一根據本發明之架構可使用位元 線與子線之如下柵格,其中該等位元線與字線之間的夹角 90830.doc •15· 1323890 異於90。,如US_編中所示。位元線與字線1 的夾角為9(Γ的實施例因其帶來最小的單元尺寸所以為較 佳。根據另-既未在圖g中展示亦未加以進一步解釋的實 施例,字線可處於第-金屬層中,且位元線可處於第二: 屬層中,意即:在一位於位元線之金屬層上方的金屬層中 提供字線’或者反之亦然。字線33與位元線32相交於—相 交區域或交又點區域一—意即該等線路相互交又或交疊而 非直接接觸(因為該等線路形成於不同金屬層中)的地帶。 形成-U形橋接器34,其在相交區域附近連接位元線η 與字線33。該橋接器34包括複數個組件,舉例而言,橋接 器34由以下組件構成:一由第一通路35形成的第—组^ ; -由頂桿36形成的第二組件(其在第三金屬層中被圖案 化);及-由第二通路37形成之第三組件。在通路37與位元 線32之間存在一分離裝置38,其充當一分離器以阻塞寄生 電流流經非吾人所欲的路徑。根據另一未在圖式中展示的 實施例,可將該分離裝置安置於通路35與字線33之間:必 須在位於字線33與位元線以間的電流路徑中提供該分離 裝置。根據本發明之另一亦未在圖式中展示的實施例,可 在橋接組件之間(如在第一通路35與頂桿刊之間或在第二 通路37與頂桿36之間)提供分離裝置。 以一與位元線32及字線33成一定角度(例如45。)對頂桿% 進行定向。所成的角度使得橋接器平面(意即 3^6、37所形成之平面)之法線定向為達成最小切換= 的角度。將磁阻記憶體元件31(例如贿堆疊)安置於u形橋 90S30.doc •16· 接器34之中心虚、八μα ▲ 一 ":弟二與第三金屬層之間,意即:將 兩於位元線32及字線33之水平面的水平面上。在 本發月之3 \佳、未在圖式中展示之實施例中,可將磁 :記憶體元件置放在第一與第二金屬層之間,意即:使之 處於一南純元線及字線巾的任何一個且低於另—個的水 平面上。然而’因為由於由流經橋接元件的電流所產生 =場離頂桿似第1路35更遠,因此在磁性記憶體元件 所感測到的磁場較少,所以此實施例欠佳。事實上,實 :上僅由第二通路37中之電流形成磁性記憶體元件處的磁 場0 如:給出之替代實施例所指示,前述之如圖3所示之配置 僅為:實例。此外,可將圖3中所繪製之總體結構倒置,其 表不實際上可將頂桿36安置於裝置之底部’位於形成有位 元線及字線的金屬層以下。 .而記憶體元件31-般包括—層化結構,該結構包括一 固定或栓定層、-自由層及-介於兩者之間的介電障壁。 該MTJ S己憶體元件3 1還包括一非磁性導體,其形成一下部 電接點或底部電極,且在(例如)自由磁性層上形成一上部接 點或頂部電極。亦可倒置自由層與栓定層之堆疊,如此以 使上部接點在栓定磁性層上^栓定磁性層及自由磁性層可 由(例如)NiFe或CoFe構成,且介電障壁可由Α1〇χ製成。此 外,可由一由不同磁性層構成之多層、亦結合非磁性或逆 鐵磁性層形成自由及栓定層。藉由將小功率電壓施加至鐵 磁性或亞鐵磁性層與介電質之夾層(介電質位於中間),電子 «»30.doc -17· 1323890 可隧穿介電障壁。 將磁阻元件31安置於位元線32與字線33之交又點區域以 外,意即在位元線32與字線33相互交又的地帶以外。由於 磁阻記憶體元件Μ(例如隨堆疊)以下不存在傳導線或金 屬線,因而可將第三通路外置放在此處以將磁阻記憶體元 件31之底部電極向下連接至一選擇電晶體τ,以進行讀取操 作。磁阻記憶體元件31(例如MTJ堆疊)之頂部電極與頂桿% 相接觸。 ' 命圖4展示一建議架構之頂視圖,且圖5展示一側視圖。事 貫上,為了將流經分離裝置38之電流界限最大化,可將各 單元3〇中之分離裝置38的面積盡可能擴大,限制條件為只 要其不與第三通路39及相鄰單元3〇之分離裝置38相接觸。 如圖3所示,藉由將相應字線33之一端接地,同時在相應 位广線32的一端上施加脈衝電壓V—來完成將二進位值 U即如”1”或T)寫入或儲存至一記憶體單元3〇之記憶體 _牛中電脈衝Iw將自位元線3 2流經分離裝置3 8、第 二通路37、現桿36、第一通路35且最終經字線33=至地面。 此=展示於圖6中。電流部分地形成一根據右手規則創建一 磁場^的迴路。由於係、關於位元線32及字線33對橋接器34 進:疋向’因此按-相同於橋接器34之頂桿%與位元線^ 或字_之間的夾角的角度(例如按45。角)關於易磁化轴對 〇磁π進仃疋向。可如此選擇磁場強度,使得處於此角度 時其超過自由層之切換磁場。由於橋接器34之形狀所致, 由寫入電路14創建之磁場得以增強並集中至選定記憶體 90830.doc -18- 1323890 70件31。藉由沿相反方向傳送電流來完成沿另一方向之寫 入。歸功於分離裝置38’電流幾乎不可能經由未選定單元 逃逸至其它路徑。 分離裝置可由一金屬-障壁-金屬(諸如在US-6331944中所 述之金屬-絕緣體-金屬或金屬-半導體_金屬)之失層結構組 成。將分離裝置沈積並圖案化於位元線32之頂部或在字線 33之頂部。基本上’分離裝置38可提供一與初始電流—電 壓特徵相對稱的非線性電流—電壓(I_v)特徵1 7展示根據 US-印胸之此類Ι-ν曲線的正部分。以偏壓以約【伏特) 流經分離裝置38之電流比以偏壓1/2 %流經分離裝置38的 電流大10倍以上。因此’由於大部分電壓降落於直接連接至 選定橋接器34的分離裝置38上,圖3及圖6中之寫入電流^將 主要流經此橋接器34。由於在未選定分離裝置^上,電塵 降落僅為在選定裝置上之電壓降落的一半,因此流經㈣ 相同選定位元線32或選定字線33上之未選定橋接器Μ的寄 生電流比流經選定橋接器34之電流小至少1〇倍以上。由於 流經陣列中的其餘未選定單元的電流進一步分流,因而該 電流極其小。此現象可作如下解釋:寄生電流首先自一(舉 例而言)選定位元線流至直接與此位元線連接的未選定單 元,接著在流經直接與一選定字線連接的未選定單元以 前,其分流經過諸多路徑(陣列愈大,可能的路徑愈多),並 接著最終流至該字線《因此,將經過所有未直接連接至選 定位元或字線的單元的所有寄生路徑之總電阻視為零 的)。如此形成了圖10尹之簡化圖,其中若
Aunselect視為可 90830.doc -19- 1^23890 忽略不計,則吾人清楚可見在各個U的電麼降落(約) 為在Rseleet上的電壓降落的一半。 分離裝置38應具有對稱[V特徵,帛即,其應為一雙向傳 導非線性裝置’因為為了沿兩方向均能寫入(意即沿兩方向 均產生磁場),在沿相反方向中的任何-個傳送電流時’該 裝置必須具有對稱行為。除了如前文中所提及之金屬_障壁 -金屬結構以外’正如亦在仍_5991 193中所提及的那樣,亦 有可能形成其他同樣提供對稱非線性行為之結構,諸如 n/pVn結構與nVn7pVn7n'结構及此等結構之互補形態。 以一與習知設計相類似的方式完成對記憶體元件31之内 容7讀取。藉由-選定字線33、第一通路35、橋接器以 頂桿36,經由磁阻記憶體元件31(例如mtj堆疊卜第三通路 39傳送感測電流,且該感測電流止於選擇電晶體τ中,現在 T處於接通(on)狀態。 根據本發明之記憶體單元之架構允許以顯著較小之電流 獲得足夠的寫入磁場。此係因為總寫入磁場即為由u形橋接 斋34的二個部分35、36、37所創建之磁場之總和,且已沿 取小切換磁場之方向(例如與磁阻元件3丨之易磁化軸成Μ β 角)對此總磁場進行定向。由於在寫入期間僅傳送一個電流 脈衝(而非兩個)’相同的電流流經位元線32及字線33,因此 功率消耗得以進一步減少。此外,作為一統計平均值,電 流Iw必須僅流經位元線32及字線33的一半,如此可減少線 路32、33的一些電阻。下列粗略的計算展示本發明提供功 率消耗上的大量減少。 90830.doc -20- 1323890 以下為用於一習知設計之計算(圖8): 假定將自由層80安置在距位元線32及字線33分別為250 •nm及5 50 nm處。根據Biot-Savart (比奥-薩伐爾)定律,在自 由層80處、由位元線32中之電流1〖所創建之磁場為
A = 6.37^105^^] 且在自由層80處、由字線33中之電流I2所創建之磁場為
=2.89*1〇5/2[^] 為了保持總磁場Hconvent處於45角’ I!必須為2.2* I丨(圖9), 因為在位元線32與自由層82之間及在字線33與自由層8〇之 間的距離不同。最終,根據I〖表達的處於45。角的總磁場為··
=9.03*105/, 功率消耗為: invent = * (/,2 + i]) = 5.84 * * /,2 , 其中Riine為字線33或位元線32之電阻,假定用於此計算的 線路3 2、3 3之電阻相同。 用於本發明之一實施例之設計的計算(圖6): 饭疋U形橋接器34包括一 800 nm長的第一通路35、一 3〇〇 nm長的頂桿36及一 16〇〇 nm長的第二通路P。將自由層⑼ 安置在頂桿36以下150 nm處。此表示為了進行比較保持 金屬層(其中將位元線32及字線33圖案化於第一及第二金 屬層)之間的距離與習知狀況(8〇〇 nm)下的距離相同。根據 Bi〇t-SaVart定律,由橋接器“在“。角處依易磁化軸所產生 的總磁場為Hu=2.55*H)6Iw,其中在此狀況下q寫入電 90S30.doc -21- 々’《在δ十算中,將由三個部分(第一通路35、頂桿36、第二 通路37)所產生的磁場加起來。 為了獲得與在習知狀況下相同的磁場(用於比較),將1^ 設定為等於HeQnvente則: 2.55*1〇6/w = 9.03*1〇\,ww=〇35^。 此表示為了在自由層8〇中獲得較之習知設計而言為相同 的磁場,使用新設計,僅需要經由一位元線32及一字線Μ 傳达35%的電流。此外,在此狀況下僅需要一電流l,而在 習知設計中,需要兩電流I!、12。 為了計算新設計中的功率消耗,圖1〇展示一 1〇〇χ1〇〇單元陣 列之簡化電路圖。在此圖中,僅包括寫人操作涉及到的組件, 意即:位元線3 2、字線3 3及分離裝置3 f阻器⑽ 為分離裝置38在選定及未選定記憶體單元3〇處的電阻。因 為、Rselect上半的電壓向Runselect施加偏塵,所以根據分離裝 置38的非線性行為可推測為(例如將電阻
RseIect設定為趨近Rline,此係切實可行的。寄生路徑主要流 經所有直接連接至選定位元線32及字線33的未選定記憶$ 單元30。將所有其匕圮憶體單元3〇視為短路。亦將介於兩毗 鄰單元之間的位元線32及字線33之部分的電阻 (Runseiect=l/l〇〇 Rline)納入考慮範圍,其為用於與在習知狀 況下所使用的計算進行比較所必須的。 經統計,一平均寫入電流必須流經_位元線32的一半及 -字線33的一半。因此’計算所考慮的是其中選定記憶體 單元3 0位於陣列中部的平均狀況。 9〇S3〇.d〇c •22- 1323890 該等計算揭示在圖ίο所示之狀況中,流經汉_的電流
(意即Iw)比向電路供給的總電流小3.〇7件, "L ^丑電路之總電阻 為〇.38*Rline。結果,在此狀況下的功率消耗為·
Pt/=0.3 8*i?line*(3.07*/w)2 為了與習知狀況相比較,將Iw設定為0.35%以獲得相同之 磁場。此導致: />[/=0.3 8*^line*(3.〇7*〇.3 5*I1)2 = 0.44U 尸 較之於習知設計,本設計可節省5.84/〇 44 = 13 3倍之功率消 耗。 本發明之實施例之架構的選擇性顯著高於任何習知實施 例之選擇性。此歸因於以下事實,即··寫人磁場僅集中 型橋接器34處,且定向成與易磁化軸成45。角,而此時切換 磁場為最低。另一方面,由一選定位元線32所創建的、但 疋被施加至位於相同位元線32上的未選定單元的磁場非常 因為該位元線3 2被殊埋在磁阻元件3 1 (例如mtj堆疊) 下且此磁場尤向成與易磁化軸成〇。的角度,而在此角 度切換磁場最高。下列計算揭示更多内容。 —根據則述之磁場計算,在位形橋接器34(於選定記憶 體單元3 G處)内部之自由層8()處所創建的處於巧。角的磁場 為2.55 10 lw,此表示在此角度處的單元之最大切換磁場不 應*超過此6值。結果,在0。處的最大切換磁場不應超過 Iw 5’ 1 1 〇 Iw(根據星形曲線,處於45。角的切換 磁場Hs為處於0。角的切換磁場的一半)。 90830.doc -23· 1323890 流經選定位元線32的電流iw導致一磁場 Hbit-unselec t=1.09*105Iw 其施加至所有位於相同位元線32上的未選定記憶體元件 31 ’例如MTJ堆疊(見圖U)。因為遠離磁阻記憶體元件(例 如MTJ堆疊)之自由層80埋入位元線32,所卩此磁場非常小 (在該計算中,亦見圖6,假定145〇nm為自由層⑼與位元線 32之間的垂直距離)。此磁場之平面内部分為
Hinplane-1·〇8*1〇5 Iw 此磁場與自由層80之易磁化轴平行。歸因於自由層8〇之大 的薄片各向異性,垂直部分更小到可忽略不計,且自然不 扮演重要角色。此外,未選定磁阻記憶體元件31(例如mtj 堆疊)亦曝露於-按45。角定向的小磁場(見圖u,頂視圖) 2 55 -unselect ~ ^ ^ * 1 〇6 L = 0.2*106/w 由流經u形橋接器34之的寄生電流創建此磁場,因此其比在 選定記憶體單元30處所創建的磁場小12 5倍。施加在未選 定記憶體元件31(例如贿堆叠)上的總磁場Η_·_心最 終為2.87Μ0%且㈣向成與易磁化軸成⑴。角。此磁場 將最小轉換磁場設定為用於所有單元。此表示所有單元在 29.5。角處必須具有大於2·87η()%的切換磁場以避免發生 非吾人所欲的覆寫。自星形肖& 〜两線(圖1)’已發現在〇。角處的 相應最小切換磁場必須為5 47*〗〇5了斗人*
Iw。結合先前已提供之最 大磁場要求’可將在電流設計 又αΤ中的選擇窗口表達為(見圖 90S30.doc -24· 12): 1323890 U.32*Hs_min 比較圖2與圖12之狀況,可見在本設計中的選擇性得到極大 改善,達到2.26倍。此外,因為經統計僅有位於相同列上 的未選定單το中的一半及位於相同行上的未選定單元中的 半曝蕗於寄生寫入電流,所以發生非吾人所欲的覆寫的 機率(若存在)得以減少至約一半。 儘管部分地形成一迴路,ϋ形橋接器34仍然具有極低的自 電感(Self-indUctance),其不會對磁阻記憶體之高頻率效能 產生景/ a粗略的叶异顯示橋接器34之電感(不計傳導線之 直線部分)為約1〇.1Μ().1ΐΗ。此值比一單®記錄頭(Single-tum recording head)(其可按! GHz無故障運行)還要小約兩個數量 級。 圖13展示一根據本發明之裝置的替代實施例。此實施例 之架構基本與在圖3中展示的第—實施例相同。差異在於不 存在用於每個記憶體單元3。的選擇電晶體T。因此,不存在 圖中之第—通路39。相反,將一感測線13〇圖案化於在 磁阻記憶體元件31之底部電極以下的傳導層中。該感測線 〇將所有位於相同字線33上的磁阻記憶體元件η之底部 電極相互連接。換言之’正如-字線33那樣,各感測線13〇 與一列磁性阻記憶體元件31相關聯。當進行讀取時,該等 :測線m與位元線32—起使用。在讀出期間,再次將分離 裝置3 8與磁性έ且^己情許分γ生)w , ..且。己隐體几件31(如—而)串聯連接,且如前 所述’在讀取期間其可用於阻塞寄生電流。該操作與 US 6331944中所述的操作類似。藉由經由與選定記憶體單 90830.doc •25· 1323890 元1相關聯之感測線130、經由單元ρ之磁阻記憶體元件 31、經由頂桿36、第二通路37、分離裝置38傳送一感測電 流來執行(例如對)單元ith的讀取,且最終其經由與選定記憶 體單7C 1111相關聯之位元線32流出。此感測電流將感測記憶 體單元ith之電阻,或因此感測此單元之記憶體元件31之電 阻’且可對記憶體單元ith之數位狀態進行偵測。 第二實施例與第二實施例類似。差異在於如何製造分離 裝置38。代替沈積一金屬-障壁_金屬夾層薄膜並將其圖案 化在本貫施例中,將一連續障壁層140沈積在位元線32之 研磨表面上,且接著不經圖案化就在障壁層14〇之頂部創建 了第二通路37(圖14)。在此狀況下,位元線32及第二通路37 充當金屬·障壁-金屬結構中的兩金屬電極。使用此設計,可 省去一用於將分離裝置38圖案化的額外遮罩。 圖15至圖17中闡述了第四實施例,該等圖式分別展示一 透視圖、一側視圖及一頂視圖。在此實施例中,橋接元件 34為一L形橋接器,意即,該橋接器包括:一作為第一組件 的頂桿36,其位於一與字線33或位元線32之平面平行的平 面中,及作為第二組件的通路37,其垂直於頂桿36。將 該頂桿36圖案化於與字線33相同的水平面或相同的金屬層 中。將磁阻記憶體元件(例如MTJ元件31)置放在第一與第二 金屬層之間,它們為其中已將位元線32及字線33圖案化的 金屬層。在此實施例中,MTJ元件3丨處所產生的磁場小於 使用其它實施例之裝置所產生的磁場,因為在此狀況下, 僅由橋接元件34的兩個部分:通路37及頂桿刊創建此磁 90830.doc -26- 場。此外,可應用根據第四實施例之裝置與第二實施例之 教示的組合。此表示可將一感测線置於MTJ元件31以下以 便在讀取時使用。應瞭解,儘管本文已對該等用於根據本 發明之裝置的較佳實施例、特殊構造及組態以及材料加以 刪述,但是可以在形態及細節上作出各種變化及改良而不 f離本發明之範疇及精神。舉例而言,可就將分離裝置38 安置在橋接器34之頂桿36以下、通路37之上端。在前文的 描述中已提及一些其它可能性。 【圖式簡單說明】 圖1為一展示一磁阻記憶體單元中之自由層之切換磁場 的星形曲線圖’藉此所施加之磁場必須在該星形曲線上或 以外以便切換該自由層之磁化狀態。 圖2展不在一根據先前技術之磁阻記憶體單元矩陣中的 選擇性窗口。 圖為根據本發明之第一實施例之MRAM記憶體單元 之透視圖。 圖4為—包—含如圖3中之複數個記憶體單元的MRAM記憶 體之頂視圖。 “ 圖5為一如圖3中之記憶體單元之侧視圖。 圖6為&圖3中之§己憶體單元在寫入期間的簡化電流 圖。 圖7展示一非線性分離裝置之電流一電壓特徵的正部分 (positive part),該特徵與初始電流—電壓特徵相對稱。 圖8為一先前技術磁阻記憶體單元之簡化侧視圖。 90830.doc -27- 1323890 圖9為一如圖8中之先前技術磁阻記憶體單元之簡化頂視 圖。 圖10為一根據本發明之100x100單元陣列之簡化電路圖。 圖11為一用於計算施加至根據本發明之未選定單元的磁 場之簡化圖。 圖I2展示在一根據本發明之磁阻記憶體單元矩陣中的選 擇性窗口。 圖13為一根據本發明之第二實施例之MRAM記憶體單元 之透視圖。 圖14為一根據本發明之第三實施例之mram記憶體單元 之側視圖。 圖15為一根據本發明之第四實施例之mram記憶體單元 之透視圖。 圖16為一如圖15中之記憶體單元之侧視圖。 圖17為包含如圖15中之複數個記憶體單元的MRAM記 憶體之頂視圖。 1不同的附圖中’相同參考元件符號係指相同或類似元件。 【圖式代表符號說明】 30 磁阻記憶體單元 31 磁阻記憶體元件 32 第一電流線 33 第二電流線 34 橋接元件 35 第一通路 90830.doc -28- 1323890 36 頂桿 37 第二通路 38 分離裝置 39 第三通路 40 矩陣 41 列 42 行 80 自由層 130 感測線 HiRes 高電阻 90330.doc •29

Claims (1)

  1. fWf 98.11.23. 第93ioi856l1Tt^W專莉旄‘修正本 拾、申請專利範圍: I —種磁阻記憶體單元,其包括一磁阻記憶體元件、一第 一電流線及一第二電流線,該第一與該第二電流線在一 父叉點區域處相互交又但是並非直接接觸,其中一橋接 元件在該交又點區域的附近連接該等第一與第二電流 線,該橋接元件可磁性地耦接至該磁阻記憶體元件,以 及該橋接元件包括位於與該等第一及第二電流線平行之 ~平面中的至少一個第 一組件及與該平面垂直的一個第
    ίο 2. 如申請專利範圍第1項之磁阻記憶體單元,其中該橋接元 件為一傳導結構。 3. 如申請專利範圍第1項之磁阻記憶體單元,在該橋接元件 與该第一電流線之間或者在該橋接元件與該第二電流線 之間存在一分離裝置。 4. 如申請專利範圍第1項之磁阻記憶體單元,在該橋接元件 之組件之間存在一分離裝置。 5. 如申請專利範圍第3項之磁阻記憶體單元,其中該分離裝 置具有一非線性電流-電壓特徵。 6. 如申請專利範圍第5項之磁阻記憶體單元,其中該分離裝 置具有一對稱非線性電流-電壓特徵。 7·如申請專利範圍第1項之磁阻記憶體單元,該橋接元件具 有一中心點,其中該磁阻記憶體元件係位在該橋接元代 •30· 20 丄: 的該中心點處 8· 一種磁阻記憶體單元之矩陣,其中各磁阻記憶體單元包 括磁阻δ己憶體疋件,該等磁阻記憶體單元連結在-起 以形成按邏輯組織的多列及多行,各列備有一第一電流 線且各行備有—笛_ & i 1 第一電流線’該等第一及第二電流線在 交叉點區域處相互交又,其中有橋接it件在該等交又點 區域的附近連接該等第-及第二電流線,且該等橋接元 件可磁性地輕接至該等磁阻記憶體it件,以及各橋接元 件包3位於與該等第一及第二電流線平行之一平面中的 至少-個第-組件及與該平面垂直的—個第二組件。 9. 如申請專利範圍第8項之矩陣,其中每個記憶體單元備有 一選擇電晶體。 10. 如申請專利範圍第8項之矩陣,#中每列記憶體單元備有 一感測線。 15 11. -種在磁阻記憶體單元之矩陣中寫入一值的方法,其中 各磁阻記憶體單元包括一磁阻記憶體元件,該等磁阻記 憶體單元連結在—起以形成按邏輯組織的多列及多行, 各列備有帛-電流線且各行備有—第二電流線,該等 第及第一電抓線在該等記憶體單元中的交又點區域處 相互交又’各記憶體單⑽有傳導連接該[電流線與 該第二電流線的-橋接元件’該方法包含經由—選定第 -31· 20 1323890 一電流線、經由一選定橋接元件及經由一選定第二電流 線傳送一電流,該橋接元件透過一分離裝置傳導性地連 接該第一電流線和該第二電流線,該方法更進一步地包 含透過該分離裝置傳送電流,且其中該橋接元件包含位 5 於與該等第一及第二電流線平行之一平面中的至少一個 第一組件及與該平面垂直的一個第二組件。
    -32-
TW093101856A 2003-01-31 2004-01-28 Mram architecture for low power consumption and high selectivity TWI323890B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
EP03100211 2003-01-31

Publications (2)

Publication Number Publication Date
TW200502962A TW200502962A (en) 2005-01-16
TWI323890B true TWI323890B (en) 2010-04-21

Family

ID=32799005

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093101856A TWI323890B (en) 2003-01-31 2004-01-28 Mram architecture for low power consumption and high selectivity

Country Status (9)

Country Link
US (1) US7277317B2 (zh)
EP (1) EP1593126B1 (zh)
JP (1) JP4932471B2 (zh)
KR (1) KR101009891B1 (zh)
CN (1) CN100505086C (zh)
AT (1) ATE426898T1 (zh)
DE (1) DE602004020186D1 (zh)
TW (1) TWI323890B (zh)
WO (1) WO2004068498A1 (zh)

Families Citing this family (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2006030516A1 (ja) * 2004-09-17 2008-05-08 富士通株式会社 磁気記憶装置及びその製造方法
JP2007027415A (ja) * 2005-07-15 2007-02-01 Toshiba Corp 磁気記憶装置
US7450411B2 (en) * 2005-11-15 2008-11-11 Macronix International Co., Ltd. Phase change memory device and manufacturing method
US7786460B2 (en) 2005-11-15 2010-08-31 Macronix International Co., Ltd. Phase change memory device and manufacturing method
US7635855B2 (en) 2005-11-15 2009-12-22 Macronix International Co., Ltd. I-shaped phase change memory cell
US7414258B2 (en) 2005-11-16 2008-08-19 Macronix International Co., Ltd. Spacer electrode small pin phase change memory RAM and manufacturing method
US7449710B2 (en) 2005-11-21 2008-11-11 Macronix International Co., Ltd. Vacuum jacket for phase change memory element
US7688619B2 (en) * 2005-11-28 2010-03-30 Macronix International Co., Ltd. Phase change memory cell and manufacturing method
US7459717B2 (en) 2005-11-28 2008-12-02 Macronix International Co., Ltd. Phase change memory cell and manufacturing method
US7531825B2 (en) 2005-12-27 2009-05-12 Macronix International Co., Ltd. Method for forming self-aligned thermal isolation cell for a variable resistance memory array
US8062833B2 (en) 2005-12-30 2011-11-22 Macronix International Co., Ltd. Chalcogenide layer etching method
US7560337B2 (en) 2006-01-09 2009-07-14 Macronix International Co., Ltd. Programmable resistive RAM and manufacturing method
US7741636B2 (en) 2006-01-09 2010-06-22 Macronix International Co., Ltd. Programmable resistive RAM and manufacturing method
US7554144B2 (en) 2006-04-17 2009-06-30 Macronix International Co., Ltd. Memory device and manufacturing method
US7928421B2 (en) * 2006-04-21 2011-04-19 Macronix International Co., Ltd. Phase change memory cell with vacuum spacer
US7423300B2 (en) * 2006-05-24 2008-09-09 Macronix International Co., Ltd. Single-mask phase change memory element
US7696506B2 (en) * 2006-06-27 2010-04-13 Macronix International Co., Ltd. Memory cell with memory material insulation and manufacturing method
US7785920B2 (en) 2006-07-12 2010-08-31 Macronix International Co., Ltd. Method for making a pillar-type phase change memory element
US7772581B2 (en) 2006-09-11 2010-08-10 Macronix International Co., Ltd. Memory device having wide area phase change element and small electrode contact area
US7504653B2 (en) 2006-10-04 2009-03-17 Macronix International Co., Ltd. Memory cell device with circumferentially-extending memory element
US7863655B2 (en) 2006-10-24 2011-01-04 Macronix International Co., Ltd. Phase change memory cells with dual access devices
US7476587B2 (en) 2006-12-06 2009-01-13 Macronix International Co., Ltd. Method for making a self-converged memory material element for memory cell
US7903447B2 (en) 2006-12-13 2011-03-08 Macronix International Co., Ltd. Method, apparatus and computer program product for read before programming process on programmable resistive memory cell
US7718989B2 (en) 2006-12-28 2010-05-18 Macronix International Co., Ltd. Resistor random access memory cell device
US7619311B2 (en) 2007-02-02 2009-11-17 Macronix International Co., Ltd. Memory cell device with coplanar electrode surface and method
US7884343B2 (en) 2007-02-14 2011-02-08 Macronix International Co., Ltd. Phase change memory cell with filled sidewall memory element and method for fabricating the same
US7956344B2 (en) 2007-02-27 2011-06-07 Macronix International Co., Ltd. Memory cell with memory element contacting ring-shaped upper end of bottom electrode
US7786461B2 (en) * 2007-04-03 2010-08-31 Macronix International Co., Ltd. Memory structure with reduced-size memory element between memory material portions
US8610098B2 (en) 2007-04-06 2013-12-17 Macronix International Co., Ltd. Phase change memory bridge cell with diode isolation device
WO2008137999A1 (en) * 2007-05-08 2008-11-13 Magsil Corporation Programmable magnetic read only memory (mrom)
US7777215B2 (en) 2007-07-20 2010-08-17 Macronix International Co., Ltd. Resistive memory structure with buffer layer
US7884342B2 (en) 2007-07-31 2011-02-08 Macronix International Co., Ltd. Phase change memory bridge cell
US7729161B2 (en) * 2007-08-02 2010-06-01 Macronix International Co., Ltd. Phase change memory with dual word lines and source lines and method of operating same
US8178386B2 (en) 2007-09-14 2012-05-15 Macronix International Co., Ltd. Phase change memory cell array with self-converged bottom electrode and method for manufacturing
US7642125B2 (en) 2007-09-14 2010-01-05 Macronix International Co., Ltd. Phase change memory cell in via array with self-aligned, self-converged bottom electrode and method for manufacturing
US7919766B2 (en) 2007-10-22 2011-04-05 Macronix International Co., Ltd. Method for making self aligning pillar memory cell device
US7646631B2 (en) 2007-12-07 2010-01-12 Macronix International Co., Ltd. Phase change memory cell having interface structures with essentially equal thermal impedances and manufacturing methods
US7879643B2 (en) 2008-01-18 2011-02-01 Macronix International Co., Ltd. Memory cell with memory element contacting an inverted T-shaped bottom electrode
US7879645B2 (en) 2008-01-28 2011-02-01 Macronix International Co., Ltd. Fill-in etching free pore device
US8158965B2 (en) 2008-02-05 2012-04-17 Macronix International Co., Ltd. Heating center PCRAM structure and methods for making
US8084842B2 (en) 2008-03-25 2011-12-27 Macronix International Co., Ltd. Thermally stabilized electrode structure
US8030634B2 (en) 2008-03-31 2011-10-04 Macronix International Co., Ltd. Memory array with diode driver and method for fabricating the same
US7825398B2 (en) 2008-04-07 2010-11-02 Macronix International Co., Ltd. Memory cell having improved mechanical stability
US7791057B2 (en) 2008-04-22 2010-09-07 Macronix International Co., Ltd. Memory cell having a buried phase change region and method for fabricating the same
US8077505B2 (en) 2008-05-07 2011-12-13 Macronix International Co., Ltd. Bipolar switching of phase change device
US7701750B2 (en) 2008-05-08 2010-04-20 Macronix International Co., Ltd. Phase change device having two or more substantial amorphous regions in high resistance state
US8415651B2 (en) 2008-06-12 2013-04-09 Macronix International Co., Ltd. Phase change memory cell having top and bottom sidewall contacts
US8134857B2 (en) 2008-06-27 2012-03-13 Macronix International Co., Ltd. Methods for high speed reading operation of phase change memory and device employing same
US7932506B2 (en) 2008-07-22 2011-04-26 Macronix International Co., Ltd. Fully self-aligned pore-type memory cell having diode access device
US7903457B2 (en) 2008-08-19 2011-03-08 Macronix International Co., Ltd. Multiple phase change materials in an integrated circuit for system on a chip application
US7719913B2 (en) 2008-09-12 2010-05-18 Macronix International Co., Ltd. Sensing circuit for PCRAM applications
US8324605B2 (en) 2008-10-02 2012-12-04 Macronix International Co., Ltd. Dielectric mesh isolated phase change structure for phase change memory
US7897954B2 (en) 2008-10-10 2011-03-01 Macronix International Co., Ltd. Dielectric-sandwiched pillar memory device
US8036014B2 (en) * 2008-11-06 2011-10-11 Macronix International Co., Ltd. Phase change memory program method without over-reset
US8664689B2 (en) 2008-11-07 2014-03-04 Macronix International Co., Ltd. Memory cell access device having a pn-junction with polycrystalline plug and single-crystal semiconductor regions
US8907316B2 (en) 2008-11-07 2014-12-09 Macronix International Co., Ltd. Memory cell access device having a pn-junction with polycrystalline and single crystal semiconductor regions
US7869270B2 (en) 2008-12-29 2011-01-11 Macronix International Co., Ltd. Set algorithm for phase change memory cell
US8089137B2 (en) 2009-01-07 2012-01-03 Macronix International Co., Ltd. Integrated circuit memory with single crystal silicon on silicide driver and manufacturing method
US8107283B2 (en) 2009-01-12 2012-01-31 Macronix International Co., Ltd. Method for setting PCRAM devices
US8030635B2 (en) 2009-01-13 2011-10-04 Macronix International Co., Ltd. Polysilicon plug bipolar transistor for phase change memory
US8064247B2 (en) 2009-01-14 2011-11-22 Macronix International Co., Ltd. Rewritable memory device based on segregation/re-absorption
US8933536B2 (en) 2009-01-22 2015-01-13 Macronix International Co., Ltd. Polysilicon pillar bipolar transistor with self-aligned memory element
US8084760B2 (en) 2009-04-20 2011-12-27 Macronix International Co., Ltd. Ring-shaped electrode and manufacturing method for same
US8173987B2 (en) 2009-04-27 2012-05-08 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
US8097871B2 (en) 2009-04-30 2012-01-17 Macronix International Co., Ltd. Low operational current phase change memory structures
US7933139B2 (en) 2009-05-15 2011-04-26 Macronix International Co., Ltd. One-transistor, one-resistor, one-capacitor phase change memory
US7968876B2 (en) 2009-05-22 2011-06-28 Macronix International Co., Ltd. Phase change memory cell having vertical channel access transistor
US8350316B2 (en) 2009-05-22 2013-01-08 Macronix International Co., Ltd. Phase change memory cells having vertical channel access transistor and memory plane
US8809829B2 (en) 2009-06-15 2014-08-19 Macronix International Co., Ltd. Phase change memory having stabilized microstructure and manufacturing method
US8406033B2 (en) 2009-06-22 2013-03-26 Macronix International Co., Ltd. Memory device and method for sensing and fixing margin cells
US8238149B2 (en) 2009-06-25 2012-08-07 Macronix International Co., Ltd. Methods and apparatus for reducing defect bits in phase change memory
US8363463B2 (en) 2009-06-25 2013-01-29 Macronix International Co., Ltd. Phase change memory having one or more non-constant doping profiles
US7894254B2 (en) 2009-07-15 2011-02-22 Macronix International Co., Ltd. Refresh circuitry for phase change memory
US8110822B2 (en) 2009-07-15 2012-02-07 Macronix International Co., Ltd. Thermal protect PCRAM structure and methods for making
US8198619B2 (en) 2009-07-15 2012-06-12 Macronix International Co., Ltd. Phase change memory cell structure
US8064248B2 (en) 2009-09-17 2011-11-22 Macronix International Co., Ltd. 2T2R-1T1R mix mode phase change memory array
US8178387B2 (en) 2009-10-23 2012-05-15 Macronix International Co., Ltd. Methods for reducing recrystallization time for a phase change material
US8729521B2 (en) 2010-05-12 2014-05-20 Macronix International Co., Ltd. Self aligned fin-type programmable memory cell
US8310864B2 (en) 2010-06-15 2012-11-13 Macronix International Co., Ltd. Self-aligned bit line under word line memory array
US8395935B2 (en) 2010-10-06 2013-03-12 Macronix International Co., Ltd. Cross-point self-aligned reduced cell size phase change memory
US8497705B2 (en) 2010-11-09 2013-07-30 Macronix International Co., Ltd. Phase change device for interconnection of programmable logic device
US8467238B2 (en) 2010-11-15 2013-06-18 Macronix International Co., Ltd. Dynamic pulse operation for phase change memory
US8416613B1 (en) * 2011-04-27 2013-04-09 The United States Of America As Represented By The Secretary Of The Navy Magnetoresistive bridge nonvolatile memory device
US8987700B2 (en) 2011-12-02 2015-03-24 Macronix International Co., Ltd. Thermally confined electrode for programmable resistance memory
TWI549229B (zh) 2014-01-24 2016-09-11 旺宏電子股份有限公司 應用於系統單晶片之記憶體裝置內的多相變化材料
US9559113B2 (en) 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
US9461094B2 (en) * 2014-07-17 2016-10-04 Qualcomm Incorporated Switching film structure for magnetic random access memory (MRAM) cell
US9672906B2 (en) 2015-06-19 2017-06-06 Macronix International Co., Ltd. Phase change memory with inter-granular switching
CN110827897B (zh) * 2019-09-17 2021-10-01 华中科技大学 忆阻器的防过写电路及方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5477482A (en) * 1993-10-01 1995-12-19 The United States Of America As Represented By The Secretary Of The Navy Ultra high density, non-volatile ferromagnetic random access memory
US5734606A (en) * 1996-12-13 1998-03-31 Motorola, Inc. Multi-piece cell and a MRAM array including the cell
US6269027B1 (en) * 1998-04-14 2001-07-31 Honeywell, Inc. Non-volatile storage latch
US6391483B1 (en) * 1999-03-30 2002-05-21 Carnegie Mellon University Magnetic device and method of forming same
JP2001084758A (ja) * 1999-09-17 2001-03-30 Fujitsu Ltd 強磁性トンネル接合ランダムアクセスメモリ、スピンバルブランダムアクセスメモリ、単一強磁性膜ランダムアクセスメモリ、およびこれらをつかったメモリセルアレイ
KR100366702B1 (ko) * 2000-02-03 2003-01-08 삼성전자 주식회사 쓰기 및 읽기 회로를 갖는 자기 터널 접합 소자를 이용한자기 랜덤 액세스 메모리
JP2002124717A (ja) * 2000-10-18 2002-04-26 Canon Inc 磁気抵抗効果素子及びその製造方法並びにその磁気抵抗効果素子を用いた磁気薄膜メモリ
DE10062570C1 (de) * 2000-12-15 2002-06-13 Infineon Technologies Ag Schaltungsanordnung zur Steuerung von Schreib- und Lesevorgängen in einer magnetoresistiven Speicheranordnung (MRAM)
US6522579B2 (en) * 2001-01-24 2003-02-18 Infineon Technologies, Ag Non-orthogonal MRAM device
JP2002299584A (ja) * 2001-04-03 2002-10-11 Mitsubishi Electric Corp 磁気ランダムアクセスメモリ装置および半導体装置
JP4032747B2 (ja) * 2002-01-10 2008-01-16 三菱電機株式会社 磁気記憶装置
KR100434958B1 (ko) * 2002-05-24 2004-06-11 주식회사 하이닉스반도체 마그네틱 램

Also Published As

Publication number Publication date
DE602004020186D1 (de) 2009-05-07
CN1745429A (zh) 2006-03-08
US20060087879A1 (en) 2006-04-27
EP1593126A1 (en) 2005-11-09
EP1593126B1 (en) 2009-03-25
WO2004068498A1 (en) 2004-08-12
JP2006518937A (ja) 2006-08-17
TW200502962A (en) 2005-01-16
KR101009891B1 (ko) 2011-01-20
CN100505086C (zh) 2009-06-24
ATE426898T1 (de) 2009-04-15
KR20050095914A (ko) 2005-10-04
JP4932471B2 (ja) 2012-05-16
US7277317B2 (en) 2007-10-02

Similar Documents

Publication Publication Date Title
TWI323890B (en) Mram architecture for low power consumption and high selectivity
JP4658102B2 (ja) 磁気的に軟らかい基準層を有する磁気抵抗素子のための読出し方法
JP4226295B2 (ja) 磁気的に軟らかい基準層を有する磁気抵抗素子
US7154773B2 (en) MRAM cell with domain wall switching and field select
JP2008518439A (ja) 角度依存選択性を用いる「スピントランスファ型」mram
JP2007518216A (ja) 磁気トンネル接合用の分離書込みおよび読出しアクセスアーキテクチャ
US6385083B1 (en) MRAM device including offset conductors
US20140252438A1 (en) Three-Dimensional Magnetic Random Access Memory With High Speed Writing
EP1573742A2 (en) Magnetoresistive memory cell array and mram memory comprising such array
JP5299643B2 (ja) 磁気ランダムアクセスメモリ
JP2005526351A (ja) 読み出し信号が最大で且つ電磁妨害を低減するmramセルおよびアレイ構造
US6873542B2 (en) Antiferromagnetically coupled bi-layer sensor for magnetic random access memory
JP2005101605A (ja) Mramのための熱支援型切換えアレイ構成
EP2672488B1 (en) MRAM element having improved data retention and low writing temperature
EP1568040B1 (en) Method and device for improved magnetic field generation during a write operation of a magnetoresistive memory device
US8519495B2 (en) Single line MRAM
JP2003188359A (ja) 磁気的に軟らかい合成フェリ磁性体基準層を含む磁気抵抗素子
KR100952919B1 (ko) 수직 자화 터널 접합을 이용한 고용량 엠램
JP4492052B2 (ja) 磁気記憶セルおよび磁気メモリデバイス
KR20050085158A (ko) 자기 저항 메모리 셀 어레이, 그의 기록 방법과 제조 방법및 비휘발성 메모리
US9093139B2 (en) Counterbalanced-switch MRAM
JP2004235641A (ja) 磁気メモリセル