JP5040262B2 - リダンダンシ演算方法及び装置並びにメモリ試験装置 - Google Patents
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Description
不良セル数>L×Yアドレス数+M×Xアドレス数−L×M ……(1)
ここで、上記(1)式中の変数LはXスペアライン101の本数であり、変数MはYスペアライン102の本数である。尚、代替されるXスペアライン101及びYスペアライン102の交差部分には2つの予備セルが存在することになるが、この交差部分により代替することができる不良セルは1つのみである。このため、上記(1)式右辺3項により、Xスペアライン101及びYスペアライン102の交差部分の数が減じられている。
この発明によると、メモリデバイスが備える複数のメモリセルに含まれる不良セルが特定され、特定された一の不良セルと行アドレス又は列アドレスが同一である他の不良セルについて予備セルへの代替を示す確定フラグが設定されているか否かが判定され、確定フラグが設定されていないと判定された場合には、特定された一の不良セルについて確定フラグが設定される。
また、本発明のリダンダンシ演算方法は、少なくとも前記第1ステップにより前記複数のメモリセルに含まれる不良セルの全てが特定されるまで、前記第1ステップから前記第3ステップまでを順に繰り返すことを特徴としている。
また、本発明のリダンダンシ演算方法は、前記第1ステップが、予め前記メモリデバイスの試験を行って得られたフェイル情報(FD)を用いて前記複数のメモリセルに含まれる前記一の不良セルを特定するステップであることを特徴としている。
また、本発明のリダンダンシ演算方法は、前記第2ステップが、前回以前に行われた前記第1ステップによって特定された不良セルのうち、今回行われた前記第1ステップによって特定された前記一の不良セルと行アドレス又は列アドレスが同一であるものを前記他の不良セルとして、前記確定フラグが設定されているか否かを判定することを特徴としている。
更に、本発明のリダンダンシ演算方法は、前記第3ステップで設定された前記確定フラグの総数が、前記スペアラインの総数よりも多い場合には、前記メモリデバイスの不良救済を行う上で必要なデータの作成処理を省略することを特徴としている。
上記課題を解決するために、本発明のリダンダンシ演算装置は、行アドレス及び列アドレスからなる二次元アドレスにより個々のメモリセルが特定される複数のメモリセルと、複数の予備セルからなる複数のスペアラインとを備えるメモリデバイス(30)の不良救済を行う上で必要なデータを作成するリダンダンシ演算装置(16)において、前記複数のメモリセルに含まれる不良セルに関する不良セル情報を記憶する記憶部(21)と、前記記憶部に記憶された一の不良セルと行アドレス又は列アドレスが同一である他の不良セルについて前記予備セルへの代替を示す確定フラグが設定されていない場合に、前記一の不良セルについての前記不良セル情報として前記確定フラグを設定する処理部(24)とを備えることを特徴としている。
この発明によると、記憶部に記憶された一の不良セルと行アドレス又は列アドレスが同一である他の不良セルについて予備セルへの代替を示す確定フラグが設定されていない場合に、一の不良セルについての不良セル情報として確定フラグが設定される。
また、本発明のリダンダンシ演算装置は、前記不良セル情報が、前記確定フラグに加えて、少なくとも前記不良セルの行アドレス及び列アドレスを含むことを特徴としている。
また、本発明のリダンダンシ演算装置は、前記処理部が、前記記憶部に記憶された前記確定フラグの総数が、前記スペアラインの総数よりも多い場合には、前記メモリデバイスの不良救済を行う上で必要なデータの作成処理を省略することを特徴としている。
更に、本発明のリダンダンシ演算装置は、メモリデバイス(30)のパス/フェイルを示すフェイル情報(FD)を格納するフェイルメモリ(15)を有するメモリ試験装置(1)において、前記フェイルメモリに格納された前記フェイル情報を用いて前記メモリデバイスの不良救済を行う上で必要なデータを作成する上記のリダンダンシ演算装置を備えることを特徴としている。
15 フェイルメモリ
16 リダンダンシ演算装置
21 フェイルバッファ
24 処理部
30 DUT
FD フェイルデータ
Claims (9)
- 行アドレス及び列アドレスからなる二次元アドレスにより個々のメモリセルが特定される複数のメモリセルと、複数の予備セルからなる複数のスペアラインとを備えるメモリデバイスの不良救済を行う上で必要なデータを作成するリダンダンシ演算方法において、
前記複数のメモリセルに含まれる一の不良セルを特定する第1ステップと、
前記第1ステップで特定された前記一の不良セルと行アドレス又は列アドレスが同一である他の不良セルについて、前記予備セルへの代替を示す確定フラグが設定されているか否かを判定する第2ステップと、
前記第2ステップで前記確定フラグが設定されていないと判定された場合には、前記第1ステップで特定された前記一の不良セルについて前記確定フラグを設定する第3ステップと
を有することを特徴とするリダンダンシ演算方法。 - 少なくとも前記第1ステップにより前記複数のメモリセルに含まれる不良セルの全てが特定されるまで、前記第1ステップから前記第3ステップまでを順に繰り返すことを特徴とする請求項1記載のリダンダンシ演算方法。
- 前記第1ステップは、予め前記メモリデバイスの試験を行って得られたフェイル情報を用いて前記複数のメモリセルに含まれる前記一の不良セルを特定するステップであることを特徴とする請求項2記載のリダンダンシ演算方法。
- 前記第2ステップは、前回以前に行われた前記第1ステップによって特定された不良セルのうち、今回行われた前記第1ステップによって特定された前記一の不良セルと行アドレス又は列アドレスが同一であるものを前記他の不良セルとして、前記確定フラグが設定されているか否かを判定することを特徴とする請求項2又は請求項3記載のリダンダンシ演算方法。
- 前記第3ステップで設定された前記確定フラグの総数が、前記スペアラインの総数よりも多い場合には、前記メモリデバイスの不良救済を行う上で必要なデータの作成処理を省略することを特徴とする請求項2から請求項4の何れか一項に記載のリダンダンシ演算方法。
- 行アドレス及び列アドレスからなる二次元アドレスにより個々のメモリセルが特定される複数のメモリセルと、複数の予備セルからなる複数のスペアラインとを備えるメモリデバイスの不良救済を行う上で必要なデータを作成するリダンダンシ演算装置において、
前記複数のメモリセルに含まれる不良セルに関する不良セル情報を記憶する記憶部と、
前記記憶部に記憶された一の不良セルと行アドレス又は列アドレスが同一である他の不良セルについて前記予備セルへの代替を示す確定フラグが設定されていない場合に、前記一の不良セルについての前記不良セル情報として前記確定フラグを設定する処理部と
を備えることを特徴とするリダンダンシ演算装置。 - 前記不良セル情報は、前記確定フラグに加えて、少なくとも前記不良セルの行アドレス及び列アドレスを含むことを特徴とする請求項6記載のリダンダンシ演算装置。
- 前記処理部は、前記記憶部に記憶された前記確定フラグの総数が、前記スペアラインの総数よりも多い場合には、前記メモリデバイスの不良救済を行う上で必要なデータの作成処理を省略することを特徴とする請求項6又は請求項7記載のリダンダンシ演算装置。
- メモリデバイスのパス/フェイルを示すフェイル情報を格納するフェイルメモリを有するメモリ試験装置において、
前記フェイルメモリに格納された前記フェイル情報を用いて前記メモリデバイスの不良救済を行う上で必要なデータを作成する請求項6から請求項8の何れか一項に記載のリダンダンシ演算装置を備えることを特徴とするメモリ試験装置。
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