JPH01263751A - Ｆｉｆｏメモリの監視制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル通信装置に用いられるＦＩＦＯメモ
リの監視制御方式に係９．特に、ＦＩＦＯメモリの誤動
作を的確に検出し迅速に正常動作に復帰せしめるのに好
適なＦＩＦＯメモリの監視制御方式に関する。

〔従来の技術〕

従来のＦＩＦＯメモリの監視制御方式については、「デ
ィジタル通信技術」（田中公男著、　１９８６年３月２
５日、東海大学出版金利（９５頁））に記載されている
ようなものがある。上記、公知文献におけるエラステイ
クストア（ＥＳ）は、ＦＩＦＯメモリの１種であり、書
き込むべき内部のメモリセルの先頭を指定する信号ＷＲ
（書き込みリセット信号）と読み出す内部のメモーリセ
ルの先頭を指定する信号ＲＲ（読み出しリセット信号）
を周期的に外部から強制的に加える事によって、所定の
タイミンクに所定のデータを読み出せるように制御して
いる。これを第３図を使用して説明する。

第３因に示すエラステ１ツクストア（ＥＳ）は。

データを記憶するメモリセル１０と、書き込みアドレス
ポインタ１１と、読み出しアドレスポインタ１２とから
なる。メモリセル１０は６個々のセルをアクセスするた
めのアドレス線が２系統張シ渡されており、データを書
き込むセルを指定する為、および読み出すセルを指定す
る為に各々１系統ずつ用いられる。書き込みアドレスの
指定用の線（ＷＡ　）　ｌは１き退入アドレスポインタ
１１に接続され、また。

読み出しアドレスの指定用の線（ＲＡ　）は読み出しア
ドレスポインタ１２に接続される。書き込みアドレスポ
インタ１１には、書き込みクロック（ＷＣ）と書き込み
リセット信号（ＷＲ）が入力し、書き込み、アドレスポ
インタ１１はクロックＷＣＫよって歩進すると共に、リ
セット信号ＷＲの入力によってタイミングをとって′０
″にリセットされる。同様に。

読み出しアドレスポインタ１２についても、読み出しク
ロック（ＲＣ）と読み出しリセット信号（ＲＲ）が入力
し、クロックＲＣによって歩進すると共にリセット信号
ＲＲの入力によって＠Ｏ″にリセットされる。

この従来例においては、書き込みデータの特定位相部分
において、書き込みリセット信号（ＷＲ）を加えてその
後のデータ系列のメモリセル１０への書き込み位置をア
ドレス先頭からと指定し、読み出しに際しては、データ
特定位相部分の読み出しを行５タイミングにて読み出し
、リセット信号（ＲＲ）を加えてメモリセル１０のアド
レス先頭部分】から順次読み出して行（、このとき、リ
セット信号ＷＲ１およびＲＲの印加は予め定めた周期に
て実行し、出力データＤｏが正しいタイミングで出力さ
れたか否かについては特に監視していない。

〔発明が解決しようとする課題〕

上記従来技術は、ＦＩＦＯメモリ外部から印加したリセ
ット信号がＦＩＦＯメモリ内部のメモリセルを指定する
アドレスポインタを初期化できないような故障が発生し
た場合には、その事に起因するＦＩＦＯメモリからの出
力データの位相ズレ等の誤動作を検出する事ができない
という問題点がある。

本発明の目的は、ＦＩＦＯメモリの誤動作の原因の如何
に拘らず、ＦＩＦＯメモリの誤動作を的確に検出し得る
ＦＩＦＯメモリの監視制御方式を提供する事にある。

〔課題を解決するための手段〕

上記目的は、ＦＩＦＯメモリの入力信号の特定位相部分
に垂直パリティ則に違反する信号を挿入し、読み出し側
では、前記特定位相部分のデータが読み出されるタイミ
ングに於て垂直パリティ則の違反が未検出の場合にＦＩ
ＦＯメモリの動作位相がズレたものと判定し、前記タイ
ミング以外では垂直パリティ則の違反を検出した場合に
ＦＩＦＯメモリでビットエラーが発生したものと判定す
る事により、達成される。

〔作用〕

ＦＩＦＯメモリの動作位相を監視する特定位相部分に、
その他の部分と異なるパリティ則に従うビット、すなわ
ち、パリティ則に違反するビットを付加してＦＩＦＯメ
モリに書き込む事により。

該当のデータが特定位相部分のものである事を示す事が
できる。読み出し側に於ては、予め定めたタイミングで
ＦＩＦＯメモリからデータを読み出し、前記の特定位相
部分のデータが読み出されるべきタイミングに於てＦＩ
ＦＯメモリからの出力データが正しいならば、書き込み
側で付加したパリティ則に違反した信号を検出する事に
なる。逆に、動作位相がズレて特定位相部分以外のデー
タが読み出されたならば、パリティ則に合致する信号を
検出する事になり、動作位相のズレな判定する事が可能
である。前記、特定位相部分以外の動作については、公
知の技術である垂直パリティによるビットエラーの検出
と全く同様である０以上の作用のうち、動作位相のズレ
の検出の場合は。

ＦＩＦＯメモリからの出力データの異常によシ動作位相
のズレな判定する事になるので、動作異常の原因の如何
に関係しない。

なお、前記特定位相部分のデータでビットエラーが発生
した場合には、該データがパリティ則に合撤する信号に
変化し、ａみ出し側に於てＦＩＦＯメモリの動作位相の
ズレと誤判定する可能性がある。この様な事象が確率的
に問題となる場合には。

保護手段によって前記パリティ則に違反する信号が検出
タイミングに於て１回連続して未検出のときに動作位相
のズレと判定する事により誤判定確率を低減させる事が
できる。

〔実施例〕

以下１本発明の一実施例を図面を参照して説明する。

第１図は１本発明の一実施例に係るＦＩＦＯメモリ監視
制御装置のブロック構成図である。本実施例の監視制御
装置は、ＦＩＦＯメモリ１．パリティ発生回路２．書き
込みタイミング発生回路３゜パリティチエツク回路４．
読み出しタイミング発生回路５．リセット制御回路６．
および論理積（ＡＮＤ）ゲート７．８より構成されてい
る。各ブロック間の接続を説明すると、まず入力データ
は。

パリティ発生回路２およびＦＩＦＯメモリ１の入力ボー
トＤＩＨに入力する。またパリティ発生回路２は、書き
込み発生回路３からパリティ則違反の信号を挿入する為
のタイミング信号（ＣＲＶＩ　ＮＳ　）を受信する共に
、ＦＩＦＯメモリ１に対しパリティビット信号を送出す
る。ＦＩＦＯメモリ１の出カポ−）ＤＯＵＴからは、パ
リティビット信号を除（信号が出力データとして外部に
出力され、また。

パリティビット信号を含む全信号がパリティチエツク回
路４に入力する。パリティチエツク回路４からはパリテ
ィのチエツク結果を示す信号を、ＡＮＤゲート７および
８に対して出力する。書き込みタイミング発生回路３は
、ＦＩＦＯメモリ１の書き込みクロックおよび書き込み
側動作のリセットタイミング信号を、各々、ＦＩＦＯメ
モリ１およびリセット制御回路６に対して送出する。ま
た、読み出しタイミング発生回路５は、読み出しクロッ
。

りおよび読み出し側動作のリセットタイミング信号およ
びパリティ則違反の検出タイミング信号（ＣＲＶＤＥＴ
）ｌ各々、Ｆ工ＦＯメモリ１およびリセット制御回路６
およびＡＮＤゲート７．８に対して送出する。ＡＮＤゲ
ート７はビットエラーの発生を示す信号を外部に送出し
、また、ＡＮＤゲート８は動作位相のズレの検出を示す
信号を外部およびリセット制御回路６に対して送出する
。

さらにリセット制御回路６は、ＦＩＦＯメモリ１に対し
てリセット制御信号を送出する。

次に、第２図を用いて第１図の監視制御装置の動作につ
いて説明する。まず、入力データはパリティ発生回路２
に入力する。また、パリティ発生回路２は、書き込みタ
イミング発生回路３から入力データのり、に同期してＣ
ＲＶＩＮＳ信号を受信し。

レベルが１Ｌ″のときには先の入力データに対して奇数
パリティ（ＯＤＤ）則に従ラビットを生成し。

レベルが１Ｈ”のときＫは偶数パリティ（ＥＶＥＮ）則
に従うビットを生成する。これらの奇数パリティ則また
は偶数パリティ則に従うパリティビット信号は、先の入
力データと共にＦＩＦＯメモリ１に入力し、書き込みク
ロック信号（ＷＣＫ）Ｋよってメモリセルに書き込まれ
る。

これに対し読み出し側に於ては、読み出しタイミング発
生回路５で発生させた読み出しクロック（ＲＣＫ）を受
けてＦＩＦＯメモリ１から読み出されたデータは、書き
込み側で付加したパリティビットを含めパリティチエツ
ク回路４に入力する。パリティチエツク回路４に於ては
、パリティが奇数または偶数であるかをチエツクし、奇
数である場合にはＡＮＤゲート７および８に対し＠Ｌ″
レベルの信号を送出し、また、偶数である場合には′Ｈ
”レベルの信号を送出する。読み出しタイミング発生回
路５では、先のクロックＲＣＫを発生すると共に、デー
タＤ、が読み出されるべきタイミング。

すなわち、書き込み側で付加した偶数パリティが読み出
し側で検出されるタイミング信号（ＣＲＶＤＥＴ）を発
生させ、その時点に於てＡＮＤゲート７および８に対し
用”レベルの信号を出方する。ここでＦＩＦＯメモリ１
が正しい動作位相で動作し、！み出しタイミング発生回
路５で規定した通りのタイミングでデータＤ、が読み出
された場合には、偶数パリティが検出されるのくＡＮＤ
ゲート８からは位相ズレ未検出を示す°Ｌ′″レベルの
信号が出方される。それに対し、Ｄｏ以外の信号が読み
出された場合には、奇数パリティが検出されるのでＡＮ
Ｄゲート８からは位相ズレの検出を示す用”レベルの信
号が出力される０次に、前記のタイミング信号ＣＲＶＤ
ＥＴ　が＠Ｌ”レベルのタイミング、すなわち。

ｎｏ以外のデータが読み出されるタイミングに於ては、
パリティチエツク回路４からの出力信号はそのままビッ
トエラーの有無を示す、書き込み側に於てはデータＤ、
以外では奇数パリティを付加しており、読み出し側に於
て偶数パリティが検出され・場合にはビットエラーが発
生したものと判定するｌ（事ができる。この点について
は公知の技術である。・なお、第１図におけるリセット
制御回路６は、　　。

ＦＩＦＯメモリ１の動作位相のズレが検出されＡＮＤ。

ゲート８から′″Ｈ”レベルの信号を受信した場合だ。

書き込みタイミング発生回路３および読み出し夕。

イミ／グ発生回路５から受けるタイミング信号にあわせ
て、ＦＩＦＯメモリ１に対して読み出し動作および書き
込み動作のリセット信号を送出し。

データの読み出し位相の立て直しを行う。

以上の様に本実施例に於ては、データＤＯの読み出しタ
イミングにおけるパリティチエツクによってＦＩＦＯメ
モリ１の動作位相のズレを監視し。

その他のデータ部分に於ては同一のパリティチエツクに
よってビットエラーの検出を行う事が可能である０％に
、動作位相のズレの検出に於ては、書き込み側で付加し
た垂直パリティそのものを読み出し側に於てチエツクし
ているので、ＦＩＦＯメモリがいかなる原因によって動
作位相のズレな発生させても、その動作位相のズレな検
出する事ができる。

また１本実施例に於ては、動作位相のズレな監視する部
分く偶数パリティ、その他のビットエラーを監視する部
分に奇数パリティを付加したが、原理的には各々その逆
のパリティを付加しても同様の効果を得る事ができる。

従って、公知の技術である垂直パリティのチエツクによ
るビットエラーの検出を行う区間のパリティ則を主に考
えると。

動作位相のズレな検出するための信号はパリティ則の違
反の信号と言い表す事ができる。

尚１本実施例では、ＡＮＤゲート８からの出力をそのま
ま位相ズレ検出信号とし【扱っているが。

ＡＮＤＮ−ゲート段に例えばカウンタを設け。

ＡＮＤゲート８からの出力信号つまり垂直パリティ則の
違反の未検出がｎ（ｎ：２以上の整数）回以上連続した
場合に上記カウンタから位相ズレ検出信号を出力させる
ようにしてもよいことはいうまでもない。

〔発明の効果〕

本発明によれば、ＦＩＦＯメモリの誤動作の原因如何Ｋ
かかわシ無（動作位相ズレ及びビットエラーからなる誤
動作を検出できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るＦＩＦＯメモリ監視制
御装置のブロック構成図、第２図は第１図に示すＦＩＦ
Ｏメモリ監視制御装置の動作を説明するタイミングチャ
ート、第３図は従来技術に係るエラスティックストアの
構成図である。 １・・・ＦＩＦＯメモリ、　　２・・・パリティ発生回
路。 ３・・・書き込みタイミング発生回路。 ４・・・パリティチエツク回路。 ５・・・読み出しタイミング発生回路。 ６・・・リセット制御回路、７，８・・・ＡＮＤゲート
。 代理人弁理士　小　川　勝　男１

Claims (1)

1. 【特許請求の範囲】 １、ＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ
   ）メモリのビットエラーを検出するために垂直パリテイ
   ビットを付加するＦＩＦＯメモリの監視制御方式におい
   て、ＦＩＦＯメモリの入力信号の特定位相部分に前記垂
   直パリテイのパリテイ則に違反する信号を挿入し、読み
   出し側では、前記特定位相部分のデータが読み出される
   タイミングにて垂直パリテイ則の違反が未検出の場合に
   ＦＩＦＯメモリの動作位相がズレたものと判定し、前記
   タイミング以外では垂直パリテイ則の違反を検出した場
   合にＦＩＦＯメモリでビットエラーが発生したものと判
   定する事を特徴とするＦＩＦＯメモリの監視制御方式。 ２、請求項１において、前記垂直パリテイ則の違反の未
   検出がｎ（ｎ：２以上の整数）回以上連続した場合に動
   作位相がズレたものと判定することを特徴とするＦＩＦ
   Ｏメモリの監視制御方式。