JPH01263751A - Fifoメモリの監視制御方式 - Google Patents
Fifoメモリの監視制御方式Info
- Publication number
- JPH01263751A JPH01263751A JP63091315A JP9131588A JPH01263751A JP H01263751 A JPH01263751 A JP H01263751A JP 63091315 A JP63091315 A JP 63091315A JP 9131588 A JP9131588 A JP 9131588A JP H01263751 A JPH01263751 A JP H01263751A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- fifo memory
- signal
- read
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012544 monitoring process Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 7
- 230000007257 malfunction Effects 0.000 abstract description 8
- 238000001514 detection method Methods 0.000 description 8
- 230000010363 phase shift Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 241000283973 Oryctolagus cuniculus Species 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル通信装置に用いられるFIFOメモ
リの監視制御方式に係9.特に、FIFOメモリの誤動
作を的確に検出し迅速に正常動作に復帰せしめるのに好
適なFIFOメモリの監視制御方式に関する。
リの監視制御方式に係9.特に、FIFOメモリの誤動
作を的確に検出し迅速に正常動作に復帰せしめるのに好
適なFIFOメモリの監視制御方式に関する。
従来のFIFOメモリの監視制御方式については、「デ
ィジタル通信技術」(田中公男著、 1986年3月2
5日、東海大学出版金利(95頁))に記載されている
ようなものがある。上記、公知文献におけるエラステイ
クストア(ES)は、FIFOメモリの1種であり、書
き込むべき内部のメモリセルの先頭を指定する信号WR
(書き込みリセット信号)と読み出す内部のメモーリセ
ルの先頭を指定する信号RR(読み出しリセット信号)
を周期的に外部から強制的に加える事によって、所定の
タイミンクに所定のデータを読み出せるように制御して
いる。これを第3図を使用して説明する。
ィジタル通信技術」(田中公男著、 1986年3月2
5日、東海大学出版金利(95頁))に記載されている
ようなものがある。上記、公知文献におけるエラステイ
クストア(ES)は、FIFOメモリの1種であり、書
き込むべき内部のメモリセルの先頭を指定する信号WR
(書き込みリセット信号)と読み出す内部のメモーリセ
ルの先頭を指定する信号RR(読み出しリセット信号)
を周期的に外部から強制的に加える事によって、所定の
タイミンクに所定のデータを読み出せるように制御して
いる。これを第3図を使用して説明する。
第3因に示すエラステ1ツクストア(ES)は。
データを記憶するメモリセル10と、書き込みアドレス
ポインタ11と、読み出しアドレスポインタ12とから
なる。メモリセル10は6個々のセルをアクセスするた
めのアドレス線が2系統張シ渡されており、データを書
き込むセルを指定する為、および読み出すセルを指定す
る為に各々1系統ずつ用いられる。書き込みアドレスの
指定用の線(WA ) lは1き退入アドレスポインタ
11に接続され、また。
ポインタ11と、読み出しアドレスポインタ12とから
なる。メモリセル10は6個々のセルをアクセスするた
めのアドレス線が2系統張シ渡されており、データを書
き込むセルを指定する為、および読み出すセルを指定す
る為に各々1系統ずつ用いられる。書き込みアドレスの
指定用の線(WA ) lは1き退入アドレスポインタ
11に接続され、また。
読み出しアドレスの指定用の線(RA )は読み出しア
ドレスポインタ12に接続される。書き込みアドレスポ
インタ11には、書き込みクロック(WC)と書き込み
リセット信号(WR)が入力し、書き込み、アドレスポ
インタ11はクロックWCKよって歩進すると共に、リ
セット信号WRの入力によってタイミングをとって′0
″にリセットされる。同様に。
ドレスポインタ12に接続される。書き込みアドレスポ
インタ11には、書き込みクロック(WC)と書き込み
リセット信号(WR)が入力し、書き込み、アドレスポ
インタ11はクロックWCKよって歩進すると共に、リ
セット信号WRの入力によってタイミングをとって′0
″にリセットされる。同様に。
読み出しアドレスポインタ12についても、読み出しク
ロック(RC)と読み出しリセット信号(RR)が入力
し、クロックRCによって歩進すると共にリセット信号
RRの入力によって@O″にリセットされる。
ロック(RC)と読み出しリセット信号(RR)が入力
し、クロックRCによって歩進すると共にリセット信号
RRの入力によって@O″にリセットされる。
この従来例においては、書き込みデータの特定位相部分
において、書き込みリセット信号(WR)を加えてその
後のデータ系列のメモリセル10への書き込み位置をア
ドレス先頭からと指定し、読み出しに際しては、データ
特定位相部分の読み出しを行5タイミングにて読み出し
、リセット信号(RR)を加えてメモリセル10のアド
レス先頭部分】から順次読み出して行(、このとき、リ
セット信号WR1およびRRの印加は予め定めた周期に
て実行し、出力データDoが正しいタイミングで出力さ
れたか否かについては特に監視していない。
において、書き込みリセット信号(WR)を加えてその
後のデータ系列のメモリセル10への書き込み位置をア
ドレス先頭からと指定し、読み出しに際しては、データ
特定位相部分の読み出しを行5タイミングにて読み出し
、リセット信号(RR)を加えてメモリセル10のアド
レス先頭部分】から順次読み出して行(、このとき、リ
セット信号WR1およびRRの印加は予め定めた周期に
て実行し、出力データDoが正しいタイミングで出力さ
れたか否かについては特に監視していない。
上記従来技術は、FIFOメモリ外部から印加したリセ
ット信号がFIFOメモリ内部のメモリセルを指定する
アドレスポインタを初期化できないような故障が発生し
た場合には、その事に起因するFIFOメモリからの出
力データの位相ズレ等の誤動作を検出する事ができない
という問題点がある。
ット信号がFIFOメモリ内部のメモリセルを指定する
アドレスポインタを初期化できないような故障が発生し
た場合には、その事に起因するFIFOメモリからの出
力データの位相ズレ等の誤動作を検出する事ができない
という問題点がある。
本発明の目的は、FIFOメモリの誤動作の原因の如何
に拘らず、FIFOメモリの誤動作を的確に検出し得る
FIFOメモリの監視制御方式を提供する事にある。
に拘らず、FIFOメモリの誤動作を的確に検出し得る
FIFOメモリの監視制御方式を提供する事にある。
上記目的は、FIFOメモリの入力信号の特定位相部分
に垂直パリティ則に違反する信号を挿入し、読み出し側
では、前記特定位相部分のデータが読み出されるタイミ
ングに於て垂直パリティ則の違反が未検出の場合にFI
FOメモリの動作位相がズレたものと判定し、前記タイ
ミング以外では垂直パリティ則の違反を検出した場合に
FIFOメモリでビットエラーが発生したものと判定す
る事により、達成される。
に垂直パリティ則に違反する信号を挿入し、読み出し側
では、前記特定位相部分のデータが読み出されるタイミ
ングに於て垂直パリティ則の違反が未検出の場合にFI
FOメモリの動作位相がズレたものと判定し、前記タイ
ミング以外では垂直パリティ則の違反を検出した場合に
FIFOメモリでビットエラーが発生したものと判定す
る事により、達成される。
FIFOメモリの動作位相を監視する特定位相部分に、
その他の部分と異なるパリティ則に従うビット、すなわ
ち、パリティ則に違反するビットを付加してFIFOメ
モリに書き込む事により。
その他の部分と異なるパリティ則に従うビット、すなわ
ち、パリティ則に違反するビットを付加してFIFOメ
モリに書き込む事により。
該当のデータが特定位相部分のものである事を示す事が
できる。読み出し側に於ては、予め定めたタイミングで
FIFOメモリからデータを読み出し、前記の特定位相
部分のデータが読み出されるべきタイミングに於てFI
FOメモリからの出力データが正しいならば、書き込み
側で付加したパリティ則に違反した信号を検出する事に
なる。逆に、動作位相がズレて特定位相部分以外のデー
タが読み出されたならば、パリティ則に合致する信号を
検出する事になり、動作位相のズレな判定する事が可能
である。前記、特定位相部分以外の動作については、公
知の技術である垂直パリティによるビットエラーの検出
と全く同様である0以上の作用のうち、動作位相のズレ
の検出の場合は。
できる。読み出し側に於ては、予め定めたタイミングで
FIFOメモリからデータを読み出し、前記の特定位相
部分のデータが読み出されるべきタイミングに於てFI
FOメモリからの出力データが正しいならば、書き込み
側で付加したパリティ則に違反した信号を検出する事に
なる。逆に、動作位相がズレて特定位相部分以外のデー
タが読み出されたならば、パリティ則に合致する信号を
検出する事になり、動作位相のズレな判定する事が可能
である。前記、特定位相部分以外の動作については、公
知の技術である垂直パリティによるビットエラーの検出
と全く同様である0以上の作用のうち、動作位相のズレ
の検出の場合は。
FIFOメモリからの出力データの異常によシ動作位相
のズレな判定する事になるので、動作異常の原因の如何
に関係しない。
のズレな判定する事になるので、動作異常の原因の如何
に関係しない。
なお、前記特定位相部分のデータでビットエラーが発生
した場合には、該データがパリティ則に合撤する信号に
変化し、aみ出し側に於てFIFOメモリの動作位相の
ズレと誤判定する可能性がある。この様な事象が確率的
に問題となる場合には。
した場合には、該データがパリティ則に合撤する信号に
変化し、aみ出し側に於てFIFOメモリの動作位相の
ズレと誤判定する可能性がある。この様な事象が確率的
に問題となる場合には。
保護手段によって前記パリティ則に違反する信号が検出
タイミングに於て1回連続して未検出のときに動作位相
のズレと判定する事により誤判定確率を低減させる事が
できる。
タイミングに於て1回連続して未検出のときに動作位相
のズレと判定する事により誤判定確率を低減させる事が
できる。
以下1本発明の一実施例を図面を参照して説明する。
第1図は1本発明の一実施例に係るFIFOメモリ監視
制御装置のブロック構成図である。本実施例の監視制御
装置は、FIFOメモリ1.パリティ発生回路2.書き
込みタイミング発生回路3゜パリティチエツク回路4.
読み出しタイミング発生回路5.リセット制御回路6.
および論理積(AND)ゲート7.8より構成されてい
る。各ブロック間の接続を説明すると、まず入力データ
は。
制御装置のブロック構成図である。本実施例の監視制御
装置は、FIFOメモリ1.パリティ発生回路2.書き
込みタイミング発生回路3゜パリティチエツク回路4.
読み出しタイミング発生回路5.リセット制御回路6.
および論理積(AND)ゲート7.8より構成されてい
る。各ブロック間の接続を説明すると、まず入力データ
は。
パリティ発生回路2およびFIFOメモリ1の入力ボー
トDIHに入力する。またパリティ発生回路2は、書き
込み発生回路3からパリティ則違反の信号を挿入する為
のタイミング信号(CRVI NS )を受信する共に
、FIFOメモリ1に対しパリティビット信号を送出す
る。FIFOメモリ1の出カポ−)DOUTからは、パ
リティビット信号を除(信号が出力データとして外部に
出力され、また。
トDIHに入力する。またパリティ発生回路2は、書き
込み発生回路3からパリティ則違反の信号を挿入する為
のタイミング信号(CRVI NS )を受信する共に
、FIFOメモリ1に対しパリティビット信号を送出す
る。FIFOメモリ1の出カポ−)DOUTからは、パ
リティビット信号を除(信号が出力データとして外部に
出力され、また。
パリティビット信号を含む全信号がパリティチエツク回
路4に入力する。パリティチエツク回路4からはパリテ
ィのチエツク結果を示す信号を、ANDゲート7および
8に対して出力する。書き込みタイミング発生回路3は
、FIFOメモリ1の書き込みクロックおよび書き込み
側動作のリセットタイミング信号を、各々、FIFOメ
モリ1およびリセット制御回路6に対して送出する。ま
た、読み出しタイミング発生回路5は、読み出しクロッ
。
路4に入力する。パリティチエツク回路4からはパリテ
ィのチエツク結果を示す信号を、ANDゲート7および
8に対して出力する。書き込みタイミング発生回路3は
、FIFOメモリ1の書き込みクロックおよび書き込み
側動作のリセットタイミング信号を、各々、FIFOメ
モリ1およびリセット制御回路6に対して送出する。ま
た、読み出しタイミング発生回路5は、読み出しクロッ
。
りおよび読み出し側動作のリセットタイミング信号およ
びパリティ則違反の検出タイミング信号(CRVDET
)l各々、F工FOメモリ1およびリセット制御回路6
およびANDゲート7.8に対して送出する。ANDゲ
ート7はビットエラーの発生を示す信号を外部に送出し
、また、ANDゲート8は動作位相のズレの検出を示す
信号を外部およびリセット制御回路6に対して送出する
。
びパリティ則違反の検出タイミング信号(CRVDET
)l各々、F工FOメモリ1およびリセット制御回路6
およびANDゲート7.8に対して送出する。ANDゲ
ート7はビットエラーの発生を示す信号を外部に送出し
、また、ANDゲート8は動作位相のズレの検出を示す
信号を外部およびリセット制御回路6に対して送出する
。
さらにリセット制御回路6は、FIFOメモリ1に対し
てリセット制御信号を送出する。
てリセット制御信号を送出する。
次に、第2図を用いて第1図の監視制御装置の動作につ
いて説明する。まず、入力データはパリティ発生回路2
に入力する。また、パリティ発生回路2は、書き込みタ
イミング発生回路3から入力データのり、に同期してC
RVINS信号を受信し。
いて説明する。まず、入力データはパリティ発生回路2
に入力する。また、パリティ発生回路2は、書き込みタ
イミング発生回路3から入力データのり、に同期してC
RVINS信号を受信し。
レベルが1L″のときには先の入力データに対して奇数
パリティ(ODD)則に従ラビットを生成し。
パリティ(ODD)則に従ラビットを生成し。
レベルが1H”のときKは偶数パリティ(EVEN)則
に従うビットを生成する。これらの奇数パリティ則また
は偶数パリティ則に従うパリティビット信号は、先の入
力データと共にFIFOメモリ1に入力し、書き込みク
ロック信号(WCK)Kよってメモリセルに書き込まれ
る。
に従うビットを生成する。これらの奇数パリティ則また
は偶数パリティ則に従うパリティビット信号は、先の入
力データと共にFIFOメモリ1に入力し、書き込みク
ロック信号(WCK)Kよってメモリセルに書き込まれ
る。
これに対し読み出し側に於ては、読み出しタイミング発
生回路5で発生させた読み出しクロック(RCK)を受
けてFIFOメモリ1から読み出されたデータは、書き
込み側で付加したパリティビットを含めパリティチエツ
ク回路4に入力する。パリティチエツク回路4に於ては
、パリティが奇数または偶数であるかをチエツクし、奇
数である場合にはANDゲート7および8に対し@L″
レベルの信号を送出し、また、偶数である場合には′H
”レベルの信号を送出する。読み出しタイミング発生回
路5では、先のクロックRCKを発生すると共に、デー
タD、が読み出されるべきタイミング。
生回路5で発生させた読み出しクロック(RCK)を受
けてFIFOメモリ1から読み出されたデータは、書き
込み側で付加したパリティビットを含めパリティチエツ
ク回路4に入力する。パリティチエツク回路4に於ては
、パリティが奇数または偶数であるかをチエツクし、奇
数である場合にはANDゲート7および8に対し@L″
レベルの信号を送出し、また、偶数である場合には′H
”レベルの信号を送出する。読み出しタイミング発生回
路5では、先のクロックRCKを発生すると共に、デー
タD、が読み出されるべきタイミング。
すなわち、書き込み側で付加した偶数パリティが読み出
し側で検出されるタイミング信号(CRVDET)を発
生させ、その時点に於てANDゲート7および8に対し
用”レベルの信号を出方する。ここでFIFOメモリ1
が正しい動作位相で動作し、!み出しタイミング発生回
路5で規定した通りのタイミングでデータD、が読み出
された場合には、偶数パリティが検出されるのくAND
ゲート8からは位相ズレ未検出を示す°L′″レベルの
信号が出方される。それに対し、Do以外の信号が読み
出された場合には、奇数パリティが検出されるのでAN
Dゲート8からは位相ズレの検出を示す用”レベルの信
号が出力される0次に、前記のタイミング信号CRVD
ET が@L”レベルのタイミング、すなわち。
し側で検出されるタイミング信号(CRVDET)を発
生させ、その時点に於てANDゲート7および8に対し
用”レベルの信号を出方する。ここでFIFOメモリ1
が正しい動作位相で動作し、!み出しタイミング発生回
路5で規定した通りのタイミングでデータD、が読み出
された場合には、偶数パリティが検出されるのくAND
ゲート8からは位相ズレ未検出を示す°L′″レベルの
信号が出方される。それに対し、Do以外の信号が読み
出された場合には、奇数パリティが検出されるのでAN
Dゲート8からは位相ズレの検出を示す用”レベルの信
号が出力される0次に、前記のタイミング信号CRVD
ET が@L”レベルのタイミング、すなわち。
no以外のデータが読み出されるタイミングに於ては、
パリティチエツク回路4からの出力信号はそのままビッ
トエラーの有無を示す、書き込み側に於てはデータD、
以外では奇数パリティを付加しており、読み出し側に於
て偶数パリティが検出され・場合にはビットエラーが発
生したものと判定するl(事ができる。この点について
は公知の技術である。・なお、第1図におけるリセット
制御回路6は、 。
パリティチエツク回路4からの出力信号はそのままビッ
トエラーの有無を示す、書き込み側に於てはデータD、
以外では奇数パリティを付加しており、読み出し側に於
て偶数パリティが検出され・場合にはビットエラーが発
生したものと判定するl(事ができる。この点について
は公知の技術である。・なお、第1図におけるリセット
制御回路6は、 。
FIFOメモリ1の動作位相のズレが検出されAND。
ゲート8から′″H”レベルの信号を受信した場合だ。
書き込みタイミング発生回路3および読み出し夕。
イミ/グ発生回路5から受けるタイミング信号にあわせ
て、FIFOメモリ1に対して読み出し動作および書き
込み動作のリセット信号を送出し。
て、FIFOメモリ1に対して読み出し動作および書き
込み動作のリセット信号を送出し。
データの読み出し位相の立て直しを行う。
以上の様に本実施例に於ては、データDOの読み出しタ
イミングにおけるパリティチエツクによってFIFOメ
モリ1の動作位相のズレを監視し。
イミングにおけるパリティチエツクによってFIFOメ
モリ1の動作位相のズレを監視し。
その他のデータ部分に於ては同一のパリティチエツクに
よってビットエラーの検出を行う事が可能である0%に
、動作位相のズレの検出に於ては、書き込み側で付加し
た垂直パリティそのものを読み出し側に於てチエツクし
ているので、FIFOメモリがいかなる原因によって動
作位相のズレな発生させても、その動作位相のズレな検
出する事ができる。
よってビットエラーの検出を行う事が可能である0%に
、動作位相のズレの検出に於ては、書き込み側で付加し
た垂直パリティそのものを読み出し側に於てチエツクし
ているので、FIFOメモリがいかなる原因によって動
作位相のズレな発生させても、その動作位相のズレな検
出する事ができる。
また1本実施例に於ては、動作位相のズレな監視する部
分く偶数パリティ、その他のビットエラーを監視する部
分に奇数パリティを付加したが、原理的には各々その逆
のパリティを付加しても同様の効果を得る事ができる。
分く偶数パリティ、その他のビットエラーを監視する部
分に奇数パリティを付加したが、原理的には各々その逆
のパリティを付加しても同様の効果を得る事ができる。
従って、公知の技術である垂直パリティのチエツクによ
るビットエラーの検出を行う区間のパリティ則を主に考
えると。
るビットエラーの検出を行う区間のパリティ則を主に考
えると。
動作位相のズレな検出するための信号はパリティ則の違
反の信号と言い表す事ができる。
反の信号と言い表す事ができる。
尚1本実施例では、ANDゲート8からの出力をそのま
ま位相ズレ検出信号とし【扱っているが。
ま位相ズレ検出信号とし【扱っているが。
ANDN−ゲート段に例えばカウンタを設け。
ANDゲート8からの出力信号つまり垂直パリティ則の
違反の未検出がn(n:2以上の整数)回以上連続した
場合に上記カウンタから位相ズレ検出信号を出力させる
ようにしてもよいことはいうまでもない。
違反の未検出がn(n:2以上の整数)回以上連続した
場合に上記カウンタから位相ズレ検出信号を出力させる
ようにしてもよいことはいうまでもない。
本発明によれば、FIFOメモリの誤動作の原因如何K
かかわシ無(動作位相ズレ及びビットエラーからなる誤
動作を検出できるという効果がある。
かかわシ無(動作位相ズレ及びビットエラーからなる誤
動作を検出できるという効果がある。
第1図は本発明の一実施例に係るFIFOメモリ監視制
御装置のブロック構成図、第2図は第1図に示すFIF
Oメモリ監視制御装置の動作を説明するタイミングチャ
ート、第3図は従来技術に係るエラスティックストアの
構成図である。 1・・・FIFOメモリ、 2・・・パリティ発生回
路。 3・・・書き込みタイミング発生回路。 4・・・パリティチエツク回路。 5・・・読み出しタイミング発生回路。 6・・・リセット制御回路、7,8・・・ANDゲート
。 代理人弁理士 小 川 勝 男1
御装置のブロック構成図、第2図は第1図に示すFIF
Oメモリ監視制御装置の動作を説明するタイミングチャ
ート、第3図は従来技術に係るエラスティックストアの
構成図である。 1・・・FIFOメモリ、 2・・・パリティ発生回
路。 3・・・書き込みタイミング発生回路。 4・・・パリティチエツク回路。 5・・・読み出しタイミング発生回路。 6・・・リセット制御回路、7,8・・・ANDゲート
。 代理人弁理士 小 川 勝 男1
Claims (1)
- 【特許請求の範囲】 1、FIFO(First In First Out
)メモリのビットエラーを検出するために垂直パリテイ
ビットを付加するFIFOメモリの監視制御方式におい
て、FIFOメモリの入力信号の特定位相部分に前記垂
直パリテイのパリテイ則に違反する信号を挿入し、読み
出し側では、前記特定位相部分のデータが読み出される
タイミングにて垂直パリテイ則の違反が未検出の場合に
FIFOメモリの動作位相がズレたものと判定し、前記
タイミング以外では垂直パリテイ則の違反を検出した場
合にFIFOメモリでビットエラーが発生したものと判
定する事を特徴とするFIFOメモリの監視制御方式。 2、請求項1において、前記垂直パリテイ則の違反の未
検出がn(n:2以上の整数)回以上連続した場合に動
作位相がズレたものと判定することを特徴とするFIF
Oメモリの監視制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63091315A JPH01263751A (ja) | 1988-04-15 | 1988-04-15 | Fifoメモリの監視制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63091315A JPH01263751A (ja) | 1988-04-15 | 1988-04-15 | Fifoメモリの監視制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01263751A true JPH01263751A (ja) | 1989-10-20 |
Family
ID=14023033
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63091315A Pending JPH01263751A (ja) | 1988-04-15 | 1988-04-15 | Fifoメモリの監視制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01263751A (ja) |
-
1988
- 1988-04-15 JP JP63091315A patent/JPH01263751A/ja active Pending
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