SE447771B - Krets for detektering av minnesskrivfel - Google Patents

Description

20 25 30 35 U0 447 771 och en av-de bytes vilkas bitar har en annan relation än nämnda förutbestämda arítmetiska eller logiska relation.

Databehandlingssystem som selektivt skriver bytes på en Ett exempel på I denna multibyte-ordplats i ett minnessystem är kända. ett sådant system är beskrivet i US-PS H,0U5,781. patentskrift beskrives användning av styrsignaler och de minst signifikanta två bitarna av adressen för selektiv inskrivning av bytes på en minnesordplats som är adresserad av de övriga bitarna i adressen. Patentskriften ifråga beskriver vidare att dessa signaler kan avkodas och sändas av en skriv-avkodare till minnes- systemet med_paritetsbitar för att möjliggöra detektering av fel som är förorsakade av att minnessystemet ej fungerat korrekt.

Följderna av att en med fel behäftad byte skrivs utan att upp- täckas har allvarliga följder för databehandlingssystem. I ett databehandlingssystem som kräver hög tillförlitlighet är det nödvändigt att kunna detektera varje inträffat fall av att fel- aktig byte har skrivits. Inom den tidigare kända tekniken har det emellertid ej föreslagits något sätt att detektera fel i vare sig transmissionsvägen eller skriv-avkodaren. Vidare har ej tidigare föreslagits något sätt att detektera en felfunktion hos ett minnessystem vilken medför skrivning av en ej vald byte.

Det ovan nämnda problemet löses enligt uppfinningen, varvid feldetekteringsanordningen innehåller en kodare som är anordnad att som svar på byte-skrivsignalerna alstra sådana kontrollbitar att i varje byte som är identifierad av byte-skrívsignalerna bitarna har den förutbestämda aritmetíska eller logiska relatio- nen och att i alla övriga bytes bitarna har en annan relation än den förutbestämda relationen; och en jämförelsekrets som är kopplad till kontrollkretsarna och till skriv-avkodningskretsen och som är anordnad att som svar på skriv-styrsignalen och ut- gàngssignalerna alstra en skriv-minnesfelsignal om för någon av ifrågavarande bytes både skrivstyrsignalen och den andra utgångs- signalen alstras.

Enligt uppfinningen detekteras skrivning av ej valda bytes genom alstring av kontrollbitar som är sådana att bitarna i varje byte som skall skrivas har en förutbestämd aritmetisk eller logisk relation och bitar i varje byte som ej skall skrivas har en relation som skiljer sig från nämnda förutbestämda relation.

Om en byte skrivs vars bitar ej uppvisar den förutbestämda rela- tionen, har ett fel inträffat, och en skrivminnesfelsignal alst- 10 20 25 30 H0 447 771 ras. En prooessor alstrar ett många bytes innehållande dataord vari varje byte innehåller data- och kontrollbitar, byte-skriv- signaler som definierar de bytes som skall skrivas samt adressíg- naler som definierar minnesdataordplatser. En i processorn befintlig kontrollbitgenerator, även kallad kodare, alstrar kontrollbitarna för varje byte så att bitarna i varje byte som valts för att skrivas har en förutbestämd aritmetisk eller logisk relation och bitarna i varje byte som ej valts för att skrivas har en annan relation än nämnda förutbestämda relation. En styr-avkodare är anordnad att som svar på byte-skrivsignalerna Ett minnesarrangemang reagerar för adressignalerna och en av skriv- alstra en skrivstyrsignal för varje byte som skall skrivas. styrsignalerna för att lagra en byte pà den valda ord-platsen.

En paritetskontrollkrets som är förknippad med minnesarrangemang- et kontrollerar varje byte i_ett av många bytes bestående data- ord. Den alstrar en första utgångssignal för varje byte som uppvisar den förutbestämda relationen och en andra utgângssignal för varje byte som uppvisar en annan relation än den förutbestäm- da relationen. För varje byte jämföres utgångssignalerna från skrivavkodaren och paritetskontrollkretsen i en jämförare vilken “W alstrar en skrivparitetsfelsígnal för varje byte som är förknip- pad med en skrivkontrollsignal och nämnda andra utgångssignal.

En annan aspekt på uppfinningen är att ett minnesfunktions- fel som är resultat av skrivning av en ej vald byte detekteras av en läsfelkrets som är förknippad med kontrollkretsen och som alstrar en läsparítetsfelsignal när processorn läser denna felak- tigt skrivna byte. Kontrollkretsen kontrollerar även bytes som ingår i ord vilka utläses fràn minnet och alstrar en första utgângssignal för varje byte vilkas bitar har den förutbestämda relationen. Eftersom endast bytes som har den förutbestämda relationen borde ha inskrivits i minnet, måste varje byte, för vilken en första utgângssignal ej alstras, ha blivit felaktigt inskriven. Läsfelkretsen alstrar läsparitetsfelsignalen när en byte läses och den första utgángssignalen ej alstras.

Kontollbitgeneratorn, som även benämnas kodare, innefattar med fördel en avkodningskrets och ett flertal paritetgenerator- kretsar, av vilka varje generatorkrets är förknippad med en byte i dataordet. Avkodningskretsen avkodar byteskrivsígnalerna och sänder en utgångssignal till paritetgeneratorkretsen för varje byte som skall skrivas. Varje paritetsgeneratorkrets alstrar den 10 20 25 40 447 771 förutbestämda relationen mellan data- och kontrollbitar genom att alstra de korrekta kontrollbitarna om utgångssignalen förefínns och alstrar en från den förutbestämda relationen skild relation om utgàngssignalen ej förefinns.

Uppfinningen skall i det följande närmare beskrivas i an- slutning till på bifogade ritning med fig. 1 - Ä visade utfö- ringsexempel. Fig. 1 är ett blockschema över ett som belysande exempel valt databehandlingssystem som innehåller en kodnings- krets och en skriv/kontroll-krets i enlighet med uppfinningen samt en central processorenhet (CPU) och ett minnessystem. §ig¿ 2 är ett blockschema som visar ytterligare detaljer av den i fig. 1 visade kodningskretsen. Fig. 3 är ett blockschema över den i fig. 1 använda skriv/kontroll-kretsen och fig. H är ett block- schema över minnessystemet i anordningen enligt fig. 1.

En som belysande exempel vald utföringsform av ett databe- handlingssystem med feldetektering för skrivning av individuella ' skriv/køntro11-kret- sen 100 och kodningskretsen 106 utför feldetekteringen i enlighet bytes på en minnesordplats visas i fig. 1. med uppfinningen. Databehandlingssystemet innehåller processorn 109, skriv/kontroll-kretsen 100 och minnet 102. innehåller den centrala processorenheten (CPU) 101 och kodnings- kretsen 106. Varje ordplats i minnet 102, vilket kan vara ett godtyckligt välkänt minnessystem, består af fyra bytes, varvid varje byte har en paritetsbit och åtta databitar.

Processorn 109 Vilken som helst speciell byte på minnesordplatsen kan skrivas utan att de övriga bytes på denna speciella minnesplats påverkas. Den cent- rala processorenheten (CPU) 101 kan vara en godtycklig välkänd processor som är anordnad att läsa ord och att selektivt skriva CPU 101 är ansluten till minnet 102 CPU in bytes i ett minnessystem. via adressbussen 103, databussen 1OU och kontrollbussen 105. 101 skriver en eller flera bytes på en viss minnesordplats i minnet 102 genom att sända adressen via adressbussen 103, kont- rollinformation via kontrollbussen 105 och data via databussen 10U. tion som överföras via adressbussen och kontrollbussen modifieras Endast de bytes som är utvalda att skrivas av den informa- efter genomförandet av en skrivminnesinstruktion.

De bytes som De ej utvalda bytes på minnesordplatsen förblir oförändrade. skall skrivas utväljes av de båda minst signifikanta bitarna av den adress som överföres via adressbussen 102 och tvâ kontroll- “signaler som sändes via kontrollbussen 105. 10 15 20 25 35 HO 447 771 Kodningskretsen 100, som är ansluten till bussarna 105, 104 och 105, använder den via dessa tre bussar överförda informatio- nen för att alstra uddaparitet för varje byte som skall skrivas och att alstra jämnparitet för varje byte som ej skall skrivas.

Skriv/kontroll-kretsen 100 avkodar de båda minst signifikanta adressbitarna och de båda kontrollsignalerna för att bestämma vilka bytes som skall skrivas och för att alstra och sända skriv- pulser till minnet 102. skall skrivas.

En skrivpuls avges för varje byte som Skriv/kontroll-kretsen 100 kontrollerar pariteten för varje byte som överföres via databussen 10B och jämför denna paritet med-huruvida en skrivpuls har alstrats för denna byte eller ej. Om en byte som har jämn paritet är avsedd att skrivas, kommer skriv/kontroll-kretsen 100 att sända en felsignal till CPU 101 via ledaren 107. skulle skrivas på grund av en felfunktion i minnet 102 kommer ett Om en byte som var avsedd att ej skrivas paritetsfel att erhållas för denna speciella byte när CPU 101 vid en senare tidpunkt läser denna speciella minnesordplats. Kombi- nationen av kodningskretsen 106 och skriv/kontroll-kretsen 100 detekterar ej endast fel som uppträder i databussen 10H, adress- bussen 103, kontrollbussen 105 och skrivavkodaren 100-c, utan den detekterar även fel som är resultat av minnesfunktionsfel som har medfört att fel byte har skrivits på en given minnesordplats. Ändamålet med kodningskretsen 106 är att alstra en paritetsbit för varje byte som sänds från CPU 101 till minnet 102 via databussen 104.

Om en byte skall skrivas in i minnet 102, alstrar kodningskretsen 106 en sådan paritetsbit att denna byte får en udda paritet. Om Kodningskretsen 106 visas mera i'detalj i fig. 2. en byte ej skall skrivas in i minnet 102, alstrar kodningskretsen 106 en sådan paritetsbit att denna byte får jämn paritet. De båda minst signifikanta bitarna i den adress som överföres via adressbussen 103 är A00 och A01, vilka sänds via ledarna 211 212. bussen 103. resp. Ledarna 211 och 212 förbinder kodaren 106 med adress- De båda kontrollsignaler som används från kontroll- bussen 105 är signalerna SHALFO och BYTEO, vilka överföres via ledarna 209 resp. 210. Ledarna 209 och 210 förbinder kodaren 106 med kontrollbussen 105. Om signalen SHALFO är en "0", skall två bytes skrivas in i minnet. Dessa båda bytes kan endast vara sammansatta av databitarna D00 t.o.m. D15 eller databitarna 016 D31. ledaren 212 huruvida de två mest signifikanta bytes eller de tvà t.o.m. Om två bytes skall skrivas, anger signalen A01 pâ 10 20 25 30 35 H0 447 771 minst signifikanta bytes skall skrivas. Om endast en byte skall skrivas är SHALFO-signalen en "1", och BYTEO är en "O". I detta fall bestämmes den byte som skall skrivas av signalerna A00 och A01. Om fyra bytes (ett helt ord) skall skrivas, är båda signa- lerna SHALFO och BYTEO en "1".

Genom avkodning av de signaler som uppträder på ledarna 209 t.o.m. 212 alstrar avkodaren 106-a utgângssignaler på utgångs- klämmorna 01 t.o.m. OÄ vilka sänds via ledarna 21H, 206 resp. 20U till paritetsgeneratorkretsarna 208-a t.o.m. 208-d. En sådan avkodningskrets kan anordnas med standardlogikgrindar på ett för fackmannen välkänt sätt. Utgângssignalerna 01 t.o.m. 04 från avkodaren 106-a är speciellt definierade på basis av ingångssig- nalerna på det i nedanstående Tabell 1 visade sättet. Om endast den byte som är förknippad med databitarna D00 t.o.m. D07 skall sändas (BYTEO är en "0“ och A00, A01 och SHALFO är "1"-or), så kommer exempelvis, såsom framgår av tabellen, en "1" att sändas från utgångsklämman 01 via ledaren 213 till ingångsklämman I hos paritetsgeneratorkretsen 208-d, under det att "O"-or sänds från utgångsklämmorna 02 t.o.m. OH. Paritetsgeneratorkretsen 208-d alstrar och sänder allt efter vad som är_tillämpligt en "1" eller en "O" via ledaren 213 (signalen DPO) så att det förefinns ett D07.

Paritetsgeneratorerna 208-a t.o.m. 208-c alstrar och sänder allt udda antal bitar i kombinationen av DPO och D00 t.o.m. efter vad som är tillämpligt "1"-or eller "O"-or via respektive ledare 220 t.o.m. 222, så att det förefinns ett jämnt antal bitar i_varje byte som är förknippad med dessa paritetsgeneratorer.

TABELL 1 ___SHÅLF0 EJLTLO _01. .êfl 0.1. 0_2 0_3_ i 0 X 0 X 0 0 1 1 0 X 1 X 1 1 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 1 0 1 0 1 O 0 1 O 0 1 O 1 1 1 O O 0 1 1 X X 1 1 1 1 X = irrelevant Skriv/kontroll-kretsen 100 alstrar och sänder signalerna WRTO, WRT1, WRT2 och WRT3 via kabeln 108 till minnet 102. och en av signalerna WRTO t.o.m. WRT3 är förknippad med en speci- Var 10 15 20 25 30 35 H0 7 447 771 ell byte som överföres via databussen 10U fràn processorn 109 till minnet 102 och används för att styra inskrivníngen av denna byte i minnet 102. Om exempelvis skriv/kontroll-kretsen 100 sänder WRTO till minnet 102, lagrar minnet 102 den byte som är sammansatt av databitarna D00 t.o.m. D07 och paritetsbiten DPO.

WRTO t.o.m. WHT3 sänds till minnet 102 via ledarna 305 t.o.m. 307 och 322 vilka är betecknade som kabeln 108 i figurerna 1, 3 och 4.

Skriv-avkodaren 100-c används för att alstra utgângssigna- lerna B0 t.o.m. B3, vilka avges från utgångsklämmorna 00 t.o.m. 03. Signalerna BO t.o.m. B3 överförs till NOCH-grindarna 318 t.o.m. 321~via respektive ledare 308 t.o.m. 311. Skriv-avkodaren 100-c alstrar signalerna BO t.o.m. B3 genom avkodning av signa- lerna A01 och A00 från adressbussen 103 och signalerna SHALFO och BYTEO från kontrollbussen 105. Sådana avkodningskretsar kan uppbyggas av standard-logikgrindar pà för fackmannen välkänt sätt. är speciellt definierade på basis av íngångssignalerna i Tabell 2. När SHALFO-signalen är en "1“ och BYTEO och A01 och A00 är en "0", är utgångssignalen B3 en "1" och de övriga B-signalerna NOCH- -grindarna 318 t.o.m. 321 genomför en NOCH-operation mellan Utgångssignalerna BO t.o.m. B3 från skriv-avkodaren 100-c "0"-or i enlighet med vad som framgår av denna tabell. vederbörande B-signal och den WRITEO-signal som avges fràn pro- cessorn 109 under en skrivminnesoperation. Om exempelvis B3 är en "1“ och de återstående B-signalerna är "0"-or, sänds WRT3-sig- nalen som en "0" via ledaren 322 av NOCH-grinden 321 när WRITEO- -signalen sänds som en "1" via kontrollbussen 105, och de övriga NOCH-grindarna sänder "1“-or.

Skriv/kontroll-kretsen 100 genomför feldetektering genom att jämföra utgángssignalen från varje individuell paritetskontroll- krets 312, 327, 328 eller 329 med motsvarande signal B0 t.o.m.

B3. Om bristande överensstämmelse konstateras under en skriv- minnesoperation, sänds skrivparitetsfelet till CPU 101 via leda- ren 107 och kontrollbussen 105. 10 15 20 25 30 35 HO 4407 771 8 TABELL 2 ~ SHALFO BYTEO A01 A00 _Q gl gg åâ 0 X 0 X O 0 1 1 0 X 1 X 1 1 0 0 1 0 0 0 0 O 0 0 1 0 0 1 0 0 1 0 1 0 1 0 O 1 O 0 1 0 1 1 1 0 0 0 1 1 X X 1 1 1 1 X = irrelevant En paritetskontrollkrets sänder en "1" på sin utgángsklämma om de nio på dess ingång mottagna bitarna innehåller ett udda antal "1"-or. Utgàngsklämmorna hos de fyra paritetskontrollkret- sarna, som sänder signaler via ledarna 323, 32H, 325 och 326 jämföres í jämföraren 100-b med de motsvarande signalerna B0, B1, B2 och B3 som sänds via ledarna 308, 309, 310 resp. 311. pelvis jämföras utgångssignalen fràn paritetskontrollkretsen 312, Exem- vilken signal sändes via ledaren 323, med signalen BO som sändes via ledaren 308 av jämföraren 100-b. Om en jämförare 100-b 'detekterar en bristande överensstämmelse, sänder jämföraren 100-b en "1" från sin utgângsklämma till grinden 315 via ledaren 31U.

Om en bristande överensstämmelse har inträffat, sänder grinden 315 en "1" via ledaren 107 (skriv-paritetsfelsignalen) till C?U 101 samtidigt med WRITEO-signalen. informerar CPU 101 om att ett fel har uppträtt vid inskrivningen Skrivparitetsfelsígnalen i minnet 102.

Minnet 102 är visat mera i detalj i fíg. U såsom innehållan- de ett flertal mínnesmoduler. Minnen av den typ minnet 102 representerar är välkända för en fackman. Varje minnesmodul kan lagra åtta databítar och en paritetsbit och innehåller nio integ- rerade mínneskretsar av direktaccesstyp (RAM). Minnesmodulen H03 visas mera i detalj; de övriga modulerna är utförda på identiskt samma sätt. Direktaccessminnena 405-a t.o.m. 405-i innefattar.de erforderliga kretsarna för att avkoda adressbitarna A2 t.o.m. A11 som mottages på ingângsklämmorna AO t.o.m. A9 via bussen 103, och de övriga adressbitarna (A12 t.o.m. A15) som är överförda via adressbussen 103 avkodas av adressavkodaren HON. Om minnet 102 adresseras av CPU 101, sänder adressavkodaren HON en "O" via ledaren H07, vilken aktiverar minnesmodulerna 400, H01, H02 och 10 15 20 25 30 M0 9 447 771 H03 för läsning eller inskrivning på den minnesordplats som är adresserad av adressbitarna A2 t.o.m. A11.

Som ovan beskrivits styrs inskrivníngen av data i minnet 102 av signalerna WRTO t.o.m. WRT3. ves endast för RAM H05-e i minnesmodulen 403, men de övriga direktaccessminnena fungerar på liknande sätt. När ledaren H07 är i tillståndet "O" (CPU 101 adresserar minnet 102) och ledaren 322 (WRT3-signalen) är i tillståndet "0", lagrar RAM H05-a leda- rens H09 tillstånd (biten D2ü) i den bitposition som är adresse- Inskrivningsoperationen beskri- rad av adressbitarna A2 t.o.m. A11 på ingångsklämmorna A0 t.o.m.

A0. Ledaren 322 är ansluten till dataingángen (DIN) hos RAM H05-a. Som framgår av fig. U sänds signalen WRT3 även via leda- ren 322 till direktaccessminnena (RAM) H05-b t.o.m. ü05-i, vilket medför att dessa RAM även lagrar sina DIN-klämmors tillstånd samtidigt med att RAM H05-a genomför denna operation. På lik- nande sätt medför WRTO, WRT1 och WRT2 att data inskrives i modu- lerna H00, H01 resp. N02.

Läsningen av data från minnet 102 medelst processorn 109 styrs av den adress som överföras via adressbussen 103 och den lässignal som överföres via kontrollbussen 105. Eftersom proces- sorn 109 ej kan läsa bytes selektivt, reagerar minnet 102 för lässignalen och adressen genom att sända ett dataord via databus- Detta dataord kontrolleras med paritetskontrollkretsen 100-a för säkerställande av att varje byte innehåller ett udda antal bitar (udda paritet). flera bytes har jämn paritet, sänder skriv/kontroll-kretsen 100 sen 1OU till processorn 109.

Om en eller den läsparítetfelsignal via kontrollbussen 105 till processorn 109. Genom att kontrollera det dataord som läses från minnet 102 med avseende på jämn paritet säkerställer skriv/kontroll-kretsen 100-att varje eventuellt uppträdande felfunktion hos minnet 102, som tillåter en byte att felaktigt skrivas, detekteras.

Operationen med läsning av ett ord från minnet 102 är lät- tast att förstà med hjälp av fig. U. Som ovan beskrivits kont- rolleras läsningen av data från minnet 102 av den lässignal som överföres via kontrollbussen 105 och den adress som sändes via Läsningsoperationen beskrives endast för RAM H05-a i minnesmodulen H03, men de övriga direktaccessminnena i mínnesmodulerna fungerar på liknande sätt. När tillståndet på ledaren H07 är en "O" (processorn 109 adresserar minnet 102) och adressbussen 103. tillståndet på ledningen ÄO8 (lässignal) är en “1", överför RAM RFI 10 15 20 25 30 35 HO 447 771 10 H05-a den Bit som är lagrad på den adresserade bítplaEsen'tïl1 datautgângsklämman (DOUT). När lässignalen är en "1" överför OCH-grinden ÄO6-a tillståndet på DOUT-klämman via ledaren H09 till databussen 10ü.

Feldetekteríng utföres genom kontroll av de bytes som över- föres via databussen 10ü från minnet 102 med avseende på udda paritet i paritetkontrollkretsen 100-a. Vid udda paritet sänder var och en av paritetkontrollkretsarna 312, 327, 328 och 329 i fig. 3 en "1" på ledarna 323. Om en "O" överförs via ledaren 323, 324, 325 eller 326 tillför NOCH-grinden 331 en "1" till OCH-grinden-330. Om OCH-grinden 330 mottar en "1" från NOCH- -grinden 331 under det att en läsoperation äger rum, (läs-signa- len är en "1"), sänder OCH-grinden 330 läsparítetfelsignalen via ledaren 332 och kontrollbussen 105 till processorn 109.

Det bör observeras att den ovan beskrivna utföringsformen endast är att betrakta som ett belysande exempel på principerna_ enligt uppfinningen och att andra arrangemang kan åstadkommas av en fackman utan att uppfinningstanken eller ramen för uppfin- ningen frångás.

Claims (3)

1' 447 771 ' Patentkrav -

1. Feldetekteríngsanordning för ett minnesarrangemang i ett databehandlingssystem innefattande: en processor (109) för att alstra dataord som innehåller ett flertal bytes av vilka var och en innehåller ett flertal databitar och kontrollbitar, för alstring av adressignaler vilka definierar minnesdataordplatser och för alstring av byte-skrivsignaler vilka identifierar speciella bytes i dataorden; en skriv-avkodningskrets (100-c) som är anordnad att som svar på byte-skrivsignalerna selektivt alstra en skrivstyrsígnal för varje byte som än identifierad av byte-skrivsignalerna; ett minnesarrangemang (102) som innefattar ett flertal minnes- dataordplatser, av vilka var och en har ett flertal byte-delar, och som är anordnat att som svar på adressignalerna och skrivstyrsigna- lerna lagra ifrågavarande bytes på en av minnesdataordplatserna; transmissionsmedia (103, 104, 105) vilka förbinder processorn, skriv-avkodningskretsen och minnesarrangemanget för att överföra dataorden, adressignalerna och byte-skrivsignalerna; och kontrollkretsar (100-a) som är kopplade till nämnda transmis- sionsmedía för att alstra en första utgångssignal för var och en av de bytes som har en förutbestämd aritmetisk eller logisk relation och för att alstra en andra utgángssignal för var och en av de bytes vilkas bitar har en annan relation än'nämnda förutbestämda arítme- tiska eller logiska relation; k ä n n e t e c k n a d av att feldetekteringskretsen innehål- ler en kodare (106) som är anordnad att som svar på byte-skrivsigna- lerna alstra sådana kontrollbitar att i varje byte som är identifie- rad av byte-skrivsignalerna bitarna har den förutbestämda aritme- tiska eller logiska relationen och att i alla övriga bytes bitarna har-en annan relation än den förutbestämda relationen; och en jäm- förelsekrets (100-b) som är kopplad till kontrollkretsarna och till skriv-avkodningskretsen och som är anordnad att som svar på skriv- -styrsignalen och utgângssignalerna alstra en skriv-minnesfelsignal om för någon av ifrågavarande bytes både skrivstyrsignalen och den andra utgångssignalen alstras.

2. Anordning enligt kravet 1, k ä n n e t e c k n a d av att kodaren och kontrollkretsen är paritetsgeneratorer resp. paritets- kontrollorgan samt att den förutbestämda aritmetiska eller logiska relationen är jämn-paritet eller udda-paritet.

3. Anordning enligt kravet 1, vid vilken processorn vidare är 447 771 ” anordnad för att alstra läsadressignaler och en läskontrollsïgnal; varvid nämnda transmissionsmedia är anordnat för att överföra läsadressignalerna och lässtyrsignalerna; varvid minnesarrangemanget är anordnat att som svar på lässtyr- signalen åstadkomma access till minnesdataordplatser som är angivna av läsadressignalerna och att överföra pà dessa platser lagrade dataord via transmissionsmediet; k ä n n e t e c k n a d av att skriv-avkodaren dessutom inne- håller: läsfelkretsar (331, 330) för att alstra och sända en läsfelsíg- nal om nämnda_kontrollkretsar alstrar den andra utgàngssignalen för någon byte som är utläst från minnesarrangemanget. M. Anordning enligt kravet 1, k ä n n e t e c k n a d av att kodaren (1Ö6) dessutom innehåller: en avkodníngskrets (106-a) som har ett flertal utgángsklëmmor av vilka var och en motsvarar en angiven byte och som är anordnad att som svar på byte-skrivsignalerna alstra en första avkodarutgångssig- nal på de utgångsklämmor vilka motsvarar bytes som är identifierade av byte-skrivsignalerna och att alstra en andra avkodarutgángssignal på de utgångsklämmorna vilka motsvarar bytes som ej är identifierade av byte-skrivsignalerna; och ett flertal generatorkretsar av vilka var och en är förknippad med en särskild byte och är anordnad att som svar på databitar i tillhörande byte alstra sådana kontrollbitar att databitarna och kontrollbítarna har förutbestämd aritmetisk eller logisk relation om den första avkodarutgângssignalen är alstrad på utgángsklämman motsvarande tillhörande byte och så att databitarna och kontroll- bitarna i tillhörande byte har en annan relation än den förutbestäm- da arítmetiska eller logiska relationen om den andra avkodarutgångs- signalen är alstrad på utgångsklämman motsvarande tillhörande byte.