JPH0363098B2 - - Google Patents

Info

Publication number
JPH0363098B2
JPH0363098B2 JP59171146A JP17114684A JPH0363098B2 JP H0363098 B2 JPH0363098 B2 JP H0363098B2 JP 59171146 A JP59171146 A JP 59171146A JP 17114684 A JP17114684 A JP 17114684A JP H0363098 B2 JPH0363098 B2 JP H0363098B2
Authority
JP
Japan
Prior art keywords
interrupt
processor
command
service processor
processing circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP59171146A
Other languages
English (en)
Other versions
JPS6149260A (ja
Inventor
Jitsuo Masuda
Nobuyuki Kikuchi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP59171146A priority Critical patent/JPS6149260A/ja
Publication of JPS6149260A publication Critical patent/JPS6149260A/ja
Publication of JPH0363098B2 publication Critical patent/JPH0363098B2/ja
Granted legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/20Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24Handling requests for interconnection or transfer for access to input/output bus using interrupt

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理システムのチヤネル処理装置
に係り、特にサービスプロセツサがチヤネル処理
装置に発する各種指令を受信するための制御方式
に関する。
中規模以上の情報処理システムにおいては、各
種構成装置の監視、試験、初期設定等を制御する
ために、それらの装置を制御するサービスプロセ
ツサを設けることが多い。
〔従来の技術〕 第3図はサービスプロセツサを有する情報処理
システムの構成の一例を示す図である。この例で
は、2台の中央処理装置1、主記憶装置2、チヤ
ネル処理装置3が制御装置4に接続されて、制御
装置4によりそれらの装置間相互の通信を制御す
ることにより、1つの情報処理システムを構成し
ている。
サービスプロセツサ5はシステム内の前記のよ
うな各装置の、初期化、リセツト、障害等の情報
記録、状態監視等の処理を行うために設けられ、
制御装置4に接続して共通のインタフエースによ
つて各装置との通信を可能とすると共に、破線に
よつて概念的に示すように、対象の装置ごとの専
用インタフエースを設けて、サービスプロセツサ
5が各装置1,2,3等を直接に制御することを
可能としている。
第4図はこのようなチヤネル処理装置3におけ
る専用インタフエースの一構成例である。
プロセツサ10はチヤネル処理装置3全般の制
御論理を実行するプロセツサであつて、信号線1
1,12によつて制御装置4と接続し、主として
中央処理装置1と制御情報を授受して、紙定され
た入出力処理を実行する。
サービスプロセツサ5は信号線15,16によ
つて、チヤネル処理装置3のコマンド処理回路1
7と接続する。
コマンド処理回路17はサービスプロセツサ5
からのコマンド情報を受信すると、プロセツサ1
0の内部レジスタ等に接続する一群の信号線18
の所要の信号線に信号を出力して、該内部レジス
タ等の強制的な設定、あるいは信号線19への読
出し等を行う。
信号線19へ読み出した信号はコマンド処理回
路17がサービスプロセツサ5へ中継する。
このような専用のインタフエースを使用するこ
とによつて、サービスプロセツサ5は相手の装置
例えば中央処理装置1の内部レジスタの内容を直
接読み取り、あるいは内部レジスタに所要の値を
強制的に設定したりすることができ、それによつ
て該装置のきめ細かな試験等を可能とするように
構成されている。
〔発明が解決しようとする問題点〕
しかし、このような直接制御の方法によれば、
この制御の行われている間は、相手装置では一般
に本来の動作が中断される。このために、チヤネ
ル処理装置3のように、入出力装置のデータ転送
等の動作に実時間で同期して処理しなければ、デ
ータの消失等の不都合を生じる可能性のある装置
については、サービスプロセツサ5からの直接的
な制御の方法を利用できる場合が非常に制限され
る。
又、直接的制御を行う場合には、チヤネル処理
装置5等の内部の構成等をすべて認識して、サー
ビスプロセツサ3からの制御を構成することが当
然必要であるので、装置が複雑化するに従いサー
ビスプロセツサ3の制御機能構成上の困難性が次
第に増加している。
このような状況から、特にチヤネル処理装置3
のように実時間性の強い装置に対して、従来サー
ビスプロセツサからの適切な制御方式が無いとい
う問題があつた。
〔問題点を解決するための手段〕
コマンド処理回路と、割込み手段と、プロセツ
サとを有し、該コマンド処理回路はサービスプロ
セツサと接続され、該サービスプロセツサから特
定のコマンドを受信した場合に、該割込み手段に
割込み要求信号を発生し、該割込み手段は、該コ
マンド処理回路からの該割込み要求信号を受けた
場合に、該プロセツサに特定の割込みを発生さ
せ、該プロセツサは、該特定の割込みの発生によ
つて、所定のプログラムの実行を開始し、該プロ
グラムにより、該コマンド処理回路を介して、該
サービスプロセツサと情報を授受するように構成
される本第1の発明のチヤネル処理装置によつて
解決される。
このような構成において、該プロセツサにすべ
ての割込み要求信号を受け付けない所定の状態を
有する場合には、前記コマンド処理回路はサービ
スプロセツサと接続され、該サービスプロセツサ
から特定のコマンドを受信した場合に、該割込み
手段に割込み要求信号を発生すると共に、該プロ
セツサの状態を割込み要求信号を受け付ける状態
にリセツトする信号を発生するように構成された
本第2の発明のチヤネル処理装置によつて、従来
の問題点は更に十分な解決を得ることができる。
〔作用〕
即ち、サービスプロセツサ5とチヤネル処理装
置3とのインタフエースとして、チヤネル処理装
置3の割込み機構を利用してサービスプロセツサ
5の発する特定のコマンドによつて、チヤネル処
理装置3に割込みを発生するようにする。
又、この割込みを受け付けたとき、チヤネル処
理装置3は別のインタフエースにより、サービス
プロセツサ5からの指令情報を受信するように
し、この指令を解読して所定の試験等の処理を実
行する機構をチヤネル処理装置3自身で持つよう
にする。
従つて、チヤネル処理装置3では、サービスプ
ロセツサ5からの制御を、通常の非同期な割込み
の発生と同様に受け付けて、本来の処理を妨害し
ない時期にその指令を実行すればよく、必要な場
合は、通常の割込み機構のマスクの方法によつ
て、この割込みをある期間抑止できるようにする
こともできる。
サービスプロセツサ5としては、チヤネル処理
装置3がデータ転送処理中か等の状態に関係な
く、チヤネル処理装置3に試験等の指令を発行し
てよく、且つ該指令に基づくチヤネル処理装置3
内の制御を、サービスプロセツサ5側で構成する
必要がなくなるので、その負担を大幅に軽減する
ことができる。
第2の発明によつて、チヤネル処理装置3が、
いわゆるラン状態か、あるいはストツプ状態です
べての割込みの受付不能になつているか、に関わ
らず、上記特定のコマンドを発信すれば常に割込
み信号の受付が行われるようになるので、サービ
スプロセツサ5のコマンド発信において、チヤネ
ル処理装置3の状態を識別する必要は更に減少さ
れる。
〔実施例〕
第1図は本発明の一実施例のチヤネル処理装置
の構成を示すブロツク図である。
プロセツサ10には割込みを発生するための割
込み制御回路23があり、チヤネル処理装置3の
他の部分で検出される事象、あるいはプロセツサ
10内で検出される事象等を要因として発生され
る各種の割込み要求信号24を入力として、所定
の優先順によつて該要求信号の1つを選択して、
プロセツサ10の現に進行中のプロセツサ実行を
中断し、所定の割込み処理プログラムを起動す
る、いわゆる割込みを起こす。
本発明により、コマンド処理回路27からの割
込み要求信号線25が設けられる。
コマンド処理回路27は特定のコマンドを受信
すると、信号線26をオンにする。信号線26は
信号線21との論理積によつて信号線25の割込
み要求信号を構成する。
信号線21はマストレジスタ28の出力信号
で、常時オンとされ、コマンド処理回路27から
の割込み要求による割込みの発生を抑止する必要
のある場合に、プロセツサ10で実行されるプロ
グラムの制御により、必要な期間リセツトされて
いるものとする。
割込み制御回路23は信号線25の要求信号を
信号線24の場合と同様に処理し、所定の優先順
位で選択すると、プロセツサ10に割込みを発生
する。
コマンド処理回路27は、前記特定のコマンド
に続いてサービスプロセツサ5から指令情報を受
信すると、これを指令情報レジスタ29にセツト
し、サービスプロセツサ5には処理終了信号を返
送する。
プロセツサ10は割込みが起こり、それが信号
線25の要求信号、即ちサービスプロセツサ5か
らの割込み要求であることを検出すると、指令情
報レジスタ29の内容を読み取つて、要すれば適
当なレジスタまたはメモリ等に保持する。
プロセツサ10は、その後直ちに、又は割込み
で中断された処理に復帰してその処理を終わつた
後に、上記の指令情報に従つて試験等の処理を開
始する。
第2図は本第2の発明の一実施例構成を示すブ
ロツク図である。第2の発明の場合には、第1図
に示す構成に、第2図のラツチ30及び論理積ゲ
ート32に係る接続が追加された構成となるが、
第2図には第1図と同一の部分を一部省略してあ
る。
ラツチ30はプロセツサ10内にあり、プロセ
ツサの状態が、いわゆるラン状態かストツプ状態
かを表示するラツチである。
この種ラツチは、公知のように例えばラン状態
においてオン、ストツプ状態でオフにされること
により、ストツプ状態ではその出力信号線31で
全割込み要求信号の割込み制御回路23への入力
を阻止するように構成される。
本発明により、サービスプロセツサ5から前記
の特定のコマンドを受信してプロセツサ10への
割込み要求を発生する場合に、ストツプ状態の場
合には、該要求信号の信号線26により、論理積
ゲート32を経て、信号33にラツチ30をラン
状態にセツトする信号を発生する。
従つて、ストツプ状態であつても、自動的にラ
ン状態に変更され、信号線26の要求信号は割込
み制御回路23に入力されて、前記のように割込
みを発生することができる。
〔発明の効果〕
以上の説明から明らかなように本発明によれ
ば、サービスプロセツサによるチヤネル処理装置
の制御上の制約が少なくなるので、情報処理シス
テムの操作性、信頼性を向上するという著しい工
業的効果がある。
【図面の簡単な説明】
第1図は本第1の発明の一実施例構成を示すブ
ロツク図、第2図は本第2の発明の一実施例構成
を示すブロツク図、第3図は情報処理システムの
構成図、第4図は従来のチヤネル処理装置の構成
例を示すブロツク図である。 図において、1は中央処理装置、2は主記憶装
置、3はチヤネル処理装置、4は制御装置、5は
サービスプロセツサ、10はプロセツサ、17,
27はコマンド処理回路、23は割込み制御回
路、29は指令情報レジスタ、30はラツチを示
す。

Claims (1)

  1. 【特許請求の範囲】 1 コマンド処理回路と、割込み手段と、プロセ
    ツサとを有し、 該コマンド処理回路はサービスプロセツサと接
    続され、該サービスプロセツサから特定のコマン
    ドを受信した場合に、該割込み手段に割込み要求
    信号を発生し、 該割込み手段は、該コマンド処理回路からの該
    割込み要求信号を受けた場合に、該プロセツサに
    特定の割込みを発生させ、 該プロセツサは、該特定の割込みの発生によつ
    て、所定のプログラムの実行を開始し、 該プログラムにより、該コマンド処理回路を介
    して、該サービスプロセツサと情報を授受するよ
    うに構成されていることを特徴とするチヤネル処
    理装置。 2 コマンド処理回路と、割込み手段と、プロセ
    ツサとを有し、 該コマンド処理回路はサービスプロセツサと接
    続され、該サービスプロセツサから特定のコマン
    ドを受信した場合に、該割込み手段に割込み要求
    信号を発生すると共に、 該プロセツサにすべての割込み要求信号を受け
    付けない所定の状態を有する場合に、該プロセツ
    サの状態を割込み要求信号を受け付ける状態にリ
    セツトする信号を発生し、 該割込み手段は、該コマンド処理回路からの該
    割込み要求信号を受けた場合に、該プロセツサに
    特定の割込みを発生させ、 該プロセツサは、該特定の割込みの発生によつ
    て、所定のプログラムの実行を開始し、 該プログラムにより、該コマンド処理回路を介
    して、該サービスプロセツサと情報を授受するよ
    うに構成されていることを特徴とするチヤネル処
    理装置。
JP59171146A 1984-08-17 1984-08-17 チヤネル処理装置 Granted JPS6149260A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59171146A JPS6149260A (ja) 1984-08-17 1984-08-17 チヤネル処理装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59171146A JPS6149260A (ja) 1984-08-17 1984-08-17 チヤネル処理装置

Publications (2)

Publication Number Publication Date
JPS6149260A JPS6149260A (ja) 1986-03-11
JPH0363098B2 true JPH0363098B2 (ja) 1991-09-30

Family

ID=15917835

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59171146A Granted JPS6149260A (ja) 1984-08-17 1984-08-17 チヤネル処理装置

Country Status (1)

Country Link
JP (1) JPS6149260A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8814629D0 (en) * 1987-11-12 1988-07-27 Ibm Direct control facility for multiprocessor network

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57143669A (en) * 1981-02-28 1982-09-04 Omron Tateisi Electronics Co Debugging device for multiprocessor system

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57143669A (en) * 1981-02-28 1982-09-04 Omron Tateisi Electronics Co Debugging device for multiprocessor system

Also Published As

Publication number Publication date
JPS6149260A (ja) 1986-03-11

Similar Documents

Publication Publication Date Title
US5497501A (en) DMA controller using a predetermined number of transfers per request
US4516202A (en) Interface control system for high speed processing based on comparison of sampled data values to expected values
JPH02224140A (ja) 割込試験装置
JPH0363098B2 (ja)
JP3087481B2 (ja) イン・サーキット・エミュレータ
JPS599927B2 (ja) デ−タ転送制御方式
JPS593775B2 (ja) バス要求処理装置
JPH05307491A (ja) 多重化処理装置の切替方法および装置
JP3012402B2 (ja) 情報処理システム
JPS59103121A (ja) 情報処理装置
JPS584365B2 (ja) リセツト制御システム
JP2554423Y2 (ja) メモリ制御装置
JP3022906B2 (ja) プログラマブルコントローラの通信方法
JPS60254362A (ja) デ−タ処理装置における状態情報の退避方法
JP2667285B2 (ja) 割込制御装置
JP2558902B2 (ja) 半導体集積回路装置
JPS634210B2 (ja)
JPH0157376B2 (ja)
JPS6117012B2 (ja)
JPH0535455B2 (ja)
JPS6136674B2 (ja)
JPH053018B2 (ja)
JPS6057609B2 (ja) 電子機器の停電処理制御方式
JPH0214331A (ja) 二重化システム診断方式
JPH04138750A (ja) 通信制御装置診断方式