JPS61134991A - ダイナミツクメモリのアクセス方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、たとえばダイナミックＲＡＭを使用したビ
ットマツプメモリなどにおけるダイナミックメモリのア
クセス方法に関する。

［発明の技術的背景とその問題点） 従来、メモリ素子の大容量化に伴い、アドレス信号線の
本数が増加し、メモリ素子゛の容器に必要なビン数が増
え、容器の寸法がビン数で決定される傾向がある。一方
、システムの実装密度を高めるためには、大容量メモリ
素子をできるだけ小さな容器に収納する必要が生じ、こ
のような事態に対処するためにアドレスマルチ方式が実
用化されている。このアドレスマルチ方式は、外部のシ
ステムの制御回路から送られてくるアドレス信号を２本
のタイミング信号を使って時分割に重ね合せ、アドレス
信号線で２回に分けてメモリ素子に送込む。一方、メモ
リ素子内部では、アドレス信号線によって送られてきた
アドレス信号を２つのタイミング信号を用いて、語選択
用のＲＡＳ　（ｒａｗａｄｄｒｅｓｓ　　５ｅｌｅｃｔ
）信号と桁選択用のＣＡＳ（ｃｏｌｕｍｎ　　ａｄｄｒ
ｅｓｓ　　ｓｅ　ｌ　ｅＣｔ）信号として解読し、これ
らの信号でメモリマトリクスを選択するようになってい
る。

しかしながら、このようなアドレスマルチ方式では、１
回のアクセスごとにＲＡＳ信号とＣＡＳ信号との両方を
メモリ素子に出力する必要があり、高速化が難しいとい
う欠点があった。

［発明の目的］ この発明は、上記事情に鑑みてなされたもので、その目
的とするところは、高速なランダムアクセスが可能なダ
イナミックメモリのアクセス方法を提供することにある
。

［発明の概要］ この発明は、上記目的を達成するために、語選択信号と
桁選択信号とからなる入力アドレス信号によりメモリ素
子のメモリマトリクスの位置を指定してアクセスを行う
ものにおいて、上記アドレス入力信号から語選択信号と
桁選択信号とを生成手段で生成し、この生成手段で生成
した語選択信号を一旦記憶手段で記憶し、この記憶手段
に記憶されている前回の語選択信号と上記生成手段から
供給される今回の語選択信号とが一致するか否かを比較
し、この比較結果に応じて、不一致信号が供給された際
、語選択信号、桁選択信号を順次出力し、一致信号が供
給された際、桁選択信号のみを出力するようにしたもの
である。

［発明の実施例］ 以下、この発明の一実施例について、図面を参照して説
明する。

第１図は、この発明のアクセス方法が用いられるメモリ
アドレス制御部の概略構成を示すものである。すなわち
、全体を制御する制御回路１、入力アドレス信号を順次
出力する外部装置のアドレスカウンタ（図示しない）か
ら１４本のアドレス信号線２を介して供給される入力ア
ドレス達号から語選択用のＲＡＳ（ｒａｗ　　ａｄｄｒ
ｅｓｓＳｅｌｅｃｔ）信号と桁選択用のＣＡＳ　（Ｃｏ
　１ＬＪｍｎ　　ａｄｄｒｅｓｓ　　５ｅｌｅｃｔ）信
号とを生成するアドレス信号生成回路３、このアドレス
信号生成回路３から７本のアドレス信号Ｉ４を介して供
給されるＲＡＳ信号を一時記憶し、たとえば７つの７リ
ツプフロツプ回路で構成されている記憶回路５、上記ア
ドレス信号生成回路３から７本のアドレス信号線６を介
して供給されるＣＡＳ信号を一時記憶し、たとえば７つ
の７リツプ７Ｏツブ回路で構成されている記憶回路７、
上記アドレス信号生成回路３から７本のアドレス信号線
４を介して供給されるＲＡＳ信号と上記記憶回路５から
７本の信号線８を介して供給されるＲＡＳ信号との内容
をつまり前回のＲＡＳ信号と今回のＲＡＳ信号とが同じ
か否かを比較し、この比較結果に応じて一致信号を制御
回路１に供給する比較回路９、上記上記記憶回路５から
信号線８を介して供給されるＲＡＳ信号と上記記憶回路
７から７本の信号線１ｏを介して供給されるＣＡＳ信号
とを、上記制御回路１から供給されるＲＡＳ選択信号、
ＣＡＳ選択信号に応じて選択して出力する選択回路１１
、この選択回路１１から７本の信号線１２を介して供給
されるＲＡＳ信号、ＣＡＳ信号を、それぞれ上記制御回
路１からのタイミング信号に応じて記憶するバッファ１
３．１４、これらのバッファ１３．１４からそれぞれ７
本の信号線１５ａ、１５ｂを介して供給されるＲＡＳ信
号およびＣＡＳ信号に応じてデータをアクセスするダイ
ナミックＲＡＭ　（ダイナミックメモリ）のメモリ素子
１６によって構成されている。

上記メモリ素子１６は、１６にビットのメモリマトリク
ス１７と、このメモリマトリクス１７のアクセス位置つ
まり語と桁とを供給されるＲＡＳ信号、ＣＡＳ信号に応
じて選択する語選択デコーダ１８、桁選択デコーダ１９
によって構成されている。これらの語選択デコーダ１８
、桁選択デコーダ１つには、それぞれバッファ１３．１
４からＲＡＳ信号、ＣＡＳ信号が供給されている。上記
制御回路１は外部装置からアクセスイネーブル信号が供
給された際、次アドレス要求信号を外部装置のアドレス
カウンタ（図示しない）に出力するとともに、記憶回路
５．７にその信号をクロックパルスとして出力するもの
である。また上記制御回路１は上記比較回路９から一致
信号が供給された際、ベージモードを判断し、上記選択
回路１１にＣＡＳ選択信号のみを出力し、上記比較回路
９から不一致信号が供給された際、上記選択回路１１に
ＲＡＳ選択信号、ＣＡＳ選択信号を順次出力するもので
ある。ざらに、上記制御回路１は外部装置から供給され
ているタイミング信号により、２１５１２ｍｓ　（約４
　ｍ　’）ごとにメモリ素子１６のリフレッシュを行う
とともに、１０１Ｉｓごとにベージモードを更新つまり
の新たにＲＡＳ選択信号、ＣＡＳ選択信号を順次出力す
るものである。

次に、このような構成において、第２図に示すタイミン
グチャートを参照しつつ動作を説明する。

たとえば今、図示しないアドレスカウンタからの入力ア
ドレス信号がアドレス生成回路３に供給される。すると
、このアドレス生成回路３は供給される入力アドレス信
号からＲＡＳ信号とＣＡｓ信号とを生成し、ＲＡＳ信号
を信号線４を介して記憶回路５および比較回路９に出力
し、ＣＡｓ信号を信号線６を介して記憶回路７に出力す
る。そして、外部装置（図示しない）からアクセスイネ
ーブル信号がｔｉ１ｍ回路１に供給されると、この制御
回路１から次アドレス要求信号が出力される。これによ
り、上記記憶回路５．７にそれぞれＲＡＳ信号、ＣＡｓ
信号がセットされる。またこのとき、次の入力アドレス
信号がアドレス生成回路３に供給される。この結果、記
憶回路５から出力されるＲＡＳ信号は信号線８を介して
比較回路９および選択回路１１に供給され、記憶回路７
から出力されるＣＡｓ信号は信号［１１０を介して選択
回路１１に供給される。すると、比較回路９は前回のＲ
ＡＳ信号と今回のＲＡＳ信号とが一致するか否か比較し
、その結果を制御回路１に出力する。この場合、制御回
路１は一致信号の供給により、最初の入力と判断し、Ｒ
ＡＳ選択信号、ＣＡＳ選択信号を順次選択回路１１に出
力する。すると、選択回路１１は記憶回路５．７からの
ＲＡＳ信号、ＣＡｓ信号を順次出力する。この選択回路
１１からの各信号は、それぞれバッフ？１３．１４に記
憶される。ごれにより、バッファ１３．１４に記憶され
たＲＡＳ信号に応じた語と、ＣＡｓ信号に応じた桁のメ
モリマトリクス１７の位置に対してデータのアクセスが
行われる。

ついで、制御回路１から次アドレス要求信号が出力され
る。これにより、上記記憶回路５．７にアドレス生成回
路３で生成されたＲＡＳ信号、ＣＡｓ信号がそれぞれセ
ットされる。またこのとき、次の入力アドレス信号がア
ドレス生成回路３に供給される。この結果、記憶回路５
から出力されるＲＡＳ信号は信号線８を介して比較回路
９および選択回路１１に供給され、記憶回路７から出力
されるＣＡ、Ｓ信号は信号ｍｉｏを介して選択回路１１
に供給される。すると、比較回路９は前回のＲＡＳ信号
と今回のＲＡＳ信号とが一致するか否か比較し、その結
果を制御回路１に出力する。この場合、制御回路１は一
致信号の供給により、ベージモードを判断し、ＣＡＳ選
択信号のみを選択回路１１に出力する。すると、選択回
路１１は記憶回路７からのＣＡｓ信号のみを出力し、バ
ッファ１４に記憶する。これにより、バッファ１３．１
４に記憶されたＲＡＳ信号に応じた語と、ＣＡｓ信号に
応じた桁のメモリマトリクス１７の位置に対してデータ
のアクセスが行われる。

ついで、制御回路１から次アドレス要求信号が出力され
る。これにより、上記記憶回路５．７にアドレス生成回
路３で生成されたＲＡＳ信号λＣＡｓ（ｉ号がそれぞれ
セットされる。またこのとき、次の入力アドレス信号が
アドレス生成回路３に供給される。この結果、記憶回路
５から出力されるＲＡＳ信号は信号線８を介して比較回
路９および選択回路１１に供給され、記憶回路７から出
力されるＣＡｓ信号は信号線１０を介して選択回路１１
に供給される。すると、比較回路９は前回のＲＡＳ信号
と今回のＲＡＳ信号とが一致するか否か比較し、その結
果を制御回路１に出力する。この場合、ｌｌｌｌＪｔｌ
ｌＪ回路１は不一致信号の供給により、ＲＡＳ信号の出
力を判断し、ＲＡＳ選択信号、ＣＡＳ選択信号を順次選
択回路１１に出力する。すると、選択回路１１は記憶回
路５．７からのＲＡＳ信号、ＣＡ’Ｓ信号を順次出力す
る。この選択回路１１からの各信号は、それぞれバッフ
ァ１３．１４に記憶される。これにより、バッファ１３
．１４に記憶されたＲＡＳ信号に応じた語と、ＣＡｓ信
号に応じた桁のメモリマトリクス１７の位置に対してデ
ータのアクセスが行われる。

以後、上記と同様に動作されるが、上記ベージモードに
は時間制限（１０１１ｓ以内）があり、またリフレッシ
ュも４μＳごとに行う必要がある。このため、外部装置
からのタイミング信号に応じて、制御回路１はメモリ素
子１６のリフレッシュ処理を行うとともに、１０ｊｉｓ
ごとに新たにＲＡＳ信号とＣＡｓ信号とを出力せしめる
。

上記したように構成したので、ＲＡＳ信号が６豆な時の
み出力され、ベージモードを最も効率的に行うことがで
き、極めて高速かつ高能率にダイナミックメモリをアク
セスすることができる。

なお、前記実施例ではＲＡＳ信号を一時記憶する記憶回
路とＣＡｓ信号を一時記憶する記憶回路との２つの記憶
回路を用いたが、これに限らず、アドレス生成回路にお
けるＲＡＳ信号の生成が十分に速い場合、ＲＡＳタイミ
ング信号のプリチャージ時間を利用した、第３図に示す
ような、ＲＡＳ信号を一時記憶する記憶回路だけで、つ
まりＣＡｓ信号を一時記憶する記憶回路を除いた回路で
同様に実施することができる。この場合、アドレス生成
回路３からアドレス信号線４−を介して供給されるＲＡ
Ｓ信号は記憶回路５−１比較回路９′および選択回路１
１に供給されており、アドレス信号線６−を介して供給
されるＣＡｓ信号は選択回路１１に供給されており、上
記記憶回路５′の出力は比較回路９−にのみ供給される
ようになっている。この第３図における動作を説明する
ためのタイミングチャートは、第４図にホすようになっ
ている。

また、アドレス生成回路は相対アドレス、あるいは全く
別のアドレスからのコンバータの機能を持たせても良い
。また、ＲＡＳ信号を定期的に挿入する方法と組合せて
も良い。　また、メモリ素子として１６にピットのもの
を用いたが、これに限らず、４に、６４に、２５６に等
の他のビット数のものを用いても良い。

［発明の効果コ 以上詳述したように、この発明によれば、高速なランダ
ムアクセスが可能なダイナミックメモリのアクセス方法
を提供できる。

【図面の簡単な説明】

図面はこの発明の一実施例について説明するもので、第
１図はメモリアドレス制御部の概略構成を示すブロック
図、第２図は動作を説明するためのタイミングチャート
であり、第３図は他の実施例におけるメモリアドレス制
御部の概略構成を示すブロック図、第４図は第３図にお
ける動作を説明するためのタイミングチャートである。 １・・・制御回路、２．４．６．８．１０．１２．１５
ａ、１５ｂ・・・信号線、３・・・アドレス生成回路、
５．７・・・記憶回路、９・・・比較回路、１１・・・
選択回路、１３．１４・・・バッファ、１６・・・メモ
リ素子、１７・・・メモリマトリクス、１８．１９・・
・デコーダ。 第１図 λ力 佼 第２図 第３図 第４図 １、事件の表示 特願昭５９−２５７９４１号 ２、発明の名称 ダイナミックメモリのアクセス万態 ３、補正をする者 事件との関係　　特許出願人 （３０７）　　株式会社　東芝 ４、代理人 東京都港区虎ノ門１丁目２６番５号　第１７森ビル６、
補正の対象 明細書 明　　　　　ｍｓ １、発明の名称 ダイナミックメモリのアクセス方法 ２、特許請求の範囲 （１）行選択信号と桁選択信号とからなる入力アドレス
信号によりメモリ素子のメモリマトリクスの位置を指定
してアクセスを行うものにおいて、前記入力アドレス信
号から行選択信号と桁選択信号とを生成する生成手段と
、この生成手段で生成した行選択信号を一旦記憶する記
憶手段と、この記憶手段に記憶されている前回の行選択
信号と前記生成手段から供給される今回の行選択信号と
が一致するか否かを比較する比較手段と、この比較手段
の比較結果に応じて、不一致信号が供給された際、行選
択信号、桁選択信号を順次出力し、一致信号が供給され
た際、桁選択信号のみを出力する手段とを設けたことを
特徴とするダイナミックメモリのアクセス方法。 （２）前記行選択信号が、ローアドレス選択信号であり
、桁選択信号がカラムアドレス選択信号であることを特
徴とする特許請求の範囲第１項記載のダイナミ“ツクメ
モリのアクセス方法。 ３、発明の詳細な説明 Ｅ発明の技術分野ｊ この発明は、たとえばダイナミックＲＡＭを使用したビ
ットマツプメモリなどにおけるダイナミックメモリのア
クセス方法に関する。 ［発明の技術的背景とその問題点り 従来、メモリ素子の大容量化に伴い、アドレス信号線の
本数が増加し、メモリ素子の容器に必要なビン数が増え
、容器の寸法がビン数で決定される傾向がある。一方、
システムの実装密度を高めるためには、大容量メモリ素
子をできるだけ小さな容器に収納する必要が生じ、この
ような事態に対処するためにアドレスマルチ方式が実用
化されている。このアドレスマルチ方式は、外部のシス
テムの制御回路から送られてくるアドレス信号を２本の
タイミング信号を使って時分割に重ね合せ、アドレス信
号線で２回に分けてメモリ素子に送込む。一方、メモリ
素子内部では、アドレス信Ｊｉ！ＳＳによって送られて
きたアドレス信号を２つのタイミング信号を用いて、行
選択用のＲＡ　（ｒａｗａｄｄｒｅｓｓ）と桁選択用の
ＣＡ　（ｃｏ　ｌ　ｕｍｎ　　ａｄｄｒｅｓｓ）として
解読し、これらのアドレス信号でメモリマトリクスを選
択するようになっている。 しかしながら、このようなアドレスマルチ方式では、１
回のアクセスごとにローアドレスＲＡとカラムアドレス
ＣＡとの両方をメモリ素子に出力する必要があり、高速
化が難しいという欠点があった。 ［発明の目的］ この発明は、上記事情に鑑みてなされたもので、その目
的とするところは、高速なランダムアクセスが可能なダ
イナミックメモリのアクセス方法を提供することにある
。 ［発明の概要］ この発明は、上記目的を達成するために、行選択信号と
桁選択信号とからなる入力アドレス信号によりメモリ素
子のメモリマトリクスの位置を指定してアクセスを行う
ものにおいて、上記アドレス人カイＲ号から行選択信号
と桁選択信号とを生成手段で生成し、この生成手段で生
成した行選択信号を一旦記憶手段で記憶し、この記憶手
段に記憶されている前回の行選択信号と上記生成手段か
ら供給される今回の行選択信号とが一致するか否かを比
較し、この比較結果に応じて、不一致信号が供給された
際、行選択信号、桁選択信号を順次出力し、一致信号が
供給された際、桁選択信号のみを出力するようにしたも
のである。 ［発明の実施例］ 以下、この発明の一実施例について、図面を参照して説
明する。 第１図は、この発明のアクセス方法が用いられるメモリ
アドレス制御部の概略構成を示すものである。すなわち
、全体を制御する制御回路１、入力アドレス信号を順次
出力する外部装置のアドレスカウンタく図示しない）か
ら１４．ｔのアドレス信号線２を介して供給される入力
アドレス信号から行選択用のＲＡ（ｒａｗ　　ａｄｄｒ
ｅｓｓ）と桁選択用のＣＡ（ｃｏｌｕｍｎ　　ａｄｄｒ
ｅｓｓ）とを生成するアドレス信号生成回路３、このア
ドレス信号生成回路３から７本のアドレス信号線４を介
して供給されるａ−アドレスＲＡを−ＲＰ！憶し、たと
えば７つのフリツプフロツプ回路で構成されている記憶
回路５、上記アドレス信号生成回路３から７本のアドレ
ス信号線６を介して供給されるカラムアドレスＯＡを一
時記憶し、たとえば７つの７リツプ７０ツブ回路で構成
されている記憶回路７、上記アドレス信号生成回路３か
ら７本のアドレス信号Ｉ４を介して供給されるローアド
レスＲＡと上記記憶回路５から７本の信号［１８を介し
て供給されるローアドレスＲＡとの内容をつまり前回の
ローアドレスＲＡと今回のローアドレスＲＡとが同じか
否かを比較し、この比較結果に応じて一致信号を制御回
路１に供給する比較回路９、上記上記記憶回路５から信
号線８を介して供給されるローアドレスＲＡと上記記憶
回路７から７本の信号線１０を介して供給されるカラム
アドレスＯＡとを、上記制御回路１から供給されるＲＡ
Ｓ選択信号、ＣＡＳ選択信号に応じてローアドレスＲＡ
、カラムアドレスＯＡを選択して出力する選択回路１１
、この選択回路１１から７本の信号線１２を介して供給
されるローアドレスＲＡ。 カラムアドレスＣＡと上記制御回路１からのＲＡＳ信号
、ＣＡＳ信号に応じてデータをアクセスするダイナミッ
クＲＡＭ（ダイナミックメモリ）としてのメモリ素子１
６によって構成されている。 上記メモリ素子１６は、上記選択回路１１から７本の信
号１１１２を介して供給されるローアドレスＲＡ、カラ
ムアドレスＯＡを、それぞれ上記制御回路１からのタイ
ミング信号に応じて記憶するバッフ？１３．１４．２５
６にビット、６４にビット、あるいは１６にビットのメ
モリマトリクス１７、およびこのメモリマトリクス１７
のアクセス位置つまり行と桁とを供給されるローアドレ
スＲＡ、カラムアドレスＣＡに応じて選択する行選択デ
コーダ１８、桁選択デコーダ１９によって１パツケージ
内に構成されている。これらの行選択デコーダ１８、桁
選択デコーダ１９には、それぞれバッファ１３．１４か
らそれぞれ７本の信号線１５ａ、１５ｂを介してローア
ドレスＲＡ、カラムアドレスＣＡが供給されている。上
記制御回路１は外部装置からアクセスイネーブル信号が
供給された際、次アドレス要求信号を外部装置のアドレ
スカウンタ（図示しない）に出力するとともに、記憶回
路５．７にその信号をクロックパルスとして出力するも
のである。また、上記制御回路１は上記比較回路９から
一致信号が供給された際、ベージモードを判断し、上記
選択回路１１にＣＡＳ選択信号のみを出力し、上記比較
回路９から不一致信月が供給された際、上記選択回路１
１にＲＡＳ選択信号、ＣＡＳ選択信号を順次出力するも
のである。ざらに、上記制御回路１は外部装置から供給
されているタイミング信号により、メモリ素子１６の容
量に応じた所定時間ごとにリフレッシュを行うとともに
、１０μｓごとにページモードを更新つまりの新たにＲ
ＡＳ選択信号、ＣＡＳ選択信号を順次出力するものであ
る。上記メモリ素子１６の容量が２５６Ｋｂ　ｉ　ｔの
場合、リフレッシュは４１５１２ｍｓ　（２’　）（約
８μ５ｅｃ）ごとになり、容量が６４Ｋｂ　ｉ　ｔの場
合、リフレッシュは２／２５６ｍ５　（２’　）（約８
μ５ｅｃ）ごとになり、容量が１６Ｋｂ　ｉ　ｔの場合
、リフレッシュは２／１２８ｍ５　（２’　）（約１６
μ５ｅｃ）ごとになる。また、上記メモリ素子１６の容
量が２５６Ｋｂ　ｉ　ｔの場合、ＲＡが９ｂｉｔ、ＣＡ
が９ｂｉｔとなり、容量が６４Ｋｂｉｔの場合、ＲＡが
８ｂｉｔ、ＯＡが８ｂｉｔとなり、容量が１６Ｋｂ　ｉ
　ｔの場合、ＲＡが７ｂｉｔ、ＣＡが７ｂｉｔとなる。 次に、このような構成において、第２図に示すタイミン
グチャートを参照しつつ動作を説明する。 たとえば今、図示しないアドレスカウンタからの入力ア
ドレス信号がアドレス生成回路３に供給される。すると
、このアドレス生成回路３は供給される入力アドレス信
号からローアドレスＲＡとカラムアドレスＯＡとを生成
し、ローアドレスＲＡを信号１４を介して記憶回路５お
よび比較回路９に出力し、カラムアドレスＣＡを信号線
６を介して記憶回路７に出力する。そして、外部装Ｍ（
図示しない）からアクセスイネーブル信号がυ１−回１
１に供給されると、この制ＷＪ回路１から次アドレス要
求信号が出力される。これにより、上記記憶回路５．７
にそれぞれローアドレスＲＡ、カラムアドレスＣＡがセ
ットされる。またこのとき、次の入力アドレス信号がア
ドレス生成回路３に供給される。この結果、記憶回路５
から出力されるローアドレスＲＡは信号１１８を介して
比較回路９および選択回路１１に供給され、記憶回路７
から出力されるカラムアドレスＣＡは信号ｍｉｏを介し
て選択回路１１に供給される。すると、比較回路９は前
回のローアドレスＲＡと今回のローアドレスＲＡとが一
致するか否か比較し、その結果を制御回路１に出力する
。この場合、制御回路１は一致信号の供給により、最初
の入力と判断し、ＲＡＳ選択信号、ＣＡＳ選択信号を順
次選択回路１１に出力する。すると、選択回路１１は記
憶回路５．７からのローアドレスＲＡ、カラムアドレス
ＯＡを順次出力する。この選択回路１１からのローアド
レスＲＡ、カラムアドレスＣＡは、それぞれバッファ１
３．１４に記憶される。これにより、バッファ１３．１
４に記憶されたローアドレスＲＡに応じた行と、カラム
アドレスＯＡに応じた桁のメモリマトリクス１７の位置
に対してデータのアクセスが行われる。 ついで、制御回路１から次アドレス要求信号が出力され
る。これにより、上記記憶回路５．７にアドレス生成回
路３で生成されたローアドレスＲＡ１カラムアドレスＯ
Ａがそれぞれセットされる。またこのとき、次の入力ア
ドレス信号がアドレス生成回路３に供給される。この結
果、記憶回路５から出力されるローアドレスＲＡは信号
線８を介して比較回路９および選択回路１１に供給され
、記憶回路７から出力されるカラムアドレスＣＡは信号
線１０を介して選択回路１１に供給される。すると、比
較回路９は前回のローアドレスＲＡと今回のローアドレ
スＲＡ信号とが一致するか否か比較し、その結果を制御
回路１に出力する。 この場合、制御回路１は一致信号の供給により、ベージ
モードを判断し、ＣＡＳ選択信号のみを選択回路１１に
出力する。すると、選択回路１１は記憶回路７からのカ
ラムアドレスＯＡのみを出力し、バッファ１４に記憶す
る。これにより、バッファ１３．１４に記憶されたロー
アドレスＲＡに応じた行と、カラムアドレスＣＡに応じ
た桁のメモリマトリクス１７の位置に対してデータのア
クセスが行われる。 ついで、制御回路１から次アドレス要求信号が出力され
る。これにより、上記記憶回路５．７にアドレス生成回
路３で生成されたローアドレスＲＡ１カラムアドレスＯ
Ａがそれぞれセットされる。またこのとき、次の入力ア
ドレス信号がアドレス生成回路３に供給される。この結
果、記憶回路５から出力されるローアドレスＲＡは信号
線８を介して比較回路９および選択回路１１に供給され
、記憶回路７から出力されるカラムアドレスＣＡは信号
線１０を介して選択回路１１に供給される。すると、比
較回路９は前回のローアドレスＲＡと今回のローアドレ
スＲＡとが一致するか否か比較し、その結果を制御回路
１に出力する。この場合、制御回路１は不一致信号の供
給により、ローアドレスＲＡの出力を判断し、ＲＡＳ選
択信号、ＣＡＳ選択信号を順次選択回路１１に出力する
。すると、選択回路１１は記憶回路５．７からのローア
ドレスＲＡ１カラムアドレスＯＡを順次出力する。この
選択回路１１からの各信号は、それぞれバッファ１３．
１４に記憶される。これにより、バッファ１３．１４に
記憶されたローアドレスＲＡに応じた行と、カラムアド
レスＯＡに応じた桁のメモリマトリクス１７の位置に対
してデータのアクセスが行われる。 以後、上記と同様に動作されるが、上記ベージモードに
は時間制限（１０ＩＪｓ以内）があり、またリフレッシ
ュも４μｓごとに行う必要がある。このため、外部装置
からのタイミング信号に応じて、制御回路１はメモリ素
子１６のリフレッシュ処理を行うとともに、１０ｇ５ご
とに新たにローアドレスＲＡとカラムアドレスＣＡとを
出力せしめる。 上記したように構成したので、ローアドレスＲＡが必要
な時のみ出力され、ベージモードを最も効率的に行うこ
とができ、極めて高速かつ高能率にダイナミックメモリ
をアクセスすることができる。 なお、前記実施例ではローアドレスＲＡを一時記憶する
記憶回路とカラムアドレスＯＡを一時記憶する記憶回路
との２つの記憶回路を用いたが、これに限らず、アドレ
ス生成回路におけるローアドレスＲＡの生成が十分に速
い場合、ローアドレスＲＡのプリチャージＷ＃藺を利用
した、第３図に示すような、ローアドレスＲＡを一時記
憶する記憶回路だけで、つまりカラムアドレスＣＡを一
時記憶する記憶回路を除いた回路で同様に実施すること
ができる。この場合、アドレス生成回路３からアドレス
信号線４−を介して供給されるローアドレスＲＡは記憶
回路５′、比較回路９′および選択回路１１に供給され
ており、アドレス信号線６−を介して供給されるカラム
アドレスＣＡは選択回路１１に供給されており、上記記
憶回路５′の出力は比較回路９′にのみ供給されるよう
になりている。この第３図における動作を説明するため
のタイミングチャートは、第４図に示すようになってい
る。ただし、前回のローアドレスＲＡとの比較を行うた
めに、選択回路１１の後段に遅延を行う遅延回路りが設
けられている。この遅延回路りには、制御回路１からり
０ツクパルスが供給されている。 また、アドレス生成回路は相対アドレス、あるいは全く
別のアドレスからのコンバータの機能を持たせても良い
。また、ローアドレスＲＡを定期的に挿入する方法と組
合せても良い。 ［発明の効果］ 以上詳述したように、この発明によれば、高速なランダ
ムアクセスが可能なダイナミックメモリのアクセス方法
を提供できる。 ４、図面の簡単な説明 図面はこの発明の一実施例について説明するもので、第
１図はメモリアドレス制御部の概略構成を示すブロック
図、第２図は動作を説明するためのタイミングチャート
であり、第３図は他の実施例におけるメモリアドレス制
御部の概略構成を示すブロック図、第４図は第３図にお
ける動作を説明するためのタイミングチャートである。 １・・・制御回路、２．４．６．８．１０．１２．１５
ａ、１５ｂ・・・信号線、３・・・アドレ゛ス生成回路
、５．７・・・記憶回路、９・・・比較回路、１１・・
・選択回路、１３．１４・・・バッファ、１６・・・メ
モリ素子、１７・・・メモリマトリクス、１８．１９・
・・デコーダ。

Claims (2)

【特許請求の範囲】
1. （１）語選択信号と桁選択信号とからなる入力アドレス
   信号によりメモリ素子のメモリマトリクスの位置を指定
   してアクセスを行うものにおいて、前記入力アドレス信
   号から語選択信号と桁選択信号とを生成する生成手段と
   、この生成手段で生成した語選択信号を一旦記憶する記
   憶手段と、この記憶手段に記憶されている前回の語選択
   信号と前記生成手段から供給される今回の語選択信号と
   が一致するか否かを比較する比較手段と、この比較手段
   の比較結果に応じて、不一致信号が供給された際、語選
   択信号、桁選択信号を順次出力し、一致信号が供給され
   た際、桁選択信号のみを出力する手段とを設けたことを
   特徴とするダイナミックメモリのアクセス方法。
2. （２）前記語選択信号が、ローアドレス選択信号であり
   、桁選択信号がカラムアドレス選択信号であることを特
   徴とする特許請求の範囲第１項記載のダイナミックメモ
   リのアクセス方法。