SU970462A1 - Оперативное запоминающее устройство - Google Patents

Description

Изобретение относитс  к запоминающим устройствам.

Известно оперативное запоминающее устройство (ОЗУ), содержащее модули пам ти, синхронизирующий енератор, вспомогательный адресный регистр и узел управлени , причем каждый модуль пам ти содержит накопитель, адресные и разр дные фо1 1ирователи и переключатели , усилители воспроизведени , регистры адреса и числа, узел синхронизации , формирователь стробов, схему контрол  по четности, схему исправлени  кода и буферные регистры . tU.

Недостатком этого устройства  вл етс  отсутствие импульсного (коммутируемого )питани  элементов и узлов электронного обрамлени  в модул х пам ти, что приводит к дополнительному потреблению мощности ОЗУ.

Наиболее близким техническим per шением к изобретению  вл етс  оперативное запоминающее устройство, содержащее кокупк оперативной пам ти и узел управлени  пам тью, выходы и вход которого подключены соответственно к .группе шин Обращени , к двум группам адресных и информационных шин, каждый модуль оперативной

пам ти содержит накопитель, первый вход которого соединен с выходом . формировател  адресных токов, а выход и второй вход его соединены с

разр дным блоком, другие входы и вы . ход которого соединены соответственно с третьим выходом распределител  импульсов, с первьви выходом коммутаfQ тора питани , двум  выходами второго коммутатора питани  и двум  группами информационных шин, входы формировател  адресных токов соединены , cooTBeTCTBiBHHO с второй группой адресных шинг со вторыми выходами распределител  импульсов и первого коммутатора питани , третий выход которого соединен с первым входом распределител  импульсов, первые входы коммутаторов питани  и шифратора

Claims (2)

1. 20 соединены с соответствующими выходами блока питани , второй вход второго коммутатора питани  соединен с четвертым выходом распределител  импульсов, второй вход которого соединен с группой шин Обращени , а третий т с первым выходом шифратора , второй вход которого соединен с первой группой адресных шин 2. Однако это устройство не обеспечивает снижени  мощности, потребл емой ОЗУ в режиме обращени , так как во врем  обращени  к данному ОЗУ питающие напр жени  подаютс  на все блоки и элементы электронного обрамлени , что вызывает повышенное потребление мощности ОЗУ большой ин формационной емкости. Цель изобретени  - снижение пот ,ребл емой устройством мощности. Поставленна  цель достигаетс  те что в оперативном запоминающем устройстве , содержащем блок управлени  источник питани  и блоки пам ти, ка дый из которых состоит из накопител первый вход которого соединен с выходом формировател  адресных токов, а выход и второй вход накопител  со единены с одними из входов и выходо разр дного блока, другие входы и вы ходы которого соединены соответстве но с первыми выходами распределител  импульсов и первого коммутатора, выходами йторого коммутатора, инфор мационными выходами и входами блока управлени , входы формировател  адресных токов соединены соответственн с одним из адресных выходов блока управлени , со вторыми выходами распределител  импульсов и первого коммутатора , третий выход которого соединен с первым входом распределител  импульсов, первые входы коммутаторов и шифратора соединены с первым выводом источника питани , второй, вход второго коммутатора соединен с третьим выходом распределител  импульсов , второй вывод источника питани  подключенк третьему входу вто рого коммутатора, второй вход распре делител  импульсов подключен к пер-, вому выходу шифратора, третий вход распределител  импульсов и вход шифратора соединены соответственно с выходом Обращение блока управлени  и с другим адресным выходом блока управлени , в блок пам ти введены элемент задержки, уси литель, элемент ИЖ, триггер и элемен И f первый и второй входы которого подключены соответственно ко второму выходу шифратора и выходу элемента задержки, первые входы элемента задержки и элемента ИЛИ подклю чены ко входу Обращение блока управлени , второй вход элемента ИЛИ соединен с четвертым выходом распределител  импульсов, выход элемента И соединен с первым входом триггера, второй вход которого соединен с выходом элемента ИЛИ, выход триггера подключен к первому выходу усилител , выход которого соединен со вторым входом первого коммутатора, вторые входы элемента задержки и усилител  и третьи входы триггера, элементов И и ИЛИ соединены с первым выводом источника питани . На фиг. 1 изображена функциональна  схема оперативного запоминающего устройства; на фиг. 2 - временные диаграммы, по сн ющие работу этого устройства. Устройство (фиг. 1) содержит блоки 1 пам ти, блок 2 управлени , источник 3 питани , Блок 2 имеет выход 4 Обращение, адресные выходы 5 и 6, информационные выход 7 и вход 8.Каждый блок 1 содержит накопитель 9.формироват ь 10: адресных токов, разр дный блок 11, первый 12 и второй 13 коммутаторы, распределитель 14 импульсов, шифратор 15, элемент 16 |3адержк1, элемент И 17, элемент ИЛИ 18, триггер 19 и усилитель 20. Устройство работает следующим образом .В период обращени  к устройству по интерфейсным св з м (данные св зи на фиг. 1 не показаны) в блок 2 управлени  от внешних устройств подаютс  байты адреса, байт слова только при выполнении операции Запись , а также сигнгш признака операции, которае фиксируютс  в блоке 2. Байты адреса определ ют номер блока 1 пам ти и адрес  чеек пё1м ти, к которым осуществл етс  обращение в выбранном блоке 1. Сигнал признака операции определ ет основные опергщии ОЗУ, т.е. Запись или Считывание. Блок 2 организует обращение к блокам 1 согласно прин тому от внешних устройств коду адреса и признака операции . С выхода 4 блока 2 в блоки 1 поступают сигналы начального сброса НСБР, СТАРТ (фиг. 2) и сигнал признака операции. Выдача байтов адреса, байта слова, а также сигнала признака операции в блоки 1 .осуществл етс  по сигналу НСБР. Параллельный код гщреса , поступсоощий с выхода 5 блока 2, подаетс  на входы шифратора 15. Количество разр дов адреса зависит от числа блохой. 1 в структуре ОЗУ. Номер . конкретного блока 1 набираетс  в шифраторе 15 с помощью элементов коммутации в двоичном коде. При совпадении кода адреса с номером блока 1 на выходах шифратора 15 формируетс  сигнал А положительной пол рности (фиг. 2). Параллельный код адреса, поступающий с выхода 6 блока 2, определ ет адрес  чеек пам ти в выбранном блоке 1. Сигнал НСБР подаетс  на первые входы элемента 16 задержки и элемента ИЛИ 18. Этот сигнал через элемент ИЛИ 18 подаетс  на вход триггера 19. По переднему фронту сигнала НСБР осуществл етс  установка триггера 19 в исходное О-состо ние после включени  питани  всего устройства и подтверждение исходного состо ни  триггера 19 в процессе работы в каждом цикле обращений. Задержанный сиг нал начального сброса НСБРЗ с выхода .элемента 16 задержки поступает на второй вход элемента И 17. Сигнал А с выходов шифратора 15 подаетс  на вход распределител  14 импульсов и на первый вход элемента И 17. Этот сигнал разрешает установку триггера 19 в 1-состо ние по переднему фронту сигнала НСБРЗ и обращение к выбранному блоку 1 по переднему фронту сигнала СТАРТ. На выходе триггера 19 формируетс  сигнал С положительной пол рности, который через усилитель 20 обеспечива ет включение первого коммутатора 12 а, следовательно, и подачу питающего напр жени  к распределителю 14 им-. пульсов, к формирователю 10 адресных токов и к разр дным формировател м токов, которые  вл ютс  частью разр дного блока 11. По спаду импульсного сигнсша НСБР осуществл етс  у тановка элементов распределител  14 импульсов в исходное состо ние. С приходом сигнала СТАРТ в выбранном блоке 1 осуществл етс  запус распределител  14 импульсов и органи зуетс  цикл обращени  Тц. Распредели тель 14 импульсов формирует в цикле обращени  сигналы управлени  формир вателем 10 адресных, токов, разр дньм блоком 11 и вторым коммутатором 13. Второй коммутатор 13 включаетс  по.сигналу D положительной пол  даости и обеспечивает подключение питающик напр жений к другой части разр дного блока (усилители считывани ) только на врем , необходимое дл  считывани  информации. После окончани  цикла обращени  распределитель 14 импульсов формирует сигнал в положительной пол рности который подаетс  иа вход элемента ИЛИ 18. По переднему фронту сигнала В, поступающему с выходов элемента ИЛИ 18 на вход триггера 19, осуществл етс  установка его в исходное О-состо ние и осуществл етс  выключение первого коммутатора 12. Таким образом, длительность сигнала С определ етс  интервсшом времени между передними фронтами сигналов НСБРЗ и В. В режиме хранени  информа ции питающее иапр жение посто нно подключено к шифратору 15, триггеру 19, усилителю 20, к элементу 16 задержки и к элементам И 17, ИЛИ 18. При необходимости питающие напр жени  подсцотс  на элементы иакопйтел  9, которые обеспечивают режим хранени  иифоЕх 4ации. С выхода 7 блока 2 перед началом обращени  (по переднему фронту НСБР) при выполнении операции Запись на информационные входы разр дного блока 11 всех блоков 1 поступает байт слова из блока 2 управлени . После выполнени  операции Считывание байт слова с выходов разр дного блока 11 выбранного блока 1 поступает на вход 8 блока
2. 2. Технико-экономическое преимущество предлагаемого устройства заключаетс  в снижении потребл емой устройством мощности, которое составл ет около 30%. Формула изобретени  Оперативное запоминающее устройство , содержащее блок управлеии ,. источник питани  и блоки пам ти, каждый из которых состоит из накопител , первый вход которого соединен с выходом формировател  адресных токов , а выход и второй вход накопител  соединены с одними из входов и выходов разр дного блока, другие входы и выходы которого соединены (соответственно с первыми выходам распределител  импульсов и первого коммутатора, выходами второго коммутатора , информационными выходами и входами блока упраЕ1лени , входы формировател  сщресных токов соединены соответственно с одним из адресных выходов блока управлени , с вторыми выходами распределител  импульсов и первого кс « утатора, третий выход которого соединен с первым входом распределител  импульсов, первые входы коммутаторов и шифратора соединены с первым выводом источника питани , второй вход второго коммутатора соединен с третьим выходом распределител  импульсов, втоЕюй вывод источника питани  подключен к третьему входу второго коммутатора, второй вход распределител  импульсов подключен к первому выходу шифратора, третий вход распределител  импульсов и второй вход шифратора соединены соответственно с выходом Обращение блока управлени  и с другим гщресным выходом блока управлени , о т л и чающеес   тем, что, с целью снижени  потребл емой устройством мощности, в каждый блок пам ти введены элемент згщержки, усилитель, элемеит ИЛИ, триггер и элемент И, первый и второй входы которого подключены соответственно к второму выходу,шифратора и выходу элемента задержки, первые входы элемента задержки и элемента ИЛИ подключены к входу Обращение блока управлени , .второй вход элемента ИЛИ соединен с четвёртым выходом распределител  импульсов , выход элемента И соединен с первым входом триггера, второй вход которого соединен с выходом

   э |емента ИЛИ, выход триггера подключен к первому :8ыходу усилител , выход которого соединен с вторым входом первогЪ коммутатораf вторые .входы элемента задержки и усилител  и третьи входы триггера, элементов И и ИЛИ соединены с первым выводом источника питани .

   Источники информации, прин тые во внимание при экспертизе , 1. Запоминсшщие устройства современных ЭЦВМ. Под ред. А.Л. Крупского , М., Мир, 1968, с. 155-160. 2. Авторское свидетельство СССР 636677, кл.. G 11 С 11/00, 1977 (прототип).:

   TtL

   HC6P

   W6PZ

   в П

   H

   L.

   Т-J.